WO2021260853A1 - 炭化珪素半導体装置 - Google Patents

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貴亮 富永
史郎 日野
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三菱電機株式会社
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the present disclosure relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device having a gate insulating film.
  • MOS Metal Oxide Semiconductor
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the n-type MOSFET which is one of the silicon carbide semiconductor devices using silicon carbide having a bandgap about three times larger than the bandgap of silicon (Si) as a semiconductor material, is an inverter by using it as a switching element of an inverter circuit. The power loss of the circuit can be reduced.
  • the n-type MOSFET typically has an n-type drift layer and a p-type well provided on the n-type drift layer, and when the MOSFET is switched from the on state to the off state, the drain voltage of the MOSFET is generated. That is, the voltage of the drain electrode rises sharply and changes from about 0 V to several hundred V. Then, a displacement current is generated through the parasitic capacitance existing between the p-type well and the n-type drift layer. The displacement current generated on the drain electrode side flows to the drain electrode, and the displacement current generated on the source electrode side flows to the source electrode via the p-type well. Further, when the MOSFET is switched from the off state to the on state, a displacement current in the direction opposite to the case where the MOSFET is switched from the on state to the off state flows through the p-type well.
  • Patent Document 1 a well contact hole is provided on the outermost p-type well located below the gate pad, penetrating a field insulating film having a film thickness thicker than that of the gate insulating film and connecting to the source electrode. ing.
  • a field insulating film having a film thickness thicker than that of the gate insulating film and connecting to the source electrode.
  • a configuration is disclosed that suppresses the generation of a high electric field between the p-type well directly under the gate insulating film formed on the opposite side and the gate electrode to prevent dielectric breakdown of the gate insulating film.
  • a step is formed between the well contact hole and the outermost p-type well at the portion where the thickness changes from the field insulating film to the gate insulating film. Since it is provided between the well contact hole and the end side, it is necessary to provide a distance between the well contact hole and the outermost p-shaped well end side. Therefore, an electric field generated between the potential generated in the outermost p-type well and the potential of the gate electrode due to the displacement current flowing from the outermost p-type well end side to the well contact hole is applied to the gate insulating film.
  • dV / dt is a fluctuation of the drain voltage V with respect to time t.
  • dV / dt is a fluctuation of the drain voltage V with respect to time t.
  • the present disclosure has been made to solve the above problems, and an object of the present invention is to provide a silicon carbide semiconductor device capable of suppressing an electric field generated in a gate insulating film even when a large dV / dt is applied. And.
  • the silicon carbide semiconductor device has an element region in which a semiconductor element is formed and a non-element region other than the element region, and a main current flows in the element region in the thickness direction of the silicon carbide substrate.
  • the first conductive type semiconductor layer provided on the first main surface of the silicon carbide substrate, the second conductive type first well region provided on the upper layer portion of the semiconductor layer in the element region, and the above.
  • the first contact which is in ohmic contact with the first impurity region and the first well contact region and is electrically connected to the first main electrode provided above the semiconductor layer, and the semiconductor layer in the non-element region.
  • the second conductive type second well region provided in the upper layer portion, the first conductive type second impurity region provided in the upper layer portion of the second well region, and the upper layer portion of the second well region are provided.
  • the second well contact region of the second conductive type joined to the second impurity region on the side surface, the field insulating film provided on the second well region, and the field insulating film penetrating the first well.
  • the at least one second contact that is in ohmic contact with the two impurity regions and the second well contact region and is electrically connected to the first main electrode, and the said on the side of the boundary between the element region and the non-element region.
  • a boundary gate insulating film provided from above the edge of the second impurity region to above the edge of the first impurity region in the first well region adjacent to the boundary, and the boundary gate insulating film.
  • the second well is provided with a boundary gate electrode provided above and a second main electrode provided on a second main surface opposite to the first main surface of the silicon carbide substrate.
  • the contact region extends from below the at least one second contact to the element region side, and the second impurity region extends from below the at least one second contact toward the non-element region side.
  • the formation of the second impurity region causes more of the displacement current flowing from at least one second contact. , It can flow toward the non-element region side more than at least one second contact. Therefore, the displacement current flowing toward the element region side of the second contact can be reduced, the potential difference between the end of the second well region and the boundary gate electrode is suppressed, and the dielectric breakdown of the boundary gate insulating film is suppressed. Can be suppressed.
  • FIG. It is a top view schematically showing the top surface structure of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing which shows the structure of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing which shows the structure of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing which shows the structure of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is a partial plan view which shows the structure of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing which shows the structure of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Em
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing explaining the manufacturing method of the silicon carbide semiconductor device of Embodiment 1.
  • FIG. It is sectional drawing which shows the structure of the silicon carbide semiconductor device of Embodiment 2.
  • FIG. It is sectional drawing which shows the structure of the silicon carbide semiconductor device of Embodiment 3.
  • FIG. It is sectional drawing which shows the structure of the silicon carbide semiconductor device of Embodiment 4.
  • the "element region” is a region in which the main current flows when the semiconductor element is on. Further, in the following, the “outside” is a direction toward the outer periphery of the semiconductor element, and the “inside” is a direction opposite to the "outside”.
  • top, bottom, side, bottom, front or back may be used to mean a specific position and direction.
  • the term is used for convenience in order to facilitate understanding of the contents of the embodiment, and has nothing to do with the direction in which it is actually implemented.
  • MOS MOS field effect transistors
  • polycrystalline silicon has been adopted as a material for gate electrodes instead of metal, mainly from the viewpoint of forming source and drain in a self-aligned manner.
  • a material having a high dielectric constant is adopted as the material of the gate insulating film, but the material is not necessarily limited to the oxide.
  • MOS is not necessarily limited to the metal-oxide-semiconductor laminated structure, and the present specification does not presuppose such limitation. That is, in view of common general technology, "MOS” has a meaning not only as an abbreviation derived from the etymology but also broadly including a conductor-insulator-semiconductor laminated structure.
  • FIG. 1 is a plan view schematically showing a top surface configuration of the n-type silicon carbide MOSFET 100 according to the first embodiment of the present disclosure.
  • the top surface configuration of FIG. 1 is common to all the embodiments.
  • n-type silicon carbide MOSFET 100 will be described as a planar gate type, the application of the present disclosure is not limited to the planar gate type, and the application is also applicable to the trench gate type. Further, as long as it has a MOS structure, it is not limited to MOSFETs and can be applied to IGBTs.
  • the n-type silicon carbide MOSFET 100 has a quadrangular outer shape, and a gate wiring 103 is provided on the outer edge thereof. Further, in the central portion of the main surface of the n-type silicon carbide MOSFET 100, a cell arrangement region CR in which a plurality of unit cells UC, which are the smallest units of the MOS structure, are arranged is provided.
  • the plan view shape of the cell arrangement area CR is such that the central portion of one side forms a quadrangle recessed inward, and the gate pad 102 is provided so as to enter the recessed portion inside the cell arrangement area CR.
  • the cell arrangement area CR is separated from the gate pad 102 and the gate wiring 103.
  • a gate voltage is applied to the gate pad 102 from an external control circuit (not shown), and the gate voltage applied here is supplied to the gate electrode (not shown) of the unit cell UC through the gate wiring 103. ..
  • the cell arrangement area CR is provided with a source pad 101 (source electrode) for connecting the sources of each unit cell in parallel, and the source pad 101 is provided so as to cover almost the entire surface of the cell arrangement area CR.
  • FIG. 1 shows the unit cell UC in the source pad 101, which is for convenience.
  • FIG. 2 is a cross-sectional view taken along the line CC in FIG. 1 and is a cross-sectional view schematically showing the configuration of the unit cell UC.
  • the n-type silicon carbide MOSFET 100 is provided on the silicon carbide substrate 1 containing an n-type (first conductive type) impurity in a relatively high concentration.
  • a drift layer 2 (semiconductor layer), which is a semiconductor layer containing n-type impurities at a relatively low concentration, is provided on the first main surface of the silicon carbide substrate 1.
  • the drift layer 2 is, for example, an epitaxial growth layer formed by epitaxial growth.
  • the upper layer of the drift layer 2 is provided with a first well region 3 containing p-type (second conductive type) impurities, and the upper layer of the first well region 3 is provided with a relatively high concentration of p-type impurities.
  • the first well contact region 6 included in the above is selectively provided.
  • a first source region 5 (first impurity region) containing an n-type impurity at a relatively high concentration is provided so as to be in contact with the two side surfaces of the first well contact region 6.
  • the drift layer 2 between the adjacent first well regions 3 is a JFET (Junction Field Effect Transistor) region 4.
  • the depth of the drift layer 2 of the first well region 3 from the outermost surface is formed deeper than the depth of the drift layer 2 of the first source region 5 from the outermost surface. Further, the depth of the drift layer 2 of the first well contact region 6 from the outermost surface is equal to or deeper than the depth of the drift layer 2 of the first source region 5 from the outermost surface. The first well area 3 is not exceeded.
  • a gate insulating film 8 is formed on the drift layer 2, and a gate electrode 9 is provided on the gate insulating film 8.
  • the gate electrode 9 is provided on the edge portion of the JFET region 4, the first well region 3, and the first source region 5.
  • An interlayer insulating film 29 is provided on the drift layer 2 including the gate electrode 9, but the first source contact 7 is in contact with a part of the first well contact region 6 and the first source region 5.
  • First contact is provided, and for example, a silicide film SD composed of nickel silicide is provided at the bottom of the first source contact 7, and a part of the first well contact region 6 and the first source region 5 is provided. It is covered with a silicide film SD.
  • the first well contact region 6 and the first source region 5 are electrically connected to the source pad 101 via the silicide film SD and the first source contact 7.
  • a drain electrode 104 is provided on the second main surface opposite to the first main surface of the silicon carbide substrate 1.
  • the silicide film SD is not limited to nickel silicide, and aluminum silicide and titanium silicide can also be used.
  • the first source contact 7 can be formed by embedding a metal, for example, nickel, aluminum, or titanium, which is a material of the source pad 101, in the contact hole when the source pad 101 is formed.
  • the impurity concentration of the drift layer 2 is preferably 1.0 ⁇ 10 14 cm -3 or more and 1.0 ⁇ 10 17 cm -3 or less. It is preferable that the impurity concentration in the JFET region 4 is formed lower than the impurity concentration in the first well region 3. This is so that the depletion layer formed by the pn junction formed in the JFET region 4 and the first well region 3 extends further toward the JFET region 4.
  • the impurity concentration in the first well region 3 is preferably 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the impurity concentration of the first source region 5 is preferably 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the impurity concentration of the first well contact region 6 is preferably 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 22 cm -3 or less.
  • FIG. 3 is a cross-sectional view taken along the line AA in FIG. 1 and schematically comprises a cell arrangement region CR, that is, an element region in which a semiconductor element is formed and a non-element region in which a semiconductor element is not formed. It is sectional drawing shown in.
  • the configuration of the element region is the same as the configuration shown in FIG.
  • a second well region 13 containing p-type impurities is provided in the upper layer of the drift layer 2, and the upper layer of the second well region 13 contains n-type impurities in a relatively high concentration.
  • a p-type second well contact region 16 that is in contact with the second source region 15 and has a higher impurity concentration than the second well region 13 is selectively provided. ..
  • the second source region 15 is formed in a size that occupies most of the upper layer portion of the second well region 13 in the plane direction, and the second well contact region 16 is the remaining portion of the upper layer portion of the second well region 13. Of these, it is provided closer to the element region than the second source region 15 and extends from the pn junction below the second source contact 17 (second contact) to below the boundary gate electrode 19. ing.
  • the drift layer 2 between the first well region 3 adjacent to the second well region 13 and the second well region 13 is the outermost JFET region 14.
  • the boundary between the element region and the non-element region is defined as the outermost JFET region 14.
  • the field insulating film 28 is formed on the second well region 13, penetrates the field insulating film 28, and is electrically connected to the second source region 15 and the second well contact region 16.
  • a second source contact 17 is provided.
  • a boundary gate electrode 19 is provided on the second well region 13 and the first well region 3 at the boundary between the element region and the non-element region via the boundary gate insulating film 18. The boundary gate electrode 19 extends to the field insulating film 28 above the second source region 15.
  • the gate electrode 9 in the element region and the boundary gate electrode 19 are discontinuous, but are continuous in a plan view.
  • An interlayer insulating film 29 is provided on the drift layer 2 including the gate electrode 9 and the boundary gate electrode 19, and the gate electrode 9, the boundary gate electrode 19 and the source pad 101 are provided with an interlayer insulating film 29. It is electrically separated.
  • the second source contact 17 also penetrates the interlayer insulating film 29 and is electrically connected to the second source region 15 and the second well contact region 16.
  • a gate contact 27 is provided so as to penetrate the interlayer insulating film 29 and reach the boundary gate electrode 19 on the field insulating film 28, and the boundary gate electrode 19 and the gate electrode 9 pass through the gate contact 27. It is electrically connected to the gate wiring 103.
  • a protective film PF is provided on the gate wiring 103 and the source pad 101 in the non-element region, and on a part of the source pad 101 in the element region.
  • the protective film PF is composed of an insulating film.
  • a silicide film SD composed of nickel silicide is provided at the bottom of the second source contact 17, and a part of the second source region 15 and the second well contact region 16 is covered with the silicide film SD.
  • the second well contact region 16 and the second source region 15 are electrically connected to the source pad 101 via the silicide film SD and the second source contact 17.
  • the silicide film SD is not limited to nickel silicide, and aluminum silicide and titanium silicide can also be used.
  • the first source contact 7 can be formed by embedding a metal, for example, nickel, aluminum, or titanium, which is a material of the source pad 101, in the contact hole when the source pad 101 is formed.
  • the impurity concentration of the second well region 13 is preferably 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the impurity concentration of the second source region 15 is preferably 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the impurity concentration of the second well contact region 16 is preferably 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 22 cm -3 or less.
  • the length of the second well contact region 16 extending from the lower pn junction of the second source contact 17 to the element region side is 1.0 ⁇ m or more and 100 ⁇ m or less. By setting it in such a range, it is possible to take a margin in the dimensional design of the silicon carbide semiconductor device.
  • FIG. 4 is a cross-sectional view taken along the line BB in FIG. 1 and is a cross-sectional view schematically showing the configuration of an element region and a formation region of a gate pad 102 which is a non-element region. As shown in FIG. 4, the configurations of the element region and the non-element region are the same as those shown in FIG.
  • FIG. 5 is a plan view schematically showing the configurations of the element region and the non-element region in the region X in FIG. 1.
  • the insulating film and electrodes on the drift layer 2 are omitted, and only the configuration of the upper layer portion of the drift layer 2 is shown.
  • the plan view shape of the unit cell UC in the element region is square and arranged in a matrix, but this is an example and is not limited to this shape, but is a rectangle. It can also be a polygon.
  • the first source region 5 surrounds the first well contact region 6 having a square outer shape, and the outside thereof is surrounded by the first well region 3.
  • the unit cell UCs are in the JFET region 4, and the corners between the unit cells UCs adjacent to each other in the diagonal direction are connected by the first well region 3.
  • the second well contact region 16 is provided so as to be continuous with the second well contact region 13 and the second source region 15 is provided so as to be continuous with the second well contact region 16.
  • the second well contact region 16 is continuously formed so as to extend below the plurality of second source contacts 17 in a plan view, and similarly, the second source region 15 is a plurality of second source contacts 17 in a plan view. It is continuously provided so as to extend below.
  • FIG. 6 is a cross-sectional view taken along the line DD in FIG. 5 and is a cross-sectional view schematically showing the configuration of an element region and a non-element region.
  • a plurality of second source contacts 17 are provided apart from each other, and between the plurality of second source contacts 17, as shown in FIG. 6, the boundary gate electrode 19 is an element region.
  • the gate signal applied to the gate wiring 103 can be transmitted to the gate electrode 9 in the element region via the gate contact 27.
  • FIGS. 7 to 18 are cross-sectional views showing the manufacturing process in order.
  • the plane orientation of the first main surface is the (0001) plane, and the surface orientation is on the first main surface of the n-type low-resistance silicon carbide substrate 1 having a polytype of 4H.
  • the n-type drift layer 2 of silicon carbide is epitaxially grown by a chemical vapor deposition (CVD) method.
  • the concentration of n-type impurities in the drift layer 2 is, for example, 1 ⁇ 10 14 cm -3 to 1 ⁇ 10 17 cm -3, and the thickness of the drift layer 2 is, for example, 5 ⁇ m to 50 ⁇ m.
  • an injection mask (not shown) is formed on the drift layer 2 by a photoresist or the like, and Al (aluminum), which is a p-type impurity, is ion-implanted into the upper layer of the drift layer 2 to form a p-type.
  • the 1-well region 3 and the 2nd well region 13 are formed.
  • the depth of ion implantation of Al is set to a depth that does not exceed the thickness of the drift layer 2, for example, 0.5 to 3 ⁇ m.
  • the impurity concentration of the ion-implanted Al is, for example, 1 ⁇ 10 16 cm -3 to 1 ⁇ 10 20 cm -3 , which is higher than the n-type impurity concentration of the drift layer 2.
  • the implantation mask is removed.
  • the first well region 3 and the second well region 13 are formed in the same step, but they can also be formed in different steps.
  • an injection mask (not shown) is formed on the drift layer 2 by a photoresist or the like, N (nitrogen), which is an n-type impurity, is ion-implanted, and the first well region 3 is formed.
  • N nitrogen
  • the n-type first source region 5 is formed in the upper layer portion
  • the second source region 15 is formed in the upper layer portion of the second well region 13.
  • the ion implantation depth of N is shallower than the thickness of the first well region 3 and the second well region 13.
  • the impurity concentration of the ion-implanted N is, for example, 1 ⁇ 10 17 cm -3 to 1 ⁇ 10 21 cm -3 , which is higher than the p-type impurity concentration in the first well region 3 and the second well region 13, respectively. do.
  • the implantation mask is removed.
  • the first source region 5 and the second source region 15 are formed in the same step, but they can also be formed in separate steps.
  • an injection mask (not shown) is formed on the drift layer 2 by a photoresist or the like, Al, which is a p-type impurity, is ion-implanted, and the upper layer portion of the first well region 3 is formed.
  • the p-type first well contact region 6 is formed in the above, and the second well contact region 16 is formed in the upper layer of the second well region 13.
  • the first well contact region 6 is formed at a depth that is electrically connected to the first well region 3 from the outermost surface of the first source region 5.
  • the second well contact region 16 is formed at a depth that is electrically connected to the second well region 13 from the outermost surface of the second source region 15.
  • the first well contact region 6 is provided in order to obtain good electrical contact between the first well region 3 and the first source contact 7 that electrically connects the source pad 101.
  • the p-type impurity concentration in the first well contact region 6 and the second well contact region 16 is higher than the p-type impurity concentration in the first well region 3 and the second well contact region 13, respectively.
  • the implantation mask is removed.
  • the first well contact region 6 and the second well contact region 16 are formed in the same step, but they can also be formed in separate steps.
  • an injection mask RM1 is formed on the drift layer 2 by a photoresist or the like, N, which is an n-type impurity, is ion-injected into the JFET region 4 and the outermost JFET region 14.
  • N which is an n-type impurity
  • the concentration of n-type impurities in the JFET region 4 and the outermost JFET region 14 is made higher than the concentration of n-type impurities in the drift layer 2.
  • the impurity concentration of the ion-implanted N is lower than the p-type impurity concentration in the first well region 3.
  • the impurities concentration in the JFET region 4 and the outermost JFET region 14 is relatively lower than that in the first well region 3, so that the first well region 3 and the JFET region 4 and the outermost JFET region 14 are separated from each other. This is to allow the depletion layer to extend to the JFET region 4 and the outermost JFET region 14 side when a reverse bias is applied to the pn junction formed between them.
  • the injection mask RM1 is removed.
  • the JFET region 4 and the outermost JFET region 14 having a higher impurity concentration than the drift layer 2 are formed by injecting n-type impurities, but the injection of n-type impurities is not always necessary. It is also possible to inject p-type impurities. Further, the impurity concentration in the JFET region 4 and the outermost JFET region 14 can be the same as the impurity concentration in the drift layer 2.
  • an n-type or p-type epitaxial layer EP is epitaxially grown on the drift layer 2.
  • the thickness of the epitaxial layer EP can be 10 to 500 nm.
  • the epitaxial layer EP is provided as an epitaxial channel layer in which a channel is formed, but it is not an essential configuration and is not shown in FIGS. 2 to 4 and the figures shown below.
  • the field insulating film 28 is formed on the drift layer 2 by the reduced pressure CVD method, and the etching mask RM2 is formed on the field insulating film 28 by a photoresist or the like. Then, the field insulating film 28 is partially etched and removed. The portion to be removed is a portion where the gate insulating film 8 and the boundary gate insulating film 18 are formed later. After that, the etching mask RM2 is removed.
  • the surface of the drift layer 2 is thermally oxidized to form the gate insulating film 8 having a desired thickness.
  • a polycrystalline silicon (polysilicon) film having conductivity is formed on the gate insulating film 8 by a reduced pressure CVD method, and the gate electrode 9 and the gate electrode 9 and the gate electrode 9 are patterned by etching.
  • the boundary gate electrode 19 is formed. Further, the gate insulating film 8 not covered by the gate electrode 9 and the boundary gate electrode 19 is removed by etching or the like. Here, the gate insulating film 8 located below the boundary gate electrode 19 becomes the boundary gate insulating film 18.
  • an interlayer insulating film 29 is formed on the drift layer 2 including the gate electrode 9 and the boundary gate electrode 19 by the reduced pressure CVD method.
  • the second source contact hole 17C that penetrates the gate insulating film 8 and reaches the second well contact region 16 and the second source region 15 is formed.
  • a gate contact hole 27C that penetrates the interlayer insulating film 29 and reaches the gate electrode 9 is formed.
  • a metal film MF containing, for example, nickel (Ni) as a main component is formed on the interlayer insulating film 29 by a sputtering method or the like, and heat treatment is performed at a temperature of 600 ° C. or higher and 1100 ° C. or lower.
  • a metal film MF containing Ni as a main component and silicon carbide are reacted to form a silicide film SD.
  • the metal film MF remaining on the interlayer insulating film 29 other than the silicide film SD is removed by wet etching. Ohmic contact is formed on the bottom surfaces of the first source contact hole 7C and the second source contact hole 17C by the silicide film SD.
  • a metal film containing Ni as a main component is formed on the second main surface (back surface) of the silicon carbide substrate 1, and the back surface is contacted with the back surface of the silicon carbide substrate 1 by heat treatment.
  • a metal layer such as Al is formed on the front surface of the silicon carbide substrate 1 on which the interlayer insulating film 29 is formed by a sputtering method or a thin-film deposition method, and processed into a predetermined shape by a photolithography technique to form a first source contact. 7.
  • the second source contact 17 and the gate contact 27 are formed, and the source pad 101 connected to the first source contact 7 and the second source contact 17 and the gate wiring 103 connected to the gate contact 27 are formed.
  • the gate pad 102 (FIG. 4) connected to the gate wiring 103 is also formed. Further, a metal layer such as Al is formed on the back surface contact of the back surface of the silicon carbide substrate 1 by a sputtering method or a thin film deposition method to form a drain electrode 104. After that, by forming a protective film PF (FIG. 3) on the gate wiring 103 and the source pad 101 in the non-element region and a part of the upper part of the source pad 101 in the element region with an insulating film or the like, the n-type is formed. The silicon carbide MOSFET 100 is completed.
  • the second well contact region 16 extends from the pn junction below the second source contact 17 to the element region side and extends to the element region side.
  • Reference numeral 15 is provided so as to extend from the pn junction below the second source contact 17 toward the non-element region side.
  • the second well contact region 16 is continuously formed so as to extend below the plurality of second source contacts 17 in a plan view, and similarly, the second source region 15 is formed. It is continuously provided so as to extend below the plurality of second source contacts 17 in a plan view. Therefore, when the n-type silicon carbide MOSFET 100 switches from the off state to the on state, the displacement current flowing in from the second source contact 17 can be dispersed, and the concentration of the displacement current can be avoided.
  • the second source contact 17 is made of a metal such as nickel, aluminum, or titanium, and the bottom of the second source contact 17 is formed with a silicide film SD of silicon carbide and a metal to form a second source region 15 and a metal. Good ohmic contact is formed in both of the second well contact areas 16.
  • the second source contact 17 and the second source contact 17 are formed.
  • the contact resistance value (contact differential resistance value) per unit area with the 2-well contact region 16 is larger than the contact differential resistance value between the second source contact 17 and the second source region 15.
  • the area of the second well contact region 16 below the second source contact 17 is made as large as possible. It is preferable to do so. Specifically, it is preferable that the area of the second well contact region 16 below the second source contact 17 is 1 to 100 times the area of the second source region 15 below the second source contact 17. Is.
  • the impurity concentration in the second source region 15 is 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less, more preferably 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 20 cm ⁇ . 3 or less.
  • the impurity concentration in the second well contact region 16 is 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 22 cm -3 or less, more preferably 1.0 ⁇ 10 19 cm -3 or more and 1.0. ⁇ 10 21 cm -3 or less.
  • the sheet resistance value of the second source region 15 is lower than the sheet resistance value of the second well contact region 16. This facilitates the flow of current in the second source region 15.
  • the n-type silicon carbide MOSFET 100 switches from the off state to the on state, for example, between a large dV / dt (time fluctuation of voltage) source of 20 V / n sec or more and a drain.
  • a larger proportion of the displacement current flowing in from the second source contact 17 can flow through the second source region to the non-element region side of the second source contact 17 and to the second. It is possible to suppress the displacement current flowing toward the element region side of the source contact 17. Therefore, the voltage generated at the end of the second well region 13 on the element region side (the end of the second well region 13) can be reduced, and the voltage between the end of the second well region 13 and the boundary gate electrode 19 can be reduced. The potential difference is suppressed, the dielectric breakdown of the boundary gate insulating film 18 is suppressed, and the reliability as a semiconductor device is improved.
  • FIG. 19 is a cross-sectional view showing the configuration of the n-type silicon carbide MOSFET 200 according to the second embodiment, and corresponds to the cross-sectional view taken along the line AA in FIG.
  • the portion extending from the pn junction below the second source contact 17 of the second well contact region 16 toward the element region is directly below the field insulating film 28. It extends only to, and does not reach directly below the boundary gate electrode 19.
  • FIG. 20 is a cross-sectional view taken along the line BB in FIG. 1 and is a cross-sectional view schematically showing the configuration of an element region and a formation region of a gate pad 102 which is a non-element region. As shown in FIG. 20, the configuration of the element region and the non-element region is the same as the configuration shown in FIG.
  • the boundary portion is on the second well contact region 16 having a high concentration.
  • the gate insulating film 18 is not formed, and the film quality of the boundary gate insulating film 18 is improved. That is, since the crystal structure is broken in the high-concentration impurity injection region, the homogeneity of the boundary gate insulating film 18 formed on the crystal structure is deteriorated, but this occurs in the configuration of the n-type silicon carbide MOSFET 200. However, the film quality evaluated by withstand voltage and leakage current is improved. Therefore, the effect of suppressing the dielectric breakdown of the boundary gate insulating film 18 becomes higher, and the reliability as a semiconductor device is further improved.
  • FIG. 21 is a plan view showing the configuration of the element region and the non-element region of the n-type silicon carbide MOSFET 300 of the third embodiment, and corresponds to the plan view of the region X in FIG.
  • the insulating film and electrodes on the drift layer 2 are omitted, and only the configuration of the upper layer portion of the drift layer 2 is shown.
  • the same components as those described with reference to FIG. 5 are designated by the same reference numerals, and duplicate description will be omitted.
  • the length of the portion extending from the junction with the second source region 15 to the element region side is the second. 2 It is shorter than the length of the portion extending from the lower pn junction of the source contact 17 to the element region side. Then, the length of the second source region 15 is formed longer by the amount that the length of the second well contact region 16 is shortened.
  • the second well contact region 16 is partially recessed toward the element region, and the second source region 15 is partially projected.
  • the second well contact region 16 is recessed and the second source region 15 is projected at only one portion between the two second source contacts 17, but typically. Since a plurality of second source contacts 17 are provided along the gate wiring 103 in the non-elemental region, the second well contact region 16 is recessed between the second source contacts 17, and the portion where the second source region 15 protrudes is formed. Can be provided.
  • FIG. 22 is a cross-sectional view taken along the line DD in FIG. 21 in the direction indicated by the arrow.
  • the length of the second well contact region 16 is the element region from the junction with the second source region 15 of the n-type silicon carbide MOSFET 100 shown in FIG.
  • the second well contact region 16 extending to the side is formed shorter than the length, and the second source region 15 is formed longer by that amount.
  • the second source is used when the n-type silicon carbide MOSFET 300 switches from the off state to the on state.
  • a larger percentage of the displacement current flowing in from the contact 17 can flow through the lengthened second source region 15 towards the non-device region more than the second source contact 17 and more than the second source contact 17.
  • the displacement current flowing on the element region side can be further suppressed. Therefore, the voltage generated at the end of the second well region 13 on the element region side (the end of the second well region 13) can be further reduced, and between the end of the second well region 13 and the boundary gate electrode 19.
  • the potential difference between the two is further suppressed, the effect of suppressing the dielectric breakdown of the boundary gate insulating film 18 is further enhanced, and the reliability as a semiconductor device is further improved.
  • FIG. 23 is a cross-sectional view showing the configuration of the n-type silicon carbide MOSFET 400 according to the fourth embodiment, and corresponds to the cross-sectional view taken along the line AA in FIG.
  • the portion extending from the pn junction below the second source contact 17 of the second well contact region 16 toward the element region is the portion of the second well contact region 13. It is provided up to the end (the 13th end of the second well region).
  • FIG. 24 is a cross-sectional view taken along the line BB in FIG. 1 and is a cross-sectional view schematically showing the configuration of an element region and a formation region of a gate pad 102 which is a non-element region. As shown in FIG. 24, the configuration of the element region and the non-element region is the same as the configuration shown in FIG. 23.
  • the n-type silicon carbide MOSFET 400 of the fourth embodiment since the second well contact region 16 is provided up to the end of the second well region 13, the n-type silicon carbide MOSFET 400 switches from the off state to the on state. At the same time, the voltage generated at the end of the second well region 13 can be effectively reduced.
  • the sheet resistance value of the second well contact region 16 is lower than the sheet resistance of the second well contact region 13
  • the voltage generated at the end of the second well contact region 16 is generated at the end of the second well region 13. It can be lower than the voltage to be applied.
  • the potential difference between the end of the second well region 13 and the boundary gate electrode 19 is further suppressed, the effect of suppressing dielectric breakdown of the boundary gate insulating film 18 is further increased, and the reliability as a semiconductor device is further increased. improves.
  • each embodiment can be freely combined, and each embodiment can be appropriately modified or omitted within the scope of the disclosure.

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Abstract

本開示は炭化珪素半導体装置に関し、半導体層の上層部に設けられたｐ型の第２ウェル領域と、その上層部に設けられたｎ型の第２不純物領域と、第２ウェル領域の上層部に設けられ、側面において第２不純物領域に接合するｐ型の第２ウェルコンタクト領域と、第２ウェル領域上に設けられたフィールド絶縁膜と、フィールド絶縁膜を貫通して、第２不純物領域および第２ウェルコンタクト領域にオーミック接触し、第１主電極に電気的に接続される第２コンタクトと、素子領域と非素子領域との境界の側の第２不純物領域の端縁部上から、境界に隣り合う第１ウェル領域内の第１不純物領域の端縁部上にかけて設けられた境界部ゲート絶縁膜と、その上の境界部ゲート電極と、第２主電極と、を備え、第２ウェルコンタクト領域は、第２コンタクトの下方から素子領域側に延在し、第２不純物領域は、第２コンタクトの下方から非素子領域側に延在する。

Description

炭化珪素半導体装置
　本開示は炭化珪素半導体装置に関し、特に、ゲート絶縁膜を有する炭化珪素半導体装置に関する。
　インバータ回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、ＭＯＳ（Metal Oxide Semiconductor）構造を有する電力用半導体装置が広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）、および、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられている。
　シリコン（Ｓｉ）のバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を半導体材料として用いる炭化珪素半導体装置の１つであるｎ型ＭＯＳＦＥＴは、インバータ回路のスイッチング素子として用いることでインバータ回路の電力損失を低減することができる。
　ｎ型ＭＯＳＦＥＴは、典型的には、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有しており、ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧が急激に上昇して、略０Ｖから数百Ｖへ変化する。そうすると、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へと流れる。また、ＭＯＳＦＥＴがオフ状態からオン状態へとスイッチングされると、オン状態からオフ状態へとスイッチングされる場合とは逆方向の変位電流がｐ型ウェルを経由して流れる。
　特許文献１には、ゲートパッドの下方に位置する最外周のｐ型ウェル上に、ゲート絶縁膜よりも膜厚が厚いフィールド絶縁膜を貫通して、ソース電極に接続するウェルコンタクトホールが設けられている。これにより、ゲートパッドの下方に位置する大面積のｐ型ウェル内を流れる変位電流の大部分が、ウェルコンタクトホールを経由してソース電極に流れ、大面積のｐ型ウェルとはウェルコンタクトホールの反対側に形成されるゲート絶縁膜直下のｐ型ウェルとゲート電極との間に高電界が発生することを抑制して、ゲート絶縁膜の絶縁破壊を防止する構成が開示されている。
国際公開第２０１１／１２５２７４号
　特許文献１に開示の技術によれば、ウェルコンタクトホールの最外周ｐ型ウェル端側では、フィールド絶縁膜からゲート絶縁膜に厚さが変わる部分で段差がウェルコンタクトホールと最外周のｐ型ウェル端側との間に設けられることになるので、ウェルコンタクトホールと最外周のｐ型ウェル端側との間に距離を設ける必要が生じる。そのため、最外周のｐ型ウェル端側からウェルコンタクトホールに流れる変位電流によって最外周のｐ型ウェルに発生する電位とゲート電極の電位との間に生じる電界がゲート絶縁膜に印加される。
　最外周のｐ型ウェルに生じる変位電流の大部分は、ウェルコンタクトホールの最外周のｐ型ウェル端側と反対側の大面積の最外周のｐ型ウェルに流れるため、通常は最外周のｐ型ウェル端には高電圧は発生せず、ゲート絶縁膜に高電界は生じない。
　しかしながら、昨今では、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔをより一層大きくすることが求められており、例えば、２０Ｖ/ｎｓｅｃ以上の大きなｄＶ/ｄｔが要求される場合には、ウェルコンタクトホールと最外周のｐ型ウェル端側との間の距離が無視できなくなり、最外周のｐ型ウェル端側からウェルコンタクトホールに無視できない大きさの変位電流が流れ、最外周のｐ型ウェル端に高電圧が発生し、ゲート絶縁膜が絶縁破壊する可能性があった。
　本開示は、上記のような問題を解決するためになされたものであり、大きなｄＶ/ｄｔが印加された場合でも、ゲート絶縁膜に生じる電界を抑制できる炭化珪素半導体装置を提供することを目的とする。
　本開示に係る炭化珪素半導体装置は、半導体素子が形成された素子領域と、該素子領域以外の非素子領域とを有し、前記素子領域において、炭化珪素基板の厚み方向に主電流が流れ、前記炭化珪素基板の第１の主面上に設けられた第１導電型の半導体層と、前記素子領域の前記半導体層の上層部に設けられた第２導電型の第１ウェル領域と、前記第１ウェル領域の上層部に設けられた第１導電型の第１不純物領域と、前記第１ウェル領域の上層部に設けられ、側面において前記第１不純物領域に接合する第２導電型の第１ウェルコンタクト領域と、第１不純物領域の端縁部上、前記第１ウェル領域上および前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１不純物領域および前記第１ウェルコンタクト領域にオーミック接触し、前記半導体層の上方に設けられた第１主電極に電気的に接続される第１コンタクトと、前記非素子領域の前記半導体層の上層部に設けられた第２導電型の第２ウェル領域と、前記第２ウェル領域の上層部に設けられた第１導電型の第２不純物領域と、前記第２ウェル領域の上層部に設けられ、側面において前記第２不純物領域に接合する第２導電型の第２ウェルコンタクト領域と、前記第２ウェル領域上に設けられたフィールド絶縁膜と、前記フィールド絶縁膜を貫通して、前記第２不純物領域および前記第２ウェルコンタクト領域にオーミック接触し、前記第１主電極に電気的に接続される少なくとも１つの第２コンタクトと、前記素子領域と前記非素子領域との境界の側の前記第２不純物領域の端縁部上から、前記境界に隣り合う前記第１ウェル領域内の前記第１不純物領域の端縁部上にかけて設けられた境界部ゲート絶縁膜と、前記境界部ゲート絶縁膜上に設けられた境界部ゲート電極と、前記炭化珪素基板の前記第１の主面とは反対側の第２の主面上に設けられた第２主電極と、を備え、前記第２ウェルコンタクト領域は、前記少なくとも１つの第２コンタクトの下方から前記素子領域側に延在し、前記第２不純物領域は、前記少なくとも１つの第２コンタクトの下方から前記非素子領域側に延在する。
　本開示に係る炭化珪素半導体装置によれば、オフ状態からオン状態にスイッチングする場合に、第２不純物領域が形成されていることにより、少なくとも１つの第２コンタクトから流入する変位電流のより多くを、少なくとも１つの第２コンタクトよりも非素子領域側に流すことができる。そのため、第２コンタクトよりも素子領域側に流れる変位電流を低減することができ、第２ウェル領域の端部と境界部ゲート電極との間の電位差が抑制され、境界部ゲート絶縁膜の絶縁破壊を抑制できる。
実施の形態１の炭化珪素半導体装置の上面構成を模式的に示す平面図である。 実施の形態１の炭化珪素半導体装置の構成を示す断面図である。 実施の形態１の炭化珪素半導体装置の構成を示す断面図である。 実施の形態１の炭化珪素半導体装置の構成を示す断面図である。 実施の形態１の炭化珪素半導体装置の構成を示す部分平面図である。 実施の形態１の炭化珪素半導体装置の構成を示す断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態１の炭化珪素半導体装置の製造方法を説明する断面図である。 実施の形態２の炭化珪素半導体装置の構成を示す断面図である。 実施の形態２の炭化珪素半導体装置の構成を示す断面図である。 実施の形態３の炭化珪素半導体装置の構成を示す部分平面図である。 実施の形態３の炭化珪素半導体装置の構成を示す断面図である。 実施の形態４の炭化珪素半導体装置の構成を示す断面図である。 実施の形態４の炭化珪素半導体装置の構成を示す断面図である。
　＜はじめに＞
　以下の説明において、「素子領域」とは半導体素子のオン状態において主電流が流れる領域である。また、以下において、「外側」とは半導体素子の外周に向かう方向であり、「内側」とは「外側」に対して反対の方向とする。
　なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。また、本明細書において、「～上」および「～を覆う」という場合、構成要素間に介在物が存在することが妨げられるものではない。例えば、「Ａ上に設けられたＢ」または「ＡがＢを覆う」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも意味され得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　また、「ＭＯＳ」という用語は、古くは金属-酸化物-半導体の接合構造に用いられているが、特にＭＯＳ構造を有するＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜およびゲート電極の材料が改善されている。
　例えばＭＯＳＦＥＴにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶珪素が採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
　従って「ＭＯＳ」という用語は必ずしも金属-酸化物-半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体-絶縁体-半導体の積層構造をも含む意義を有する。
　以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰返さない。
　また、以下に説明する実施の形態１～４においては、炭化珪素半導体装置の一例として、主電流が基板の厚み方向に流れる縦型のｎ型ＭＯＳＦＥＴを用いて説明する。
　＜実施の形態１＞
　　＜装置構成＞
　図１は、本開示に係る実施の形態１のｎ型炭化珪素ＭＯＳＦＥＴ１００の上面構成を模式的に示す平面図である。なお、全ての実施の形態においては図１の上面構成は共通である。
　また、ｎ型炭化珪素ＭＯＳＦＥＴ１００はプレーナゲート型として説明するが、本開示の適用はプレーナゲート型に限定されず、トレンチゲート型にも適用可能である。また、ＭＯＳ構造を有するのであればＭＯＳＦＥＴに限定されず、ＩＧＢＴにも適用可能である。
　図１に示されるように、ｎ型炭化珪素ＭＯＳＦＥＴ１００は四角形状の外形を有し、その外縁にはゲート配線１０３が設けられている。また、ｎ型炭化珪素ＭＯＳＦＥＴ１００の主面の中央部には、ＭＯＳ構造の最小単位であるユニットセルＵＣが複数配置されたセル配置領域ＣＲが設けられている。
　セル配置領域ＣＲの平面視形状は、一辺の中央部が内側に凹んだ四角形をなし、セル配置領域ＣＲの内側に凹んだ部分に入り込むようにゲートパッド１０２が設けられている。なお、セル配置領域ＣＲとゲートパッド１０２およびゲート配線１０３とは離間している。
　ゲートパッド１０２には、外部の制御回路（図示せず）からゲート電圧が印加され、ここに印加されたゲート電圧は、ゲート配線１０３を通じてユニットセルＵＣのゲート電極（図示せず）に供給される。
　また、セル配置領域ＣＲには、各ユニットセルのソースを並列に接続するソースパッド１０１（ソース電極）が設けられており、ソースパッド１０１はセル配置領域ＣＲのほぼ全面を覆うように設けられている。なお、図１ではユニットセルＵＣをソースパッド１０１中に図示しているがこれは便宜的なものである。
　図２は、図１におけるＣ－Ｃ線での矢示方向断面図であり、ユニットセルＵＣの構成を模式的に示す断面図である。図２に示されるように、ｎ型炭化珪素ＭＯＳＦＥＴ１００は、ｎ型（第１導電型）不純物を比較的高濃度に含む炭化珪素基板１上に設けられている。
　炭化珪素基板１の第１の主面上には、ｎ型不純物を比較的低濃度に含む半導体層であるドリフト層２（半導体層）が設けられている。ドリフト層２は、例えばエピタキシャル成長により形成されたエピタキシャル成長層である。
　ドリフト層２の上層部には、ｐ型（第２導電型）不純物を含む第１ウェル領域３が設けられており、第１ウェル領域３の上層部には、ｐ型不純物を比較的高濃度に含む第１ウェルコンタクト領域６が選択的に設けられている。そして、第１ウェルコンタクト領域６の２つの側面に接するようにｎ型不純物を比較的高濃度に含む第１ソース領域５（第１不純物領域）が設けられている。なお、隣り合う第１ウェル領域３の間のドリフト層２はＪＦＥＴ（Junction Field Effect Transistor）領域４となっている。
　なお、第１ウェル領域３のドリフト層２の最表面からの深さは、第１ソース領域５のドリフト層２の最表面からの深さよりも深く形成されている。また、第１ウェルコンタクト領域６のドリフト層２の最表面からの深さは、第１ソース領域５のドリフト層２の最表面からの深さと同等か、それよりも深く形成されているが、第１ウェル領域３は超えない。
　ドリフト層２の上には、ゲート絶縁膜８が形成され、ゲート絶縁膜８上にはゲート電極９が設けられている。ゲート電極９は、ＪＦＥＴ領域４、第１ウェル領域３および第１ソース領域５の端縁部上に設けられる。
　そして、ゲート電極９上を含むドリフト層２上には層間絶縁膜２９が設けられているが、第１ウェルコンタクト領域６と第１ソース領域５の一部に接触するように第１ソースコンタクト７（第１コンタクト）が設けられ、第１ソースコンタクト７の底部には、例えば、ニッケルシリサイドで構成されるシリサイド膜ＳＤが設けられ、第１ウェルコンタクト領域６および第１ソース領域５の一部はシリサイド膜ＳＤで覆われている。第１ウェルコンタクト領域６と第１ソース領域５はシリサイド膜ＳＤおよび第１ソースコンタクト７を介して、ソースパッド１０１に電気的に接続されている。また、炭化珪素基板１の第１の主面とは反対側の第２の主面上には、ドレイン電極１０４が設けられている。
　シリサイド膜ＳＤはニッケルシリサイドに限定されず、アルミシリサイド、チタンシリサイドを用いることもできる。第１ソースコンタクト７は、ソースパッド１０１形成時に、コンタクトホール内にソースパッド１０１の材料となる金属、例えば、ニッケル、アルミニウム、チタンを埋め込むことで形成することができる。
　ドリフト層２の不純物濃度は、１．０×１０１４ｃｍ－３以上１．０×１０１７ｃｍ－３以下であることが好適である。ＪＦＥＴ領域４の不純物濃度は、第１ウェル領域３の不純物濃度よりも低く形成することが好適である。これは、ＪＦＥＴ領域４と第１ウェル領域３とで形成されるｐｎ接合による空乏層が、よりＪＦＥＴ領域４側に延伸するようにするためである。第１ウェル領域３の不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下であることが好適である。第１ソース領域５の不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下であることが好適である。第１ウェルコンタクト領域６の不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下であることが好適である。
　図３は、図１におけるＡ－Ａ線での矢示方向断面図であり、セル配置領域ＣＲ、すなわち半導体素子が形成された素子領域と、半導体素子が形成されない非素子領域の構成を模式的に示す断面図である。
　図３に示されるように、素子領域の構成は図２に示した構成と同様である。非素子領域においては、ドリフト層２の上層部にｐ型不純物を含む第２ウェル領域１３が設けられており、第２ウェル領域１３の上層部には、ｎ型不純物を比較的高濃度に含む第２ソース領域１５（第２不純物領域）と、第２ソース領域１５に接し、第２ウェル領域１３よりも高い不純物濃度を有するｐ型の第２ウェルコンタクト領域１６が選択的に設けられている。第２ソース領域１５は、平面方向において第２ウェル領域１３の上層部の大部分を占める大きさに形成され、第２ウェルコンタクト領域１６は、第２ウェル領域１３の上層部の残りの部分のうち、第２ソース領域１５よりも素子領域に近い側に設けられ、第２ソースコンタクト１７（第２コンタクト）の下方のｐｎ接合部から境界部ゲート電極１９の下方まで延在するように設けられている。
　素子領域の複数の第１ウェル領域３のうち、第２ウェル領域１３と隣り合う第１ウェル領域３と、第２ウェル領域１３との間のドリフト層２は最外周ＪＦＥＴ領域１４となっており、素子領域と非素子領域との境界は最外周ＪＦＥＴ領域１４と定義する。
　非素子領域においては、第２ウェル領域１３上にフィールド絶縁膜２８が形成され、フィールド絶縁膜２８を貫通して、第２ソース領域１５と第２ウェルコンタクト領域１６とに電気的に接続される第２ソースコンタクト１７が設けられている。また、素子領域と非素子領域との境界の第２ウェル領域１３上および第１ウェル領域３上には境界部ゲート絶縁膜１８を介して境界部ゲート電極１９が設けられている。なお、境界部ゲート電極１９は、第２ソース領域１５の上方のフィールド絶縁膜２８上にまで延在している。図３では、素子領域のゲート電極９と境界部ゲート電極１９とは不連続であるが、平面視では連続している。
　ゲート電極９上および境界部ゲート電極１９上を含むドリフト層２上には層間絶縁膜２９が設けられており、ゲート電極９および境界部ゲート電極１９とソースパッド１０１とは、層間絶縁膜２９により電気的に離間されている。第２ソースコンタクト１７は層間絶縁膜２９も貫通して、第２ソース領域１５と第２ウェルコンタクト領域１６と電気的に接続されている。また、層間絶縁膜２９を貫通してフィールド絶縁膜２８上の境界部ゲート電極１９に達するようにゲートコンタクト２７が設けられており、境界部ゲート電極１９およびゲート電極９はゲートコンタクト２７を介してゲート配線１０３に電気的に接続される。
　非素子領域のゲート配線１０３上およびソースパッド１０１上と、素子領域のソースパッド１０１の一部上部には保護膜ＰＦが設けられている。保護膜ＰＦは絶縁膜で構成されている。
　第２ソースコンタクト１７の底部には、例えば、ニッケルシリサイドで構成されるシリサイド膜ＳＤが設けられ、第２ソース領域１５および第２ウェルコンタクト領域１６の一部はシリサイド膜ＳＤで覆われている。第２ウェルコンタクト領域１６と第２ソース領域１５はシリサイド膜ＳＤおよび第２ソースコンタクト１７を介して、ソースパッド１０１に電気的に接続されている。なお、シリサイド膜ＳＤはニッケルシリサイドに限定されず、アルミシリサイド、チタンシリサイドを用いることもできる。第１ソースコンタクト７は、ソースパッド１０１形成時に、コンタクトホール内にソースパッド１０１の材料となる金属、例えば、ニッケル、アルミニウム、チタンを埋め込むことで形成することができる。
　第２ウェル領域１３の不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下であることが好適である。第２ソース領域１５の不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下であることが好適である。第２ウェルコンタクト領域１６の不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下であることが好適である。このような濃度範囲とすることで、所望の定格を有する炭化珪素半導体装置を得ることができる。
　また、第２ウェルコンタクト領域１６が、第２ソースコンタクト１７の下方のｐｎ接合部から素子領域側に延在する長さは、１．０μｍ以上１００μｍ以下であることが好適である。このような範囲に設定することで炭化珪素半導体装置の寸法設計上のマージンを取ることができる。
　図４は、図１におけるＢ－Ｂ線での矢示方向断面図であり、素子領域と、非素子領域であるゲートパッド１０２の形成領域の構成を模式的に示す断面図である。図４に示されるように、素子領域および非素子領域の構成は図３に示した構成と同様である。
　図５は、図１における領域Ｘにおける素子領域および非素子領域の構成を模式的に示す平面図である。便宜的に、ドリフト層２上の絶縁膜および電極は省略し、ドリフト層２の上層部の構成のみを示している。
　図５に示されるように、素子領域のユニットセルＵＣの平面視形状は正方形であり、マトリクス状に配置されているが、これは一例であり、この形状に限定されるものではなく、長方形、多角形とすることもできる。
　平面視形状が正方形のユニットセルＵＣにおいては、外形が正方形の第１ウェルコンタクト領域６の周囲を第１ソース領域５が囲み、さらにその外側が第１ウェル領域３によって囲まれている。
　ユニットセルＵＣ間はＪＦＥＴ領域４となっており、対角線方向で隣り合うユニットセルＵＣ間の角部どうしは第１ウェル領域３によって接続されている。
　非素子領域においては、第２ウェル領域１３に連続するように第２ウェルコンタクト領域１６が設けられており、第２ウェルコンタクト領域１６に連続するように第２ソース領域１５が設けられている。
　第２ウェルコンタクト領域１６は、平面視で複数の第２ソースコンタクト１７の下方に及ぶように連続的に形成され、同様に、第２ソース領域１５は、平面視で複数の第２ソースコンタクト１７の下方に及ぶように連続的に設けられている。
　図６は、図５におけるＤ－Ｄ線での矢示方向断面図であり、素子領域と、非素子領域の構成を模式的に示す断面図である。図５に示したように、第２ソースコンタクト１７は離間して複数設けられており、複数の第２ソースコンタクト１７間においては、図６に示されるように、境界部ゲート電極１９が素子領域から非素子領域にかけて連続的に設けられており、ゲート配線１０３に印加されたゲート信号をゲートコンタクト２７を介して、素子領域のゲート電極９に伝えることができる。
　　＜製造方法＞
　次に、ｎ型炭化珪素ＭＯＳＦＥＴ１００の製造方法の一例について、製造工程を順に示す断面図である図７～図１８を用いて説明する。
　まず、図７に示すように、第１の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板１の第１の主面の上に、化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法により炭化珪素のｎ型のドリフト層２をエピタキシャル成長させる。ドリフト層２のｎ型の不純物濃度は、例えば、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３とし、ドリフト層２の厚さは、例えば、５μｍ～５０μｍとする。
　次に、ドリフト層２上にフォトレジストなどにより注入マスク（図示せず）を形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入して、ドリフト層２の上層部にｐ型の第１ウェル領域３および第２ウェル領域１３を形成する。Ａｌのイオン注入の深さは、ドリフト層２の厚さを超えない深さとし、例えば、０．５～３μｍとする。また、イオン注入されたＡｌの不純物濃度は、例えば、１×１０１６ｃｍ－３～１×１０２０ｃｍ－３とし、ドリフト層２のｎ型の不純物濃度より高くする。Ａｌをイオン注入した後、注入マスクを除去する。ここでは、第１ウェル領域３および第２ウェル領域１３を同一工程で形成しているが、別々の工程で形成することもできる。
　次に、図８示す工程において、ドリフト層２上にフォトレジストなどにより注入マスク（図示せず）を形成し、ｎ型の不純物であるＮ（窒素）をイオン注入し、第１ウェル領域３の上層部にｎ型の第１ソース領域５を形成し、第２ウェル領域１３の上層部に第２ソース領域１５を形成する。Ｎのイオン注入深さは、第１ウェル領域３および第２ウェル領域１３の厚さより浅くする。また、イオン注入したＮの不純物濃度は、例えば、１×１０１７ｃｍ－３～１×１０２１ｃｍ－３とし、それぞれ第１ウェル領域３および第２ウェル領域１３のｐ型の不純物濃度より高くする。Ｎをイオン注入した後、注入マスクを除去する。ここでは第１ソース領域５および第２ソース領域１５を同一工程で形成しているが、別々の工程で形成することもできる。
　次に、図９に示す工程において、ドリフト層２上にフォトレジストなどにより注入マスク（図示せず）を形成し、ｐ型の不純物であるＡｌをイオン注入し、第１ウェル領域３の上層部にｐ型の第１ウェルコンタクト領域６を形成し、第２ウェル領域１３の上層部に第２ウェルコンタクト領域１６を形成する。第１ウェルコンタクト領域６は、第１ソース領域５の最表面から第１ウェル領域３と電気的に接続される深さに形成される。第２ウェルコンタクト領域１６は、第２ソース領域１５の最表面から第２ウェル領域１３と電気的に接続される深さに形成される。第１ウェルコンタクト領域６は、第１ウェル領域３と、ソースパッド１０１とを電気的に接続する第１ソースコンタクト７との良好な電気的接触を得るために設ける。
　第１ウェルコンタクト領域６および第２ウェルコンタクト領域１６のｐ型の不純物濃度は、それぞれ第１ウェル領域３および第２ウェル領域１３のｐ型の不純物濃度より高いことが好ましい。Ａｌをイオン注入した後、注入マスクを除去する。ここでは第１ウェルコンタクト領域６および第２ウェルコンタクト領域１６を同一工程で形成しているが、別々の工程で形成することもできる。
　次に、図１０に示す工程において、ドリフト層２上にフォトレジストなどにより注入マスクＲＭ１を形成し、ｎ型の不純物であるＮをイオン注入し、ＪＦＥＴ領域４内および最外周ＪＦＥＴ領域１４内にｎ型の不純物の濃度が高い高濃度領域を形成することで、ＪＦＥＴ領域４および最外周ＪＦＥＴ領域１４のｎ型の不純物濃度をドリフト層２のｎ型の不純物濃度より高くする。ただし、イオン注入したＮの不純物濃度は、第１ウェル領域３のｐ型の不純物濃度より低くすることが好適である。この理由は、第１ウェル領域３に対してＪＦＥＴ領域４および最外周ＪＦＥＴ領域１４の不純物濃度を相対的に低くすることで、第１ウェル領域３とＪＦＥＴ領域４および最外周ＪＦＥＴ領域１４との間に形成されるｐｎ接合に逆バイアスが印加された際に、ＪＦＥＴ領域４および最外周ＪＦＥＴ領域１４側に空乏層が伸びるようにするためである。
　Ｎをイオン注入した後、注入マスクＲＭ１を除去する。なお、本実施の形態では、一例として、ｎ型の不純物注入により、ドリフト層２よりも不純物濃度が高いＪＦＥＴ領域４および最外周ＪＦＥＴ領域１４を形成したが、必ずしもｎ型の不純物注入である必要はなく、ｐ型の不純物注入とすることもできる。また、ＪＦＥＴ領域４および最外周ＪＦＥＴ領域１４の不純物濃度はドリフト層２の不純物濃度と同じとすることもできる。
　次に、図１１に示す工程において、ドリフト層２上にｎ型またはｐ型のエピタキシャル層ＥＰをエピタキシャル成長させる。エピタキシャル層ＥＰの厚みは１０～５００ｎｍとすることができる。なお、エピタキシャル層ＥＰは、その内部にチャネルが形成されるエピタキシャルチャネル層として設けるが、必須の構成ではなく、図２～４および以下に示す図では図示を省略する。
　次に、図１２に示す工程において、減圧ＣＶＤ法によりドリフト層２上にフィールド絶縁膜２８を形成し、フィールド絶縁膜２８上にフォトレジストなどによりエッチングマスクＲＭ２を形成する。そして、フィールド絶縁膜２８を部分的にエッチングして除去する。除去する部分は、後にゲート絶縁膜８および境界部ゲート絶縁膜１８が形成される部分である。その後、エッチングマスクＲＭ２を除去する。
　次に、図１３に示す工程において、ドリフト層２の表面を熱酸化して、所望の厚みのゲート絶縁膜８を形成する。
　次に、図１４に示す工程において、ゲート絶縁膜８上に、減圧ＣＶＤ法により導電性を有する多結晶珪素（ポリシリコン）膜を形成し、これをエッチングでパターンニングすることによりゲート電極９および境界部ゲート電極１９を形成する。また、ゲート電極９および境界部ゲート電極１９で覆われないゲート絶縁膜８をエッチング等で除去する。ここで、境界部ゲート電極１９の下部に位置するゲート絶縁膜８が境界部ゲート絶縁膜１８となる。
　次に、図１５に示す工程において、ゲート電極９上および境界部ゲート電極１９上を含むドリフト層２上に、減圧ＣＶＤ法により層間絶縁膜２９を形成する。
　次に、図１６に示す工程において、層間絶縁膜２９およびゲート絶縁膜８を貫通して第１ウェルコンタクト領域６および第１ソース領域５に到達する第１ソースコンタクトホール７Ｃ、および層間絶縁膜２９およびゲート絶縁膜８を貫通して第２ウェルコンタクト領域１６および第２ソース領域１５に到達する第２ソースコンタクトホール１７Ｃを形成する。また、層間絶縁膜２９を貫通してゲート電極９に到達するゲートコンタクトホール２７Ｃを形成する。
　次に、図１７に示す工程において、層間絶縁膜２９に、スパッタリング法などにより、例えばニッケル（Ｎｉ）を主成分とする金属膜ＭＦを形成し、６００℃以上１１００℃以下の温度で熱処理を行い、Ｎｉを主成分とする金属膜ＭＦと炭化珪素とを反応させてシリサイド膜ＳＤを形成する。続いて、シリサイド膜ＳＤ以外の層間絶縁膜２９上に残留した金属膜ＭＦをウェットエッチングにより除去する。このシリサイド膜ＳＤにより、第１ソースコンタクトホール７Ｃおよび第２ソースコンタクトホール１７Ｃの底面にオーミック接触が形成される。
　次に、図１８示す工程において、炭化珪素基板１の第２の主面（裏面）に、Ｎｉを主成分とする金属膜を形成し、熱処理することにより、炭化珪素基板１の裏面に裏面コンタクト（図示せず）を形成する。その後、層間絶縁膜２９が形成された炭化珪素基板１の前面に、スパッタリング法または蒸着法によりＡｌ等の金属層を形成し、フォトリソグラフィー技術により所定の形状に加工することで、第１ソースコンタクト７、第２ソースコンタクト１７およびゲートコンタクト２７を形成すると共に、第１ソースコンタクト７および第２ソースコンタクト１７に接続されたソースパッド１０１およびゲートコンタクト２７に接続されたゲート配線１０３を形成する。このとき、ゲート配線１０３に接続されたゲートパッド１０２（図４）も形成される。また、炭化珪素基板１の裏面の裏面コンタクト上にスパッタリング法または蒸着法によりＡｌ等の金属層を形成してドレイン電極１０４とする。その後、非素子領域のゲート配線１０３上およびソースパッド１０１上と、素子領域のソースパッド１０１の一部上部を覆うように保護膜ＰＦ（図３）を絶縁膜等で形成することで、ｎ型炭化珪素ＭＯＳＦＥＴ１００が完成する。
　　＜効果＞
　次に、実施の形態１のｎ型炭化珪素ＭＯＳＦＥＴ１００の構成による効果について説明する。ｎ型炭化珪素ＭＯＳＦＥＴ１００においては、例えば、図３に示したように、第２ウェルコンタクト領域１６は、第２ソースコンタクト１７の下方のｐｎ接合部から素子領域側に延在し、第２ソース領域１５は、第２ソースコンタクト１７の下方のｐｎ接合部から非素子領域側に延在するように設けられている。
　また、図５に示したように、第２ウェルコンタクト領域１６は、平面視で複数の第２ソースコンタクト１７の下方に及ぶように連続的に形成され、同様に、第２ソース領域１５は、平面視で複数の第２ソースコンタクト１７の下方に及ぶように連続的に設けられている。このため、ｎ型炭化珪素ＭＯＳＦＥＴ１００がオフ状態からオン状態にスイッチングする際に、第２ソースコンタクト１７から流入する変位電流を分散することができ、変位電流の集中を回避できる。
　第２ソースコンタクト１７にはニッケル、アルミニウム、チタンなどの金属で構成し、第２ソースコンタクト１７の底部には、炭化珪素と金属とのシリサイド膜ＳＤを形成することで、第２ソース領域１５および第２ウェルコンタクト領域１６の両方に良好なオーミック接触を形成している。
　ここで、ｐ型の第２ウェルコンタクト領域１６とｎ型の第２ソース領域１５に対して、第２ソースコンタクト１７がオーミック接触する部分を同一プロセスで形成する場合、第２ソースコンタクト１７と第２ウェルコンタクト領域１６との単位面積当たりのコンタクト抵抗値（接触微分抵抗値）は、第２ソースコンタクト１７と第２ソース領域１５との接触微分抵抗値よりも大きくなる。
　そのため、第２ウェルコンタクト領域１６に対して第２ソースコンタクト１７がオーミック接触する部分での電位降下を抑制するために、第２ソースコンタクト１７の下方における第２ウェルコンタクト領域１６の面積をなるべく大きくすることが好適である。具体的には、第２ソースコンタクト１７の下方における第２ウェルコンタクト領域１６の面積を、第２ソースコンタクト１７の下方における第２ソース領域１５の面積の１倍以上１００倍以下とすることが好適である。
　これは、図５においても示されており、第２ソースコンタクト１７の下方における第２ウェルコンタクト領域１６の面積は、第２ソースコンタクト１７の下方における第２ソース領域１５の面積よりも２倍以上大きくなっている。このため、第２ウェルコンタクト領域１６に対して第２ソースコンタクト１７がオーミック接触する部分での電位降下を抑制することができる。
　なお、第２ソースコンタクト１７と第２ウェルコンタクト領域１６との接触微分抵抗値は大きくなるが、製造工程が簡略化されるメリットがある。
　また、第２ソース領域１５の不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下、より好ましくは１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下とする。また、第２ウェルコンタクト領域１６の不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下、より好ましくは１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下とする。
　ここで、第２ソース領域１５のシート抵抗値は第２ウェルコンタクト領域１６のシート抵抗値よりも低くする。これにより、第２ソース領域１５に電流が流れやすくする。
　以上説明した構成を採ることで、ｎ型炭化珪素ＭＯＳＦＥＴ１００がオフ状態からオン状態にスイッチングする際に、例えば、２０Ｖ/ｎｓｅｃ以上の大きなｄＶ/ｄｔ（電圧の時間変動）ソースとドレインとの間に加えられた場合に、第２ソースコンタクト１７から流入する変位電流のより多くの割合を、第２ソース領域を介して、第２ソースコンタクト１７よりも非素子領域側に流すことができ、第２ソースコンタクト１７よりも素子領域側に流れる変位電流を抑制することができる。このため、第２ウェル領域１３の素子領域側の端部（第２ウェル領域１３端）に発生する電圧を低減することができ、第２ウェル領域１３端と境界部ゲート電極１９との間の電位差が抑制され、境界部ゲート絶縁膜１８の絶縁破壊が抑制され、半導体装置としての信頼性が向上する。
　＜実施の形態２＞
　図１９は、実施の形態２のｎ型炭化珪素ＭＯＳＦＥＴ２００の構成を示す断面図であり、図１におけるＡ－Ａ線での矢示方向断面図に相当する。図１９に示されるようにｎ型炭化珪素ＭＯＳＦＥＴ２００においては、第２ウェルコンタクト領域１６の第２ソースコンタクト１７の下方のｐｎ接合部から素子領域側に延在する部分が、フィールド絶縁膜２８の直下までしか延在せず、境界部ゲート電極１９の直下には達していない。
　図２０は、図１におけるＢ－Ｂ線での矢示方向断面図であり、素子領域と、非素子領域であるゲートパッド１０２の形成領域の構成を模式的に示す断面図である。図２０に示されるように、素子領域および非素子領域の構成は図１９に示した構成と同様である。
　このように実施の形態２のｎ型炭化珪素ＭＯＳＦＥＴ２００においては、第２ウェルコンタクト領域１６が境界部ゲート電極１９の下方には達していないので、高濃度の第２ウェルコンタクト領域１６上に境界部ゲート絶縁膜１８が形成されることがなく、境界部ゲート絶縁膜１８の膜質が向上する。すなわち、高濃度の不純物注入領域では結晶構造が崩れているため、その上に形成される境界部ゲート絶縁膜１８の均質性が低下するが、ｎ型炭化珪素ＭＯＳＦＥＴ２００の構成では、それが発生せず、耐圧およびリーク電流で評価される膜質が向上する。そのため、境界部ゲート絶縁膜１８の絶縁破壊の抑制効果がより高くなり、半導体装置としての信頼性がより向上する。
　＜実施の形態３＞
　図２１は、実施の形態３のｎ型炭化珪素ＭＯＳＦＥＴ３００の素子領域および非素子領域の構成を示す平面図であり、図１における領域Ｘにおける平面図に相当する。なお、図５と同様、便宜的に、ドリフト層２上の絶縁膜および電極は省略し、ドリフト層２の上層部の構成のみを示している。なお、図２１においては、図５を用いて説明した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
　図２１に示されるようにｎ型炭化珪素ＭＯＳＦＥＴ３００においては、第２ウェルコンタクト領域１６の一部において、第２ソース領域１５との接合部から素子領域側に延在する部分の長さが、第２ソースコンタクト１７の下方のｐｎ接合部から素子領域側に延在する部分の長さよりも短くなっている。そして、第２ウェルコンタクト領域１６の長さが短くなった分だけ第２ソース領域１５の長さが長く形成されている。平面視的には、第２ウェルコンタクト領域１６が部分的に素子領域側に凹み、第２ソース領域１５が部分的に突出した形状となっている。
　なお、図２１においては、第２ウェルコンタクト領域１６が凹み、第２ソース領域１５が突出した部分は、２つの第２ソースコンタクト１７の間に１ヶ所だけとなっているが、典型的には第２ソースコンタクト１７は、非素子領域においてゲート配線１０３に沿って複数設けられるので、第２ソースコンタクト１７間のそれぞれに第２ウェルコンタクト領域１６が凹み、第２ソース領域１５が突出した部分を設けることができる。
　図２２は、図２１におけるＤ－Ｄ線での矢示方向断面図である。図２２に示されるように、ｎ型炭化珪素ＭＯＳＦＥＴ３００においては、第２ウェルコンタクト領域１６の長さが、図３に示したｎ型炭化珪素ＭＯＳＦＥＴ１００の第２ソース領域１５との接合部から素子領域側に延在する第２ウェルコンタクト領域１６の長さよりも短く形成され、その分だけ第２ソース領域１５が長く形成されている。
　このように第２ウェルコンタクト領域１６を部分的に短くし、その分だけ第２ソース領域１５を長くすることで、ｎ型炭化珪素ＭＯＳＦＥＴ３００がオフ状態からオン状態にスイッチングする際に、第２ソースコンタクト１７から流入する変位電流のより多くの割合を、長くなった第２ソース領域１５を介して、第２ソースコンタクト１７よりも非素子領域側に流すことができ、第２ソースコンタクト１７よりも素子領域側に流れる変位電流をさらに抑制することができる。このため、第２ウェル領域１３の素子領域側の端部（第２ウェル領域１３端）に発生する電圧をさらに低減することができ、第２ウェル領域１３端と境界部ゲート電極１９との間の電位差がさらに抑制され、境界部ゲート絶縁膜１８の絶縁破壊の抑制効果がより高くなり、半導体装置としての信頼性がより向上する。
　＜実施の形態４＞
　図２３は、実施の形態４のｎ型炭化珪素ＭＯＳＦＥＴ４００の構成を示す断面図であり、図１におけるＡ－Ａ線での矢示方向断面図に相当する。図２３に示されるようにｎ型炭化珪素ＭＯＳＦＥＴ４００においては、第２ウェルコンタクト領域１６の第２ソースコンタクト１７の下方のｐｎ接合部から素子領域側に延在する部分が、第２ウェル領域１３の端部（第２ウェル領域１３端）まで設けられている。
　図２４は、図１におけるＢ－Ｂ線での矢示方向断面図であり、素子領域と、非素子領域であるゲートパッド１０２の形成領域の構成を模式的に示す断面図である。図２４に示されるように、素子領域および非素子領域の構成は図２３に示した構成と同様である。
　このように実施の形態４のｎ型炭化珪素ＭＯＳＦＥＴ４００においては、第２ウェルコンタクト領域１６が第２ウェル領域１３端まで設けられているので、ｎ型炭化珪素ＭＯＳＦＥＴ４００がオフ状態からオン状態にスイッチングする際に、第２ウェル領域１３端に発生する電圧を効果的に低減することができる。
　すなわち、第２ウェルコンタクト領域１６のシート抵抗値は、第２ウェル領域１３のシート抵抗よりも低いので、第２ウェルコンタクト領域１６の端部に発生する電圧は、第２ウェル領域１３端に発生する電圧よりも低くすることができる。この結果、第２ウェル領域１３端と境界部ゲート電極１９との間の電位差がさらに抑制され、境界部ゲート絶縁膜１８の絶縁破壊の抑制効果がより高くなり、半導体装置としての信頼性がより向上する。
　本開示は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。
　なお、本開示は、開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (16)

  1. 　半導体素子が形成された素子領域と、該素子領域以外の非素子領域とを有し、前記素子領域において、炭化珪素基板の厚み方向に主電流が流れる炭化珪素半導体装置であって、
    　前記炭化珪素基板の第１の主面上に設けられた第１導電型の半導体層と、
    　前記素子領域の前記半導体層の上層部に設けられた第２導電型の第１ウェル領域と、
    　前記第１ウェル領域の上層部に設けられた第１導電型の第１不純物領域と、
    　前記第１ウェル領域の上層部に設けられ、側面において前記第１不純物領域に接合する第２導電型の第１ウェルコンタクト領域と、
    　前記第１不純物領域の端縁部上、前記第１ウェル領域上および前記半導体層上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　前記第１不純物領域および前記第１ウェルコンタクト領域にオーミック接触し、前記半導体層の上方に設けられた第１主電極に電気的に接続される第１コンタクトと、
    　前記非素子領域の前記半導体層の上層部に設けられた第２導電型の第２ウェル領域と、
    　前記第２ウェル領域の上層部に設けられた第１導電型の第２不純物領域と、
    　前記第２ウェル領域の上層部に設けられ、側面において前記第２不純物領域に接合する第２導電型の第２ウェルコンタクト領域と、
    　前記第２ウェル領域上に設けられたフィールド絶縁膜と、
    　前記フィールド絶縁膜を貫通して、前記第２不純物領域および前記第２ウェルコンタクト領域にオーミック接触し、前記第１主電極に電気的に接続される少なくとも１つの第２コンタクトと、
    　前記素子領域と前記非素子領域との境界の側の前記第２不純物領域の端縁部上から、前記境界に隣り合う前記第１ウェル領域内の前記第１不純物領域の端縁部上にかけて設けられた境界部ゲート絶縁膜と、
    　前記境界部ゲート絶縁膜上に設けられた境界部ゲート電極と、
    　前記炭化珪素基板の前記第１の主面とは反対側の第２の主面上に設けられた第２主電極と、を備え、
    　前記第２ウェルコンタクト領域は、前記少なくとも１つの第２コンタクトの下方から前記素子領域側に延在し、
    　前記第２不純物領域は、前記少なくとも１つの第２コンタクトの下方から前記非素子領域側に延在する、炭化珪素半導体装置。
  2. 　前記少なくとも１つの第２コンタクトは複数の第２コンタクトであって、
    　前記第２ウェルコンタクト領域は、
    　平面視で前記複数の第２コンタクトの下方に及ぶように連続的に設けられ、
    　前記第２不純物領域は、
    　平面視で複数の第２コンタクトの下方に及ぶように連続的に設けられる、請求項１記載の炭化珪素半導体装置。
  3. 　前記第２ウェルコンタクト領域は、前記少なくとも１つの第２コンタクトの下方から前記境界部ゲート絶縁膜の直下まで延在する、請求項１記載の炭化珪素半導体装置。
  4. 　前記第２ウェルコンタクト領域は、前記少なくとも１つの第２コンタクトの下方から前記境界部ゲート絶縁膜の直下に達しない長さに設けられる、請求項１記載の炭化珪素半導体装置。
  5. 　前記第２ウェルコンタクト領域は、
    　前記複数の第２コンタクト間において、前記第２不純物領域との接合部から前記素子領域側に延在する部分の長さが、前記少なくとも１つの第２コンタクトの下方の前記第２不純物領域との接合部から前記素子領域側に延在する部分の長さよりも短い、請求項２記載の炭化珪素半導体装置。
  6. 　前記第２ウェルコンタクト領域は、前記少なくとも１つの第２コンタクトの下方から前記素子領域の側の前記第２ウェル領域の端部まで延在する、請求項１記載の炭化珪素半導体装置。
  7. 　前記少なくとも１つの第２ソースコンタクトにオーミック接触する前記第２ウェルコンタクト領域の面積は、前記少なくとも１つの第２ソースコンタクトにオーミック接触する前記第２不純物領域の面積よりも広い、請求項１記載の炭化珪素半導体装置。
  8. 　前記少なくとも１つの第２ソースコンタクトにオーミック接触する前記第２ウェルコンタクト領域の面積は、前記少なくとも１つの第２ソースコンタクトにオーミック接触する前記第２不純物領域の面積の１倍以上１００倍以下である、請求項１記載の炭化珪素半導体装置。
  9. 　前記第２不純物領域の第１導電型の不純物濃度は、
    　１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下である、請求項１記載の炭化珪素半導体装置。
  10. 　前記第２不純物領域の第１導電型の不純物濃度は、
    　１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下である、請求項１記載の炭化珪素半導体装置。
  11. 　前記第２ウェルコンタクト領域の第２導電型の不純物濃度は、
    　１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下である、請求項１記載の炭化珪素半導体装置。
  12. 　前記第２ウェルコンタクト領域の第２導電型の不純物濃度は、
    　１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下である、請求項１記載の炭化珪素半導体装置。
  13. 　前記第２ウェルコンタクト領域は、
    　前記少なくとも１つの第２コンタクトの下方の前記第２不純物領域との接合部から前記素子領域側に延在する部分の長さが、１．０μｍ以上１００μｍ以下である、請求項１記載の炭化珪素半導体装置。
  14. 　前記第２不純物領域のシート抵抗値は、前記第２ウェルコンタクト領域のシート抵抗値よりも低い、請求項１記載の炭化珪素半導体装置。
  15. 　前記第２不純物領域と前記少なくとも１つの第２コンタクトとの接触微分抵抗値は、前記第２ウェルコンタクト領域と前記少なくとも１つの第２ソースコンタクトとの接触微分抵抗値よりも低い、請求項１記載の炭化珪素半導体装置。
  16. 　前記第１主電極と前記第２主電極との間に加わる電圧の時間変動は、２０Ｖ/ｎｓｅｃ以上である、請求項１記載の炭化珪素半導体装置。
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