JP4794141B2 - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP4794141B2
JP4794141B2 JP2004165893A JP2004165893A JP4794141B2 JP 4794141 B2 JP4794141 B2 JP 4794141B2 JP 2004165893 A JP2004165893 A JP 2004165893A JP 2004165893 A JP2004165893 A JP 2004165893A JP 4794141 B2 JP4794141 B2 JP 4794141B2
Authority
JP
Japan
Prior art keywords
conductivity type
region
gate electrode
insulating film
source contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004165893A
Other languages
English (en)
Other versions
JP2005347549A (ja
Inventor
建一 古田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2004165893A priority Critical patent/JP4794141B2/ja
Priority to US10/982,916 priority patent/US7468539B2/en
Publication of JP2005347549A publication Critical patent/JP2005347549A/ja
Application granted granted Critical
Publication of JP4794141B2 publication Critical patent/JP4794141B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体素子及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ及びその製造方法に関する。
高耐圧であり、かつ大電流動作が可能な半導体素子である絶縁ゲート型電界効果トランジスタが知られている。このような半導体素子として、縦型ＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ-Ｄｉｆｆｕｓｉｏｎ ＭＯＳ：以下、単にＶＤＭＯＳＦＥＴとも称する。）が知られている。
ＶＤＭＯＳＦＥＴは、そのドレイン電圧の急激な変化に起因する過電流によって破壊される恐れがある。この破壊の防止、すなわち、いわゆるｄｖ／ｄｔ破壊耐量を改善することを目的としたＶＤＭＯＳＦＥＴが提案されている。このＶＤＭＯＳＦＥＴの構成によれば、ベース層の角部における寄生トランジスタの形成を防止して破壊耐量を改善し、かつベース層の平面形状を正方形又は正方形に近い形状とすることで集積度を向上させて、チップの小型化を図っている（例えば、特許文献１参照。）。
さらに、ＶＤＭＯＳＦＥＴの製造工程において従来行われていた、コンタクト開口を形成するためのマスク合わせ工程自体の削減、及びコンタクト開口の段差に起因するステップカバレッジの不具合を解消する方法が提案されている。この方法によれば、リンドープの酸化膜を半導体基板全面に被着し、リフローし、そのリンドープの酸化膜及びゲート絶縁膜を、ソース拡散領域上のシリコン半導体基板が露出するまで全面エッチングして、コンタクト開口を、セルフアラインにより形成している（例えば、特許文献２参照。）。
特開平５−０５５５９２号公報 特開平５−０５５５８４号公報
例えば、上述の特許文献１及び２に開示されているＶＤＭＯＳＦＥＴによれば、セル上でゲート電極の占める面積が大きいため、ゲート−ソース間容量（以下、単にＣｇｓとも称する。）及びゲート−ドレイン間容量（以下、単にＣｇｄとも称する。)が大きくなってしまう。従って、より高速での動作に対応することが困難である。また、このようなＶＤＭＯＳＦＥＴを高速で動作させようとすれば、ゲート電極幅（ゲート幅）を小さくする必要がある。しかし、ゲート電極幅を小さくした場合には、ドレイン−ソース間に流れる電流は、ゲート幅に比例するため、ドレイン−ソース間に、大電流を流すことが困難になる。このように、従来公知のＶＤＭＯＳＦＥＴの構成によれば、より高速での動作と大電流での動作を両立させることは、きわめて困難である。
従って、大電流で動作が可能であり、より高速に動作する絶縁ゲート型電界効果トランジスタを実現するための技術が嘱望されている。
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の電界効果トランジスタは、下記のような構成上の特徴を有している。
すなわち、第１導電型基板と、第１導電型基板に設けられている第２導電型チャネル拡散領域と、第２導電型チャネル拡散領域内に設けられている第１導電型ソースコンタクト領域及び第２導電型ソースコンタクト領域と、第１導電型ソースコンタクト領域及び第２導電型ソースコンタクト領域と接続されている電極配線と、第２導電型チャネル拡散領域上に設けられている表面絶縁膜と、表面絶縁膜上に設けられている複数の線状のゲート電極であって、それぞれ互いに並列に配置され、ゲート電極同士の間隔は前記表面絶縁膜の厚さよりも小さくされている複数の線状のゲート電極とを具えている。
また、第１導電型ソースコンタクト領域は、第２導電型ソースコンタクト領域を囲んで設けられている。また、第２導電型チャネル拡散領域は、第１導電型ソースコンタクト領域を囲んで設けられている。また、表面絶縁膜は、第１導電型ソースコンタクト領域を囲んで設けられている。そして、複数の線状のゲート電極それぞれは、第２導電型ソースコンタクト領域を囲むループ状とされている。
また、複数の線状のゲート電極のうち、最も内側のゲート電極は、その幅が他のゲート電極の幅よりも広く、かつ第２導電型チャネル拡散領域を覆って設けられている。
また、この発明の電界効果トランジスタの製造方法によれば、下記のような工程を含んでいる。
すなわち、第１導電型基板の表面に、表面絶縁膜を形成する工程と、表面絶縁膜上に、複数の線状のゲート電極であって、当該ゲート電極同士の間隔を表面絶縁膜の厚さよりも小さくしてあるゲート電極を形成する工程と、複数の線状のゲート電極の下部の第１導電型基板に、第２導電型チャネル拡散領域を形成する工程と、第２導電型チャネル拡散領域内に、第１導電型ソースコンタクト領域及び第２導電型ソースコンタクト領域を形成する工程と、第１導電型基板及びゲート電極を覆う中間絶縁膜を形成する工程と、中間絶縁膜に、コンタクトホールを形成する工程と、コンタクトホール内に、第１導電型ソースコンタクト領域及び第２導電型ソースコンタクト領域と接続された電極配線を形成する工程とを含んでいる。
ゲート電極を形成する工程は、表面絶縁膜上に、複数の線状のゲート電極のうち、最も内側のゲート電極を、その幅が他のゲート電極の幅よりも広く、かつ第２導電型チャネル拡散領域を覆って設けられているゲート電極を形成する工程である。
この発明の半導体素子の構成によれば、複数の線状のゲート電極を具えている。従って、いわゆるゲート−ソース間容量、及びゲート−ドレイン間容量を、より低減することができる。すなわち、素子を大電流で動作させることができる。また、素子の動作をより高速化することができる。
また、この発明の半導体素子の製造方法によれば、上述の効果を奏する半導体素子を効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これにより、この発明が特に限定されるものではない。また、以下に示す平面図においては、この発明の特徴であるゲート電極の構成の説明を容易にするため、原則として、ゲート電極より上側に設けられている構成の図示を省略して、下部の構成を透過的に示してある。さらに以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は、何らこれらに限定されるものではない。
〈第１の参考例〉
１−１−１．半導体素子の構成
この参考例の半導体素子１０の構成例について、図１（Ａ)及び（Ｂ)を参照して説明する。
なお、この参考例の構成例の説明では、基板上に同時に形成される多数の素子のうち、代表として１つの素子を図示して説明する。
図１（Ａ）は、半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。
図１（Ｂ）は、図１（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。
図１（Ａ)及び（Ｂ)に示すように、この参考例の半導体素子１０は、第１導電型基板１２を含んでいる。この例では、第１導電型基板１２を、Ｎ-型基板としてある。
この第１導電型基板１２には、第２導電型チャネル拡散領域１４が設けられている。この例では、第２導電型チャネル拡散領域１４は、Ｐ-型チャネル拡散領域としてある。この第２導電型チャネル拡散領域１４は、Ｎ-型の領域、すなわち第１導電型の領域１３により囲まれている。
第２導電型チャネル拡散領域１４内には、この例では第１導電型ソースコンタクト領域１６として、Ｎ+型ソースコンタクト領域が設けられている。第１導電型ソースコンタクト領域１６は、この例では上面が正方形であって、この正方形の中心点Ｃが第２導電型チャネル拡散領域１４の中心点Ｃに一致するように略直方体状に形成されている。なお、この中心点Ｃは、素子１０の中心点でもある。
第１導電型ソースコンタクト領域１６の上面は、第１導電型基板１２の表面１２ａと同一平面に存在している。第１導電型ソースコンタクト領域１６は、第２導電型チャネル拡散領域１４により囲まれている。
第１導電型ソースコンタクト領域１６には、第２導電型ソースコンタクト領域１８が設けられている。この例では、第２導電型ソースコンタクト領域１８は、Ｐ+型ソースコンタクト領域としてある。この例では、第１導電型ソースコンタクト領域１８は、上面が正方形であって、この正方形の中心点Ｃが第２導電型ソースコンタクト領域１６の中心点Ｃに一致する略直方体状に形成されている。
表面１２ａと同一平面に露出しているＰ-型チャネル拡散領域１４上には、ゲート酸化膜として機能する表面絶縁膜２０が設けられている。表面絶縁膜２０は、第２導電型ソースコンタクト領域１６から第１導電型の領域１３に渡って、第２導電型ソースコンタクト領域１８を囲むように設けられている。この表面絶縁膜２０は、第１導電型ソースコンタクト領域１８を囲む、線状の閉じたループ状の形状としてある。この例では、ループの輪郭形状は、矩形状としてある。
図１（Ｂ)に示すように、この表面絶縁膜２０の膜厚をｈとして示す。
表面絶縁膜２０上には、複数の線状のゲート電極３０が設けられている。複数のゲート電極３０それぞれは、閉じたループ状の形状としてある。複数のゲート電極３０それぞれは、第２導電型ソースコンタクト領域１８の中心点Ｃを同心とするように設けられている。すなわち、複数のゲート電極３０は、互いに離間して中心点Ｃを多重に囲んでいる。
この例では、５つの線状のゲート電極３０がそれぞれ互いに並列に配置されている。
この例のゲート電極３０は、幅ｗ１で設けられている。ここでいう幅ｗ１は、ゲート電極３０の延在方向に直交する方向での幅である。
ゲート電極３０それぞれの幅ｗ１は、所望の素子の性能、製造プロセスルール等を考慮して、任意好適なものとすることができる。この例では、すべてのゲート電極３０の幅ｗ１を等幅としてある。
隣接する５つのゲート電極３０同士の間隔は、この例では製造工程の実施の容易性を考慮して、それぞれ等しい間隔ｄ１で、互いに離間するように設けられている。また、この間隔ｄ１は、所望の素子の性能、製造プロセスルール等を考慮して、任意好適な異なるものとすることができる。
この間隔ｄ１は、素子の動作の高速化という観点からは、できる限り小さくするのが好ましい。すなわち、間隔ｄ１は、表面絶縁膜の膜厚ｈの２1/2倍よりも大きい場合には、ゲート電極３０に電圧を印加したときに、複数の線状のゲート電極３０の直下の領域において、導電型の反転が十分に行われず、結果として素子が動作しない恐れがある。また、あまりに間隔ｄ１が大きいと、素子の動作の高速化が実現できない。
従って、間隔ｄ１は、好ましくは、表面絶縁膜２０の膜厚ｈの２1/2倍よりも小さくするのがよい。また、間隔ｄ１は、製造工程の実施の容易さを考慮すると、好ましくは、表面絶縁膜２０の膜厚ｈと等しく設定するのがよい。さらに好ましくは、表面絶縁膜２０の膜厚ｈよりも小さくするのがよい。
ゲート電極３０の高さ（厚み）は、素子の閾値電圧の安定化を考慮すると、できるだけ高くして形成するのがよい。ゲート電極３０の高さをより高く形成することができれば、閾値電圧をより安定させ、また電気的な抵抗をより小さくすることが可能となる。
複数の線状のゲート電極３０同士は、連結部３０’により互いに連結されている。連結部３０’は、複数のゲート電極３０それぞれの電位を一定に安定させるための構成である。
図１（Ａ）に示すように、この例では連結部３０’を１つだけ設けた例を示してあるが、例えば、第２導電型ソースコンタクト領域１８の中心点Ｃに向かう方向に、網目状に、すなわち放射状に延在する複数本の連結部３０’を設ける構成としてもよい。このように形成すれば、すべてのゲート電極３０の電圧をより効率よく平均化することができるので、素子１０の動作の安定化及び高速化を図ることができる。
複数の線状のゲート電極３０のうち、最外側に位置するゲート電極３０には、接続部３０’’の一端が接続されている。この接続部３０’’の他端は、隣接する素子（図示せず。）のゲート電極と接続される。一般に、ＶＤＭＯＳＦＥＴは、高集積化に好適であるので、基板上に多数の素子が同時に形成される。すなわち、この例では、素子１０の東西南北方向に隣接して存在する、図示されていない４つの他の素子に接続部３０’’の４つの他端がそれぞれ接続される例を示してある。なお、連結部３０’の少なくとも直下には、表面絶縁膜２０を延在させて設けてある。
この接続部３０’’は、隣接する他の素子を、同時に駆動するための構成である。
ゲート電極３０、連結部３０’及び接続部３０’’は、一体として設けられている。このとき、接続部３０’’は、ゲート電極３０及び連結部３０’と同様に、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁される。
第１導電型基板１２の表面１２ａ、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０上には、これらを覆うように中間絶縁膜２２が設けられている。
この中間絶縁膜２２には、その表面２２ａから第２導電型ソースコンタクト領域１８に至り、かつ第１導電型ソースコンタクト領域１６の一部分に至るコンタクトホール２４が設けられている。この例では、コンタクトホール２４は、第２導電型ソースコンタクト領域１８と第１導電型ソースコンタクト領域１６との境界を露出するように形成されている。
この中間絶縁膜２２上には、コンタクトホール２４を埋め込んで、電極配線４０が設けられている。
この参考例の半導体素子（電界効果トランジスタ）は、第１導電型の領域１３がドレインとして機能し、第２導電型チャネル拡散領域１４の上部がチャネルとして機能し、第１導電型ソースコンタクト領域１６がソースとして機能する。
すなわち、ゲート電極３０にしきい値以上の電圧を印加すると、ドレインである第１導電型の領域１３から第１導電型ソースコンタクト領域１６に向かう方向に電流が流れることになる。
この参考例の半導体素子の構成によれば、複数の線状のゲート電極を具えている。従って、いわゆるゲート−ソース間容量、及びゲート−ドレイン間容量を、より低減することができる。すなわち、素子を大電流で動作させることができる。また、素子の動作をより高速化することができる。
１−１−２．半導体素子の製造方法
次に、図１（Ａ）及び（Ｂ）を参照して説明した半導体素子１０の製造方法について、図２及び図３を参照して説明する。
図２（Ａ）、（Ｂ)及び（Ｃ)は、製造中途の半導体素子を、図１（Ａ）のＩ−Ｉ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。
図３（Ａ）及び（Ｂ）は、図２（Ａ）、（Ｂ)及び（Ｃ）に続く、概略的な図である。
この参考例の半導体素子１０は、上述したように、ゲート電極の形状に特徴を有している。その他の構成は、従来公知のいわゆるＶＤＭＯＳＦＥＴと変わるところがない。また、製造工程においても、ゲート電極を形成する工程以外の工程は、従来公知の各工程と変わることがない。従って、ゲート電極の形成工程以外の工程については、その詳細な説明は省略する。
まず、図２（Ａ)に示すように、第１導電型基板１２を準備する。このとき、基板１２上には、素子１０が形成される領域を、予め予定領域として設定しておく。図中、第２導電型ソースコンタクト領域１８となるべき予定領域１２ｂのみを示してある。また、この予定領域１２ｂの中心点、すなわち素子１０の中心点を符号Ｃにより示してある。
次に、図２（Ｂ)に示すように、この第１導電型基板１２の表面に、酸素雰囲気下、従来公知の熱酸化処理を行うことで、主として閉じたループ状の、この例ではその輪郭が矩形状である表面絶縁膜（パターン）２０を、形成する。この表面絶縁膜２０は、例えば、ＳｉＯ2膜である。
次いで、ゲート電極３０を、表面絶縁膜２０上に、例えば、従来公知のＣＶＤ法による成膜、従来公知のホトリソグラフィ工程及びドライエッチング工程により形成する。このゲート電極３０の材料は、好ましくは、例えば、ポリシリコンとするのがよい。また、材料として、例えば、アルミ（Ａｌ）、タングステン（Ｗ)を使用し、従来公知のパターニング工程を適用して形成することもできる。
ゲート電極３０は、線状の形状とされ、かつ複数が形成される。また、複数の線状のゲート電極３０それぞれは、表面絶縁膜２０の矩形の輪郭のループの幅よりも幅狭に形成する。複数の線状のゲート電極３０それぞれは、閉じたループ状の形状として形成する。これら複数の線状のゲート電極３０は、この例では、互いに等間隔に離間して並列に、形成される。
上述したゲート電極３０、連結部３０’及び接続部３０’’は、それぞれ同一の材料により、かつ同一の工程で、連続した１つのパターンとして形成される。
このとき、接続部３０’’は、ゲート電極３０及び連結部３０’と同様に、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁する。
次いで、形成されたゲート電極３０に囲まれる領域、すなわち、最も内側に位置するゲート電極３０よりも内側の領域（図１（Ａ）中、領域Ｘとして示してある。）のみを開口するマスク（図示せず。）を用いて、第１導電型基板１２に、イオン注入を行う。このマスクは、従来公知の有機系のレジスト材料を用いて、従来公知のホトリソグラフィ工程によりレジストパターンとして形成することができる。
次いで、第１導電型基板１２に、イオン注入を行う。このイオン注入工程は、従来公知のイオン注入装置を使用して、例えば、Ｐ型不純物であるボロン（Ｂ)を、ドーズ量：１×１０12〜１×１０14ｉｏｎｓ／ｃｍ2、エネルギー：１０〜９０ｋｅＶの条件として行うことができる。形成される素子１０の閾値電圧は、このドーズ量を調節することにより、任意好適なものに制御することができる。
このイオン注入終了後に、マスクを除去する。
次いで、１２００℃で１０〜９０分間の熱拡散工程を行って、複数の線状のゲート電極（パターン）３０の下側の領域の一部分まで、注入されたイオンを拡散させる。
このようにして、第２導電型チャネル拡散領域１４が形成される（図２（Ｃ））。
次に、図３（Ａ）に示すように、第１導電型ソースコンタクト領域１６を、第２導電型チャネル拡散領域１４内に、従来公知のイオン注入工程及び拡散工程により形成する。
このイオン注入を行うにあたり、ゲート電極３０上、ゲート電極３０より外側の領域、及びゲート電極３０より内側の領域であって、ゲート電極３０とは離間する第２導電型ソースコンタクト予定領域１２ｂを覆うレジストパターン（図示せず。）を、従来公知のホトリソグラフィ工程により形成しておく。そして、このレジストパターンをマスクとして用いて、イオン注入工程を行う。
このイオン注入工程は、例えば、Ｎ型不純物であるリン（Ｐ)を、ドーズ量：１×１０14〜１×１０16ｉｏｎｓ／ｃｍ2、エネルギー：１０〜９０ｋｅＶの条件で行うことができる。かかる工程により、第２導電型チャネル拡散領域１４内であって、かつ複数の線状のゲート電極３０の下側の領域の一部分にまでイオンが拡散される。この熱拡散工程終了後、マスクを除去する。このようにして、第１導電型ソースコンタクト領域１６が形成される。
さらに、第２導電型ソースコンタクト領域１８を、従来公知のイオン注入工程及び熱拡散工程により形成しておく。
このイオン注入を行うにあたり、第２導電型ソースコンタクト予定領域１２ｂを露出するレジストパターン（図示せず。）を従来公知のホトリソグラフィ工程により形成する。そして、このレジストパターンをマスクとして用いて、第１導電型基板１２の第１導電型の領域１３に至るまでイオン注入及び熱拡散工程を行う。この熱拡散工程終了後、マスクを除去する。
このイオン注入工程は、例えば、Ｎ型不純物であるボロン（Ｂ)を、ドーズ量：１×１０14〜１×１０16ｉｏｎｓ／ｃｍ2、エネルギー：１０〜９０ｋｅＶの条件とすることができる。
このような工程により、ゲート電極３０とは離間する第２導電型ソースコンタクト領域１８が形成される（図３（Ａ））。
さらに、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０、第１導電型基板１２の表面１２ａを覆う中間絶縁膜２２を形成する。中間絶縁膜２２は、例えば、ＳｉＯ2、ＳｉＮを材料として、従来公知のＣＶＤ法により形成することができる。この中間絶縁膜２２は、複数の線状のゲート電極３０同士の間隙を埋め込むように形成される。
次に、中間絶縁膜２２の表面から、第２導電型ソースコンタクト領域１８及び第１導電型ソースコンタクト領域１６の一部分、すなわち、この例では、第２導電型ソースコンタクト領域１８、及び第２導電型ソースコンタクト領域１８と第１導電型ソースコンタクト領域１６との境界すべてを露出するコンタクトホール２４を、常法に従って形成する。
然る後、中間絶縁膜２２上に、コンタクトホール２４を埋め込む電極配線４０を、従来公知の形成工程により形成する（図３（Ｂ））。
この参考例の半導体素子の製造方法によれば、上述の効果を奏する半導体素子を効率的に製造することができる。
〈第１の参考例の変形例〉
１−２−１．半導体素子の構成
第１の参考例の半導体素子の変形例の構成について、図４を参照して説明する。なお、第１の参考例において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する。また、製造工程の説明において、材料及び条件については、第１の参考例とほぼ同様であるのでその詳細な説明は省略する。
図４（Ａ）は、変形例の半導体素子１０を上方から見た、構成要素、特にゲート電極３０の形状を説明するための概略的な平面図である。
図４（Ｂ）は、図４（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。
この変形例の半導体素子１０において、図１（Ａ）及び（Ｂ）を参照して説明した第１の参考例の半導体素子の構成と異なる点は、ゲート電極３０の形状のみである。その他の構成は実質的に同じであるので、この相違点についてのみ詳細に説明する。
図４（Ａ)及び（Ｂ)に示すように、変形例の半導体素子１０は、第１導電型基板１２に形成されている。この第１導電型基板１２には、第２導電型チャネル拡散領域１４が設けられている。この第２導電型チャネル拡散領域１４は、第１導電型基板１２の表面１２ａ側を除き、その周囲が、第１導電型の領域１３により囲まれている。
第２導電型チャネル拡散領域１４内には、第１導電型ソースコンタクト領域１６が設けられている。
第１導電型ソースコンタクト領域１６には、第２導電型ソースコンタクト領域１８が設けられている。
表面１２ａと同一平面に露出している第２導電型チャネル拡散領域１４上には、表面絶縁膜２０が設けられている。
表面絶縁膜２０上には、複数の線状のゲート電極３０が設けられている。ゲート電極３０のうち、最も内側に位置するものを第１のゲート電極３１と称し、この第１のゲート電極３１の外側に位置する１又は複数のものを第２のゲート電極３２と称する。複数の第２のゲート電極３２は、互いに離間して、かつ並列に中心点Ｃを多重に囲んでいる。第１のゲート電極３１及び第２のゲート電極３２はそれぞれ、表面絶縁膜２０の幅よりも幅狭に設けられている。１又は複数の第２のゲート電極３２は、第１のゲート電極３１とは離間して、すなわち、中心点Ｃを同心的に囲むように設けられている。その形状は、閉じたループ状としてある。第２のゲート電極３２の幅ｗ１は、第１のゲート電極３１の幅ｗ２よりも狭い幅として形成されている。この第１のゲート電極３１の幅ｗ２は、例えば、製造工程において使用される露光装置の、いわゆる合わせ余裕よりも広い幅として設定すればよい。
ここでいう幅ｗ２及びｗ１は、第１及び第２のゲート電極３１及び３２の延在方向に直交する方向での幅である。
また、４つが図示されている第２のゲート電極部３２それぞれの幅ｗ１は、所望の素子の性能、製造プロセスルール等を考慮して、任意好適なものとすることができる。この例では、すべての第２のゲート電極３２の幅ｗ１を等幅としてある。
ここで、一般的な水準として、上述の幅ｗ１とｗ２につき例示すると、表面絶縁膜２０のこの例では矩形状のループの幅を１０００ｎｍ（ナノメートル）とした場合に、第１のゲート電極３１の幅ｗ２を、２００ｎｍとし、４つの第２のゲート電極部３２それぞれの幅ｗ１を６０ｎｍとする。従って、比率ｗ１：ｗ２は、上述した合わせ余裕に基づいて決定されるｗ２に基づいて、好ましくは、３：１０程度とするのがよい。
第２のゲート電極３２と第１のゲート電極３１との間隔、及び隣接する４つの第２のゲート電極３２同士の間隔は、いずれも互いに等しい間隔ｄ１で、互いに離間するように設けられている。また、この間隔ｄ１は、所望の素子の性能、製造プロセスルール等を考慮して、任意好適なものとすることができる。上述の例でいうと、間隔ｄ１は、１４０ｎｍ程度となる。
第２のゲート電極３２と第１のゲート電極３１、及び複数の第２のゲート電極３２同士は、連結部３０’により互いに連結されている。
複数の第２のゲート電極３２のうち、最も外側に位置するゲート電極には、接続部３０’’の一端が接続されている。この接続部３０’’の他端は、隣接する他の素子（図示せず。）のゲート電極と接続される。このとき、接続部３０’’は、ゲート電極３０及び連結部３０’と同様に、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁される。
第１導電型基板１２の表面１２ａ、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０上には、これらを覆うように中間絶縁膜２２が設けられている。
この中間絶縁膜２２には、その表面２２ａから第２導電型ソースコンタクト領域１８に至り、かつ第１導電型ソースコンタクト領域１６の一部分に至るコンタクトホール２４が設けられている。
この中間絶縁膜２２上には、コンタクトホール２４を埋め込んで、電極配線４０が設けられている。
このような変形例の構成によっても、第１の参考例の半導体素子１０と同等の効果を得ることができる。また、使用される露光装置のいわゆる合わせ余裕よりも幅広に形成される第１のゲート電極３１により、イオン注入工程が、より確実に行われるので、第１の参考例の素子と比較して、耐圧の劣化を防止することができる。
１−２−２．半導体素子の製造方法
次に、図４（Ａ）及び（Ｂ）を参照して説明した第１の参考例の変形例の半導体素子１０の製造方法について説明する。なお、ゲート電極３０の形成工程以外の工程における材料及び条件は、第１の参考例と同様とすることができるので、その詳細な説明は省略する。
第１の参考例と同様に、第１導電型基板１２を準備する。このとき、基板１２上には、素子１０が形成される領域を、予め予定領域として設定しておく。
次に、この第１導電型基板１２の表面に、酸素雰囲気下、従来公知の熱酸化処理を行うことで、閉じたループ状の形状の表面絶縁膜２０を形成する。
次いで、表面絶縁膜２０上に、例えば、従来公知のＣＶＤ法による成膜、従来公知のホトリソグラフィ工程及びドライエッチング工程を行うことにより、好ましくは、ポリシリコンを材料として、ゲート電極３０を形成する。この工程に使用されるレジスト等のマスクの形状は、上述した第１のゲート電極３１及び１又は複数の第２のゲート電極部３２を形成できる形状とすればよい。
第１の参考例と同様に、第１及び第２のゲート電極３１及び３２、連結部３０’及び接続部３０’’は、それぞれ同一の材料により、かつ同一の工程で、連続した１つのパターンとして形成される。
次いで、第１の参考例と同様に、形成されたゲート電極３０に囲まれる領域、すなわち、第１のゲート電極３１よりも内側の領域（図４（Ａ）中、領域Ｘとして示してある。）のみを開口するマスクを用いて、第１導電型基板１２に、イオン注入を行う。
この変形例の第１のゲート電極３１は、いわゆるマスクの合わせ余裕よりも幅広に形成されている。従って、マスクパターンの形成位置の位置ずれが起こったとしても、合わせ余裕よりも幅広な幅ｗ２により、ずれてしまった分を吸収することができる。すなわち、マスクパターンの形成位置が位置がずれてしまって、例えば、第１のゲート電極３１が露出してしまったとしても、この露出部分については、第１のゲート電極３１自体がマスクパターンの一部として機能するので、イオン注入は、正常に行われる可能性が高くなる。従って、かかる構成により、製造される素子１０の歩留まり、ひいては素子１０が集積される半導体装置の歩留まりを向上させることができる。
イオン注入及び熱拡散条件は、第１の参考例と同様に実施することができる。
この熱拡散工程終了後、マスクを除去する。
次に、第１の参考例と同様の工程で、第２導電型チャネル拡散領域１４、第１導電型ソースコンタクト領域１６及び第２導電型ソースコンタクト領域１８を、順次に形成する。
さらに、第１の参考例と同様にして、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０、第１導電型基板１２の表面１２ａを覆う中間絶縁膜２２を形成する。この中間絶縁膜２２は、第１のゲート電極３１と第２のゲート電極３２との間隙、及び複数の第２のゲート電極３２同士の間隙を埋め込むように形成する。
次に、コンタクトホール２４を、第１の参考例と同様にして、形成する。
然る後、中間絶縁膜２２上に、コンタクトホール２４を埋め込む電極配線４０を、従来公知の形成工程により形成する。
このようにして、第１の参考例の変形例の半導体素子１０が形成される。
〈第２の参考例〉
２−１．半導体素子の構成
第２の参考例の半導体素子１０の構成について、図５を参照して説明する。なお、第１の参考例において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する。また、製造工程の説明において、材料及び条件については、第１の参考例とほぼ同様であるのでその詳細な説明は省略する。
図５（Ａ）は、第２の参考例の半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。
図５（Ｂ）は、図５（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。なお、図５（Ａ)中、Ｉ−Ｉ’で示した一点鎖線で切断した切り口は、第１の参考例と同様であるので、その図示を省略する。
第２の参考例の半導体素子１０において、図１（Ａ）及び（Ｂ）を参照して説明した第１の参考例の半導体素子の構成と異なる点は、ゲート電極３０の形状のみである。その他の構成は実質的に同じであるので、この相違点についてのみ詳細に説明する。
図５（Ａ)及び（Ｂ)に示すように、第２の参考例の半導体素子１０は、第１導電型基板１２に形成されている。この第１導電型基板１２には、第２導電型チャネル拡散領域１４が設けられている。この第２導電型チャネル拡散領域１４は、第１導電型基板１２の表面１２ａ側を除き、その周囲が、第１導電型の領域１３により囲まれている。
第２導電型チャネル拡散領域１４内には、第１導電型ソースコンタクト領域１６が設けられている。
第１導電型ソースコンタクト領域１６には、第２導電型ソースコンタクト領域１８が設けられている。
表面１２ａと同一平面に露出している第２導電型チャネル拡散領域１４上には、表面絶縁膜２０が設けられている。
表面絶縁膜２０上には、ゲート電極が設けられている。ゲート電極は、複数の線状のゲート電極３０により構成されている。複数の線状のゲート電極３０は、互いに離間して中心点Ｃを多重に囲んでいる。すなわち、中心点Ｃに対して同心的に囲むように、閉じたループ状の形状で設けられている。ゲート電極３０はそれぞれ、表面絶縁膜２０、この例では矩形状のループの幅よりも幅狭に設けられている。ゲート電極３０それぞれの延在方向に直交する方向での幅ｗ１は、この例ではいずれも等しく、設けられている。複数の線状のゲート電極３０は、互いに等間隔となるように設けられている。
ゲート電極３０は、屈曲部３４を有している。この例では、ゲート電極３０それぞれは、４つの屈曲部３４を有する略矩形状としてある。
この参考例の半導体素子１０は、この屈曲部３４の形状に特徴を有している。すなわち、この屈曲部３４の形状は、隣接する屈曲部３４同士の間隔ｄ２をより広くする形状とされる。この例では、第１の参考例では直角の輪郭とされている屈曲部３４の外側の輪郭を曲線状としてある。
すなわち、この参考例の複数の線状のゲート電極３０それぞれは、屈曲部３４を有する、ループ状の多角形の形態で配設されている。これら内側から外側に順次に隣接するゲート電極３０それぞれの屈曲部３４の外縁は、曲線状に形成されている。
従って、第１の参考例の図示例のように、屈曲部３４の外側が直角の輪郭を有するとすれば、頂角を２等分する方向の幅は、辺部の幅ｄ１の２1/2倍となる。しかしながら、この例では、屈曲部３４の頂角を２等分する方向でのゲート電極３０の幅ｗ３を、幅ｗ１と等しくなる程度に狭めることで、間隔ｄ２を幅ｄ１の２1/2倍よりも拡張してある。すなわち、内側及び外側のゲート電極３０の屈曲部３４同士の間隔を広くしてある。
間隔ｄ２を拡張するための形状は、このような形状に限定されない。例えば、屈曲部３４それぞれを、素子１０の外側に向かう方向に突出させる、すなわち釣鐘状の形状とすることにより、間隔ｄ２を拡張する構成としてもよい。
複数のゲート電極３０同士は、連結部３０’により互いに連結されている。
複数のゲート電極３０のうち、最も外側に位置するゲート電極３０には、接続部３０’’の一端が接続されている。この接続部３０’’の他端は、隣接する素子（図示せず）のゲート電極と接続される。このとき、接続部３０’’は、ゲート電極３０及び連結部３０’と同様に、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁される。
第１導電型基板１２の表面１２ａ、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０上には、これらを覆うように中間絶縁膜２２が設けられている。
この中間絶縁膜２２には、その表面２２ａから第２導電型ソースコンタクト領域１８に至り、かつ第１導電型ソースコンタクト領域１６の一部分に至るコンタクトホール２４が設けられている。
この中間絶縁膜２２上には、コンタクトホール２４を埋め込んで、電極配線４０が設けられている。
第２の参考例の半導体素子の構成によれば、第１の参考例で説明した効果に加えて、屈曲部３４近傍領域において、打ち込まれ、かつ拡散された不純物の濃度を、他の領域の不純物の濃度と同等にすることができる。すなわち、従来、屈曲部３４近傍領域では、不純物の濃度の不均一により閾値電圧が低下してしまっていたが、これを引き上げて、他の領域と同等にすることができる。従って、素子の動作において、オン時及びオフ時に、微少電流が流れる時間帯の存在を防止することができるので、いわゆるスイッチング特性が向上する。
２−２．半導体素子の製造方法
次に、図５（Ａ）及び（Ｂ）を参照して説明した第２の参考例の半導体素子１０の製造方法について、説明する。なお、ゲート電極３０の形成工程以外の工程における材料及び実施条件は、第１の参考例と同様とすることができるので、その詳細な説明は省略する。
第１の参考例と同様に、第１導電型基板１２を準備する。このとき、基板１２上には、素子１０が形成される領域を、予め予定領域（中心Ｃ）として設定しておく。
次に、この第１導電型基板１２の表面に、酸素雰囲気下、従来公知の熱酸化処理を行うことで、閉じたループ状の表面絶縁膜２０を形成する。
次いで、表面絶縁膜パターン２０上に、好ましくは、例えば、ポリシリコンを材料として、例えば、従来公知のＣＶＤ法による成膜、従来公知のホトリソグラフィ工程及びドライエッチング工程を行うことにより、パターニングしてゲート電極３０を形成する。このパターニングに使用されるレジスト等のマスクの形状を、上述したゲート電極３０を形成できる形状としてパターニングを行う。
ゲート電極３０、連結部３０’及び接続部３０’’は、それぞれ同一の材料により、かつ同一の工程で、連続した１つのパターンとして形成される。このとき、接続部３０’’は、ゲート電極３０及び連結部３０’と同様に、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁される。
次いで、第１の参考例と同様に、形成されたゲート電極３０に囲まれる領域、すなわち、最も内側に位置するゲート電極３０よりも内側の領域（図５（Ａ）中、領域Ｘとして示してある。）のみを開口するマスクパターンを用いて、第１導電型基板１２に、イオン注入を行う。イオン注入及び熱拡散条件は、第１の参考例と同様である。
次に、第１の参考例と同様の工程で、第２導電型チャネル拡散領域１４、第１導電型ソースコンタクト領域１６及び第２導電型ソースコンタクト領域１８を、順次に形成する。
さらに、第１の参考例と同様にして、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０、第１導電型基板１２の表面１２ａを覆う中間絶縁膜２２を形成する。この中間絶縁膜２２は、ゲート電極３０同士の間隙を埋め込むように形成される。
次に、コンタクトホール２４を、第１の参考例と同様に、形成する。
然る後、中間絶縁膜２２上に、コンタクトホール２４を埋め込む電極配線４０を、従来公知の形成工程により形成する。
このようにして、第２の参考例の半導体素子１０が形成される。
第２の参考例の製造方法によれば、屈曲部３４同士の間隔を広く形成することにより、屈曲部３４の近傍領域の不純物の濃度は、屈曲部３４の近傍領域以外の領域より、薄く形成される。従って、屈曲部３４の近傍領域での、ゲート電極に電圧を印加したときのチャネル部の反転能力を下げることにより、屈曲部３４の近傍領域と、屈曲部３４の近傍領域以外の領域との、しきい値電圧を同等にすることができる。結果として、形成される素子のスイッチング特性が向上する。
〈第３の参考例〉
３−１．半導体素子の構成
第３の参考例の半導体素子１０の構成について、図６を参照して説明する。なお、第１の参考例において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する。また、製造工程の説明において、材料及び条件については、第１の参考例とほぼ同様であるのでその詳細な説明は省略する。
図６（Ａ）は、第３の参考例の半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。
図６（Ｂ）は、図６（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。
第３の参考例の半導体素子１０において、図１（Ａ）及び（Ｂ）を参照して説明した第１の参考例の半導体素子の構成と異なる点は、ゲート電極３０の形状のみである。その他の構成は実質的に同じであるので、この相違点についてのみ詳細に説明する。
図６（Ａ)及び（Ｂ)に示すように、第３の参考例の半導体素子１０は、第１導電型基板１２に形成されている。この第１導電型基板１２には、第２導電型チャネル拡散領域１４が設けられている。この第２導電型チャネル拡散領域１４は、第１導電型基板１２の表面１２ａ側を除き、その周囲が、第１導電型の領域１３により囲まれている。
第２導電型チャネル拡散領域１４内には、第１導電型ソースコンタクト領域１６が設けられている。
第１導電型ソースコンタクト領域１６には、第２導電型ソースコンタクト領域１８が設けられている。
表面１２ａと同一平面に露出している第２導電型チャネル拡散領域１４上には、表面絶縁膜２０が設けられている。
表面絶縁膜２０上には、ゲート電極３０が設けられている。ゲート電極３０は、全体として、第２導電型ソースコンタクト領域１８の中心点Ｃを囲んでいる。ゲート電極３０は、閉じたループ状の形状を有している。
この参考例のゲート電極３０は、主として２つの領域、すなわち、表面絶縁膜２０と等しい幅で設けられている第１の領域３６と、上述した参考例と同様の複数の線状の形状とされる第２の領域３７とが、表面絶縁膜２０上で組み合わされた形状を有している。
第１の領域３６は、表面絶縁膜２０の矩形状のループの幅と等しい幅ｗ４で設けられている。この第１の領域３６は、この例では、表面絶縁膜２０の表面積の約半分を、略Ｃの字状にひと続きに占めている。表面絶縁膜２０の表面積の残りの半分には、ゲート電極３０の第２の領域３７として、複数の線状のゲート電極が設けられている。これら複数のゲート電極は、この例では、互いに等間隔ｄ１で、離間して設けられている。また、これら複数のゲート電極は、いずれも等しい幅ｗ１として設けられている。複数のゲート電極それぞれは、コの字状に設けられていて、その両端は、第１の領域３６の端部と連結されている。
ゲート電極３０には、接続部３０’’の一端が接続されている。この例では、上述したように、第１の領域３６と第２の領域３７の複数の線状のゲート電極とは連結されているので、第１の領域３６の外側か、又は第２の領域３７の最も外側のいずれかに接続されていることとなる。この接続部３０’’の他端は、隣接する他の素子（図示せず。）のゲート電極と接続される。このとき、接続部３０’’は、ゲート電極３０及び連結部３０’と同様に、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁される。
第１導電型基板１２の表面１２ａ、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０上には、これらを覆うように中間絶縁膜２２が設けられている。
この中間絶縁膜２２には、その表面２２ａから第２導電型ソースコンタクト領域１８に至り、かつ第１導電型ソースコンタクト領域１６の一部分に至るコンタクトホール２４が設けられている。
この中間絶縁膜２２上には、コンタクトホール２４を埋め込んで、電極配線４０が設けられている。
ここで、図７を参照して、第３の参考例の半導体素子１０の電流−電圧特性と、ゲート電極３０の形状との関係につき説明する。
図７は、半導体素子１０の電流−電圧特性を説明するための、概略的なグラフである。縦軸は、ソース−ドレイン間の電流（Ｉｄｓ）（Ａ：アンペア）を示している。横軸は、ゲート電極の電圧（Ｖｇ)（Ｖ：ボルト）を示している。
図７から明らかなように、ゲート電極３０に、電圧を印加すると、まず、第１の領域３６に印加された電圧により、第１の領域３６直下の領域の導電型が反転し、ソース−ドレイン間に、領域（Ｉ)で示される大きさの電流が流れだす。次いで、第２の領域３７の複数の線状のゲート電極の下側の領域の導電型が反転することにより、ソース−ドレイン間に、領域（ＩＩ)で示される大きさの電流が流れるようになる。
図７に示した素子の特性は、例えば、上述した幅ｄ１、又は第１の領域３６が表面絶縁膜２０上に占める割合を、任意好適に調節することにより、所望の特性に制御することができる。例えば、幅ｄ１をより広くすれば、図７に示す領域（ＩＩ)の電圧を上げることができる。また、例えば、第１の領域３６が表面絶縁膜２０上に占める割合を、より低下させた場合には、図７のグラフに示す領域（Ｉ)の電流量を減少させることができる。
このように、第３の参考例の半導体素子の構成によれば、第１の参考例で説明した効果に加えて、動作時に、素子の電流の流れ出しを２段階にできるので、従来構造の素子で問題となっていた、いわゆる突入電流の発生を、効果的に防止することができる。
３−２．半導体素子の製造方法
次に、図６（Ａ）及び（Ｂ）を参照して説明した第３の参考例の半導体素子１０の製造方法について、概略的に説明する。なお、ゲート電極３０の形成工程以外の工程における材料及び実施条件は、第１の参考例と同様とすることができるので、その詳細な説明は省略する。
第１の参考例と同様に、第１導電型基板１２を準備する。このとき、基板１２上には、素子１０が形成される領域（中心点Ｃ）を、予め予定領域として設定しておく。
次に、この第１導電型基板１２の表面に、酸素雰囲気下、従来公知の熱酸化処理を行うことで、閉じたループ状の表面絶縁膜２０を形成する。
次いで、表面絶縁膜２０上に、好ましくは、例えば、ポリシリコンを材料として、従来公知のＣＶＤ法による成膜、従来公知のホトリソグラフィ工程及びドライエッチング工程を行うことにより、ゲート電極３０を形成する。このパターニングに使用されるレジスト等のマスクの形状は、上述した第１の領域３６、第２の領域３７の線状のゲート電極、連結部３０’及び接続部３０’’を、形成できる形状とすればよい。
すなわち、第１の領域３６、第２の領域３７の複数の線状のゲート電極、連結部３０’及び接続部３０’’は、それぞれ同一の材料により、かつ同一の工程で、連続した１つのパターンとして形成される。
次いで、第１の参考例と同様に、形成されたゲート電極３０に囲まれる領域、すなわち、第１の領域３６の内側、及び第２領域３７の最も内側に位置する線状のゲート電極よりも内側の領域（図６（Ａ）中、領域Ｘとして示してある。）のみを開口するレジストパターンをマスクとして用いて、第１導電型基板１２に、イオン注入を行う。イオン注入及び熱拡散条件は、第１の参考例と同様である。
次に、第１の参考例と同様の工程により、第２導電型チャネル拡散領域１４、第１導電型ソースコンタクト領域１６及び第２導電型ソースコンタクト領域１８を、順次に形成する。
さらに、第１の参考例と同様にして、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０、第１導電型基板１２の表面１２ａを覆う中間絶縁膜２２を形成する。この中間絶縁膜２２は、第２の領域３７の線状のゲート電極同士の間隙を埋め込むように形成される。
次に、コンタクトホール２４を、第１の参考例と同様に、形成する。
然る後、中間絶縁膜２２上に、コンタクトホール２４を埋め込む電極配線４０を、従来公知の形成工程により形成する。
〈第１の実施の形態〉
４−１．半導体素子の構成
第１の実施の形態の半導体素子１０の構成について、図８を参照して説明する。なお、第１の参考例において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する。また、製造工程の説明において、材料及び条件については、第１の参考例とほぼ同様であるのでその詳細な説明は省略する。
図８（Ａ）は、第１の実施の形態の半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。
図８（Ｂ）は、図８（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。
第１の実施の形態の半導体素子１０において、図１（Ａ）及び（Ｂ）を参照して説明した第１の参考例の半導体素子の構成と異なる点は、ゲート電極３０の形状のみである。その他の構成は実質的に同じであるので、この相違点についてのみ詳細に説明する。
図８（Ａ)及び（Ｂ)に示すように、第１の実施の形態の半導体素子１０は、第１導電型基板１２に形成されている。この第１導電型基板１２には、第２導電型チャネル拡散領域１４が設けられている。この第２導電型チャネル拡散領域１４は、第１導電型基板１２の表面１２ａ側を除き、その周囲が、第１導電型の領域１３により囲まれている。
第２導電型チャネル拡散領域１４内には、第１導電型ソースコンタクト領域１６が設けられている。
第１導電型ソースコンタクト領域１６には、第２導電型ソースコンタクト領域１８が設けられている。
表面１２ａと同一平面に露出している第２導電型チャネル拡散領域１４上には、表面絶縁膜２０が設けられている。
表面絶縁膜２０上には、ゲート電極３０が設けられている。ゲート電極３０は、全体として、第２導電型ソースコンタクト領域１８の中心点Ｃを囲んでいる。ゲート電極３０は、閉じたループ状の形状として設けられている。
この実施の形態のゲート電極３０は、線状の形状を有する、主として２つの部分により構成されている。すなわち、ゲート電極３０は、第１のゲート電極３１と、１又は複数の第２のゲート電極３２とを含んでいる。
第１のゲート電極３１は、表面絶縁膜２０上であって、Ｎ+型ソースコンタクト領域１６からＮ-型の領域１３にまたがって、図中に幅ｗ５で示す幅で、設けられている。第１のゲート電極３１は、閉じたループ状の形状としてある。
第２のゲート電極３２は、第１のゲート電極３１の外側である、第１導電型の領域１３上に設けられている。
図中、２つが設けられている第２のゲート電極３２それぞれは、第１のゲート電極３１を囲むように、設けられている。２つの第２のゲート電極３２は、同心的に、線状のかつ閉じたループ状の形状に設けられている。この第２のゲート電極３２の直下には、表面絶縁膜２０が設けられているが、この第２のゲート電極３２の直下の表面絶縁膜２０の部分領域は、第１のゲート電極３１の直下の表面絶縁膜２０の部分領域とは分離独立した領域としてパターニングしておくのがよい。
また、これら第２のゲート電極３２は、第１のゲート電極３１よりも狭い幅であって、互いに等しい幅ｗ１で設けられている。また、第２のゲート電極３２同士、及び第１のゲート電極３１と第２のゲート電極３２とは、この例では、互いに等間隔ｄ１で、離間して設けられている。
第１のゲート電極３１、及び複数の第２のゲート電極３２同士は、いずれも連結部３０’により互いに連結されている。
さらに、ゲート電極３０には、接続部３０’’の一端が接続されている。この例では、最も外側に位置する第２のゲート電極３２に接続されている。この接続部３０’’の他端は、隣接する素子（図示せず。）のゲート電極と接続される。このとき、接続部３０’’は、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁される。
第１導電型基板１２の表面１２ａ、ゲート電極３０上には、これらを覆うように中間絶縁膜２２が設けられている。
この中間絶縁膜２２には、その表面２２ａから第２導電型ソースコンタクト領域１８に至り、かつ第１導電型ソースコンタクト領域１６の一部分に至るコンタクトホール２４が設けられている。
この中間絶縁膜２２上には、コンタクトホール２４を埋め込んで、電極配線４０が設けられている。
第１の実施の形態の半導体素子の構成によれば、第１のゲート電極３１を囲むように、同心的かつ線状の閉じたループ状の形状に第２のゲート電極３２を、設けてある。従って、動作時にチャネルの周囲の領域の電気的抵抗を小さくすることができるので、素子のより高速での動作が可能となる。
４−２．半導体素子の製造方法
次に、図８（Ａ）及び（Ｂ）を参照して説明した第１の実施の形態の半導体素子１０の製造方法について、概略的に説明する。なお、ゲート電極３０の形成工程以外の工程における材料及び実施条件は、第１の参考例と同様とすることができるので、その詳細な説明は省略する。
第１の参考例と同様に、第１導電型基板１２を準備する。このとき、基板１２上には、素子１０が形成される領域（中心点Ｃ）を、予め予定領域として設定しておく。
次に、この第１導電型基板１２の表面に、酸素雰囲気下、従来公知の熱酸化処理を行うことで、複数の閉じたループ状の形状に表面絶縁膜２０を形成する。
次いで、好ましくは、例えば、ポリシリコンを材料として、従来公知のＣＶＤ法による成膜、従来公知のホトリソグラフィ工程及びドライエッチング工程を行うことにより、ゲート電極３０を形成する。使用されるレジスト等のマスクの形状は、上述した第１のゲート電極３１、第２のゲート電極３２、連結部３０’及び接続部３０’’を、形成できる形状とすればよい。
すなわち、表面絶縁膜２０を露出させ、かつ連結部３０’及び接続部３０’’が形成される、表面絶縁膜２０から延在する領域をも露出させる開口を有するマスクを形成すればよい。
このように、第１のゲート電極３１、第２のゲート電極３２、連結部３０’及び接続部３０’’は、それぞれ同一の材料により、かつ同一の工程で、連続した１つのパターンとして形成する。
次いで、第１の参考例と同様に、形成されたゲート電極３０に囲まれる領域、すなわち、第１のゲート電極３１の内側の領域（図８（Ａ）中、領域Ｘとして示してある。）のみを開口するマスクパターンをマスクとして用いて、第１導電型基板１２に、イオン注入を行う。イオン注入及び熱拡散条件は、第１の参考例と同様である。
次に、第１の参考例と同様の工程により、第２導電型チャネル拡散領域１４、第１導電型ソースコンタクト領域１６及び第２導電型ソースコンタクト領域１８を、順次に形成する。
さらに、第１の参考例と同様にして、ゲート電極３０、ゲート電極３０から露出する表面絶縁膜２０、第１導電型基板１２の表面１２ａを覆う中間絶縁膜２２を形成する。この中間絶縁膜２２は、第１及び第２のゲート電極３１及び３２、第２のゲート電極３２同士の間隙を埋め込むように形成される。
次に、コンタクトホール２４を、第１の参考例と同様に、形成する。
然る後、中間絶縁膜２２上に、コンタクトホール２４を埋め込む電極配線４０を、従来公知の形成工程により形成する。
このように、素子の形成を行えば、第１の実施の形態の半導体素子を、より効率的に製造することができる。
〈第４の参考例〉
５−１．半導体素子の構成
第４の参考例の半導体素子１０の構成について、図９を参照して説明する。なお、第１の参考例において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する。また、製造工程の説明において、材料及び条件については、第１の参考例とほぼ同様であるのでその詳細な説明は省略する。
図９（Ａ）は、第４の参考例の半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。ゲート電極３０の形状を理解しやすくするため、上側ゲート電極３３を含む素子の上側の構成についてはその図示を省略して、上側ゲート電極３３より下側の構成を透過的に示してある。
図９（Ｂ）は、図９（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。
第４の参考例の半導体素子１０において、図１（Ａ）及び（Ｂ）を参照して説明した第１の参考例の半導体素子の構成と異なる点は、ゲート電極３０の形状のみである。その他の構成は実質的に同じであるので、この相違点についてのみ詳細に説明する。
図９（Ａ)及び（Ｂ)に示すように、第４の参考例の半導体素子１０は、第１導電型基板１２に形成されている。この第１導電型基板１２には、第２導電型チャネル拡散領域１４が設けられている。この第２導電型チャネル拡散領域１４は、第１導電型基板１２の表面１２ａ側を除き、その周囲が、第１導電型の領域１３により囲まれている。
第２導電型チャネル拡散領域１４内には、第１導電型ソースコンタクト領域１６が設けられている。
第１導電型ソースコンタクト領域１６には、第２導電型ソースコンタクト領域１８が設けられている。
表面１２ａと同一平面に露出している第２導電型チャネル拡散領域１４上には、表面絶縁膜２０が設けられている。
表面絶縁膜２０上には、閉じたループ状の形状のゲート電極が設けられている。ゲート電極は、全体として、第２導電型ソースコンタクト領域１８の中心点Ｃを囲んでいる。
この参考例のゲート電極は、主として２つの部分、すなわち、複数の線状のかつ閉じたループ状のゲート電極３０と、上側ゲート電極３３とを含んでいる。
複数の線状のゲート電極３０は、素子の中心点Ｃ、すなわち第２導電型ソースコンタクト領域１８の中心点Ｃを同心的に囲んでいる。すなわち、複数の線状のゲート電極３０は、互いに離間して中心点Ｃを多重に囲んでいる。
この例では、ゲート電極は、５つの線状のゲート電極３０を含んでいる。この例の複数の線状のゲート電極３０それぞれは、表面絶縁膜２０の矩形状の輪郭の幅よりも狭い幅ｗ１で設けられている。
これらのゲート電極３０は、この例では、互いに等間隔ｄ１で離間して設けられている。
このように、複数の線状のゲート電極３０の構成は、第１の参考例と同様である。
さらに、この例では、これらゲート電極３０の上面３０ａそれぞれに接し、かつ表面絶縁膜２０とは離間して、上側ゲート電極３３が設けられている。すなわち、上側ゲート電極３３は、複数の線状のゲート電極３０を、電気的に接続している。
上側ゲート電極３３は、表面絶縁膜２０の形状と同一の形状、すなわち、閉じたループ状の形状として、かつ表面絶縁膜２０と等しい幅ｗ６で、表面絶縁膜２０に対して平行に離間するように設けられている。
この例のゲート電極３０は、上述した表面絶縁膜２０（底面）、複数の線状のゲート電極３０同士（側壁）、及び上側ゲート電極３３（上面）により画成される閉空間を有している。この例では、複数の線状のゲート電極３０同士の間隙（ｄ１）は、４つ存在するので、４つの閉空間が画成される。
この閉空間内それぞれには、これら閉空間を充填するように、間隙絶縁膜２１が設けられている。間隙絶縁膜２１の上面２１ａは、線状のゲート電極３０の上面３０ａと等しい高さで、すなわち、上側ゲート電極３３の下面に接するように設けられている。
間隙絶縁膜２１は、例えば、ＳｉＯ2又はＳｉＮの膜とするのがよい。
ゲート電極３０には、接続部３０’’の一端が接続されている。この例では、最も外側に位置するゲート電極３０に接続されている。この接続部３０’’の他端は、隣接するセル（図示せず。）のゲート電極と接続される。このとき、接続部３０’’は、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁される。
第１導電型基板１２の表面１２ａ、ゲート電極３０上には、これらを覆うように中間絶縁膜２２が設けられている。この中間絶縁膜２２の材料は、上述した間隙絶縁膜２１の材料と同一であるか、または異なるものとしてもよい。
この中間絶縁膜２２には、その表面２２ａから第２導電型ソースコンタクト領域１８に至り、かつ第１導電型ソースコンタクト領域１６の一部分に至るコンタクトホール２４が設けられている。
この中間絶縁膜２２上には、コンタクトホール２４を埋め込んで、電極配線４０が設けられている。
第４の参考例の半導体素子１０の構成によれば、複数の線状のゲート電極３０を、その上面側で電気的に接続する上側ゲート電極３３を、設けてある。従って、複数の線状のゲート電極３０それぞれに印加される電圧、すなわち、ゲート電極全体に印加される電圧を平均化することができるので、第１の参考例の素子と同様の効果に加えて、素子のより安定した動作が可能となる。
５−２．半導体素子の製造方法
次に、図９（Ａ）及び（Ｂ）を参照して説明した第４の参考例の半導体素子１０の製造方法について、図１０（Ａ)、（Ｂ)及び（Ｃ)、並びに図１１（Ａ)及び（Ｂ)を参照して、説明する。なお、ゲート電極３０の形成工程以外の工程における材料及び実施条件は、第１の参考例と同様とすることができるので、その詳細な説明は省略する。
図１０（Ａ）、（Ｂ)及び（Ｃ)は、製造中途の半導体素子を、図９（Ａ）のＩ−Ｉ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。
図１１（Ａ）及び（Ｂ）は、図１０（Ａ）、（Ｂ)及び（Ｃ）に続く、概略的な図である。
図１０（Ａ)に示すように、第１導電型基板１２を準備する。このとき、基板１２上には、素子１０が形成される領域（中心点Ｃ）を、予め予定領域１２ｂとして設定しておく。
次に、図１０（Ｂ）に示すように、この第１導電型基板１２の表面に、酸素雰囲気下、従来公知の熱酸化処理を行うことで、閉じたループ状の表面絶縁膜２０を形成する。
次いで、好ましくは、例えば、ポリシリコンを材料として、従来公知のＣＶＤ法による成膜工程、従来公知のホトリソグラフィ工程及びドライエッチング工程を行うことにより、ゲート電極を形成する。
この参考例のゲート電極の形成工程は、２段階の工程となる。すなわち、ゲート電極の形成工程は、複数の線状のゲート電極３０及び接続部３０’’の形成工程（以下、第１工程と称する。）と上側ゲート電極３３の形成工程（以下、第２工程と称する。）として、含んでいる。
この第１工程については、連結部を形成しないことを除けば、第１の参考例で説明したゲート電極３０の形成工程とほぼ同様である。従って、その詳細な説明は省略する。
まず、図１０（Ｃ)に示すように、第１工程により、表面絶縁膜２０上に、複数の線状のゲート電極３０及び接続部３０’’を形成する。このとき、接続部３０’’は、表面絶縁膜２０により、Ｎ-型の領域１３とは、電気的に絶縁する。
この形成工程に使用されるレジスト等のマスクの形状は、上述した線状のゲート電極３０、及び接続部３０’’を、形成できる形状とすればよい。
次いで、第１の参考例と同様に、形成されたゲート電極３０に囲まれる領域、すなわち、最も内側の線状のゲート電極３０よりも内側の領域（図９（Ａ）中、領域Ｘとして示してある。）のみを開口するマスクパターンをマスクとして用いて、第１導電型基板１２に、イオン注入を行う。イオン注入及び熱拡散条件は、第１の参考例と同様である。
次に、図１１（Ａ）に示すように、第１の参考例と同様の工程により、第２導電型チャネル拡散領域１４、第１導電型ソースコンタクト領域１６及び第２導電型ソースコンタクト領域１８を、順次に形成する。
次に、従来公知のマスク工程、成膜工程により、ＳｉＯ2、ＳｉＮ等の絶縁材料を用いて、複数の線状のゲート電極３０同士の間隙（ｄ１）を埋め込んで、間隙絶縁膜２１を形成する。このとき、間隙絶縁膜２１の上面２１ａの高さは、ゲート電極３０の上面３０ａに等しく、かつ上面３０ａを露出させるように、形成する。
然る後、第２工程を行って、上側ゲート電極３３を形成する。上側ゲート電極３３は、間隙絶縁膜２１の上面２１ａ及びゲート電極３０の上面３０ａにより形成される平坦面上に、ゲート電極３０の材料と同じポリシリコン等の材料を用いて、常法に従って、形成する。
さらに、図１１（Ｂ)に示すように、第１の参考例と同様にして、ゲート電極、第１導電型基板１２の表面１２ａを覆う中間絶縁膜２２を形成する。
次に、コンタクトホール２４を、第１の参考例と同様に、常法に従って形成する。
然る後、中間絶縁膜２０上に、コンタクトホール２４を埋め込む電極配線４０を、従来公知の形成工程により形成する。
このように、素子の形成を行えば、第４の参考例の半導体素子を含む装置を効率的に製造することができる。
上述した参考例において、いわゆるＶＤＭＯＳのゲート電極とする例を説明したが、ＤＭＯＳにも適用することができる。
また、上述した参考例において、いわゆるＮ型ＭＯＳトランジスタのゲート電極とする例を説明したが、Ｐ型ＭＯＳトランジスタにも適用することができる。
さらに、上述した参考例において、いわゆるエンハンスメント型ＭＯＳトランジスタに適用する例を説明したが、ディプレッション型ＭＯＳトランジスタにも適用することができる。
さらにまた、第１、第３の参考例及び第１の実施の形態において、いわゆるＶＤＭＯＳのゲート電極とする例を説明したが、いわゆるＭＯＳであるならば、どのようなＭＯＳであっても適用することができる。
また、上述した実施の形態において、複数のゲート電極が線状に互いに離間する例を説明したが、たとえば格子状に互いに連結する構成とすることもできる。
（Ａ）は半導体素子を上方から見た構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）〜（Ｃ)は、製造中途の半導体素子を、図１（Ａ）のＩ−Ｉ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。 （Ａ）及び（Ｂ）は、図２（Ｃ）に続く、概略的な図である。 （Ａ）は、第１の参考例の変形例の半導体素子を上方から見た構成要素、特にゲート電極の形状を説明するための概略的な平面図、（Ｂ）は（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）は第２の参考例の半導体素子を上方から見た構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）は第３の参考例の半導体素子を上方から見た構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。 半導体素子の電流−電圧特性を説明するための、概略的なグラフである。 （Ａ）は第１の実施の形態の半導体素子を上方から見た構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）は第４の参考例の半導体素子を上方から見た構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）〜（Ｃ)は製造中途の半導体素子を、図９（Ａ）のＩ−Ｉ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。 （Ａ）及び（Ｂ）は、図１０（Ｃ）に続く概略的な図である。
１０：半導体素子
１２：第１導電型基板（Ｎ-型基板）
１２ａ：表面
１２ｂ：予定領域
１３：Ｎ-型の領域
１４：第２導電型チャネル拡散領域（Ｐ-型チャネル拡散領域）
１６：第１導電型ソースコンタクト領域（Ｎ+型ソースコンタクト領域）
１８：第２導電型ソースコンタクト領域（Ｐ+型ソースコンタクト領域）
２０：表面絶縁膜
２１：間隙絶縁膜
２１ａ：上面
２２：中間絶縁膜
２２ａ：表面
３０：ゲート電極
３０ａ：上面
３０’：連結部
３０’’：接続部
３１：第１のゲート電極
３２：第２のゲート電極
３３：上側ゲート電極
３４：屈曲部
３６：第１の領域
３７：第２の領域
４０：電極配線

Claims (6)

  1. 第１導電型基板と、
    前記第１導電型基板に設けられている第２導電型チャネル拡散領域と、
    前記第２導電型チャネル拡散領域内に設けられている第１導電型ソースコンタクト領域及び第２導電型ソースコンタクト領域と、
    前記第１導電型ソースコンタクト領域及び前記第２導電型ソースコンタクト領域と接続されている電極配線と、
    前記第２導電型チャネル拡散領域上に設けられている表面絶縁膜と、
    前記表面絶縁膜上に設けられている複数の線状のゲート電極であって、それぞれ互いに並列に配置され、前記ゲート電極同士の間隔は前記表面絶縁膜の厚さよりも小さくされている当該複数の線状のゲート電極とを具えており、
    前記第１導電型ソースコンタクト領域は、前記第２導電型ソースコンタクト領域を囲んで設けられており、
    前記第２導電型チャネル拡散領域は、前記第１導電型ソースコンタクト領域を囲んで設けられており、及び
    前記表面絶縁膜は、前記第１導電型ソースコンタクト領域を囲んで設けられていて、
    前記複数の線状のゲート電極それぞれは、前記第２導電型ソースコンタクト領域を囲むループ状とされており、
    前記複数の線状のゲート電極のうち、最も内側のゲート電極は、その幅が他のゲート電極の幅よりも広く、かつ前記第２導電型チャネル拡散領域を覆って設けられていることを特徴とする電界効果トランジスタ。
  2. 前記第２導電型ソースコンタクト領域は、その下面が前記第２導電型チャネル領域に至るように設けられていることを特徴とする請求項１に記載の電界効果トランジスタ。
  3. 前記複数の線状のゲート電極同士は、等間隔で設けられていることを特徴とする請求項１に記載の電界効果トランジスタ。
  4. 第１導電型基板の表面に、表面絶縁膜を形成する工程と、
    前記表面絶縁膜上に、複数の線状のゲート電極であって、当該ゲート電極同士の間隔を前記表面絶縁膜の厚さよりも小さくしてあるゲート電極を形成する工程と、
    前記複数の線状のゲート電極の下部の前記第１導電型基板に、第２導電型チャネル拡散領域を形成する工程と、
    前記第２導電型チャネル拡散領域内に、第１導電型ソースコンタクト領域及び第２導電型ソースコンタクト領域を形成する工程と、
    前記第１導電型基板及び前記ゲート電極を覆う中間絶縁膜を形成する工程と、
    前記中間絶縁膜に、コンタクトホールを形成する工程と、
    前記コンタクトホール内に、前記第１導電型ソースコンタクト領域及び前記第２導電型ソースコンタクト領域と接続された電極配線を形成する工程と
    を含み、
    前記ゲート電極を形成する工程は、前記表面絶縁膜上に、前記複数の線状のゲート電極のうち、最も内側のゲート電極を、その幅が他のゲート電極の幅よりも広く、かつ前記第２導電型チャネル拡散領域を覆って設けられているゲート電極を形成する工程であることを特徴とする電界効果トランジスタの製造方法。
  5. 前記表面絶縁膜を形成する工程は、当該表面絶縁膜を第１導電型基板の表面に、ループ状に形成する工程であり、
    前記ゲート電極を形成する工程は、前記表面絶縁膜上に、互いに離間して、当該表面絶縁膜の幅よりも狭い幅を有するループ状の前記複数の線状のゲート電極を形成する工程であることを特徴とする請求項４に記載の電界効果トランジスタの製造方法。
  6. 前記第２導電型チャネル拡散領域を形成する工程は、前記第１導電型基板に、イオン注入を行って、前記複数の線状のゲート電極の下部の領域まで拡散させる工程であり、
    第１導電型ソースコンタクト領域を形成する工程は、前記第２導電型チャネル拡散領域に、イオン注入を行って、前記複数の線状のゲート電極の下部の領域まで拡散させる工程であり、
    前記第２導電型ソースコンタクト領域を形成する工程は、前記第１導電型チャネル拡散領域に、前記複数の線状のゲート電極とは離間させて、その下面が前記第１導電型基板の第１導電型の領域に至るように形成する工程であることを特徴とする請求項４に記載の電界効果トランジスタの製造方法。
JP2004165893A 2004-06-03 2004-06-03 半導体素子及びその製造方法 Expired - Fee Related JP4794141B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004165893A JP4794141B2 (ja) 2004-06-03 2004-06-03 半導体素子及びその製造方法
US10/982,916 US7468539B2 (en) 2004-06-03 2004-11-08 Field-effect transistor with a gate having a plurality of branching elements arranged parallel to each other

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004165893A JP4794141B2 (ja) 2004-06-03 2004-06-03 半導体素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005347549A JP2005347549A (ja) 2005-12-15
JP4794141B2 true JP4794141B2 (ja) 2011-10-19

Family

ID=35446749

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004165893A Expired - Fee Related JP4794141B2 (ja) 2004-06-03 2004-06-03 半導体素子及びその製造方法

Country Status (2)

Country Link
US (1) US7468539B2 (ja)
JP (1) JP4794141B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6953234B2 (ja) * 2017-08-28 2021-10-27 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
CN115117158A (zh) * 2022-08-31 2022-09-27 瑶芯微电子科技(上海)有限公司 一种具有空心栅极的vdmos及制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1175601A (en) * 1966-03-28 1969-12-23 Matsushita Electronics Corp Insulated-Gate Field-Effect Transistor
JPS56116669A (en) * 1980-02-19 1981-09-12 Nec Corp Field effect transistor
JP2760515B2 (ja) * 1988-08-01 1998-06-04 株式会社東芝 縦型ｍｏｓｆｅｔ
JPH0354868A (ja) * 1989-07-21 1991-03-08 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
JP3118893B2 (ja) 1991-08-28 2000-12-18 日本電気株式会社 縦型ｍｏｓトランジスタ
JPH0555584A (ja) 1991-08-29 1993-03-05 Sanyo Electric Co Ltd 絶縁ゲート形電界効果トランジスタの製造方法
JP3156300B2 (ja) * 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
JP2833992B2 (ja) * 1994-03-24 1998-12-09 山形日本電気株式会社 電界効果トランジスタ
US5789791A (en) * 1996-08-27 1998-08-04 National Semiconductor Corporation Multi-finger MOS transistor with reduced gate resistance
JP2002184784A (ja) * 2000-12-18 2002-06-28 Ricoh Co Ltd 縦型二重拡散ｍｏｓｆｅｔとその製造方法
JP3979258B2 (ja) * 2002-05-21 2007-09-19 富士電機デバイステクノロジー株式会社 Ｍｉｓ半導体装置およびその製造方法
KR100442881B1 (ko) * 2002-07-24 2004-08-02 삼성전자주식회사 고전압 종형 디모스 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
US7468539B2 (en) 2008-12-23
JP2005347549A (ja) 2005-12-15
US20050269643A1 (en) 2005-12-08

Similar Documents

Publication Publication Date Title
JP5285874B2 (ja) 半導体装置の製造方法
US7214591B2 (en) Method of fabricating high-voltage MOS device
JP4860102B2 (ja) 半導体装置
KR101210014B1 (ko) Ｍｏｓ 장치, ｍｏｓ 장치 제조 방법 및 집적 회로
US9985028B2 (en) Diluted drift layer with variable stripe widths for power transistors
US9331195B2 (en) Source tip optimization for high voltage transistor devices which includes a P-body extension region
JP3219045B2 (ja) 縦型ｍｉｓｆｅｔの製造方法
US5940721A (en) Termination structure for semiconductor devices and process for manufacture thereof
KR102424769B1 (ko) 드레인 확장형 모스 트랜지스터 및 이의 제조 방법
US9263436B2 (en) Semiconductor device and method for fabricating the same
US7233043B2 (en) Triple-diffused trench MOSFET
JPH09129867A (ja) 半導体装置
JP4794141B2 (ja) 半導体素子及びその製造方法
JP5876008B2 (ja) 半導体装置
KR100947567B1 (ko) 고전압 소자 및 그 제조 방법
TWI819771B (zh) 半導體裝置
CN110581069B (zh) 制造高压半导体器件的方法
US8044462B2 (en) Process for manufacturing a power device on a semiconductor substrate and corresponding device
TWI781289B (zh) 製造高電壓半導體裝置的方法
KR100935249B1 (ko) 고전압 소자 및 그의 제조 방법
JP2004095729A (ja) Ｍｏｓｆｅｔとその製造方法
KR20040070690A (ko) 고전압 디모스 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060814

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081126

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110726

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140805

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees