JP2833992B2 - 電界効果トランジスタ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は基板の表面から裏面への
電流路を有する電界効果トランジスタ（以下、縦型電界
効果トランジスタ、と称す）に係わり、特に改良された
ゲート電極を有する縦型電界効果トランジスタに関す
る。
電流路を有する電界効果トランジスタ（以下、縦型電界
効果トランジスタ、と称す）に係わり、特に改良された
ゲート電極を有する縦型電界効果トランジスタに関す
る。
【０００２】
【従来の技術】従来の縦型電界効果トランジスタを図３
に示す。Ｎ型半導体基板６の表面に複数のＰ型ベース領
域２が形成され、それぞれのＰ型ベース領域２内にＮ型
ソース領域１が形成されている。ベース領域２の表面の
チャネル部１２上にゲート絶縁膜１１を介して多結晶シ
リコンゲート電極３が形成され、絶縁膜４のコンタクト
孔１４を通してソ−ス電極５がソース領域１とベース領
域２に共通接続され、半導体基板６の裏面にドレイン電
極７が接続されている。そして、多結晶シリコンゲート
電極３に多くの不純物を導入することによりその層抵抗
を１１Ω／□程度に減少させてゲート抵抗を低減させ、
スイッチングスピードの高速化を図っている。
に示す。Ｎ型半導体基板６の表面に複数のＰ型ベース領
域２が形成され、それぞれのＰ型ベース領域２内にＮ型
ソース領域１が形成されている。ベース領域２の表面の
チャネル部１２上にゲート絶縁膜１１を介して多結晶シ
リコンゲート電極３が形成され、絶縁膜４のコンタクト
孔１４を通してソ−ス電極５がソース領域１とベース領
域２に共通接続され、半導体基板６の裏面にドレイン電
極７が接続されている。そして、多結晶シリコンゲート
電極３に多くの不純物を導入することによりその層抵抗
を１１Ω／□程度に減少させてゲート抵抗を低減させ、
スイッチングスピードの高速化を図っている。
【０００３】図４は、ドレイン領域である半導体基板６
上の多結晶シリコンゲート電極１３の一部を削除するこ
とにより、ゲート・ドレイン間の容量を低減してスイッ
チングスピードの高速化を図った、例えば特開昭５６−
１１６６６９号公報に開示されている縦型電界効果トラ
ンジスタを示す。
上の多結晶シリコンゲート電極１３の一部を削除するこ
とにより、ゲート・ドレイン間の容量を低減してスイッ
チングスピードの高速化を図った、例えば特開昭５６−
１１６６６９号公報に開示されている縦型電界効果トラ
ンジスタを示す。
【０００４】また図５に他の従来技術を示す。多結晶ゲ
ート電極２３の一部を除去し、かつその上の層間絶縁膜
２４に形成された開口部２５を通して金属ゲート電極２
６を接続してゲート抵抗を低減させてスイッチングスピ
ードの高速化を図ったもので、この技術は特開昭６３−
１１５３８１号公報に開示されている。
ート電極２３の一部を除去し、かつその上の層間絶縁膜
２４に形成された開口部２５を通して金属ゲート電極２
６を接続してゲート抵抗を低減させてスイッチングスピ
ードの高速化を図ったもので、この技術は特開昭６３−
１１５３８１号公報に開示されている。
【０００５】
【発明が解決しようとする課題】図３に示す縦型電界効
果トランジスタでは、多結晶シリコンゲート電極３に多
くの不純物を導入することによりゲート抵抗の低減を図
っているが、金属に比べて抵抗が大きく、スイッチング
スピードの高速化をより促進することが出来ないという
問題があった。
果トランジスタでは、多結晶シリコンゲート電極３に多
くの不純物を導入することによりゲート抵抗の低減を図
っているが、金属に比べて抵抗が大きく、スイッチング
スピードの高速化をより促進することが出来ないという
問題があった。
【０００６】図４に示すドレイン領域上の多結晶シリコ
ン電極１３の一部を削除する技術は、ゲート・ドレイン
間容量を低減することはできるが、多結晶シリコン電極
１３を削除することによりゲート電極の断面積が減少す
るためにゲート抵抗が大きくなり、スイッチングスピー
ドの高速化の弊害となるという問題があった。
ン電極１３の一部を削除する技術は、ゲート・ドレイン
間容量を低減することはできるが、多結晶シリコン電極
１３を削除することによりゲート電極の断面積が減少す
るためにゲート抵抗が大きくなり、スイッチングスピー
ドの高速化の弊害となるという問題があった。
【０００７】一方、図５に示す従来技術では、多結晶ゲ
ート電極２３と金属ゲート電極２６との間に層間絶縁膜
２４を介在させているからゲート電極構造全体が厚くな
ってしまうのでパターンを微細化することが出来ない。
このためにオン抵抗が大きくなり、消費電力が大きくな
るという問題があった。
ート電極２３と金属ゲート電極２６との間に層間絶縁膜
２４を介在させているからゲート電極構造全体が厚くな
ってしまうのでパターンを微細化することが出来ない。
このためにオン抵抗が大きくなり、消費電力が大きくな
るという問題があった。
【０００８】本発明の目的は、ゲート抵抗の低減および
ゲート・ソース間容量の低減によりスイッチングスピー
ドの高速化を促進することが出来、かつパターンの微細
化を可能にする縦型電界効果トランジスタを提供するこ
とである。
ゲート・ソース間容量の低減によりスイッチングスピー
ドの高速化を促進することが出来、かつパターンの微細
化を可能にする縦型電界効果トランジスタを提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明の特徴は、共通ド
レイン領域となる半導体基板の第１導電型の表面部に形
成された複数の第２導電型のベース領域と、それぞれの
ベース領域内に形成された第１導電型のソース領域と、
共通ドレイン領域とソース領域との間のベース領域のチ
ャネル部上にゲート絶縁膜を介して形成されたゲート電
極とを具備する縦型電界効果トランジスタにおいて、ゲ
ート電極はそれぞれのチャネル部上に位置するゲート電
極ユニットと、共通ドレイン領域の選択的部分上のみを
絶縁膜を介して延在してゲート電極ユニット間を接続す
る接続部とを有し、ゲート電極ユニットはゲート絶縁膜
に被着する多結晶シリコン膜と多結晶シリコン膜の全上
面に被着する金属膜から構成され、かつ接続部はアルミ
系の金属で構成されている縦型電界効果トランジスタに
ある。ここで、接続部はゲート電極ユニットの側部に被
着してゲート電極ユニット間を接続していることが好ま
しい。また、金属膜は高融点金属の膜であることができ
る。さらに、チャネル部およびゲート電極ユニットの平
面形状はリング形状、例えば４辺形であり、この場合、
その外角部分もしくはその中央部分に接続部を接続して
隣りのゲート電極ユニットに向って突出させることがで
きる。
レイン領域となる半導体基板の第１導電型の表面部に形
成された複数の第２導電型のベース領域と、それぞれの
ベース領域内に形成された第１導電型のソース領域と、
共通ドレイン領域とソース領域との間のベース領域のチ
ャネル部上にゲート絶縁膜を介して形成されたゲート電
極とを具備する縦型電界効果トランジスタにおいて、ゲ
ート電極はそれぞれのチャネル部上に位置するゲート電
極ユニットと、共通ドレイン領域の選択的部分上のみを
絶縁膜を介して延在してゲート電極ユニット間を接続す
る接続部とを有し、ゲート電極ユニットはゲート絶縁膜
に被着する多結晶シリコン膜と多結晶シリコン膜の全上
面に被着する金属膜から構成され、かつ接続部はアルミ
系の金属で構成されている縦型電界効果トランジスタに
ある。ここで、接続部はゲート電極ユニットの側部に被
着してゲート電極ユニット間を接続していることが好ま
しい。また、金属膜は高融点金属の膜であることができ
る。さらに、チャネル部およびゲート電極ユニットの平
面形状はリング形状、例えば４辺形であり、この場合、
その外角部分もしくはその中央部分に接続部を接続して
隣りのゲート電極ユニットに向って突出させることがで
きる。
【００１０】
【実施例】以下図面を参照して本発明を説明する。
【００１１】図１は本発明の実施例の縦型電界効果トラ
ンジスタを示す図であり、（Ａ）は平面図、（Ｂ）およ
び（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ’部およびＣ−Ｃ’
部の断面図である。
ンジスタを示す図であり、（Ａ）は平面図、（Ｂ）およ
び（Ｃ）はそれぞれ（Ａ）のＢ−Ｂ’部およびＣ−Ｃ’
部の断面図である。
【００１２】Ｎ+ 型シリコン基体６’上にＮ型シリコン
エピタキシャル層６’’を成長させて共通ドレイン領域
６となるＮ型（第１の導電型）シリコン基板６を構成
し、このシリコン基板６の表面（一主面）１５上に膜厚
５０ｎｍの熱シリコン酸化膜によるゲート絶縁膜１１を
形成する。
エピタキシャル層６’’を成長させて共通ドレイン領域
６となるＮ型（第１の導電型）シリコン基板６を構成
し、このシリコン基板６の表面（一主面）１５上に膜厚
５０ｎｍの熱シリコン酸化膜によるゲート絶縁膜１１を
形成する。
【００１３】その上に膜厚１５０ｎｍの不純物含有の多
結晶シリコン膜および膜厚１５０ｎｍのモリブデンもし
くはタングステンの高融点金属からなる金属膜を積層形
成し、両膜を同一平面形状にパターニングして、ゲート
絶縁膜１１上に被着する多結晶シリコン膜３３とこの多
結晶シリコン膜の全上面に被着する高融点金属膜３４か
ら成るゲート電極ユニット３５が複数個形成される。そ
れぞれのゲート電極ユニット３５は幅２．２５μｍで内
壁寸法が８．５μｍ×８．５μｍの４辺形リング形状
で、たがいに１μｍの間隔をあけてマトリックス状に配
列されている。
結晶シリコン膜および膜厚１５０ｎｍのモリブデンもし
くはタングステンの高融点金属からなる金属膜を積層形
成し、両膜を同一平面形状にパターニングして、ゲート
絶縁膜１１上に被着する多結晶シリコン膜３３とこの多
結晶シリコン膜の全上面に被着する高融点金属膜３４か
ら成るゲート電極ユニット３５が複数個形成される。そ
れぞれのゲート電極ユニット３５は幅２．２５μｍで内
壁寸法が８．５μｍ×８．５μｍの４辺形リング形状
で、たがいに１μｍの間隔をあけてマトリックス状に配
列されている。
【００１４】それぞれのゲート電極ユニット３５をマス
クの一部としてＰ型不純物をイオン注入し、ゲート電極
ユニット３５をシリコン酸化膜で被覆して活性化熱処理
を行ってゲート電極ユニット３５の内壁に対し自己整合
的にＰ型（第２の導電型）ベース領域２を形成する。そ
して被覆シリコン酸化膜を除去した後、ゲート電極ユニ
ット３５をマスクの一部としてかつベース領域２の中央
部に他のマスク部材を設け、Ｎ型不純物をイオン注入
し、ゲート電極ユニット３５をシリコン酸化膜で被覆し
て活性化熱処理を行ってゲート電極ユニット３５の内壁
に対し自己整合的にＮ型ソース領域１を形成し、この工
程で用いた被覆シリコン酸化膜およびマスク部材を除去
する。
クの一部としてＰ型不純物をイオン注入し、ゲート電極
ユニット３５をシリコン酸化膜で被覆して活性化熱処理
を行ってゲート電極ユニット３５の内壁に対し自己整合
的にＰ型（第２の導電型）ベース領域２を形成する。そ
して被覆シリコン酸化膜を除去した後、ゲート電極ユニ
ット３５をマスクの一部としてかつベース領域２の中央
部に他のマスク部材を設け、Ｎ型不純物をイオン注入
し、ゲート電極ユニット３５をシリコン酸化膜で被覆し
て活性化熱処理を行ってゲート電極ユニット３５の内壁
に対し自己整合的にＮ型ソース領域１を形成し、この工
程で用いた被覆シリコン酸化膜およびマスク部材を除去
する。
【００１５】上記２重拡散法で形成されたＰ型ベース領
域２およびＮ型ソース領域１により、Ｎ型共通ドレイン
領域６とＮ型ソース領域１との間のＰ型ベース領域２の
表面部分であってゲート電極ユニット３５下に４辺形リ
ング状のチャネル部１２が形成される。そして４辺形リ
ング状のゲート電極ユニット３５に印加されるゲート電
圧によりチャネル部１２の導通状態を制御し、基板の表
面（一主面）１５から裏面（他主面）１６に流れる電流
を制御する。
域２およびＮ型ソース領域１により、Ｎ型共通ドレイン
領域６とＮ型ソース領域１との間のＰ型ベース領域２の
表面部分であってゲート電極ユニット３５下に４辺形リ
ング状のチャネル部１２が形成される。そして４辺形リ
ング状のゲート電極ユニット３５に印加されるゲート電
圧によりチャネル部１２の導通状態を制御し、基板の表
面（一主面）１５から裏面（他主面）１６に流れる電流
を制御する。
【００１６】その後、ＣＶＤシリコン窒化膜４１をゲー
ト電極ユニット３５間に同ユニットと略同じ高さに形成
する。この場合、エッチバック法を用いることができ
る。
ト電極ユニット３５間に同ユニットと略同じ高さに形成
する。この場合、エッチバック法を用いることができ
る。
【００１７】シリコン窒化膜４１に選択的に凹部４２を
所定の深さに形成し、そこにアルミもしくはアルミ合金
のアルミ系金属を埋込みエッチバックして接続部３６を
形成する。シリコン窒化膜４１の膜厚が３００ｎｍの場
合、凹部４２の深さは、例えば２５０ｎｍである。しか
しゲートシリコン酸化膜１１が凹部４２形成の際のエッ
チングストパーとなるから、シリコン窒化膜４１の全膜
厚にわたって凹部４２を形成してもよい。一方、高融点
金属膜３４がアルミ接続部３６形成のエッチバックの際
のエッチングストパーとなる。また、凹部４２をウエッ
トエッチングで形成する際のフォトレジストマスクの開
口部は高融点金属膜３４上に一部重畳して形成されてい
る。このようにしてゲート電極ユニット３５の平面形状
の外角部分３５ａにおいて、幅１〜３μｍのアルミ接続
部３６がゲート電極ユニット３５の多結晶シリコン膜３
３および高融点金属膜３４の側面に被着接続される。
所定の深さに形成し、そこにアルミもしくはアルミ合金
のアルミ系金属を埋込みエッチバックして接続部３６を
形成する。シリコン窒化膜４１の膜厚が３００ｎｍの場
合、凹部４２の深さは、例えば２５０ｎｍである。しか
しゲートシリコン酸化膜１１が凹部４２形成の際のエッ
チングストパーとなるから、シリコン窒化膜４１の全膜
厚にわたって凹部４２を形成してもよい。一方、高融点
金属膜３４がアルミ接続部３６形成のエッチバックの際
のエッチングストパーとなる。また、凹部４２をウエッ
トエッチングで形成する際のフォトレジストマスクの開
口部は高融点金属膜３４上に一部重畳して形成されてい
る。このようにしてゲート電極ユニット３５の平面形状
の外角部分３５ａにおいて、幅１〜３μｍのアルミ接続
部３６がゲート電極ユニット３５の多結晶シリコン膜３
３および高融点金属膜３４の側面に被着接続される。
【００１８】このように、リング状のゲート電極ユニッ
ト３５の外角部分３５ａと隣接するゲート電極ユニット
３５の外角部分３５ａとが接続部３６で接続されて網目
状の全体のゲート電極４０を構成する。したがってゲー
ト電極ユニット３５間のスペース３９にはゲート電極４
０が存在しない。
ト３５の外角部分３５ａと隣接するゲート電極ユニット
３５の外角部分３５ａとが接続部３６で接続されて網目
状の全体のゲート電極４０を構成する。したがってゲー
ト電極ユニット３５間のスペース３９にはゲート電極４
０が存在しない。
【００１９】図５の従来技術においては、例えば多結晶
ゲート電極２３の膜厚が３００ｎｍ、多結晶ゲート電極
２３上の層間絶縁膜２４の部分の膜厚ｔが３００ｎｍ、
金属ゲート電極２６の膜厚が１５０ｎｍであり、合計の
膜厚は７５０ｎｍになる。
ゲート電極２３の膜厚が３００ｎｍ、多結晶ゲート電極
２３上の層間絶縁膜２４の部分の膜厚ｔが３００ｎｍ、
金属ゲート電極２６の膜厚が１５０ｎｍであり、合計の
膜厚は７５０ｎｍになる。
【００２０】これに対して本発明の図１の実施例では、
多結晶シリコン膜３３の上面全体に金属膜３４が被着し
ており、両者は層間絶縁膜に形成された開口部を通して
の接続ではないからコンタクト抵抗を考慮する必要がな
く、したがって図５と同程度のゲート抵抗とするために
は多結晶シリコン膜３３を１５０ｎｍにすることができ
る。そして本発明では層間絶縁膜が存在しないから、多
結晶シリコン膜３３の膜厚に金属膜３４の膜厚１５０ｎ
ｍを加えた３００ｎｍがゲート電極ユニット３５の全膜
厚となり、図５の従来技術の高さの半分以下にすること
ができるから、上層の電極配線形成、例えばソース電極
形成のカバレッジがよくなる。
多結晶シリコン膜３３の上面全体に金属膜３４が被着し
ており、両者は層間絶縁膜に形成された開口部を通して
の接続ではないからコンタクト抵抗を考慮する必要がな
く、したがって図５と同程度のゲート抵抗とするために
は多結晶シリコン膜３３を１５０ｎｍにすることができ
る。そして本発明では層間絶縁膜が存在しないから、多
結晶シリコン膜３３の膜厚に金属膜３４の膜厚１５０ｎ
ｍを加えた３００ｎｍがゲート電極ユニット３５の全膜
厚となり、図５の従来技術の高さの半分以下にすること
ができるから、上層の電極配線形成、例えばソース電極
形成のカバレッジがよくなる。
【００２１】全体にＢＰＳＧ膜４３を形成し、ＢＰＳＧ
膜４３、シリコン窒化膜４１およびゲート絶縁膜１１に
形成したコンタクト孔４４を通してアルミ系のソース電
極５を各Ｎ型ソース領域１およびＰ型ベース領域２に接
続する。また、基板の裏面１６にＮｉ／Ａｇ／Ａｕ合金
のドレイン電極７を被着する。
膜４３、シリコン窒化膜４１およびゲート絶縁膜１１に
形成したコンタクト孔４４を通してアルミ系のソース電
極５を各Ｎ型ソース領域１およびＰ型ベース領域２に接
続する。また、基板の裏面１６にＮｉ／Ａｇ／Ａｕ合金
のドレイン電極７を被着する。
【００２２】図１のゲート電極４０を変更した平面図を
図２に示す。尚、図２において図１と同一もしくは類似
の箇所は同じ符号で示してあるから、重複する説明は省
略する。
図２に示す。尚、図２において図１と同一もしくは類似
の箇所は同じ符号で示してあるから、重複する説明は省
略する。
【００２３】図２において、ゲート電極ユニット３５の
外角部分３５ｂが円弧形状となっている。またゲート電
極ユニット３５の外辺の中央部分３５ｃと隣りのゲート
電極ユニット３５の外辺の中央部分３５ｃとを接続する
接続部３６にも円弧形状３６ａとなっている。したがっ
てゲート電極への電界集中を防止することができ、より
信頼性が高いトランジスタとなる。
外角部分３５ｂが円弧形状となっている。またゲート電
極ユニット３５の外辺の中央部分３５ｃと隣りのゲート
電極ユニット３５の外辺の中央部分３５ｃとを接続する
接続部３６にも円弧形状３６ａとなっている。したがっ
てゲート電極への電界集中を防止することができ、より
信頼性が高いトランジスタとなる。
【００２４】
【発明の効果】以上のように本発明はゲート電極ユニッ
トと接続部とから網目状のゲート電極を構成するからゲ
ート・ドレイン間容量を低減することが出来、またゲー
ト電極ユニットはゲート絶縁膜に被着する多結晶シリコ
ン膜とこの多結晶シリコン膜の全上面に被着する金属膜
から構成されているからゲート電極構造全体を厚くする
ことなくゲート抵抗を低減することができる。したがっ
て、微細化されたパターンを有し、スイッチングスピー
ドが高速化され、オン抵抗が低減された低消費電力の縦
型電界効果トランジスタが得られる。
トと接続部とから網目状のゲート電極を構成するからゲ
ート・ドレイン間容量を低減することが出来、またゲー
ト電極ユニットはゲート絶縁膜に被着する多結晶シリコ
ン膜とこの多結晶シリコン膜の全上面に被着する金属膜
から構成されているからゲート電極構造全体を厚くする
ことなくゲート抵抗を低減することができる。したがっ
て、微細化されたパターンを有し、スイッチングスピー
ドが高速化され、オン抵抗が低減された低消費電力の縦
型電界効果トランジスタが得られる。
【図１】本発明の実施例の縦型電界効果トランジスタを
示す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）は
それぞれ（Ａ）のＢ−Ｂ’部およびＣ−Ｃ’部の断面図
である。
示す図であり、（Ａ）は平面図、（Ｂ）および（Ｃ）は
それぞれ（Ａ）のＢ−Ｂ’部およびＣ−Ｃ’部の断面図
である。
【図２】図１の実施例のゲート電極の平面形状を変更し
た例を示す平面図である。
た例を示す平面図である。
【図３】従来技術の縦型電界効果トランジスタを示す断
面図である。
面図である。
【図４】他の従来技術の縦型電界効果トランジスタを示
す断面図である。
す断面図である。
【図５】別の従来技術の縦型電界効果トランジスタを示
す断面図である。
す断面図である。
１ Ｎ型ソース領域 ２ Ｐ型ベース領域 ３，１３，２３ 多結晶シリコンゲート電極 ４ 絶縁膜 ５ ソース電極 ６ Ｎ型半導体（シリコン）基板 ６’ Ｎ+ 型シリコン基体 ６’’ Ｎ型シリコンエピタキシャル層 ７ ドレイン電極 １１ ゲート絶縁膜 １２ チャネル部 １４ コンタクト孔 １５ 表面（一主面） １６ 裏面（他主面） ２４ 層間絶縁膜 ２５ 開口部 ２６ 金属ゲート電極 ３３ 多結晶シリコン膜 ３４ 高融点金属膜 ３５ ゲート電極ユニット ３５ａ，３５ｂ ゲート電極ユニットの外角部分 ３５ｃ ゲート電極ユニットの中央部分 ３６ 接続部 ３６ａ 接続部の円弧形状 ３９ スペース ４０ ゲート電極 ４１ シリコン窒化膜 ４２ 凹部 ４３ ＢＰＳＧ膜 ４４ コンタクト孔
Claims (7)
- 【請求項１】 共通ドレイン領域となる半導体基板の第
１導電型の表面部に形成された複数の第２導電型のベー
ス領域と、それぞれの前記ベース領域内に形成された第
１導電型のソース領域と、前記共通ドレイン領域と前記
ソース領域との間の前記ベース領域のチャネル部上にゲ
ート絶縁膜を介して形成されたゲート電極とを具備する
電界効果トランジスタにおいて、 前記ゲート電極はそれぞれのチャネル部上に位置するゲ
ート電極ユニットと、前記共通ドレイン領域の選択的部
分上のみを絶縁膜を介して延在して前記ゲート電極ユニ
ット間を接続する接続部とを有し、 前記ゲート電極ユニットは前記ゲート絶縁膜に被着する
多結晶シリコン膜と前記多結晶シリコン膜の全上面に被
着する金属膜から構成され、かつ 前記接続部はアルミ系の金属で構成され ていることを特
徴とする電界効果トランジスタ。 - 【請求項２】 前記接続部は前記ゲート電極ユニットの
側部に被着して前記ゲート電極ユニット間を接続してい
ることを特徴とする請求項１に記載の電界効果トランジ
スタ。 - 【請求項３】 前記金属膜は高融点金属の膜であること
を特徴とする請求項１又は請求項２に記載の電界効果ト
ランジスタ。 - 【請求項４】 前記チャネル部および前記ゲート電極ユ
ニットの平面形状はリング形状であることを特徴とする
請求項１に記載の電界効果トランジスタ。 - 【請求項５】 前記リング形状は４辺形でありその外角
部分から前記接続部が隣りの前記ゲート電極ユニットに
向って突出していることを特徴とする請求項４に記載の
電界効果トランジスタ。 - 【請求項６】 前記リング形状は４辺形でありその辺の
中央部分から前記接続部が隣りの前記ゲート電極ユニッ
トに向って突出していることを特徴とする請求項４に記
載の電界効果トランジスタ。 - 【請求項７】 前記リング形状の４辺形の外角部分およ
び前記接続部の平面形状は円弧状になっていることを特
徴とする請求項６に記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053432A JP2833992B2 (ja) | 1994-03-24 | 1994-03-24 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053432A JP2833992B2 (ja) | 1994-03-24 | 1994-03-24 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263681A JPH07263681A (ja) | 1995-10-13 |
| JP2833992B2 true JP2833992B2 (ja) | 1998-12-09 |
Family
ID=12942691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6053432A Expired - Fee Related JP2833992B2 (ja) | 1994-03-24 | 1994-03-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833992B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1066008A (ja) * | 1996-08-23 | 1998-03-06 | Kokusai Denshin Denwa Co Ltd <Kdd> | 動画像検索編集装置 |
| JP4794141B2 (ja) * | 2004-06-03 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116669A (en) * | 1980-02-19 | 1981-09-12 | Nec Corp | Field effect transistor |
| JPH03203379A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 電界効果トランジスタ |
| JPH05299658A (ja) * | 1992-04-20 | 1993-11-12 | Nec Kansai Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-03-24 JP JP6053432A patent/JP2833992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263681A (ja) | 1995-10-13 |
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Legal Events
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