KR20040104731A - 트렌치 ｄｍｏｓ 트랜지스터 구조 - Google Patents

트렌치 ｄｍｏｓ 트랜지스터 구조 Download PDF

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Abstract

본 발명은 상부 표면 상에 위치한 드레인 접촉부로의 낮은 저항 경로를 갖는 트렌치 DMOS 트랜지스터 구조 및 이 구조의 제조 방법에 관한 것이다. 트랜지스터 구조는 (1) 제 1 전도도 유형의 반도체 재료의 제 1 영역과; (2) 상기 제 1 영역 내에 형성된 게이트 트렌치와; (3) 상기 게이트 트렌치 내의 게이트 유전체 층과; (4) 상기 게이트 트렌치 내에서 상기 게이트 유전체 재료 층에 인접한 게이트 전극과; (5) 상기 제 1 영역 내에서 형성된 드레인 액세스 트렌치와; (6) 상기 드레인 액세스 트렌치 내에 위치한 전도성 재료의 드레인 액세스 영역과; (7) 상기 제 1 영역 내의 상기 제 1 전도도 유형의 소스 영역으로서, 상기 제 1 영역의 정상 표면에 있거나 근처에 있으며, 상기 게이트 트렌치에 인접해 있는 소스 영역과; (8) 상기 제 1 영역 내에서 상기 소스 영역 아래에 있고 상기 게이트 트렌치에 인접하게 있는 바디 영역으로서, 상기 제 1 전도도 유형과는 반대인 제 2 전도도 유형을 갖는, 바디 영역과; (9) 상기 제 1 영역 내에서 상기 바디 영역 아래에 있는 반도체 재료의 제 2 영역을 포함한다. 상기 제 2 영역은 제 1 전도도 유형이며, 상기 제 1 반도체 영역보다 더 높은 불순물 농도를 갖는다. 게다가, 상기 제 2 영역은 게이트 트렌치에서 드레인 액세스 트렌치로 연장하며, 게이트 트렌치와 드레인 액세스 트렌치 모두에 자체-정렬된다.

Description

트렌치 ＤＭＯＳ 트랜지스터 구조{TRENCH DMOS TRANSISTOR STRUCTURE}
DMOS(Double Diffused MOS: 이중 확산 MOS) 트랜지스터는 트랜지스터의 채널 영역을 형성하기 위해 동일한 가장자리로 정렬된 두 개의 순차적인 확산 단계를 사용하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor: 금속 산화물 반도체 전계효과 트랜지스터) 유형이다. DMOS 트랜지스터는 흔히 별도의 트랜지스터나 전력 집적회로 내의 구성요소로 사용되는 고전압, 고전류 디바이스이다. DMOS 트랜지스터는 낮은 순방향 전압 강하로 단위 면적당 높은 전류를 제공할 수 있다.
전형적인 별도의 DMOS 트랜지스터 구조는 병렬로 제조된 두개 이상의 개별적인 DMOS 트랜지스터 셀을 포함한다. 개별 DMOS 트랜지스터 셀은 공통 드레인 접촉부(기판)를 공유하는 반면, 이들의 소스는 모두 금속과 서로 단락되며, 이들의 게이트는 폴리실리콘에 의해 서로 단락된다. 그에 따라, 비록 별도의 DMOS 회로가 더작은 트랜지스터의 매트릭스로부터 제조되더라도, 이 회로는 하나의 큰 트랜지스터였던 것처럼 동작한다. 별도의 DMOS 회로에서, 트랜지스터 매트릭스가 게이트에 의해 턴 온될 때 단위 면적 당 전도도를 최대가 되게 하는 것이 바람직할 수 있다.
DMOS 트랜지스터의 한 특정한 유형은 채널이 트렌치의 측벽 상에 존재하며, 소스에서 드레인 쪽으로 연장하는 트렌치에서 게이트가 형성된 소위 트렌치 DMOS 트랜지스터이다. 얇은 산화물 층이 내부에 입혀져 있고 폴리실리콘으로 채워된 트렌치는 수직 DMOS 트랜지스터 구조보다 덜 제한된 전류 흐름을 허용하며, 이를 통해 더 낮은 값의 특정한 온-저항을 제공한다. 트렌치 DMOS 트랜지스터의 예가 미국특허 제 5,072,266호, 제 5,541,425호, 및 제 5,866,931호에 개시되어 있다.
한 예는 도 1에 횡단면도로 도시된 종래기술의 저전압 트렌치 DMOS 트랜지스터이다. 도 1에 도시된 바와 같이, 트렌치 DMOS 트랜지스터(10)는 강하게 도핑된 기판(11)을 포함하며, 이 기판(11) 위에는 기판(11)보다는 좀더 약하게 도핑된 에피택셜 층(12)이 형성된다. 금속 층(13)이 기판(11)의 바닥에 형성되어, 기판(11)에 대한 전기 접촉부(14)가 제조되게 한다. 당업자에게 알려져 있는 바와 같이, DMOS 트랜지스터는 또한 소스 영역(16a, 16b, 16c, 및 16d)과 바디 영역(15a 및 15b)을 포함한다. 에피택셜 영역(12)은 드레인으로서 동작한다. 도 1에 도시된 예에서, 기판(11)은 상대적으로 높게 N-유형 불순물로 도핑되며, 에피택셜 층(12)은 상대적으로 가볍게 N-유형 불순물로 도핑되며, 소스 영역(16a, 16b, 16c, 및 16d)은 상대적으로 높게 N-불순물 유형으로 도핑되며, 바디 영역(15a 및 15b)은 상대적으로 높게 P-유형 불순물로 도핑된다. 도핑된 다결정 실리콘 게이트 전극(18)이 트렌치 내에 형성되며, 게이트 전극(18)을 포함하는 트렌치의 바닥 및 측면 상에 형성된 게이트 유전체 층(17)에 의해 다른 영역으로부터 전기적으로 절연된다. 트렌치는 가볍게 도핑된 에피택셜 층(12)을 거친 캐리어 흐름에 의해 초래된 임의의 저항을 감소시키기 위해 강하게 도핑된 기판(11)으로 연장할 수 있지만, 이러한 구조는 또한 트랜지스터의 드레인-소스간 항복 전압을 제한한다. 드레인 전극(14)은 기판(11)의 후방 표면에 연결되며, 소스 전극(22)은 소스/바디 금속 층(23)에 의해 소스 영역(16)과 바디 영역(15)에 연결되며, 게이트 전극(19)은 게이트를 형성하는 트렌치를 채우는 폴리실리콘(18)에 연결된다.
트렌치 DMOS 디바이스의 또 다른 예가 미국특허 제 4,893,160호에 개시되어 있고 도 2에 횡단면으로 도시되어 있다. 도 2에 도시된 바와 같이, 부분적으로 완성된 트렌치 DMOS 디바이스(30)는 기판(11), 에피택셜 영역(12), 바디 영역(15a 및 15b), 및 소스 영역(16a, 16b, 16c, 및 16d)을 포함한다. 그러나, 도 1에 도시된 디바이스와 비교하여, N+ 영역(39)은 트렌치(36)의 하부 및 바닥을 따라서 추가되거나, 또는 대안적으로 트렌치(36)의 바닥을 따라서만 추가된다. 제조 프로세서의 이 단계에서, 산화물(35) 층이 실리콘 표면 상에 존재한다. 이 구조는 캐리어가 트렌치의 바닥에서 강하게 도핑된 영역을 거처 흐르게 하여, 국부적인 저항을 감소시킴으로써 디바이스 성능을 개선한다.
트렌치 DMOS 디바이스에 추가적인 개선을 제공하는 것이 바람직할 수 있다. 예컨대, 낮은 온-저항을 제공하며, 제조하기에 상대적으로 간단하고 저가인 트렌치 DMOS 디바이스가 필요하다.
본 출원은 2000년 3월 1일에 또한 "TRENCH DMOS TRANSISTOR STRUCTURE HAVING A LOW RESISTANCE PATH TO A DRAIN CONTACT LOCATED ON AN UPPER SURFACE"라는 제목의 미국 일련번호 제 09/516,285호의 부분계속출원이다.
본 발명은 일반적으로 MOSFET 트랜지스터에 관한 것이며, 좀더 상세하게는 트렌치 구조를 갖는 DMOS 트랜지스터에 관한 것이다.
도 1 및 도 2는 각각 종래의 트렌치 DMOS 트랜지스터의 횡단면도.
도 3은 종래기술에 따라 구성된 트렌치 DMOS 트랜지스터의 횡단면도.
도 4는 본 발명에 다라 구성된 트렌치 DMOS 트랜지스터의 실시예를 도시한 도면.
도 5a 내지 도 5d는 도 4에 도시된 트렌치 DMOS 트랜지스터를 형성하는 프로세스 단계 시퀀스를 예시한 도면.
도 6 내지 도 8은 본 발명에 따라 구성된 복수의 트렌치 DMOS 트랜지스터가 배열될 수 있는 여러 기하학적 모양의 평면도.
도 9a 내지 도 9d는 본 발명의 실시예에 따라 트렌치 DMOS 트랜지스터를 형성하기 위한 프로세스 스텝 시퀀스를 예시한 도면.
도 10a 내지 도 10b는 본 발명의 또 다른 실시예에 따라 트렌치 DMOS 트랜지스터를 형성하기 위한 프로세스 스텝 시퀀스를 예시한 도면.
도 11a 내지 도 11f는 본 발명의 또 다른 실시예에 따라 트렌치 DMOS 트랜지스터를 형성하기 위한 프로세스 스텝 시퀀스를 예시한 도면.
본 발명의 제 1 양상에 따라, 트렌치 MOSFET 디바이스가 제공된다. 디바이스는 (1) 제 1 전도도 유형의 반도체 재료의 제 1 영역과; (2) 이 제 1 영역 내에 형성된 게이트 트렌치와; (3) 이 게이트 트렌치 내의 게이트 유전체 층과; (4) 게이트 트렌치 내에서 게이트 유전체 재료 층에 인접한 게이트 전극과; (5) 제 1 영역 내에 형성된 드레인 액세스 트렌치와; (6) 드레인 액세스 트렌치 내에 위치한 전도재료의 드레인 액세스 영역과; (7) 제 1 영역 내의 제 1 전도도 유형인 소스 영역으로서, 제 1 영역의 정상 표면에 있거나 그 근처에 있고 게이트 트렌치에 인접해 있는, 소스 영역과; (8) 제 1 영역 내에서 소스 영역 아래에 있고 게이트 트렌치에 인접해 있는 바디 영역으로서, 제 1 전도도 유형과는 반대인 제 2 전도도 유형을 갖는 바디 영역과; (9) 제 1 영역 내에서 바디 영역 아래에 있는 반도체 재료의 제 2 영역을 포함한다. 제 2 영역은 제 1 전도도 유형이며, 제 1 반도체 영역보다 더 높은 불순물 농도를 갖는다. 게다가, 제 2 영역은 게이트 트렌치로부터 드레인 액세스 트렌치로 연장하며, 이 영역은 게이트 트렌치와 드레인 액세스 트렌치에 자기-정렬된다.
게이트 전극은 예컨대 알루미늄, 알루미늄 합금, 내열성 금속, 도핑된 다결정 실리콘, 실리사이드, 및 다결정 실리콘과 내열성 금속의 결합체와 같은 여러 전도성 재료로 형성될 수 있다.
제 1 영역은 (제 1 전도도 유형으로 유리하게는 도핑된) 반도체 기판 상에 증착된 에피택셜 층일 수 있지만, 에피택셜 층은 본 발명에서 필요하지는 않다. 그러므로, 제 1 영역은 원하는 경우 반도체 기판에 대응할 수 있다.
게이트 트렌치는 다수의 형태를 취할 수 있다. 몇몇 바람직한 실시예에서, 게이트 트렌치는 위에서 보았을 때 8각형, 16각형, 원형, 정사각형 또는 직사각형 망사 또는 격자 형태를 갖는다.
몇몇 실시예에서, 드레인 액세스 트렌치는 게이트 트렌치보다 더 큰 폭을 갖는다. 다른 실시예에서, 드레인 액세스 트렌치는 게이트 트렌치와 같거나 더 작은 폭을 갖는다.
드레인 액세스 영역의 전도체는 예컨대 도핑된 다결정 실리콘, 실리사이드 및/또는 금속(예컨대, 알루미늄, 내열성 금속, 및 그 합금)을 포함할 수 있다.
특정한 실시예에서, 산화물 층이 드레인 액세스 트렌치의 측벽에 인접하게 제공된다.
본 발명의 또 다른 양상에 따라, 반도체 디바이스를 제조하는 방법이 제공된다. 이 방법은 (a) 제 1 전도도 유형의 반도체 재료의 제 1 영역을 제공하는 단계와; (b) 제 1 영역 내에 게이트 트렌치와 드레인 액세스 트렌치를 에칭하는 단계와; (c) 제 1 영역 내에 제 2 반도체 영역을 형성하는 단계로서, 상기 제 2 영역은 (i) 게이트 트렌치로부터 드레인 액세스 트렌치로 연장하고, (ii) 게이트 트렌치와 드레인 액세스 트렌치 모두에 자기-정렬되고, (iii) 제 1 전도도 유형이며, 및 (iv) 제 1 영역보다 더 높은 불순물 농도를 갖는, 제 2 반도체 영역 형성 단계와; (d) 게이트 트렌치 내의 게이트 유전체 층을 형성하는 단계와; (e) 게이트 트렌치 내에서 게이트 유전체의 재료에 인접해 있는 게이트 전극을 증착하는 단계와; (f)드레인 액세스 트렌치 내의 전도성 재료의 드레인 액세스 영역을 증착하는 단계와; (g) 게이트 영역 내에서 제 2 영역 위에 및 게이트 트렌치에 인접하게 바디 영역을 형성하는 단계로서, 바디 영역은 제 1 전도도 유형과는 반대인 제 2 전도도 유형을 갖는, 바디 영역 형성 단계와; (h) 바디 영역 위에서 및 게이트 트렌치에 인접하게 제 1 전도도 유형의 소스 영역을 형성하는 단계를 포함한다.
몇몇 실시예에서, 게이트 트렌치와 드레인 액세스 트렌치는 동시에 형성된다. 이 경우, 제 2 반도체 영역은 바람직하게는 하나의 주입 단계를 사용하여 형성된다.
다른 실시예에서, 게이트 트렌치는 드레인 액세스 트렌치와는 서로 다른 에칭 단계에서 형성된다. 이 경우, 게이트 트렌치는 드레인 액세스 트렌치에 앞서 형성될 수 있거나, 그 반대로 드레인 액세스 트렌치가 게이트 트렌치에 앞서 형성될 수 있다. 게다가, 제 1 주입 단계는 게이트 트렌치 형성 이후 실행될 수 있고, 제 2 주입 단계는 드레인 액세스 트렌치 형성 이후 실행될 수 있다. 드레인 액세스 영역은 금속 영역 및/또는 폴리실리콘 영역을 포함할 수 있다.
몇몇 실시예에서, 게이트 및 드레인 액세스 트렌치는 바디 및 소스 영역의 형성에 앞서 형성된다. 다른 실시예에서, 게이트 및 드레인 액세스 트렌치는 바디 및 소스 영역에 후속하여 형성된다.
몇몇 실시예에서, 유전체 층이 드레인 액세스 트렌치의 측벽에 인접하게 형성되며, 이 경우, 유전체 층은 예컨대 게이트 유전체와 동일한 프로세스 단계에서 형성될 수 있다.
몇몇 실시예에서, 게이트 전극은 도핑된 폴리실리콘이나 실리사이드 전극이며, 드레인 액세스 영역은 금속 영역이다.
다른 실시예에서, 게이트 전극은 도핑된 폴리실리콘이나 실리사이드 전극이며, 드레인 액세스 영역은 적어도 부분적으로 도핑된 폴리실리콘이나 실리사이드 영역을 포함한다. 이들 실시예에서, 드레인 액세스 영역은 전체적으로 도핑된 폴리실리콘이나 실리사이드로 형성될 수 있으며, 게이트 전극과 드레인 액세스 영역은 서로 다른 폴리실리콘이나 실리사이드 형성 단계에서 형성될 수 있다. 대안적으로, 드레인 액세스 영역은 게이트 전극과 동일한 폴리실리콘이나 실리사이드 형성 단계에서 도입된 도핑된 폴리실리콘이나 실리사이드 영역을 부분적으로 포함하며, 이 경우, (a) 드레인 액세스 영역은 후속한 폴리실리콘이나 실리사이드 형성 단계에서 도입된 추가적인 도핑된 폴리실리콘이나 실리사이드 영역을 더 포함할 수 있거나, (b) 드레인 액세스 영역은 금속 증착 단계에서 도입된 금속 영역을 더 포함할 수 있다.
도 3은 종래기술에 따라 구성된 트렌치 DMOS 트랜지스터(100)를 도시한다. 이 구조의 하나의 주목할 만한 장점은, 이 구조는 자체-절연되어 있기 때문에, 별도의 구성요소에서 사용될 뿐만 아니라 집적회로에서도 사용될 수 있다는 점이다. 그러나, 이 구조는 덮인 층의 형성 및 에피택셜 층의 증착을 필요로 한다. 도 3에 도시된 바와 같이, 트렌치 DMOS 트랜지스터(100)는 기판(25), 강하게 도핑된 덮인 영역(11), 및 에피택셜 영역(12)을 포함하며, 이 영역(12)은 묻힌 영역(11)보다 더 가볍게 도핑된다. 기판(25)이 N-유형이나 P-유형일 수 있지만, 이 구조가 집적회로 내로 병합될 경우 접합 절연 디바이스가 쉽게 제조될 수 있으므로, P-유형 기판이 전형적으로 선호될 것이다. DMOS 트랜지스터는 또한 소스 영역(16a 및 16b)과 바디 영역(15a 및 15b)을 포함한다. 당업자에게 잘 알려져 있는 바와 같이, 바디 영역(15a, 15b)은 더 깊고 강하게 도핑된 영역과 더 얕고 더 가볍게 도핑된 영역을 포함할 수 있다. 도 3에 도시된 예에서, 묻힌 영역(11)은 N-유형 불순물로 상대적으로 높게 도핑되며, 에피택셜 층(12)은 N-유형 불순물로 상대적으로 가볍게 도핑되며, 소스 영역(16a 및 16b)은 N-유형 불순물로 상대적으로 높게 도핑되며, 바디 영역(15a 및 15b)은 P-유형 불순물로 상대적으로 높게 도핑되고 상대적으로 낮게 도핑된 부분들을 포함한다.
트렌치 내에 형성된 다결정 실리콘 게이트 전극(18)은 게이트 전극(18)을 포함하는 트렌치의 바닥과 측면 상에 형성된 게이트 유전체 층(17)에 의해 다른 영역으로부터 전기적으로 절연된다. 트렌치는 강하게 도핑된 묻힌 영역(11) 내로 연장한다. 도 1 및 도 2에 도시된 구조와는 대조적으로, 이 디바이스에서, 드레인 전극은 구조의 후방 표면보다는 정상 표면 상에 위치한다. 좀더 상세하게, 드레인 액세스 영역(26)은 디바이스의 정상 표면으로부터 강하게 도핑된 묻힌 영역(11)으로 연장한다. 드레인 액세스 영역(26)은 강하게 도핑되며, 묻힌 영역(11)과 동일한 전도도 유형이다. 드레인 액세스 영역은 강하게 도핑된 묻힌 영역(11)으로부터 드레인 전극(14)으로 낮은 저항 경로를 제공한다.
마지막으로, 도 1 및 도 2에 도시된 디바이스와 유사하게, 소스 및 바디 전극(22)은 소스 영역(16) 및 바디 영역(15)에 소스 및 바디 금속 층(23)을 거쳐서 연결되며, 게이트 전극(19)은 트렌치를 채우고 있는 폴리실리콘(18)에 연결된다.
도 3에 도시된 디바이스 구조가 갖는 하나의 문제점은, 이 구조가 본질적으로 생산하기에 고가인 에피택셜 층, 즉 영역(12)의 증착을 필요로 하기 때문에 제조하기에 상대적으로 고가일 수 있다는 점이다.
도 4에 도시된 본 발명의 실시예에 따라, 에피택셜 영역(12)이 제거되어 디바이스의 제조가 상당히 간소화된다. 도 4에 도시된 바와 같이, 트렌치 DMOS 트랜지스터(100)는 디바이스가 형성될 기판(25)을 포함한다. 이전에 도시된 구조와 유사하게, 도 4에 도시된 DMOS 트랜지스터는 소스 영역(16a, 16b, 16c, 및 16d)과 바디 영역(15a 및 15b)을 포함한다. 보통의 경우에서처럼, 도 4에 도시된 예에서, 기판(25)은 (비록 대안적으로 P-유형 불순물이 사용될 수 있다하더라도) N-유형 불순물로 도핑되며, 소스 영역(16a, 16b, 16c, 및 16d)은 N-유형 불순물로 상대적으로 높게 도핑되며, 바디 영역(15a 및 15b)은 P-유형 불순물과 상대적으로 높게 도핑되고 상대적으로 가볍게 도핑된다. 다결정 실리콘 게이트 전극(18a, 18b, 18c, 및 18d)은 각각 게이트 트렌치 내에 형성된다. 게이트 전극(18a, 18b, 18c, 및 18d)은 각각의 게이트 트렌치의 바닥과 측면 상에 형성된 게이트 유전체 층(17a, 17b, 17c, 및 17d)에 의해 다른 영역으로부터 전기적으로 절연된다. 드레인 액세스 영역(26a, 26b, 및 26c)을 한정한 추가적인 트렌치는 또한 디바이스의 정상 표면으로부터 연장한다.
드레인에 대해 낮은 저항 경로가 게이트 트렌치와 드레인 액세스 트렌치의 하부측 및 바닥을 따라서, 또는 대안적으로는 게이트 트렌치와 드레인 액세스 트렌치의 바닥을 따라서만 강하게 도핑된 영역을 추가함으로서 제공된다. 강하게 도핑된 영역들은 측면에서 합병되어, 각 게이트 트렌치의 바닥에서 그 관련 드레인 액세스 트렌치로 연장하는 연속적이며 강하게 도핑된 영역(39a, 39b, 및 39c)을 형성한다. 드레인 액세스 영역(26a, 26b, 및 26c)은 바람직하게는 강하게 도핑된 영역(39a, 39b, 및 39c)과 동일한 전도도 유형의 불순물로 강하게 도핑된다. 드레인 액세스 영역(26a, 26b, 및 26c)은 강하게 도핑된 영역(39a, 39b, 및 39c)으로부터 드레인 전극으로 낮은 저항 경로를 제공하며, 이러한 드레인 전극은 바람직하게는 디바이스의 정상 표면 상에 위치한다.
도 5a 내지 도 5d와 연계하여 좀더 상세하게 논의되는 바와 같이, 강하게 도핑된 영역(39a, 39b, 및 39c)은 바람직하게는 게이트 및 액세스 트렌치가 폴리실리콘으로 채워지기 이전에 이들 트렌치를 거쳐서 인 및/또는 비소와 같은 요소들을 확산시킴으로써 바람직하게 형성된다. 게이트 및 드레인 액세스 트렌치는 이들 사이를 확산하는 불순물이 서로 합병되어 트렌치들 사이에 연속적인 낮은 저항 경로를 형성함을 보장하기 위해 서로 충분하게 가까워야 한다. 이들 강하게 도핑된 영역은 게이트 및 드레인 액세스 트렌치의 바닥에 자체-정렬된다.
전술된 바와 같이, 도 4에 도시된 구조는 유리하게는 에피택셜 층(12)에 대한 필요와 도 3에 도시된 영역(11)과 같은 에피택셜 층 아래에 형성된 층에 대한 필요를 제거한다.
도 4에 도시된 본 발명의 DMOS 디바이스는 증착 및 에칭 단계가 적절하게 변경된 종래의 트렌치 DMOS 처리 기술에 따라 제조될 수 있다. 예컨대, 도 4 디바이스는 확산 단계에서 바디(15a 및 15b) 및 소스 영역(16a 내지 16d)을 형성하고 에칭 단계에서 게이트와 드레인 액세스 트렌치를 형성함으로써 시작된다. 이러한 단계에 관한 추가적인 상세 사항은 예컨대 이미 언급한 미국 특허 제 4,893,160호에서 볼 수 있다. 다음으로, 실리콘 이산화물 층과 같은 유전체 층(17)이 트렌치에서성장되며, 그 이후에 예컨대 인이나 비소와 같은 N-유형 요소와 같은 확산 요소를 이온 주입과 같은 기법에 의해 트렌치의 바닥까지 도입하는 단계가 있게 된다. 그러면, 확산 요소는 연속적인, 강하게 도핑된 영역(39)을 형성하기 위해 확산된다. 도 5a는 트렌치의 바닥에 자체-정렬된 강하게 도핑된 영역(39)을 갖는, 이러한 제조 단계의 끝에서의 구조를 도시한다.
다음으로, 도 5b에 도시된 바와 같이, 게이트 트렌치는 도핑된 폴리실리콘(18)으로 채워지며, 드레인 액세스 트렌치는 도핑된 폴리실리콘(18)으로 부분적으로 채워진다. 당업자에게 잘 알려져 있는 바와 같이, 폴리실리콘은 본질적으로 균일한 층에서 증착되므로, 주어진 깊이의 더 넓은 트렌치보다 이 깊이의 좁은 트렌치를 더 빠르게 채울 것이다. 그에 따라, 이 도면에서 도시된 바와 같은 본 발명의 몇몇 실시예에서, 드레인 액세스 트렌치 폭을 게이트 트렌치의 폭보다 더 넓게 하는 것이 바람직할 수 있다. 이렇게 하여, 도 5b에 도시된 바와 같이, 게이트 트렌치가 폴리실리콘(다결정 실리콘)으로 채워질 때, 드레인 액세스 트렌치가 단지 부분적으로 채워질 것이다.
어느 경우에도, 게이트 트렌치가 폴리실리콘으로 채워진 후, 균등한 에칭이 사용되며, 이것은 게이트 트렌치에서 폴리실리콘을 남겨두면서 드레인 액세스 트렌치에서 이것을 제거한다. 후속한 에칭 프로세스는 도 5c의 디바이스를 생성하는 드레인 액세스 트렌치 내부에 입혀진 실리콘 산화물 층을 제거하기 위해 사용된다. 다음으로, 도 5d에 도시된 바와 같이, 드레인 액세스 트렌치는 CVD를 사용하여 N-유형 도핑된 폴리실리콘으로 채워지며, 이 폴리실리콘은 또한 웨이퍼의 표면을 덮는다. 균등한 에칭이 드레인 액세스 영역(26)을 형성하기 위해 실행된다. 예컨대 금속 도체와 같은 도핑된 폴리실리콘이 아닌 도체가 또한 트렌치를 채우는데 사용될 수 있다.
도 6 내지 도 8은 복수의 본 발명의 DMOS 트랜지스터가 배열될 수 있는 여러 표면 기하학적 모양의 평면도를 도시한다. 이 배열은 드레인 액세스 셀(40)과 트랜지스터 셀(50)을 포함한다. 드레인 액세스 셀(40)은 드레인 액세스 트렌치와 인접한 게이트 트렌치에 의해 한정된 구조를 표시하며, 이들 트렌치는 드레인 액세스 트렌치와 주위의 트랜지스터 셀의 바닥에서 낮은 저항 경로에 의해 상호연결된다. 트랜지스터 셀(50)은 게이트 트렌치, 소스 영역, 및 바디 영역을 포함하는 종래의 DMOS 트랜지스터 구조에 의해 한정된 구조를 표시한다. 이들 또는 임의의 다른 기하학적 모양이 사용될 수 있지만, 도 6에 도시된 8각형 배열이 부분적으로 유리하며, 이는 이러한 배열이 트랜지스터 셀과 드레인 액세스 셀이 차지한 상대적인 면적이 서로에 대해 독립적으로 조정되어 최소 디바이스 온-저항이 달성될 수 있게 하기 때문이다.
여러 처리 방식이 도 5a 내지 도 5d와 연계하여 앞서 제기된 처리 방식에 추가하여 본 발명에 따른 여러 디바이스를 생성하기 위해 개발되어 왔다.
예컨대, 이제 도 9a 내지 도 9d를 참조하면, 바람직하게는 실리콘 이산화물인 실리콘 산화물 층이 도 5b에 예시된 것과 유사한 구조 위에 증착될 수 있어서, 이 구조를 덮고 다결정 실리콘으로 부분적으로만 채워진 트렌치를 채운다. 그러면, 실리콘 이산화물 층은 실리콘 이산화물 영역(24)을 생성하기 위해 예컨대 플라즈마에칭과 같은 종래기술에 알려진 기술을 사용하여 에칭된다. 트렌치는 바람직하게는 평면 구조를 제공하기 위해 이 시점에서 실리콘 이산화물 영역(24)으로 채워지며, 이 구조는 다시 후속한 마스킹 단계의 품질을 개선시킨다.
이 구조는 그러면 구조의 정상 표면에서 노출된 다결정 실리콘을 제거하기 위해 플라즈마 실리콘 에칭 단계를 거치게 되어, 폴리실리콘 영역(18)을 생성한다. 그러면, 남아 있는 노출된 다결정 실리콘은 도 9a에 예시된 바와 같이 다결정 실리콘 영역(18) 상에서 얇은 산화물 층(27)을 형성하기 위해 예컨대 습식 또는 건식 산화 단계를 사용하여 산화된다.
그러면, 실리콘 질화물 층과 같은 마스킹 층이 도 9a의 구조 위에 증착된다. 이 층은 그러면 다시 종래기술에서처럼 마스킹 및 에칭되어 패턴화된 마스킹 층(28)을 생성한다. 그러면, 도 9a의 실리콘 이산화물 영역(24)이 이방성 플라즈마 실리콘 이산화물 에칭 단계를 사용하여 패턴화된 마스킹 층(28)에서 개구를 거쳐 에칭된다. {대안적으로, 얇은 산화물 층(27)이 형성되지 않고, 질화물 층(28)이 마스킹되고 에칭되어 이방성 산화물 에칭에 대한 필요를 제거한다.} 이 단계 이후, 트렌치 바닥에서의 폴리실리콘은 마찬가지로 이방적으로 에칭된다. 마지막으로, 트렌치 바닥에서의 실리콘 이산화물 층은 이방성 에칭되어, 도 9b에 예시된 트렌치(21)의 형성을 완료한다.
그러면, 도핑된 다결정 실리콘 층이 증착되어, 구조를 덮고 트렌치(21)를 채운다. 이 다결정 실리콘 층은 플라즈마 에칭 단계에서 에칭되며, 전체 구조를 평면화하여 폴리실리콘 영역(18')을 생성한다. 마지막으로, 노출된 다결정 실리콘이 도9c에 예시된 바와 같은 새롭게 노출된 다결정 실리콘 영역(18') 상에 얇은 산화물 층(27')을 형성하기 위해 예컨대 습식 또는 건식 산화 단계를 사용하여 산화된다. 도 9d와 연계하여 아래에서 논의된 바와 같이, 얇은 산화물 층(27')은 후속한 접촉부 에칭 단계에서 제거된다. 그러므로, 얇은 산화물 층(27')을 형성하는 상기 단계는 분명히 부가적인 단계이다. 그러나, 다결정 실리콘 영역(18') 위에 얇은 산화물 층(27')을 형성함으로써, 종래기술에서 잘 알려진 문제인, 폴리실리콘에 대한 포토레지스트 접착 문제는 효과적으로 해결된다.
비록 도 9c의 구조가 도 5d에 예시된 것과 유사할 지라도, 상당히 다른 처리 단계가 구조의 생성에서 사용되었다. 도 9c의 구조를 초래하는 프로세스는 도 5d의 구조를 초래하는 프로세스에 비해 유리하며, 이는 드레인 액세스 트렌치 측벽을 따라서 폴리실리콘이 보유되며, 프로세스 수율을 감소시키는 처리 문제의 가능성을 감소시키기 때문이다.
이제 도 9d를 참조하면, 마스킹 층(미도시)이 바람직하게는 종래기술에 알려진 기술을 사용하여 적용되며 패턴화된다. 그러면, 실리콘 이산화물 영역과, 몇몇 영역에서는 실리콘 질화물 영역도 마찬가지로 예컨대 완충제 산화물 및 인산(phosphoric acid)과 같은 습식 에칭이나 플라즈마 에칭 기법을 사용하여 패턴화된 마스킹 층에서 개구를 거쳐서 에칭되어, 접촉부 개구를 형성한다. 마지막으로, 예컨대 알루미늄, 알루미늄-구리, 또는 알루미늄-구리-실리콘과 같은 금속 층과 같은 전도체 층은 구조 위에 증착되며, 도 9d에 예시된 바와 같이 드레인 접촉 영역(29a)과 소스/바디 접촉 영역(29b) 및 게이트 접촉(미도시)을 생성하기 위해 종래기술에서 알려진 기법을 사용하여 마스킹 및 에칭되어, 구조를 완료한다.
추가적인 디바이스 설계 및 처리 방식이 이제 도 10a 및 도 10b와 연계하여 논의될 것이다. 상기 도 9a의 구조와 유사한 구조로부터 시작하여, 실리콘 질화물 층과 같은 마스킹 층이 종래기술에 알려져 있는 바와 같이 증착되고, 마스킹되어 에칭되어, 패턴화된 마스킹 층(28)을 생성한다. 열적으로 성장한 산화물보다 상당히 더 높은 에칭율을 갖는 실리콘 이산화물 영역(24)(도 9a를 참조)은 그러면 이방성 실리콘 이산화물 에칭 단계를 사용하여 패턴화된 마스킹 층(28)에서 개구를 거쳐 에칭된다. 이 단계 이후, 트렌치 바닥에 있는 폴리실리콘은 마찬가지로 이방적으로 에칭된다. 마지막으로, 트렌치 바닥에 있는 실리콘 이산화물 층은 에칭되고, 트렌치(21)의 형태를 완료함으로써, 도 10a의 구조를 생성한다(도 9a 내지 도 9d의 프로세스 시퀀스와 같이, 얇은 산화물 층의 성장은 제거될 수 있어서 이방성 에칭에 대한 필요를 제거할 수 있다.)
소스/바디 영역 위의 실리콘 이산화물 영역은 예컨대 완충제 산화물 에칭 단계를 사용하여 추가적인 마스크에 대한 필요없이 에칭된다. 마지막으로, 예컨대, 알루미늄, 알루미늄-구리, 알루미늄-구리-실리콘 또는 텅스텐과 같은 금속 층인 전도 층이 이 구조 위에 증착되어, 이 구조를 덮고, 트렌치(21)를 채운다. 그러면, 금속 층은 종래기술에 알려져 있는 기법을 사용하여 마스킹되고 에칭되어, 도 10b에 도시된 바와 같이 드레인 접촉 영역(29a) 및 소스/바디 접촉 영역(29b)을 생성한다. 도 10b의 구조는 예컨대 더 낮은 저항 드레인 접촉부가 생성된 다는 점에서 도 9d의 구조에 비해 유리하다(대안적인 예로서, 텅스텐과 같은 하나의 금속이 트렌치를 채우기 위해 Ti/TiN과 같은 적절한 내부 층과 함께 사용될 수 있으며, 제 2 금속 또는 금속 세트가 표면 상의 금속으로서 사용될 수 있다.).
또 다른 디바이스 설계 및 처리 방식이 이제 도 11a 내지 도 11f와 연계하여 논의될 것이다. 도 5a에서처럼, 바디(15)와 소스 영역(16)이 먼저 주입/확산 단계에서 형성되며, 게이트 트렌치(21g)가 에칭 단계에서 형성된다. 그 다음에, 실리콘 이산화물 층과 같은 유전 층(17)이 트렌치에서 및 상부 표면 상에 성장되며, 그 이후, 이온 주입과 같은 기법에 의해 예컨대 인과 같은 N-유형 요소인 확산 요소를 트렌치의 바닥까지 도입하는 단계가 온다. 그러면, 확산 요소는 강하게 도핑된 영역(39a)을 형성하기 위해 확산된다. 도 11a는 이러한 제조 단계의 말미에서의 구조를 도시한다. 이 구조는 도 5a의 넓은 드레인 액세스 트렌치가 이러한 디바이스 제조 단계에서 형성되지 않는다는 점에서 도 5a의 구조와는 다르다.
다음으로, 도핑된 폴리실리콘이 이 구조 위에 제공되어, 게이트 트렌치(21g)를 채운다. 도핑된 폴리실리콘 층이 후속하여 플라즈마 에칭 프로세스에서 에칭되어, 도핑된 폴리실리콘 영역(18)을 생성한다. 그러면, 남은 노출된 다결정 실리콘은 예컨대 습식 또는 건식 산화 단계를 사용하여 산화되어 도 11b에 예시된 바와 같이 다결정 실리콘 영역(18) 상에 얇은 산화물 층(27)을 형성한다.
제 1 실리콘 질화물 층과 같은 제 1 마스킹 층은 그러면 도 11b의 구조 위에 증착되며, 실리콘 이산화물과 같은 제 2 마스킹 층이 실리콘 질화물 위에 증착된다. 이 제 2 층은 그러면 종래기술에서 알려져 있는 바와 같이 마스킹되고 에칭되어, 패턴화된 마스킹 층(28b)을 생성한다. 그러면, 포토마스크 및 에칭 프로세스는패턴화된 마스킹 층(28a)을 생성하기 위해 반복된다. 그러면, 노출된 실리콘 이산화물 영역(17)은 패턴화된 마스킹 층(28a 및 28b)에서의 상호간의 개구를 거쳐서 에칭되는 반면, 포토레지스트의 마스킹 층은 실리콘 이산화물 에칭 단계를 사용하여 여전히 존재하고 있다. 결과적인 구조가 도 11c에 예시되어 있다.
이 에칭 단계 이후, 그러면, 드레인 액세스 트렌치(21d)는 패턴화된 마스킹 층(28a, 28b)과 실리콘 이산화물(17)에서의 상호간의 개구를 거쳐서 이방성 실리콘 에칭 단계를 사용하여 노출된 실리콘에서 에칭된다. 드레인 액세스 트렌치(21d)가 앞서 제공된 게이트 트렌치와 동일한 깊이일 필요는 없으며, 이는 이들이 별도의 프로세스 단계에서 형성되기 때문임을 주목해야 한다. 인과 같은 N-유형 요소는 그러면 이온 주입 및 확산과 같은 기법에 의해 트렌치(21d)의 바닥에서 제공되어, 강하게 도핑된 영역(39b)을 형성한다. 결과적인 구조가 도 11d에 예시되어 있다. 영역(39b)은 영역(39a)과 겹친다. 이와 함께, 영역(39a 및 39b)은 각 게이트 트렌치의 바닥에서 관련된 드레인 액세스 트렌치로 연장하는 강하게 도핑된 영역을 형성한다.
그러면, 부분적인 실리콘 질화물 에칭이 실행되어, 패턴화된 마스킹 층(28b)에 의해 덮이지 않은 패턴화된 마스킹 층(28a)의 이들 부분을 제거한다. 그러면, 패턴화된 마스킹 층(28b 및 28a)의 남은 부분은 후속한 접촉 에칭 단계에 대해 마스크로서 사용되며, 이 후속 단계에서, 실리콘 이산화물 층(17)과 (28b)의 노출된 부분이 제거된다. 결과적인 구조가 도 11e에 예시되어 있다.
마지막으로, 예컨대 금속층이나 전술된 바와 같은 금속 층의 결합물과 같은전도 층이 이 구조 위에 증착되어, 종래기술에서 알려져 있는 기법을 사용하여 표면을 덮으며 드레인 액세스 트렌치(21d)를 채워서 도 11f에 예시된 바와 같이 드레인 접촉부 영역(29a) 및 소스/바디 접촉부 영역(29b)과 게이트 접촉부(미도시)를 생성하여, 구조를 완료한다.
여러 실시예가 본 명세서에서 상세하게 예시되어 있고 기술되어 있지만, 본 발명의 변경 및 변형이 상기 교훈에 의해 커버되며, 본 발명의 사상 및 의도한 범주에서 벗어나지 않는다면 첨부된 청구항의 범위 내에 있음을 이해해야 할 것이다.
상술한 바와 같이, 본 발명은 MOSFET 트랜지스터, 좀더 상세하게는 트렌치 구조를 갖는 DMOS 트랜지스터에 이용된다.

Claims (32)

  1. 제 1 전도도 유형의 반도체 재료의 제 1 영역과;
    상기 제 1 영역 내에 형성된 게이트 트렌치와;
    상기 게이트 트렌치 내의 게이트 유전체 층과;
    상기 게이트 트렌치 내에서 상기 게이트 유전체 재료 층에 인접한 게이트 전극과;
    상기 제 1 영역 내에서 형성된 드레인 액세스 트렌치와;
    상기 드레인 액세스 트렌치 내에 위치한 전도성 재료의 드레인 액세스 영역과;
    상기 제 1 영역 내의 상기 제 1 전도도 유형의 소스 영역으로서, 상기 제 1 영역의 정상 표면에 있거나 근처에 있으며, 상기 게이트 트렌치에 인접해 있는 소스 영역과;
    상기 제 1 영역 내에서 상기 소스 영역 아래에 있고 상기 게이트 트렌치에 인접해 있는 바디 영역으로서, 상기 제 1 전도도 유형과는 반대인 제 2 전도도 유형을 갖는, 바디 영역과;
    상기 제 1 영역 내에서 상기 바디 영역 아래에 있는 반도체 재료의 제 2 영역으로서, 상기 게이트 트렌치에서 상기 드레인 액세스 트렌치까지 연장하며, 상기 게이트 트렌치와 상기 드레인 액세스 트렌치 모두에 자체-정렬되며, 상기 제 1 전도도 유형이고 상기 제 1 영역보다 더 높은 불순물 농도를 갖는, 반도체 재료의 제2 영역을,
    포함하는, 반도체 디바이스.
  2. 제 1항에 있어서, 상기 게이트 전극은 알루미늄, 알루미늄 합금, 내열성 금속, 도핑된 다결정 실리콘, 실리사이드, 및 다결정 실리콘과 내열성 금속의 결합물 중에서 선택된 전도성 재료로 형성되는, 반도체 디바이스.
  3. 제 1항에 있어서, 반도체 기판을 더 포함하며, 상기 제 1 영역은 상기 반도체 기판 상에 증착된 에피택셜 층인, 반도체 디바이스.
  4. 제 3항에 있어서, 상기 반도체 기판은 상기 제 1 전도도 유형으로 도핑된, 반도체 디바이스.
  5. 제 1항에 있어서, 상기 제 1 영역은 반도체 기판인, 반도체 디바이스.
  6. 제 1항에 있어서, 상기 게이트 트렌치는 위에서 보았을 때 8각형 망사 형태를 갖는, 반도체 디바이스.
  7. 제 1항에 있어서, 상기 드레인 액세스 트렌치는 상기 게이트 트렌치보다 더 넓은, 반도체 디바이스.
  8. 제 1항에 있어서, 상기 드레인 액세스 트렌치는 상기 게이트 트렌치와 동일하거나 더 작은 폭을 갖는, 반도체 디바이스.
  9. 제 1항에 있어서, 상기 드레인 액세스 영역은 도핑된 다결정 실리콘을 포함하는, 반도체 디바이스.
  10. 제 1항에 있어서, 상기 드레인 액세스 영역은 금속을 포함하는, 반도체 디바이스.
  11. 제 10항에 있어서, 상기 금속은 알루미늄, 내열성 금속, 및 이들의 합금 또는 실리사이드(silicide)에서 선택되는, 반도체 디바이스.
  12. 제 1항에 있어서, 상기 드레인 액세스 영역은 도핑된 다결정 실리콘 및 금속을 포함하는, 반도체 디바이스.
  13. 제 1항에 있어서, 상기 드레인 액세스 트렌치의 측벽에 인접한 산화물 층을 더 포함하는, 반도체 디바이스.
  14. (a) 제 1 전도도 유형의 반도체 재료의 제 1 영역을 제공하는 단계와;
    (b) 상기 제 1 영역 내에서 게이트 트렌치와 드레인 액세스 트렌치를 에칭하는 단계와;
    (c) 상기 제 1 영역 내에서 제 2 반도체 영역을 형성하는 단계로서, 상기 제 2 영역은 상기 제 1 전도도 유형이고, 상기 제 1 반도체 영역보다 더 높은 불순물 농도를 가지며, 상기 게이트 트렌치에서 상기 드레인 액세스 트렌치로 연장하며, 상기 게이트 트렌치와 상기 드레인 액세스 트렌치 모두에 자체-정렬되는, 제 2 반도체 영역 형성 단계와;
    (d) 상기 게이트 트렌치 내에 게이트 유전체 재료 층을 형성하는 단계와;
    (e) 상기 게이트 트렌치 내에서 상기 게이트 유전체 재료의 층에 인접하게 게이트 전극을 증착하는 단계와;
    (f) 전도성 재료의 드레인 액세스 영역을 상기 드레인 액세스 트렌치 내에서 증착하는 단계와;
    (g) 상기 제 1 영역 내에서 상기 제 2 영역 위에서 및 상기 게이트 트렌치에 인접하게 바디 영역을 형성하는 단계로서, 상기 제 1 전도도 유형과 반대인 제 2 전도도 유형을 갖는, 바디 영역 형성 단계와;
    (h) 상기 제 1 전도도 유형의 소스 영역을 상기 바디 영역 위에서 및 상기 게이트 트렌치에 인접하게 형성하는 단계를,
    포함하는, 반도체 디바이스 제조 방법.
  15. 제 14항에 있어서, 상기 게이트 트렌치 및 상기 드레인 액세스 트렌치는 동시에 형성되는, 반도체 디바이스 제조 방법.
  16. 제 15항에 있어서, 상기 제 2 반도체 영역은 단일 주입 단계를 사용하여 형성되는, 반도체 디바이스 제조 방법.
  17. 제 14항에 있어서, 상기 게이트 트렌치는 상기 드레인 액세스 트렌치와는 다른 에칭 단계로 형성되는, 반도체 디바이스 제조 방법.
  18. 제 17항에 있어서, 상기 게이트 트렌치는 상기 드레인 액세스 트렌치에 앞서 형성되는, 반도체 디바이스 제조 방법.
  19. 제 17항에 있어서, 상기 제 2 반도체 영역은 두 개의 주입 단계를 사용하여 형성되며, 여기서, 상기 두 개의 주입 단계 중 하나는 상기 게이트 트렌치를 형성한 이후 실행되며, 상기 두 개의 주입 단계 중 다른 하나는 상기 드레인 액세스 트렌치를 형성한 이후 실행되는, 반도체 디바이스 제조 방법.
  20. 제 17항에 있어서, 상기 드레인 액세스 영역은 금속 영역을 포함하는, 반도체 디바이스 제조 방법.
  21. 제 17항에 있어서, 상기 드레인 액세스 영역은 폴리실리콘 영역을 포함하는,반도체 디바이스 제조 방법.
  22. 제 14항에 있어서, 상기 게이트 트렌치 및 상기 드레인 액세스 트렌치는 상기 바디 영역과 상기 소스 영역을 형성하기에 앞서 형성되는, 반도체 디바이스 제조 방법.
  23. 제 14항에 있어서, 상기 게이트 트렌치와 상기 드레인 액세스 트렌치는 상기 바디 영역과 상기 소스 영역을 형성한 다음에 형성되는, 반도체 디바이스 제조 방법.
  24. 제 14항에 있어서, 상기 드레인 액세스 트렌치의 측벽에 인접하게 유전체 재료 층을 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  25. 제 24항에 있어서, 상기 유전체 재료 층은 상기 게이트 유전체 재료와 동일한 프로세스 단계에서 형성되는, 반도체 디바이스 제조 방법.
  26. 제 14항에 있어서, 상기 게이트 전극은 도핑된 폴리실리콘이나 실리사이드 전극이며, 상기 드레인 액세스 영역은 적어도 부분적으로 도핑된 폴리실리콘이나 실리사이드 영역을 포함하는, 반도체 디바이스 제조 방법.
  27. 제 26항에 있어서, 상기 드레인 액세스 영역은 도핑된 폴리실리콘이나 실리사이드 영역이며, 여기서 상기 게이트 전극과 상기 드레인 액세스 영역은 서로 다른 폴리실리콘이나 실리사이드 형성 단계에서 제조되는, 반도체 디바이스 제조 방법.
  28. 제 26항에 있어서, 상기 드레인 액세스 영역은 상기 게이트 전극과 동일한 폴리실리콘이나 실리사이드 형성 단계에서 도입된 도핑된 폴리실리콘이나 실리사이드 영역을 부분적으로 포함하는, 반도체 디바이스 제조 방법.
  29. 제 28항에 있어서, 상기 드레인 액세스 영역은 후속한 폴리실리콘이나 실리사이드 형성 단계에서 도입된 추가적인 도핑된 폴리실리콘이나 실리사이드 영역을 더 포함하는, 반도체 디바이스 제조 방법.
  30. 제 28항에 있어서, 상기 드레인 액세스 영역은 금속 증착 단계에서 도입된 금속 영역을 더 포함하는, 반도체 디바이스 제조 방법.
  31. 제 14항에 있어서, 상기 게이트 전극은 도핑된 폴리실리콘이나 실리사이드 전극이며, 여기서 상기 드레인 액세스 영역은 금속 영역인, 반도체 디바이스 제조 방법.
  32. 제 1항에 있어서, 상기 게이트 트렌치는 위에서 보았을 때 16각형, 원형, 정사각형 또는 직사각형 망사 형태를 갖는, 반도체 디바이스.
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