CN112366230A - 功率半导体器件及形成方法 - Google Patents
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Abstract
本发明涉及一种功率半导体器件及形成方法。所述功率半导体器件中，栅极接触垫、源极接触垫和漏极接触垫均设置于正面，在器件内部，半导体层的第一区域用于设置栅极、源极、导电沟道以及漂移区，所述漏极接触垫与第二区域的半导体层电性连接，进而与位于背面一侧的漏极电性连接。由于电极接触垫均设置在了正面，便于采用成熟的CSP技术进行封装，有助于缩小芯片尺寸，提高可靠性，降低封装难度，提高封装良率。所述形成方法可用于形成上述功率半导体器件。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率半导体器件及形成方法。
背景技术
功率半导体器件是电能/功率处理的核心器件，主要用于电力设备的电能变换以及电路控制领域，可以用来变频、变压、变流、功率放大和功率管理，对设备正常运行起到关键作用。早期功率半导体器件基于平面工艺生产，而随着技术的发展，具有垂直导电沟道的VDMOSFET(垂直双扩散金属氧化物半导体场效应晶体管)的耐压水平和可靠性相对于传统平面结构有了很大的提高，现已成为功率半导体器件的主流结构。
VDMOSFET的结构特点是器件的栅极和源极位于芯片的正面，而器件的漏极位于芯片的背面。在使用传统封装形式封装芯片时，芯片的背面粘附贴装在金属引线框架上并通过引线框架上的漏极引脚引出漏极，芯片的栅极、源极通过键合金属引线分别与引线框架上的栅极引脚、源极引脚相连，但这种传统封装形式封装后的体积至少是原芯片的120％，并且封装引线会引入寄生电感以及寄生电阻，影响器件可靠性，逐渐无法满足终端应用的要求。
近年来，CSP(chip scale packaging，芯片级封装)作为一种先进封装技术被用来对一些半导体器件进行封装，CSP采用芯片表面植锡球的方式来替代传统封装中键合金属引线的方式，可以降低金属引线带来的寄生电感和寄生电阻，并且CSP中，直接利用锡球与封装基板(或PCB电路板)上的接触位置贴装，封装芯片与芯片原始尺寸的体积变化较小，便于实现小型化。但是，由于VDMOSFET特殊的电极设置，目前用于VDMOSFET器件的CSP技术是将晶圆上相邻的两个芯片(dual die)设置为共漏极并封装在一起，工艺难度较大，量产良率较低。
因此，如何使VDMOSFET器件的各个电极接触垫(pad)均位于同一平面，以便于灵活采用CSP技术进行表面贴装，仍然是本领域迫切需要解决的问题。
发明内容
本发明提供一种功率半导体器件，其中各个电极接触垫均位于器件正面，便于采用CSP技术进行封装，可以降低封装难度，提高封装良率。本发明另外提供一种功率半导体器件的形成方法。
一方面，本发明提供一种功率半导体器件，具有相对的正面和背面，所述功率半导体器件包括：
栅极接触垫、源极接触垫和漏极接触垫，均设置于所述正面；以及，
经过掺杂处理的半导体层，夹设于所述正面和背面之间，所述半导体层包括第一区域、第二区域和第三区域，所述第一区域和所述第二区域横向隔离设置，所述第三区域位于背面一侧，并从所述第一区域下方延伸至所述第二区域下方；
其中，所述半导体层的第一区域用于设置栅极、源极、导电沟道以及漂移区，所述栅极接触垫与所述栅极电性连接，所述源极接触垫与所述源极电性连接，所述半导体层的第三区域用于设置漏极，所述漏极接触垫与所述第二区域的所述半导体层电性连接，进而与所述漏极电性连接。
可选的，所述半导体层包括衬底和位于所述衬底上的外延层，所述衬底设置有所述第三区域，所述外延层设置有所述第一区域和所述第二区域。
可选的，所述外延层中设置有分隔所述第一区域和所述第二区域的隔离结构，所述隔离结构包括隔离沟槽以及填充于所述隔离沟槽内的隔离介质，所述隔离沟槽贯穿所述外延层。
可选的，在所述半导体层中，所述漂移区、所述第二区域和所述第三区域均具有第一导电类型掺杂，且所述漂移区的掺杂浓度小于或等于所述第二区域的掺杂浓度，所述第二区域的掺杂浓度小于或等于所述第三区域的掺杂浓度。
可选的，所述漂移区、所述第二区域和所述第三区域均包括n型掺杂物，且所述漂移区和所述第二区域的杂质原子掺杂浓度为3e16/cm3～1e17/cm3。
可选的，所述功率半导体器件的正面设置有若干所述漏极接触垫。
可选的，所述半导体层的第一区域设置有若干栅沟槽，所述栅沟槽内设置有导电多晶硅，所述栅沟槽之间的半导体层上部设置有具有第二导电类型掺杂的体区，所述源极位于所述体区的顶部。
可选的，所述功率半导体器件还包括：
设置于所述半导体层上表面的层间介质层，所述层间介质层中设置有栅极导电插塞、源极导电插塞以及漏极导电插塞，所述栅极导电插塞连接所述栅极接触垫和所述栅极，所述源极导电插塞连接所述源极接触垫和所述源极，所述漏极导电插塞连接所述漏极接触垫和所述第二区域的半导体层；以及
设置于所述半导体层下表面的漏极金属层，所述漏极金属层从背面一侧覆盖所述第三区域的半导体层。
可选的，所述半导体层的第一区域设置有栅引出沟槽，所述栅引出沟槽内填充有与所述栅沟槽内的导电多晶硅电性连接的导电介质，所述栅极导电插塞的两端分别与所述栅极接触垫和所述栅引出沟槽内的导电介质电性连接。
一方面，本发明提供一种功率半导体器件的形成方法，包括：
提供一n型掺杂的衬底，并在所述衬底上形成n型掺杂的外延层；
在所述衬底上形成隔离结构，以将所述外延层分隔为第一区域和第二区域，所述衬底从所述第一区域下方延伸到所述第二区域下方；
在所述外延层的第一区域形成多个沟槽栅极，并利用第一注入工艺在所述沟槽栅极之间形成p型掺杂的体区，利用第二注入工艺在所述体区的顶部形成n型掺杂的源极，其中，利用所述衬底作为与所述源极对应的漏极，在执行所述第一注入工艺时，所述外延层的第二区域被遮挡；以及，
在所述外延层上形成层间介质层以及位于所述层间介质层上的栅极接触垫、源极接触垫和漏极接触垫，所述栅极接触垫、所述源极接触垫、所述漏极接触垫分别通过形成于所述层间介质层中的接触插塞与所述沟槽栅极、源极以及第二区域的所述外延层电性连接，所述漏极接触垫进而与所述衬底电性连接。
本发明提供的功率半导体器件中，栅极接触垫、源极接触垫和漏极接触垫均设置于正面，在器件内部，半导体层的第一区域用于设置栅极、源极、导电沟道以及漂移区，所述漏极接触垫与第二区域的所述半导体层电性连接，进而与位于背面一侧的漏极电性连接。由于电极接触垫均设置在了正面，便于采用成熟的CSP技术进行封装，有助于缩小芯片尺寸，提高可靠性，降低封装难度，提高封装良率。
本发明提供的功率半导体器件的形成方法，将栅极接触垫、源极接触垫和漏极接触垫均设置于功率半导体器件的正面，便于采用成熟的CSP技术进行封装，有助于降低封装难度，提高封装良率。
附图说明
图1是本发明一实施例的功率半导体器件的剖面示意图。
图2是本发明一实施例的功率半导体器件的俯视示意图。
图3是本发明一实施例的功率半导体器件的俯视示意图。
图4是本发明一实施例的功率半导体器件的形成方法的流程示意图。
附图标记说明：
100-功率半导体器件；110-半导体层；110a-第一区域；110b-第二区域；110c-第三区域；101-衬底；102-外延层；103-隔离结构；104-栅沟槽；105-栅引出沟槽；106-层间介质层；10-栅极接触垫；20-源极接触垫；30-漏极接触垫；10a-栅极导电插塞；20a-源极导电插塞；30a-漏极导电插塞；107-漏极金属层；30L-导电通道。
具体实施方式
以下结合附图和具体实施例对本发明的功率半导体器件及形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
VDMOSFET的结构将栅极和源极设置于器件的正面，而漏极设置于器件的背面，但是，如背景技术所述，如果直接按照各个电极的位置在正面和背面引出相应的接触垫，采用CSP技术封装的难度较大，良率较低。
为此，本发明实施例描述一种功率半导体器件，其中各个电极的接触垫均位于同一平面，以便于灵活采用CSP技术进行封装。
图1是本发明一实施例的功率半导体器件的剖面示意图。参见图1，功率半导体器件100具有相对的正面和背面，并且包括均设置于正面的栅极接触垫10、源极接触垫20和漏极接触垫30，还包括经过掺杂处理的半导体层110，夹设于所述正面和背面之间，所述半导体层110包括第一区域110a、第二区域110b和第三区域110c，所述第一区域110a和所述第二区域110b横向隔离设置，所述第三区域110c从所述第一区域110a下方延伸至所述第二区域110b下方；其中，所述半导体层110的第一区域110a用于设置栅极G、源极S、导电沟道以及漂移区，所述栅极接触垫10与所述栅极G电性连接，所述源极接触垫20与所述源极S电性连接，所述半导体层110的第三区域110c用于设置漏极D，所述漏极接触垫30与所述第二区域110b的所述半导体层110电性连接，进而与所述漏极D电性连接。
可见，本实施例的功率半导体器件100中，栅极接触垫10、源极接触垫20和漏极接触垫30均设置于所述正面，在功率半导体器件100内部，半导体层110的第一区域110a用于设置栅极G、源极S、导电沟道以及漂移区，第二区域110b的半导体层110作为连接位于背面第三区域110c的漏极D和正面漏极接触垫30的导电通道30L，即所述漏极接触垫30通过第二区域110b的所述半导体层110与所述漏极D电性连接。由于电极接触垫均设置在了正面，不需要采用双芯片(dual die)方式也可以利用CSP技术进行封装，有助于缩小芯片尺寸，提高封装可靠性，降低封装难度，提高封装良率。
所述功率半导体器件100例如为单个的功率半导体芯片(die)或者包括多个功率半导体芯片(die)的晶圆。由于栅极接触垫10、源极接触垫20和漏极接触垫30均设置于同一平面上，在利用WLCSP(晶圆级芯片封装)工艺封装时，可以利用植球工艺，在栅极接触垫10、源极接触垫20和漏极接触垫30上分别形成底部凸块金属(UBM)以及位于UBM上的锡球，使锡球位于同一平面，然后将锡球与封装基板或PCB电路板上相应的接触点电接触，进而实现对整个晶圆上芯片的封装，然后再切割为一个个的芯片，所得到的封装芯片的尺寸较小，所述的WLCSP工艺较为成熟，易于控制，可靠性高，有助于提高量产良率。
参见图1，作为示例，所述半导体层110可包括衬底101和位于所述衬底101上的外延层102，所述衬底101设置有上述半导体层110的第三区域110c，所述外延层102设置有上述半导体层110的第一区域110a和第二区域110b。并且，为了有效隔离半导体层110中的所述第一区域110a和所述第二区域110b，所述半导体层110中设置了位于所述第一区域110a和所述第二区域110b之间的隔离结构103，所述隔离结构103例如为深沟槽隔离(DeepTrench Isolation，DTI)，具体包括隔离沟槽以及填充于所述隔离沟槽内的隔离介质。本实施例中，所述隔离沟槽沿厚度方向贯穿外延层102。如图1所示，为了提高隔离效果，所述隔离沟槽的深度可以大于外延层102的厚度，其底面位于衬底101内。
外延层102中的第一区域110a和第二区域110b的形状和位置可以根据功率半导体器件100的布局具体设置。图2是本发明一实施例的功率半导体器件的俯视示意图。参见图2，一实施例中，在一功率半导体芯片(die)的范围内，位于外延层102中的第一区域110a可以环绕第二区域110b设置，隔离结构103将第二区域110b包围，对应第二区域110b的部分外延层102用来与背面的漏极D连接，第一区域110a位于隔离结构103外围，对应于第一区域110a的部分外延层102用来设置器件的栅极G、源极S、导电沟道以及漂移区，栅极G、源极S、导电沟道以及漂移区均为VDMOSFET结构的组成部分。
本发明不限于此，图3是本发明一实施例的功率半导体器件的俯视示意图。参见图3，一实施例中，在一功率半导体芯片(die)的范围内，外延层102中的第一区域110a被第二区域110b环绕，即隔离结构103将第一区域110a包围，而第二区域110b位于隔离结构103外围。本发明对所述第二区域110b的具体位置不作限定，其可以设置于芯片的外围或者靠里区域，也可以分散设置，一实施例中，外延层102中包括多个第二区域110b，且所述多个第二区域110b可以彼此连通或者相互通过隔离结构103隔离，相应的，所述功率半导体器件100可以在正面设置若干漏极接触垫30，每个所述漏极接触垫30均与对应于一个第二区域110b的部分外延层电性连接，所形成的多个导电通道30L相互并联，有利于降低漏极导电通道的电阻R。
本发明不限于图2和图3所示的情形，所述隔离结构103在半导体层110的横截面平面内的形状也可以是非环状图形，只要能够有效隔离上述第一区域110a和第二区域110b即可。通过将第一区域110a和第二区域110b隔离，目的是防止第一区域110a和第二区域110b的外延层之间形成横向电场而导致设置于第一区域110a的半导体层110中的PN结漏电。
本实施例中，功率半导体器件100中的半导体层110经过了掺杂处理，以实现各个区域的功能。半导体层110中的漂移区(位于第一区域110a的下部)、所述第二区域110b和所述第三区域110c均具有第一导电类型掺杂，且所述漂移区的掺杂浓度小于或等于所述第二区域110b的掺杂浓度。所述第二区域110b的掺杂浓度可以小于或等于所述第三区域110c的掺杂浓度。本实施例中，功率半导体器件100的源极S设置于所述半导体层110的第一区域110a，而利用第三区域110c作为漏极D。本实施例以n沟道的功率半导体器件为例。其中第一导电类型为n型，第二导电类型为p型。本领域技术人员可以理解，相关的说明同样适用于制造p沟道功率半导体器件。p型的掺杂物有硼或铟等，n型的掺杂物有磷或砷等。
由于采用第二区域110b的半导体层110作为连接第三区域110c的漏极D和正面漏极接触垫30的导电通道30L，为了降低通道电阻，上述漂移区和所述第二区域110b的n型掺杂物的掺杂浓度即杂质原子掺杂浓度可以均设置在3e16～1e17/cm3的范围。所述漂移区的n型掺杂物的掺杂浓度会对功率半导体器件100的耐压能力产生一定影响，所述功率半导体器件100的耐压例如在30V左右。所述功率半导体器件100的耐压可以通过改变漂移区的掺杂浓度进行调整。本实施例中，所述外延层102中第二区域110b的掺杂浓度可以通过额外的注入工艺使得其掺杂浓度较漂移区更高。
本实施例的功率半导体器件100具有VDMOSFET(垂直双扩散金属氧化物半导体场效应晶体管)结构，其中器件的源极S、栅极G、导电沟道以及漂移区主要在第一区域110a设置。具体而言，所述功率半导体器件100的栅极G可以参照传统VDMOSFET结构设置于外延层102上。为了降低导通电阻，提高晶圆面积利用率，优选方案中，所述功率半导体器件100设置有垂直导电沟道，其中栅极G采用沟槽栅结构。
具体的，参见图1，在所述第一区域110a的外延层102中设置有若干栅沟槽104，所述栅沟槽104内设置有栅极氧化层(图1未示出)以及覆盖所述栅极氧化层的导电多晶硅，所述栅沟槽104之间的外延层102上部为具有第二导电类型掺杂的体区(如图1中的p-区域)，所述源极S位于所述体区的顶部，所述垂直导电沟道沿着所述栅沟槽104的侧壁形成。另外，在所述第一区域110a的外延层102中还设置有栅引出沟槽105，所述栅引出沟槽105内填充有与所述栅沟槽104内的导电多晶硅电性连接的导电介质，从而器件的栅极G可以通过栅引出沟槽105内的导电介质与外部电连接。所述导电介质例如是导电多晶硅。所述栅沟槽104和栅引出沟槽105可以同时在外延层102中形成，并通过同一制备工艺设置导电多晶硅。一实施例中，所述功率半导体器件100包括屏蔽栅(Shield Gate)，所述屏蔽栅设置于栅沟槽104内的下方，且器件的栅极G设置于屏蔽栅的上方，二者通过介质材料隔离。
本实施例中，所述功率半导体器件100的源极S、漏极D、栅极G均从器件的同一侧引出，以便于通过成熟的CSP技术进行封装。参照图1，所述功率半导体器件100还可包括设置于上述半导体层110上表面(此处具体为外延层102的上表面)的层间介质层106，所述层间介质层106中设置有栅极导电插塞10a、源极导电插塞20a以及漏极导电插塞30a。所述栅极导电插塞10a连接所述栅极接触垫10和所述栅极G，此处所述栅极导电插塞10a的两端分别与所述栅极接触垫10和所述栅引出沟槽105内的导电介质电性连接。所述源极导电插塞20a连接所述源极接触垫20和所述源极S，所述漏极导电插塞30a连接所述漏极接触垫30和所述第二区域110b的半导体层110，即利用第二区域110b掺杂的半导体层110来导电，相比于从半导体层110中形成贯穿孔并制作金属柱来连接漏极导电插塞的方式，可以节约工艺，降低制作难度。并且为了降低接触电阻，在漏极导电插塞30a与半导体层110接触的区域，可通过选择性注入以形成高浓度的掺杂区，该高浓度掺杂区与第二区域110b原来的掺杂类型相同，而浓度更高。
本实施例的所述功率半导体器件100还可以包括设置于所述半导体层110下表面(此处具体为位于第三区域110b的衬底101的下表面)的漏极金属层107，所述漏极金属层107覆盖半导体层110的下表面。漏极金属层107可以降低漏极D的电阻，对于功率半导体器件100的背面也具有保护作用。
本实施例还包括一种功率半导体器件的形成方法，可以用来形成如本实施例描述的功率半导体器件100。具体说明如下。
图4是本发明一实施例的功率半导体器件的形成方法的流程示意图。参见图1和图4，一实施例中，功率半导体器件的形成方法包括第一步骤S1：提供一n型掺杂的衬底101，并在所述衬底101上形成n型掺杂的外延层102。所述衬底101例如是硅半导体衬底或绝缘体上硅(SOI)半导体衬底，其材料还可以包括锗、锗化硅、碳化硅、砷化镓、镓化铟或其它Ⅲ、Ⅴ族化合物等。外延层102可以通过各种公开的外延工艺在衬底100的上表面(作为正面一侧)形成。外延层102与衬底101均具有n型掺杂，衬底101后续作为器件的漏极，因而具有n型重掺杂(n+)。外延层102中的第一区域后续形成漂移区及体区，外延层102的掺杂浓度小于衬底101，外延层102为n型轻掺杂(n-)。此处描述的功率半导体器件的形成方法用于形成n沟道功率半导体器件，可以理解，在制造p沟道功率半导体器件时，相应外延层102与衬底101为p型掺杂。
参见图1和图4，所述功率半导体器件的形成方法包括第二步骤S2：在所述衬底101上形成隔离结构103，以将所述外延层102分隔为第一区域110a和第二区域110b，所述衬底101从所述第一区域110a下方延伸到所述第二区域110b下方。
具体的，可以先根据第一区域110a和第二区域110b的设计确定隔离结构103在外延层102平面内的位置及宽度、形状，然后利用光刻及刻蚀工艺在外延层102中形成隔离沟槽，所述隔离沟槽贯穿外延层102。然后在所述隔离沟槽内填满隔离介质(如氧化硅)，得到隔离结构103。形成所述隔离结构103的目的是使外延层102的第二区域110b与第一区域110a隔离，防止后续产生横向电场导致器件在第一区域110a的PN结漏电。
在形成隔离结构103后，可选的，可以对第二区域110b进行选择性注入，提高第二区域110b的外延层102中掺杂物的浓度，以降低第二区域110b的外延层102的电阻，在注入过程中，利用光罩遮挡第二区域110b以外的部分。
参见图1和图4，所述功率半导体器件的形成方法包括第三步骤S3：在所述外延层102的第一区域110a形成多个沟槽栅极，并利用第一注入工艺在所述沟槽栅极之间形成p型掺杂的体区，利用第二注入工艺在所述体区的顶部形成n型掺杂的源极S，其中，利用所述衬底101作为与所述源极S对应的漏极D，在执行所述第一注入工艺时，所述外延层102的第二区域110b被遮挡。
所述沟槽栅极的制作可以采用公开的方法。参见图1，可以利用光刻及刻蚀工艺，在所述外延层102的第一区域110a形成若干栅沟槽104以及栅引出沟槽105，然后在所述栅沟槽104内形成栅极氧化层以及覆盖所述栅极氧化层的导电多晶硅，同时在所述栅引出沟槽105内填充导电多晶硅，所述导电多晶硅互相连接，作为器件的栅极。一实施例中，在栅沟槽内的下方，可以先形成屏蔽栅。
沟槽栅极的区域用于形成功率半导体器件的原胞。除了沟槽栅极外，第三步骤S3还通过第一注入工艺在所述沟槽栅极之间的外延层102上部形成p型掺杂的体区(如图1中的p-区域)，以及通过第二注入工艺在所述体区的顶部形成n型掺杂的源极S(具体为n型重掺杂，如图1中的S(n+)区域)。在器件正向导通时，在沟槽栅极(即栅极G)的作用下，体区的侧壁在栅沟槽104的两侧会形成垂直反型层，从而形成垂直导电沟道，位于体区顶部的源极S和位于衬底101的漏极D导通，载流子通过垂直导电沟道以及漂移区在漏极S和源极S之间移动。在器件反向关断时，所述垂直导电沟道关闭，载流子的迁移停止。
上述第三步骤S3中，在通过第一注入工艺在所述沟槽栅极之间的外延层102上部形成p型掺杂的体区时，为了避免p型掺杂物进入第二区域110b而在用于漏极引出的导电通道30L上形成PN结影响器件性能，所述第一注入工艺采用光罩遮挡第二区域110b的外延层102，为了提高隔离效果，可以将隔离结构103也遮挡住进行第一注入工艺。在进行第二注入工艺时，由于注入的是n型掺杂物，与第二区域110b的外延层本身的掺杂类型相同，可以不进行遮挡。
参见图1和图4，所述功率半导体器件的形成方法包括第四步骤S4：在所述外延层102上形成层间介质层106以及位于所述层间介质层106上的栅极接触垫10、源极接触垫20和漏极接触垫30，其中，所述栅极接触垫10、所述源极接触垫20、所述漏极接触垫30分别通过形成于所述层间介质层106中的接触插塞而与所述沟槽栅极(即栅极G)、源极S以及第二区域110b的所述外延层102电性连接，所述漏极接触垫30进而通过第二区域110b的所述外延层102与所述衬底101电性连接。
所述第四步骤S4中，可以先在外延层102上形成层间介质层106，所述层间介质层106可包括氧化硅、氮化硅、氮氧化硅、聚酰亚胺(polyimide)、硼磷硅玻璃(Boro-phospho-silicate Glass，BPSG)等材料中的一种或两种以上，然后通过光刻及刻蚀工艺在层间介质层106中形成若干通孔，将层间介质层106下方部分第二区域110b的外延层102露出，并将位于第一区域110a的外延层102中的源极S以及栅极G露出，然后在所述通孔中填充导电材料，所述导电材料填满所述通孔，并沉积在层间介质层106上表面，进而通过光刻及刻蚀工艺形成栅极接触垫10、源极接触垫20和漏极接触垫30，其中，所述栅极接触垫10、所述源极接触垫20、所述漏极接触垫30分别通过形成于所述层间介质层106中的接触插塞(具体分别为栅极导电插塞10a、源极导电插塞20a以及漏极导电插塞30a)来与栅极G、源极S以及第二区域110b的所述外延层102电性连接，所述漏极接触垫30进而与衬底101(作为漏极D)电性连接。
本实施例描述的功率半导体器件的形成方法，将栅极接触垫10、源极接触垫20和漏极接触垫30均设置于功率半导体器件100的正面，便于采用成熟的CSP技术进行封装，所述CSP技术可以采用公开的工艺进行，例如先分别各个接触垫上形成底部凸块金属(UBM)以及位于UBM上的锡球，再倒置贴装在PCB电路板或封装基板上。相较于目前对电极接触垫分别位于两个表面的功率半导体器件采用的封装方式，采用本实施例描述的功率半导体器件的形成方法，所形成的功率半导体器件可采用成熟的CSP技术进行封装，有助于提高封装的可靠性，降低封装难度，提高封装良率。
需要说明的是，本说明书实施例采用递进的方式描述，对于实施例公开的方法而言，由于与实施例公开的结构相对应，相关之处可以参照理解。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种功率半导体器件，具有相对的正面和背面，其特征在于，所述功率半导体器件包括：
栅极接触垫、源极接触垫和漏极接触垫，均设置于所述正面；以及，
经过掺杂处理的半导体层，夹设于所述正面和背面之间，所述半导体层包括第一区域、第二区域和第三区域，所述第一区域和所述第二区域横向隔离设置，所述第三区域位于背面一侧，并从所述第一区域下方延伸至所述第二区域下方；
其中，所述半导体层的第一区域用于设置栅极、源极、导电沟道以及漂移区，所述栅极接触垫与所述栅极电性连接，所述源极接触垫与所述源极电性连接，所述半导体层的第三区域用于设置漏极，所述漏极接触垫与所述第二区域的所述半导体层电性连接，进而与所述漏极电性连接。
2.如权利要求1所述的功率半导体器件，其特征在于，所述半导体层包括衬底和位于所述衬底上的外延层，所述衬底设置有所述第三区域，所述外延层设置有所述第一区域和所述第二区域。
3.如权利要求2所述的功率半导体器件，其特征在于，所述外延层中设置有分隔所述第一区域和所述第二区域的隔离结构，所述隔离结构包括隔离沟槽以及填充于所述隔离沟槽内的隔离介质，所述隔离沟槽贯穿所述外延层。
4.如权利要求1所述的功率半导体器件，其特征在于，在所述半导体层中，所述漂移区、所述第二区域和所述第三区域均具有第一导电类型掺杂，且所述漂移区的掺杂浓度小于或等于所述第二区域的掺杂浓度，所述第二区域的掺杂浓度小于或等于所述第三区域的掺杂浓度。
5.如权利要求4所述的功率半导体器件，其特征在于，所述漂移区、所述第二区域和所述第三区域均包括n型掺杂物，且所述漂移区和所述第二区域的杂质原子掺杂浓度为3e16/cm3～1e17/cm3。
6.如权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件的正面设置有若干所述漏极接触垫。
7.如权利要求1所述的功率半导体器件，其特征在于，所述半导体层的第一区域设置有若干栅沟槽，所述栅沟槽内设置有导电多晶硅，所述栅沟槽之间的半导体层上部设置有具有第二导电类型掺杂的体区，所述源极位于所述体区的顶部。
8.如权利要求7所述的功率半导体器件，其特征在于，还包括：
设置于所述半导体层上表面的层间介质层，所述层间介质层中设置有栅极导电插塞、源极导电插塞以及漏极导电插塞，所述栅极导电插塞连接所述栅极接触垫和所述栅极，所述源极导电插塞连接所述源极接触垫和所述源极，所述漏极导电插塞连接所述漏极接触垫和所述第二区域的半导体层；以及
设置于所述半导体层下表面的漏极金属层，所述漏极金属层从背面一侧覆盖所述第三区域的半导体层。
9.如权利要求8所述的功率半导体器件，其特征在于，所述半导体层的第一区域设置有栅引出沟槽，所述栅引出沟槽内填充有与所述栅沟槽内的导电多晶硅电性连接的导电介质，所述栅极导电插塞的两端分别与所述栅极接触垫和所述栅引出沟槽内的导电介质电性连接。
10.一种功率半导体器件的形成方法，其特征在于，包括：
提供一n型掺杂的衬底，并在所述衬底上形成n型掺杂的外延层；
在所述衬底上形成隔离结构，以将所述外延层分隔为第一区域和第二区域，所述衬底从所述第一区域下方延伸到所述第二区域下方；
在所述外延层的第一区域形成多个沟槽栅极，并利用第一注入工艺在所述沟槽栅极之间形成p型掺杂的体区，利用第二注入工艺在所述体区的顶部形成n型掺杂的源极，其中，利用所述衬底作为与所述源极对应的漏极，在执行所述第一注入工艺时，所述外延层的第二区域被遮挡；以及，
在所述外延层上形成层间介质层以及位于所述层间介质层上的栅极接触垫、源极接触垫和漏极接触垫，所述栅极接触垫、所述源极接触垫、所述漏极接触垫分别通过形成于所述层间介质层中的接触插塞与所述沟槽栅极、源极以及第二区域的所述外延层电性连接，所述漏极接触垫进而与所述衬底电性连接。
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 518 Shaoxing Road, Zhejiang Province Applicant after: Shaoxing SMIC integrated circuit manufacturing Co.,Ltd. Address before: 518 Shaoxing Road, Zhejiang Province Applicant before: SMIC manufacturing (Shaoxing) Co.,Ltd. |
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| CB02 | Change of applicant information | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210212 |
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| RJ01 | Rejection of invention patent application after publication |