CN1582500A - 具有改良的漏极触点的沟槽双扩散金属氧化半导体器件 - Google Patents

具有改良的漏极触点的沟槽双扩散金属氧化半导体器件 Download PDF

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Abstract

一种沟槽DMOS晶体管器件，其包括：(a)第一导电类型的衬底；(b)衬底上的第一导电类型的外延层，其中，该外延层比衬底具有较低的多数载流子浓度；(c)沟槽，其从外延层的上表面延伸到外延层中；(d)绝缘层，其衬于沟槽的至少一部分里；(e)邻近绝缘层的沟槽内的导电区域；(f)第二导电类型的主体区域，其设置在外延层的上部和邻近的沟槽内；(g)在主体区域的上部和邻近的沟槽内的第一导电类型的源极区域；以及(h)一个或更多低电阻率纵深区域，其由外延层的上部表面延伸到器件中。该低电阻率纵深区域用作为提供与衬底的电接触，其是器件的公共漏极区域。通过以这个方式构建沟槽DMOS晶体管，可在器件的单一表面设置所有源极、漏极和栅极触点。

Description

具有改良的漏极触点的沟槽双扩散金属氧化半导体器件
技术领域
本发明涉及沟槽双扩散金属氧化半导体(DMOS)器件，尤其涉及带有改良的触点特征的沟槽DMOS器件。
背景技术
DMOS(双扩散MOS)晶体管是一种金属氧化物半导体场效应晶体管(MOSFET)，该MOSFET应用扩散来形成晶体管区域。DMOS晶体管典型地用作功率晶体管，该功率晶体管用于高压功率集成电路。DMOS晶体管提供每一单位面积的高电流，这里每一单位面积需要低的正向电压下降。
DMOS晶体管的一个特殊类型是所谓的沟槽DMOS晶体管，在沟槽DMOS晶体管中，垂直形成沟道，且在源极和漏极之间延伸的沟槽内形成栅极。沟槽里衬着薄氧化层，并由多晶硅(如多晶体硅)填充，允许少量电流流动，从而提供较低值的特定导通电阻。在美国专利5,072,266、5,541,425和5,866,931中公开了沟槽DMOS晶体管的例子，在此作为参考。
图1示出了半六边形形状的现有技术的沟槽DMOS结构21。该结构包括n+衬底23，其上生长一具有预定深度depi的轻微掺杂n外延层25。在外延层25内，提供p主体区域27(p，p+)。如图中所示，p主体区域27是充分平坦的(除了中央区域内)，位于距离外延层27顶部表面之下dmin处。覆盖大部分p主体区域27的另一层28(n+)作为源。在外延层中设置一系列六边形的沟槽29，开口朝向顶部，具有一预定的深度dtr。沟槽29里典型地衬着氧化物，由有导电性的多晶硅填充，形成DMOS器件的栅极。沟槽29限定了元件区域31，该元件区域31在水平横截面内也呈六边形。在元件区域31内，p主体区域27上升至外延层的顶部表面，并在元件区域31的顶部表面上的水平横截面内形成一暴露图案33。在示出的具体设计中，p主体区域27的p+中心部分向外延层的表面之下延伸深度dmax，其远大于晶体管元件的沟槽深度dtr，以使击穿电压远离沟槽表面，而进入到半导体材料体中。
典型的DMOS器件包括大量单个DMOS晶体管元件31，其在单一芯片(例如，一部分半导体晶片)内平行构建。因此，如图1所示的芯片包括大量六边形元件31(示出5个元件的部分)。也通常使用不同于六边形结构的元件结构，其包括正方形结构。在如图1所示的设计中，衬底区域23充当所有单个DMOS晶体管元件31的公共的漏极。尽管图中未示出，通过布置在n+源极区域28上的金属源极触点，DMOS元件31的所有源极典型地短接在一起。一绝缘区域，例如含磷的硼硅酸盐玻璃(未示出)被典型地放置在沟槽29中的多晶硅和金属源极触点之间，来防止栅极区域与源极区域短路。因此，为了制造栅极触点，沟槽29中的多晶硅典型地延伸入DMOS元件31之外的终止区域，在那里，多晶硅上提供金属栅极触点。因为通过沟槽多晶硅栅极区域彼此互相连接，所以这种排列为器件的所有栅极区域提供一单一的栅极触点。这种方案的结果是，即使芯片包括单个晶体管元件31的矩阵，这些元件31还是作为一个单一的大晶体管。
很遗憾，在如上所描述的现有技术方案中，与漏极的触点由芯片的下端形成，而源极和栅极触点由芯片的最上端形成。所以，典型地需要把芯片布置在一个封装内，该封装在单一表面上提供源极、漏极和栅极触点。
发明内容
根据本发明的一个具体实施例，提供一种沟槽DMOS晶体管器件，其包括：(a)第一导电类型的衬底；(b)衬底上的第一导电类型的外延层，其中，该外延层比衬底具有较低的多数载流子浓度；(c)从外延层的上表面延伸入外延层中的沟槽；(d)一绝缘层，衬于至少沟槽的一部分里；(e)临近绝缘层的沟槽内的导电区域；(f)第二导电类型的主体区域，其设置在外延层的上部和邻近的沟槽内；(g)第一导电类型的源极，其设置在主体区域的上部内和邻近的沟槽；以及(h)一低电阻率纵深区域，其由外延层的上部表面延伸入器件中。该低电阻率纵深区域用来提供与衬底的电子接触，其是器件的公共漏极区域。
优选的，低电阻率纵深区域具有0.01Ω-cm或更小的电阻率，至少延伸从外延层的上表面至衬底的距离的20％，优选的，一直延伸至衬底。
该纵深区域可包括，例如，外延层内的第一导电类型的掺杂区域，一金属性区域(如铝)，或一掺杂多晶硅区域。
优选的，该沟槽DMOS晶体管器件包括多个晶体管元件(典型地正方形或六边形)，晶体管元件进一步提供公共的源极触点、公共的漏极触点和公共的栅极触点，每一触点都设置在器件的顶部表面。
依照本发明的另一实施例，提供一种沟槽DMOS晶体管器件，其包括：(a)N-型导电类型的硅衬底；(b)在衬底上的N-型导电类型的硅外延层，其中，该外延层比衬底具有较低的多数载流子浓度；(c)从外延层上表面延伸入外延层的沟槽；(d)硅氧化绝缘层，其衬于沟槽的至少一部分内；(e)邻近绝缘层的沟槽内的掺杂的多晶硅导电区域；(f)设置在外延层的上部和邻近的沟槽内的P-型导电类型的主体区域；(g)设置在主体区域的上部和邻近的沟槽内的N-型导电类型的源极区域；以及(h)从外延层上表面延伸至衬底的低电阻率纵深区域，其是器件的公共漏极区域。
依照本发明的另一实施例，提供一种形成沟槽DMOS晶体管器件的方法。该方法包括：(a)提供第一导电类型的衬底；(b)在衬底上沉积第一导电类型的外延层，该外延层比衬底具有较低的多数载流子浓度；(c)在外延层的上部内形成第二导电类型的主体区域；(d)蚀刻从外延层的上表面延伸入外延层的沟槽；(e)形成一绝缘层，其衬于沟槽的至少一部分；(f)在邻近绝缘层的沟槽内形成导电区域；(g)在主体区域的上部和邻近的沟槽内形成第一导电类型的源极区域；以及(h)形成低电阻率纵深区域，其从外延层的上表面延伸入器件。该纵深区域用来提供与衬底的电接触，其是器件的公共的漏极区域。
在这些优选的实施例中，该纵深区域包括第一导电类型的区域，其是通过外延层内的注入和扩散过程形成的。换句话说，该纵深区域包括金属性或掺杂硅区域，其通过以下处理形成：(a)蚀刻从外延层上表面延伸到器件的深槽，以及(b)在该槽内沉积金属或多晶硅。
本发明的一个优点是通过在芯片的顶部设置源极、漏极和栅极触点，提高了与包括大量沟槽DMOS元件的芯片的连接能力。
本发明的另一个优点是消除了分离封装的需求，在该封装中，在一个单一的表面上设置有源极、漏极和栅极触点。
本领域内的普通技术人员在阅读下面的详细说明和权利要求书后，将即刻明白本发明的上述和其他实施例以及优点。
附图说明
图1是现有技术中沟槽DMOS晶体管器件的示意性的部分横截面视图。
图2A是依照本发明实施例的沟槽DMOS晶体管器件的示意性的部分横截面视图。
图2B是依照本发明实施例的另一沟槽DMOS晶体管器件的示意性的部分横截面视图。
图3A至图3F是依照本发明实施例的示意性的部分横截面视图，示出了制造图2A的沟槽DMOS晶体管器件的方法。
图4A至图4C是依照本发明的实施例的示意性的部分横截面视图，示出了制造图2B沟槽DMOS晶体管器件的方法。
具体实施方式
以下参照相应附图将更充分地描述本发明，在附图中示出了本发明优选的实施例。而且，本发明可以不同形式实施，且不应该认为受限于在此描述的实施例。
现参见图2A，示出一沟槽DMOS，其中在沟槽DMOS中，在一N+衬底200上提设置一N-型外延层202。N+衬底200典型是硅衬底，其具有一厚度范围，例如，从10-25密耳，及具有一电阻率范围，例如从0.005Ω-0.01Ω-cm。N-型外延层202一般也是硅，其具有一厚度范围，例如，从5mm-10mm，及具有一电阻率范围，例如，从0.18Ω-cm-0.25Ω-cm。
在外延层内形成的沟槽里衬着氧化层210，并在沟槽里填充多晶硅211以提供器件的栅极功能。该氧化层210一般是500-700埃厚度。多晶硅211一般具有15Ω/sq-25Ω/sq的电阻率。该沟槽一般具有1.0微米至2.0微米深度。沟槽之间的区域根据它们的形状常常被称为台面或者沟槽台面。
在外延层内是P-主体区域，其包括下面部分204和上面部分215。该P-主体区域的下面部分204的电阻率一般从0.1Ω-cm至3.0Ω-cm变化。下面部分204一般地延伸入外延层1.0微米至3.0微米深度。P-主体区域的上面部分215一般地具有从0.003Ω-cm至0.03Ω-cm的电阻率范围，该部分从外延层表面典型地延伸到0.5微米至1.0微米的深度。设置这些上面区域215以提高器件强度。另一示出的P-型区域204t包括在沟槽片段的终止区域内。
图2A的沟槽DMOS器件还包括N+源区域212，该区域典型地从外延层表面延伸到0.3微米至0.45微米的深度，且一般地具有0.001Ω-cm至0.003Ω-cm的电阻率。通过金属源极触点218s，与N+源区域完成电触点。
分离的金属栅极触点218g被连接于DMOS元件区域外面的多晶硅211g的栅片槽(runner)部分。左侧的硼磷硅酸盐玻璃(BPSG)区域216防止与栅极关联的多晶硅区域211通过源极触点218s与N+源极区域212短路。
在沟槽DMOS元件区域的外面还设置一金属漏极触点218d。通过在器件的顶部设置与源极触点218s和栅极触点218g类似的漏极触点218d，提高了与其他电子元件互连的简易性。
将金属漏极触点218d放置在与N+衬底200的电连接处。预期有几种与本发明有关的用于完成这种连接的方法。
例如，如图2A示出的具体实施例中，通过纵深n+区域219来完成这种连接。优选的，这种纵深n+区域具有从0.001Ω-cm至0.003Ω-cm的电阻率范围。这种纵深n+区域从金属漏极触点218d延伸至N+衬底200。尽管在示出的优选实施例中，取决于器件的设计要求，纵深n+区域219完全延伸通过外延层202，但是在其他实施例中纵深n+区域219将仅仅部分桥接该外延层202。
图2B中示出了本发明的另一个实施例，该实施例包含一纵深金属区域，而不是纵深n+区域。这个实施例基本上与图2A的实施例相同，除了不再利用纵深n+区域219之外。取而代之，在这个实施例中，金属漏极触点218d被延伸通过外延层202，并与N+衬底200触点。
还可以预见其他的实施例。在这些实施例中，例如，图2A的纵深n+区域219被替换为掺杂的多晶硅区域。
像这种替换的实施例有一个共同方面，就是形成纵深区域，其在至少从外延层表面向下至衬底层的距离部分上，提供相对低的电阻率路径。
典型地说，该纵深区域具有0.01Ω-cm或更小的电阻率，优选地是0.001Ω-cm或更小。
该纵深区域能由符合这一标准的低电阻率材料组合物组成。例如，纵深区域可由掺杂单晶硅、掺杂多晶硅以及/或者金属组合物组成。
该纵深区域典型地从外延层的上表面至少延伸至衬底距离的20％。纵深区域优选地一直(例如，100％距离)延伸至衬底。
尽管图2A和图2B示出的是单一纵深区域，但是可提供多重纵深区域，优选地通过单一漏极触点短路多重纵深区域。
依照本发明的实施例，下面将结合图3A至图3F描述用于制造图2A的沟槽DMOS的方法。现参照图3A，N掺杂外延层202最初生长在N+掺杂衬底200上。例如，外延层202可以是6.0微米厚，且具有3.4×1016cm-3的n-型掺杂浓度，而N+掺杂衬底200可以是250微米厚，并具有5×1019cm-3的n-型掺杂浓度。利用合适的掩模，然后通过注入和扩散在外延层202中形成P-型区域204。例如，可向外延层202在40keV下注入硼，剂量6×1013cm-2，接着通过1150℃扩散深度1.8微米。产生的结构如图3A中所示。
然后，沉积一掩模氧化层(未示出)，例如，通过化学气相淀积，并利用沟槽掩模(未示出)来构图。在构图的掩模氧化层中通过缝隙蚀刻沟槽，典型地通过活性离子蚀刻沟槽法。在这个例子中，沟槽的深度大约2.0μm。这种沟槽形成步骤的结果是建立了离散的P-型区域204。一些P-型区域204对应于器件元件的主体区域，其他P-型区域204t被包括在沟槽片段的终止区域中。
然后，设置一构图的掩模层(未示出)用于形成纵深n+区域219，在这个例子中，通过注入和扩散过程形成纵深n+区域219。例如，可向纵深n+区域219中注入1016cm-2剂量的磷，并在1150℃温度下扩散到3-7微米深度。该扩散步骤可与后来形成任一牺牲氧化层及栅极氧化层一起完成。
尽管n+区域219在示出的程序中形成相对早一些，以避免影响接着注入的硼的分布，但是本领域的普通技术人员可以理解的是在制造过程中在任意许多点可以导入n+区域219。
然后除去构图的掩模氧化层和任何牺牲氧化物，并在其位置上生长氧化层210，典型地在950℃至1050℃下通过干的氧化完成这个过程。一部分氧化层210最后形成已完成器件中的栅极区域。500埃至700埃范围的厚度对于氧化层210是典型的。由此产生的结构如图3B所示。
然后，覆盖该结构表面，一般地利用化学气相淀积(CVD)以多晶硅层填充沟槽。该多晶硅典型地被N-型掺杂以降低它的电阻率，典型地在20W/sq的数量级上。例如，N-型掺杂可在CVD期间用氯化磷或通过注入砷或磷来完成。然后，多晶硅层被蚀刻，例如，通过反应性离子蚀刻。由于蚀刻一致性的考虑，在沟槽片段内的多晶硅层通常被轻微过渡蚀刻，这样形成的多晶硅栅极区域211典型地具有顶面，其位于在邻近的外延层204的表面之下0.1微米至0.2微米处。由于在终止区域内的右侧沟槽的宽度，仅少量剩余的多晶硅区域211r保留。在蚀刻期间构图掩模层205被用于保护栅极片槽(RUNNER)区域中的多晶硅区域211g。由此产生如图3C所示的结构。
然后除去构图的掩模层205，然后湿刻暴露的氧化层210至约100埃厚度以形成注入氧化。注入氧化在随后的源区域形成期间避免注入沟槽效应、注入损害和重金属污染。然后，设置构图的掩模层213，通过注入和扩散过程在元件区域中的外延层上部形成n+源极区域212。同时，在纵深n+区域219的区域中也形成n+区域212，其可提高随后的触点电阻。例如，可以剂量1×1016cm-2的砷注入n+区域212，在950℃下扩散到0.4微米深度。由此产生的结构如图3D所示。
除去构图的掩模层213。然后形成另外的掩模(未示出)，接着通过磷的注入和扩散来形成在n+区域212之间的P-主体上面部分215(p+区域)。然后，在整个结构上通过(例如)PECVD来形成BPSG层，并提供构图的光致抗蚀剂层(未示出)的结构。然后该结构被蚀刻，典型地通过反应性离子蚀刻来除去在已选取的部分结构上的BPSG和氧化层210，在回流(reflow)后产生BPSG区域216。然后除去构图的光致抗蚀剂层，由此产生图3E的横截面视图。
最后，提供构图的光致抗蚀剂层(未示出)，并沉积接触层(如，诸如铝的金属接触层)，形成源极触点218s、栅极触点218g和漏极触点218d。光致抗蚀剂层除去后产生图3F的横截面。如图所示，源极触点218s接触n+源极区域212，栅极触点218g触点多晶硅栅极片槽(runner)211，而漏极触点218d通过纵深n+区域219接触N+衬底200。所有触点218s、218g和218d都在器件的上部表面。
提供其他选择用于形成与从器件上部表面至N+衬底200的电连接。例如，在上述图3B中不需要形成纵深n+区域219。相反，在设置如图3D所讨论的n+区域212之后，以构图的掩模层217的形式设置抗蚀层。然后蚀刻该结构，例如，通过反应性离子蚀刻法来产生如图4A所示的纵深沟槽结构。当然，在过程中如预期的那样可在别处形成深沟槽。
继续这个具体的例子，然后除去构图的掩模层213和217，接着进行以上程序(例如，p+区域215的注入和扩散以及BPSG区域216的沉积和构图)来产生如图4B那样的结构。
最后，如上所描述也形成金属触点，除了应用一个或更多另外的金属沉积步骤来填充深沟槽外，由此产生如图4C的结构。
还有其他预想的选择。例如，替换以金属填充深沟槽，可由多晶硅填充，然后通过漏极触点的沉积。例如，通过多晶硅覆盖该结构(以及填充深沟槽)可提供多晶硅。然后，蚀刻多晶硅，以使仅保留深沟槽中的多晶硅。如上所描述随后沉积漏极触点。
虽然各种不同的实施例在此已明确地举例说明和描述，但是人们应该理解本发明的修改方案和变化被上述的教导所覆盖，并且在未背离本发明的精神和倾向性的范围条件下，修改方案和变化处在权利要求书的范围之内。例如，本发明的方法可用来形成这样一种结构，在该结构中，各种不同的半导体区域的导电性与本文在此描述的那些导电性恰好相反。

Claims (30)

1、一种沟槽DMOS晶体管器件，其包括：
第一导电类型的衬底，所述衬底用作为所述器件的公共漏极区域；
在所述衬底上的所述第一导电类型的外延层，所述外延层比所述衬底具有较低的多数载流子浓度；
从所述外延层上部表面延伸到所述外延层的沟槽；
衬于所述沟槽的至少一部分的绝缘层；
邻近所述绝缘层的所述沟槽内的导电区域；
设置在所述外延层的上面部分和邻近的所述沟槽内的第二导电类型的主体区域；
在所述主体区域的上面部分和邻近的所述沟槽内的所述第一导电类型的源极区域；
从所述外延层的上表面延伸到所述器件的低电阻率纵深区域，所述低电阻率纵深区域用作为与所述衬底提供电接触。
2、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述低电阻率纵深区域具有0.01Ω-cm或更小的电阻率，并至少延伸从所述外延层的所述上表面至所述衬底的距离的20％。
3、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述纵深区域包括所述第一导电类型的半导体区域。
4、如权利要求3所述的沟槽DMOS晶体管器件，其中，所述纵深区域一直延伸至所述衬底。
5、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述纵深区域包括金属性区域。
6、如权利要求5所述的沟槽DMOS晶体管器件，其中，所述金属性区域包括铝。
7、如权利要求5所述的沟槽DMOS晶体管器件，其中，所述纵深区域一直延伸至所述衬底。
8、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述纵深区域包括掺杂的多晶硅区域。
9、如权利要求8所述的沟槽DMOS晶体管器件，其中，所述纵深区域一直延伸至所述衬底。
10、如权利要求1所述的沟槽DMOS晶体管器件，其中，在所述器件内设置多个纵深区域。
11、如权利要求1所述的沟槽DMOS晶体管器件，进一步包括邻近所述纵深区域的上表面的金属性漏极接触、邻近所述源极区域的上表面的金属性源极接触，以及邻近远离所述源极区域的终止区域中的所述导电区域的上表面的金属性栅极触点。
12、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述器件包括多个正方形或六边形的晶体管元件。
13、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述沟槽DMOS晶体管器件是硅器件。
14、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述第一绝缘层是氧化层。
15、如权利要求1所述的沟槽DMOS晶体管器件，其中，导电区域是掺杂的多晶硅区域。
16、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述第一导电类型是N-型导电类型，而所述第二导电类型是P-型导电类型。
17、如权利要求1所述的沟槽DMOS晶体管器件，其中，所述衬底是N+衬底，所述外延层是N外延层，所述主体区域是P区域，所述源极区域是N+区域。
18、一种沟槽DMOS晶体管器件，其包括：
N-型导电类型的硅衬底，所述衬底用作为所述器件的漏极区域；
在所述衬底上的所述N-型导电类型的硅外延层，所述外延层具有比所述衬底较低的多数载流子浓度；
从所述外延层的上表面延伸到所述外延层的沟槽；
衬于所述沟槽的至少一部分的硅氧化物绝缘层；
在邻近所述绝缘层的所述沟槽内的掺杂的多晶硅导电区域；
设置在所述外延层的上部和邻近的所述沟槽内的P-型导电类型的主体区域；
设置在所述主体区域的上部和邻近的所述沟槽内的N-型导电类型的源极区域；以及
延伸到所述器件的低电阻率纵深区域，其从所述外延层的上表面延伸到所述衬底，
所述沟槽DMOS晶体管器件包括多个带有公共源极触点、公共漏极触点和公共栅极触点的晶体管元件，每个设置在所述器件的顶部表面。
19、如权利要求18所述的沟槽DMOS晶体管器件，其中，所述低电阻率纵深区域具有0.01Ω-cm或更小的电阻率。
20、如权利要求18所述的沟槽DMOS晶体管器件，其中，所述纵深区域包括N-型导电类型的半导体区域。
21、如权利要求18所述的沟槽DMOS晶体管器件，其中，所述纵深区域包括金属性区域。
22、如权利要求18所述的沟槽DMOS晶体管器件，其中，所述纵深区域包括掺杂的多晶硅区域。
23、如权利要求18所述的沟槽DMOS晶体管器件，其中，所述元件被设置为从六边型和正方形中选择的几何形状。
24、一种形成沟槽DMOS晶体管器件的方法，其包括下列步骤：
提供第一导电类型的衬底，所述衬底用作所述器件的公共漏极区域；
在所述衬底上沉积所述第一导电类型的外延层，所述外延层具有比所述衬底较低的多数载流子浓度；
在所述外延层上部内形成第二导电类型的主体区域；
蚀刻从所述外延层的上表面延伸到所述外延层的沟槽；
形成衬于所述沟槽至少一部分的绝缘层；
形成邻近所述绝缘层的所述沟槽内的导电区域；
在所述主体区域的上部和邻近的所述沟槽内形成所述第一导电类型的源极区域；以及
形成从所述外延层的上表面延伸到所述器件的低电阻率纵深区域，所述纵深区域用于提供与所述衬底的电接触。
25、如权利要求24所述的方法，其中，所述纵深区域包括通过注入和扩散过程形成的所述第一导电类型的半导体区域。
26、如权利要求24所述的方法，其中，所述纵深区域包括金属性区域，以及其中所述纵深区域通过一过程形成，该过程包括蚀刻从所述外延层的上表面延伸到所述器件的纵深沟槽，以及在所述纵深沟槽内沉积金属。
27、如权利要求24所述的方法，其中，所述纵深区域包括掺杂的多晶硅区域，以及其中所述纵深区域通过一过程形成，该过程包括蚀刻从所述外延层上表面延伸到所述器件的纵深沟槽，以及在所述纵深沟槽内沉积多晶硅。
28、如权利要求24所述的方法，进一步包括：邻近所述纵深区域的上表面形成金属性漏极触点，邻近所述源区的上表面形成金属性源极触点，以及在远离所述源区的终止区域中邻近所述导电区域的上表面形成金属性栅极触点。
29、如权利要求24所述的方法，其中，所述低电阻率纵深区域具有0.01Ω-cm或更小的电阻率，且延伸从所述外延层的上表面至所述衬底距离的至少20％。
30、如权利要求29所述的方法，其中，所述低电阻率纵深区域从所述外延层的上表面延伸至所述衬底。
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