CN101404282A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，不用增加高温长时间的扩散工序，就可实现耐高压并具备可提高可靠性的降低表面电场结构。本发明的半导体装置(1)，具备：配设在基板(2)中央部的主面部、具有互相间隔的第1导电型的第1半导体区域(2B)和第2半导体区域(5)、在第1半导体区域(2B)和第2半导体区域(5)之间具有与第1导电型相反的第2导电型的第3半导体区域(4)的半导体元件区域；在基板(2)周边部的主面上配设的、与第3半导体区域(4)连接、在与第3半导体区域(4)相同条件下构成的、具有相同导电型的第4半导体区域(41)；从第4半导体区域(41)的主面至不满其结深的范围内构成的沟道(42)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及具有耐高压结构的电力用半导体装置及其制造方法。
背景技术
功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)等具有耐高压结构的电力用半导体装置的开发在不断进展中。这种电力用半导体装置，与配置功率MOSFET的基板的元件部的耐压相比，可将基板的元件部的外周围的耐压设定得较高。在该基板的外周围采用例如降低表面电场(RESURF：reduced surface field)结构。
降低表面电场结构是在施加反向偏压时，从元件部向其外周围在横向上延伸耗尽层来确保耐压的结构。降低表面电场结构与采用通常的FLR结构的电力用半导体装置相比，可以以比较小的占有面积来实现耐高压。即，降低表面电场结构可以提高电力用半导体装置的集成度。
功率MOSFET，例如将n型硅单晶基板上的n型外延层作为漏极区域，在该漏极区域上构成p型基层，在该p型基层上构成n型源极区域。在p型基层的表面上构成栅极(gate)绝缘膜，在该栅极绝缘膜上构成栅极。构成降低表面电场结构的降低表面电场层由配设在n型外延层的p型半导体区域来构成。
关于具有降低表面电场结构的电力用半导体装置，记载于下述专利文献1中。
专利文献1：美国专利5801418号
但是，前述的电力用半导体装置并未考虑以下内容。在具有耐高压结构的电力用半导体装置中，n型外延层的杂质密度设定得比p型基层低，为了确保n型外延层和p型基层的电荷平衡，将降低表面电场结构的降低表面电场层(p型半导体区域)的杂质密度设定得较低。就是说，由于不能在同一制造工序中形成降低表面电场层和功率MOSFET的p型基层，因此，在半导体制造工艺中，相对于p型基层的制造工序，需另外设定降低表面电场层的制造工序。另外，在降低表面电场层表面(上面)侧产生金属污染时，为了抑制n型外延层和p型基层的纵截面的可蓄积的电荷的电荷平衡的急剧破坏，而需要将降低表面电场层的结深设定为深到某种程度。因此，在降低表面电场的制造工序中，为了得到深的结深，需要增加高温长时间的扩散工序。另外，由于增加了高温长时间的扩散工序，因此，使电力用半导体装置的制造成本上升。
发明内容
本发明是为了解决上述问题的提出的发明。因而，本发明提供一种不用增加高温长时间的扩散工序就具备实现耐高压的降低表面电场结构，并可提高可靠性的半导体装置及其制造方法。此外，本发明提供一种可减少制造成本的半导体装置及其制造方法。
为了解决上述问题，本发明的实施方式所涉及的第1特征为，一种半导体装置，其具备半导体元件区域、第4半导体区域和沟道；所述半导体元件区域具有配设在基板中央部、具有互相间隔的第1导电型的第1半导体区域和第2半导体区域，并且具有在第1半导体区域和第2半导体区域之间具有以露出于基板主面的方式配设的与第1导电型相反的第2导电型的第3半导体区域；所述第4半导体区域被设置成比基板中央部更多在基板的端侧的主面上露出，与第3半导体区域电连接，同时在与第3半导体区域相同条件下构成，并且与第3半导体区域具有相同导电型；所述沟道在第4半导体区域内的从第4半导体区域的主面至不满其结深的范围内形成。
在第1特征所涉及的半导体装置中，优选在沟道内部埋设介电体。另外，沟道优选以沿着从基板中央部向着基板的端部的第1方向延伸，在与第1方向交叉的第2方向上形成多个排列的平面条纹形状。另外，沟道优选以沿着与从基板中央部向着基板的端部的第1方向相交叉的第2方向延伸，在第1方向上形成多个排列的平面条纹形状。另外，沟道优选以沿着从基板中央部向着基板的端部的第1方向多个排列的同时，还在与第1方向相交叉的第2方向上形成多个排列的平面点形状。另外，沟道优选与基板的端部相比，更密集地配设在半导体元件区域侧。另外，沟道优选与半导体元件区域侧相比，更密集配设在基板的端部。
本发明的实施方式所涉及的第2特征为，一种半导体装置，其具备第1半导体区域、第2半导体区域、第3半导体区域、电极、第4半导体区域和沟道；所述第1半导体区域和第2半导体区域配设在基板上，互相间隔，具有第1导电型；所述第3半导体区域被设置成露出于所述第1半导体区域和第2半导体区域之间的基板主面且具有与第1导电型相反的第2导电型；所述电极被设置在第3半导体区域的外侧的基板主面上露出的第1半导体区域上；所述第4半导体区域被设置成露出于配设了所述电极的第1半导体区域与第2半导体区域之间的基板主面，由与第3半导体区域相同条件形成，并且具有与第3半导体区域相同的导电型；所述沟道在第4半导体区域内从第4半导体区域的主面至不满其结深的范围内形成。
在所述的第1特征和第2特征所涉及的半导体装置中，优选沟道下的第4半导体区域与基板的纵截面的总电荷量相等。
本发明的实施方式涉及的第3特征为，一种半导体装置的制造方法，具备形成半导体元件区域的工序、形成第4半导体区域的工序和形成沟道的工序；在所述形成半导体元件区域的工序中，在基板中央部形成互相间隔的第1导电型的第1半导体区域和第2半导体区域，在第1半导体区域和第2半导体区域之间形成露出于基板主面的、具有与第1导电型相反的第2导电型的第3半导体区域；在所述形成第4半导体区域的工序中，形成所述第4半导体区域，使得所述第4半导体区域比起基板中央部更多地在基板的端侧的基板主面上露出，并与第3半导体区域电连接，且用与第3半导体区域相同的制造工序形成，与第3半导体区域具有相同导电型；所述形成沟道的工序是在第4半导体区域内在从第4半导体区域的主面至不满其结深的范围内形成沟道。
根据本发明，可以提供一种半导体装置及其制造方法，该半导体装置不用与p型基层再另外进行高温长时间的扩散工序，就有深到某种程度的结深，并且具备实现耐高压的降低表面电场结构，并且，可以提高可靠性。此外，本发明可以提供能减少制造成本的半导体装置及其制造方法。
附图说明
图1是本发明的第1实施方式涉及的半导体装置的主要部分断面图。
图2是图1所示的半导体装置的主要部分俯视图。
图3是用于说明图1所示的半导体装置的制造方法的第1工序断面图。
图4是第2工序断面图。
图5是第3工序断面图。
图6是第4工序断面图。
图7是第5工序断面图。
图8是第6工序断面图。
图9是第7工序断面图。
图10是第8工序断面图。
图11是用于对本发明的第2实施方式所涉及的半导体装置的第1平面结构进行说明的主要部分俯视图。
图12是用于说明第2平面结构的主要部分俯视图。
图13是用于说明第3平面结构的主要部分俯视图。
图14是用于说明第4平面结构的主要部分俯视图。
图15是用于对本发明的第2实施方式所涉及的半导体装置的第1平面结构进行说明的主要部分俯视图。
符号说明
1半导体装置
2基板
2A第5半导体区域
2B第1半导体区域
4第3半导体区域
40周边部(耐压部)
41第4半导体区域
42沟道
43介电体
5第2半导体区域
6栅极绝缘膜
7栅极
8层间绝缘膜
9源极
10保护膜
11漏极
T晶体管
具体实施方式
接着，参照附图，说明本发明的一个实施方式。在以下的附图记载中，相同或类似的部分标记相同或类似的符号。但是，附图是示意图，与现实的装置不同。另外，在附图相互之间也包含相互的尺寸关系或比例不同的部分。
另外，以下所示的实施方式例示了具体实施本发明的技术思想的装置和方法，本发明的技术思想并不是将各结构部件的配置等限定为下述方式。本发明的技术思想，在专利权利要求的范围内，可以加入各种变更。
第1实施方式
本发明的第1实施方式对在搭载纵型功率MOSFET的电力用半导体装置中应用本发明的例子进行说明。
半导体装置的结构
如图1和图2所示，第1实施方式涉及的半导体装置1具备半导体元件区域、第4半导体区域41和沟道42；半导体元件区域具有配设在基板2中央部的互相间隔的第1导电型的第1半导体区域2B和第2半导体区域5，在以露出于基板2主面的方式配设的第1半导体区域2B和第2半导体区域5之间，具有以露出于基板主面2的方式配设的与第1导电型相反的第2导电型的第3半导体区域4；第4半导体区域41被设置成以比基板2中央部更多地在基板2的端侧的主面上露出，与第3半导体区域4电连接，同时在与第3半导体区域4相同条件下构成(以相同的结深构成)，并且具有与第3半导体区域4相同的导电型；在第4半导体区域41内从第4半导体区域41的主面至不满其结深的范围内形成沟道42。
在第1实施方式中，基板2具备：n型硅单晶基板(第5半导体区域)2A，和在该n型硅单晶基板2A上外延生长的或在n型硅单晶基板2A的主面部上扩散杂质的、杂质密度比n型硅单晶基板2A低的第1半导体区域2B。
半导体元件区域上配设1个或多个晶体管T。晶体管T在第1实施方式中是纵型耐高压功率MOSFET。晶体管T的第1半导体区域2B实际上由n型半导体基板构成，作为n型晶片区域使用。第5半导体区域2A用作漏极区域。第3半导体区域4由在n型第1半导体区域2B的内侧岛状地配设的p型半导体区域构成，作为p型基层(p型基础区域)使用。第2半导体区域5由在第3半导体区域4的内侧岛状地配设的n型半导体区域构成，作为源极区域使用。第2半导体区域5的杂质密度被设定成高于第1半导体区域2B的杂质密度。即，在第1实施方式中，“第1导电型”是n型，“第2导电型”是p型。
此外，在晶体管T中，在第3半导体区域4的基板2的一个主面(顶面)上露出的区域上配设栅极绝缘膜6，在该栅极绝缘膜6上配设栅极7。在第1实施方式中，栅极绝缘膜6使用硅氧化膜。栅极绝缘膜6可以使用硅氧化膜以外的绝缘膜，例如硅氮化膜、氧氮化物膜等单层膜、或者将硅氧化膜、硅氮化膜等至少两种以上不同材质的绝缘膜进行层叠的层叠膜。硅氧化膜以外的绝缘膜用于栅极绝缘膜6时，晶体管T为耐高压MISFET(metal insulatorsemiconductor field effect transistor：金属绝缘栅半导体场效应晶体管)。栅极7可以实用地使用例如硅多晶膜、高熔点金属膜等导电膜。
基板2的周边部(半导体元件区域之外的基板2的端部侧)，具备作为降低表面电场层使用的第4半导体区域41和多个沟道42，以及进一步在第1实施方式中在沟道42内埋设的介电体(例如，绝缘体)43。第4半导体区域41如前所述，由与晶体管T的第3半导体区域4为相同导电型的p型构成，在第1半导体区域2B的内侧含有第3半导体区域4且岛状地形成。就是说，第4半导体区域41、第3半导体区域4在半导体装置的制造工艺中由同一制造工序来形成，双方的杂质浓度和结深也基本同等。第4半导体区域41与第3半导体区域4电连接。在图1中，第4半导体区域41通过源极9与第3半导体区域4电连接。
沟道42在基板2周边部上，在从基板2中央部侧向着基板2的端部的第1方向(图2中，为横向)上延伸、在与第1方向交叉的第2方向(图2中，为纵向)上多个排列而形成平面条纹形状。就是说，在第1实施方式中，如图2所示，从平面的角度来看，沟道42是相对于纵向的沟道宽度，横向的沟道长度足够长的平面形状的沟道，该沟道42在纵向上以一定的间隔多个排列。如果沟道42的平面形状(开口尺寸)大，则难以埋入介电体43，而需要膜厚相当厚的介电体43。通过使沟道42的平面形状为细长的形状，使得填充于沟道42的介电体43受长边侧支配，因此可以提高介电体43的埋入性。
在所述基板2的一个主面部上露出的部分的栅极7与源极9之间以及介电体43上，配设层间绝缘膜8，在该层间绝缘膜8的第2半导体区域5上配设连接孔8H。在层间绝缘膜8上配设源极9，其通过连接孔8H与第2半导体区域5和第3半导体区域4电连接。源极9可以实用地使用例如铝合金配线。如图1所示，层间绝缘膜8上的源极9从沟道42的基板2中央部侧的一端延伸到周边部(端)，从平面的角度看，从可以防止外来离子所引起的可靠性的降低的角度考虑，优选在源极9的下面隔着层间绝缘膜8和绝缘体43来形成沟道42。此外，基板2的另一个主面(底面)部在几乎整个面上形成漏极11。在配线9上形成保护膜10。
如图1所示，当在漏极11和源极9之间施加规定电压时，在第3半导体区域4以及第4半导体区域41与第1半导体区域2B的界面的pn结上产生耗尽层。此时，在沟道42正下方的第4半导体区域41的部分和与其形成pn结的第1半导体区域2B的部分上蓄积的总电荷量的绝对值相等的范围(可以确保电荷平衡的范围)内，设定沟道42的深度以及平面地看半导体装置1时的沟道42与第4半导体区域41的形状。即，沟道42下的第4半导体区域41的总电荷量，通过配设沟道42，比在同一制造工序中制造的第3半导体区域4的总电荷量低。这里，可蓄积的总电荷量与杂质浓度成比例。因而，在沟道42下的第4半导体区域41中，可发挥与以往的降低表面电场层同样的功能，扩大耗尽层的延伸，提高承受电压。
耐压部的耐压特性
在所述第1实施方式涉及的半导体装置1的耐压部40中，在设定为下述条件时，在模拟中可实现大约660V的耐高压性。
1.n型硅单晶基板2A的杂质密度：2.2×1018atoms/cm3
2.第1半导体区域2B的杂质密度：2.75×1014atoms/cm3
3.第1半导体区域2B的厚度：49μm
4.第4半导体区域41(第3半导体区域4)的杂质密度：1.5×1017atoms/cm3
5.第4半导体区域41(第3半导体区域4)的结合深度：3μm
6.沟道42的深度：15μm
半导体装置的制造方法
下面，参照图3至图10，对前述的第1实施方式涉及的半导体装置1的制造方法进行简单的说明。
首先，首先准备第5半导体区域2A(参照图3)。使用例如厚度为625μm的第5半导体区域2A，第5半导体区域2A的杂质密度例如设定为2.2×1018atoms/cm3。如图3所示，在第5半导体区域2A上通过外延生长法或杂质扩散法来形成第1半导体区域2B。形成的第1半导体区域2B厚度例如为49μm，第1半导体区域2B的杂质密度被设定为例如2.75×1014atoms/cm3。通过形成第1半导体区域2B，来完成由第5半导体2A和第1半导体区域2B构成的基板2。
如图4所示，在基板2的一个主面部13上的几乎整个面上形成栅极绝缘膜6。在栅极绝缘膜6上可以实用地使用由例如热氧化法成膜的硅氧化膜，该栅极绝缘膜6形成例如100nm的厚度。
如图5所示，在栅极绝缘膜6上选择性地形成栅极7。栅极7通过利用例如CVD法成膜具有550nm左右厚度的硅多晶膜，向该硅多晶膜中导入n型杂质，对该硅多晶膜进行图案化，从而在基板2中央部选择性地形成晶体管T。n型杂质例如使用磷(P)，该P通过离子注入法在1.0×1016atoms/cm2左右的剂量区域内进行注入。注入后进行退火，活化n型杂质。另外，图案化中，使用利用光刻技术形成的掩模，利用干式蚀刻来进行。
如图6所示，使用栅极7或新形成的抗蚀掩模(未图示)，形成在基板2的一个主面部13上露出的、在第1半导体区域2B内呈岛状的第3半导体区域4，同时，在同一制造工序中形成在周边部40的第4半导体区域41。第3半导体区域4和第4半导体区域41，主要根据阈值电压、可容许量及其他的特性上的要求，以符合第3半导体区域4的最适合的杂质密度的杂质密度来形成。例如，第3半导体区域4和第4半导体区域41中，作为p型杂质使用硼(B)，该B通过离子注入法在4.0×1013atoms/cm2左右的剂量区域中进行注入。注入B后，进行驱动扩散，活化B。
如图7所示，使用栅极7或新形成的抗蚀掩模(未图示)，在基板2的一个主面部13上形成第2半导体区域5。第2半导体区域5中，作为n型杂质使用砷(As)，该As通过离子注入法在1.0×1016atoms/cm2左右的剂量区域中进行注入。注入As后，进行驱动扩散，活化As。
如图8所示，从平面的角度看，在第4半导体区域41的内侧从基板2周边部的一个主面部13向着其深度方向，进一步在不满第4半导体区域41与第1半导体区域2B的pn结的结深的范围内形成沟道42。沟道42使用例如进一步新形成的抗蚀掩模(未图示)来进行RIE等各向异性蚀刻，通过利用蚀刻除去第4半导体区域41的表面部分来形成。沟道42的沟道深度设定为1.5μm。
如图9所示，在周边部40中，形成埋设在沟道42内部的介电体43。介电体43是这样形成的：通过利用例如热氧化法在沟道42的内壁和底面上成膜硅氧化膜43A，进一步形成埋设于沟道42内部的无渗入杂质硅酸盐玻璃(NSG：SiO2)膜43B，用化学机械研磨(CMP)除去多余的NSG膜43B。
然后，形成层间绝缘膜8(参照图10)。层间绝缘膜8可以实用地使用例如磷硅酸盐玻璃(PSG)膜。接着，在层间绝缘膜8上形成连接孔8H，如图10所示，在层间绝缘膜8上形成源极9。然后，如图1所示，在源极9上形成保护膜10。当这一系列制造工序完成时，就完成了第1实施方式涉及的半导体装置1。
在这样构成的第1实施方式涉及的半导体装置1中，以与晶体管T的第3半导体区域4为同一层且为同一导电型的第4半导体区域41以及沟道42为主体，构成周边部(耐压部)40，因此，相对于通过与第3半导体区域4不同的制造工序制造降低表面电场层的情况，可以不用增加高温长时间的扩散工序，就能具备实现耐高压的降低表面电场结构。结果，可以提供能减少制造成本的半导体装置1。
此外，在第1实施方式涉及的半导体装置1中，由于不形成宽的沟道42，而是形成平面形状为多个细长形状的沟道42，因此，容易埋设介电体43。
此外，即使作为降低表面电场层发挥功能的第4半导体区域41被外来离子特别是钠离子等金属污染时，由于形成的第4半导体区域41的结深与第3半导体区域4同样深，因此，可以使得由金属污染所引起的第4半导体区域41与第1半导体区域2B的电荷平衡不产生变化。就是说，可以抑制金属污染对耐压产生的影响。
第2实施方式
本发明的第2实施方式，以代替前述第1实施方式涉及的半导体装置1的周边部(耐压部)的结构、特别是平面结构为例子，进行说明。
耐压部的第1平面结构
在第2实施方式涉及的半导体装置1的周边部40中，如图11和图15所示，在基板2周边部上，沟道42在第2方向上延伸，第2方向与从基板2中央部侧向着基板2的端部的第1方向(图11中，为横向)相交叉，在第2方向上排列多个沟道42。即，多个沟道42由平面条纹形状来构成。就是说，在第1平面结构中，沟道42是平面形状为纵向的沟道长度相对于横向的沟道42宽度足够长的沟道，该沟道42在横向上以一定的间隔排列了多个。该第1平面结构涉及的沟道42的平面条纹形状是相对于前述图2所示的沟道42的平面条纹形状旋转90度的图案。
在周边部40中，只要是该沟道42之下的第4半导体区域41和与之形成pn结的第1半导体区域2B的电荷总量相等的范围内，则即使沟道42的平面形状有什么样的变形，也可得到与由前述第1实施方式涉及的半导体装置1所得到的效果同等的作用效果。
耐压部的第2平面结构
在第2实施方式涉及的半导体装置1的周边部40中，如图12所示，在基板2周边部中，沿着从基板2中央部侧向着基板2的端部的第1方向(图12中，为横向)上，排列多个沟道42，同时，沿着与第1方向相交叉的第2方向(图12中，为纵向)上，排列多个沟道42。沟道42的平面形状在该第2平面结构中为正方形。就是说，多个沟道42以平面点形状来构成。
在周边部40中，只要是该沟道42之下的第4半导体区域41和与之形成pn结的第1半导体区域2B的电荷总量相等的范围内，即使沟道42的平面形状不是正方形，而是长方形、圆形、椭圆形、四角形以上的多角形等各种变形，也可得到与由前述第1实施方式涉及的半导体装置1所得到的效果同等的作用效果。另外，在图12中，沟道42在纵向和横向上可以不是整齐排列，沟道42在纵向和横向上可以锯齿状地排列。
耐压部的第3平面结构
第2实施方式涉及的半导体装置1的耐压部40是图11所示的耐压部40的变形例，如图13所示，在基板中央部(图13中，为左侧端)侧，比基板2的周边部的端(图13中，为右端侧)密集地配设沟道42。在这里，通过密集地配置沟道42，可以经常使基板2中央侧的沟道42的正下方的第4半导体区域41的电荷量不足。这样，为了变更降低表面电场的杂质浓度，不需要进行2次以上的杂质扩散，只要变更掩模就可容易且廉价地调节周边部40的电荷量。因而，可以容易且廉价地调节耗尽层的延伸，提高承受电压。此外，作为金属污染根源的外来离子、特别是钠离子等阳离子容易聚集在中央部侧，而不是与漏极11几乎同电位的基板2的端部，通过采用第3平面结构，即使该外来离子聚集，也可以抑制产生电荷平衡的不平衡性。就是说，可以抑制外来离子所产生的耐压的降低。
就该周边部40的第3平面结构以及后述的第4平面结构而言，如图13所示，可以应用于在第1半导体区域(例如，源极区域)和第2半导体区域(例如，漏极区域)之间具有上述周边部40的第3平面结构以及后述的第4平面结构的降低表面电场结构的耐高压LDMOS(Laterally diffused MOS：横向扩散MOS)。即，耐高压LDMOS具备：互相间隔的第1导电型的第1半导体区域和第2半导体区域，在第1半导体区域与第2半导体区域之间以露出于基板主面的方式配设的、与第1导电型相反的第2导电型的第3半导体区域，在第3半导体区域外侧的基板主面上露出的第2半导体区域上配设的电极(例如，漏极)，以在配设电极的第2半导体区域和第1半导体区域之间的基板主面上露出的方式配设的、在与第3半导体区域为相同条件下构成的、与第3半导体区域具有相同导电型的第4半导体区域，在第4半导体区域内从第4半导体区域的主面至不满其结深的范围内构成的沟道。
该耐高压LDMOS，在流过大电流时，有时电荷平衡产生破坏，使动作时耐压(操作电压)劣化，但是可以通过降低表面电场结构的沟道图案的粗密来调节电荷量。即，可以在流过大电流时调解电荷平衡，提高耐高压LDMOS的动作时耐压。
该第3平面结构可以与前述的第2平面结构组合。
耐压部的第4平面结构
如图14所示的第2实施方式涉及的半导体装置1的周边部40，是与图13所示的沟道42的排列相反的图案，在基板2的周边部的端(图14中，为右侧端)侧，比基板中央部侧(图14中，为左侧端)密集地配设沟道42。
该第4平面结构可以与前述第2平面结构组合。
其他的实施方式
如上所述，通过一个实施方式和其变形例来说明本发明，但是，成为该公开的一部分的论述和附图并不限定本发明。本发明可以应用于各种代替实施方式、实施例和运用技术。例如，本发明可以应用于搭载IGBT的半导体装置。
另外，层间绝缘膜8与保护膜10可以通过同样的材料来形成。另外，沟道42内可以没有介电体43。另外，介电体43中，除了硅氧化膜以外，还可以埋设硅氮化膜、低温绝缘膜等介电体。另外，介电体43可以不埋设，而只形成在沟道42的底面和内面。在本发明中，可以使用的沟道42，是包含槽、孔中的任一种意思。此外，在前述的全部的实施方式中，可以形成第4半导体区域41作为第3半导体区域4的延伸部。

Claims (10)

1.一种半导体装置，其特征在于，具备半导体元件区域、第4半导体区域和沟道；
所述半导体元件区域配设在基板中央部，具有互相间隔的第1导电型的第1半导体区域和第2半导体区域，具有第3半导体区域，所述第3半导体区域被设置成露出于所述第1半导体区域和所述第2半导体区域之间的所述基板的主面并且具有与所述第1导电型相反的第2导电型；
所述第4半导体区域被设置成比所述基板中央部更多地在基板的端侧的主面上露出，与所述第3半导体区域电连接，并且在与所述第3半导体区域相同条件下形成，具有与所述第3半导体区域相同的导电型；
在所述第4半导体区域内从所述第4半导体区域的主面至不满其结深的范围内形成所述沟道。
2.根据权利要求1所述的半导体装置，其特征在于，所述沟道内部中埋设介电体。
3.根据权利要求1所述的半导体装置，其特征在于，所述沟道沿着从所述基板中央部向着所述基板的端部的第1方向延伸，在与所述第1方向交叉的第2方向上形成多个排列的平面条纹形状。
4.根据权利要求2所述的半导体装置，其特征在于，所述沟道沿着与从所述基板中央部向着所述基板的端部的第1方向相交叉的第2方向延伸，在所述第1方向上形成多个排列的平面条纹形状。
5.根据权利要求1所述的半导体装置，其特征在于，所述沟道沿着从所述基板中央部向着所述基板的端部的第1方向形成多个排列的同时，还在与所述第1方向相交叉的第2方向上形成多个排列的平面点形状。
6.根据权利要求1所述的半导体装置，其特征在于，与所述基板的端部相比，所述沟道更密集地配设在所述半导体元件区域侧。
7.根据权利要求2所述的半导体装置，其特征在于，与所述半导体元件区域侧相比，所述沟道更密集地配设在所述基板的端部。
8.一种半导体装置，其特征在于，具备：第1半导体区域、第2半导体区域、第3半导体区域、电极、第4半导体区域和沟道，其中，
所述第1半导体区域和第2半导体区域被配设在基板上，互相间隔，并且具有第1导电型；
所述第3半导体区域被配设成露出于所述第1半导体区域和所述第2半导体区域之间的所述基板的主面，具有与第1导电型相反的第2导电型；
在所述第3半导体区域的外侧的所述基板主面上露出的所述第1半导体区域上配设所述电极；
所述第4半导体区域被配设成露出于所述电极的所述第1半导体区域与所述第2半导体区域之间的所述基板的主面，与所述第3半导体区域相同条件形成并具有与所述第3半导体区域相同的导电型；
在所述第4半导体区域内从所述第4半导体区域的主面至不满其结深的范围内形成所述沟道。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，所述沟道下的所述第4半导体区域与所述基板的纵截面的总电荷量相等。
10.一种半导体装置的制造方法，其特征在于，具备：形成半导体元件区域的工序、形成第4半导体区域的工序和形成沟道的工序；
在所述形成半导体元件区域的工序中，在基板中央部形成互相间隔的第1导电型的第1半导体区域和第2半导体区域，在所述第1半导体区域和所述第2半导体区域之间形成露出于所述基板主面的与所述第1导电型相反的第2导电型的第3半导体区域；
在所述形成第4半导体区域的工序中，用与所述第3半导体区域相同的制造工序形成与所述第3半导体区域为相同导电型的第4半导体区域，使得所述第4半导体区域比所述基板中央部更多地在基板的端侧的所述基板主面上露出，并与所述第3半导体区域电连接；
在所述形成沟道的工序中，在所述第4半导体区域内在从所述第4半导体区域的主面至不满其结深的范围内形成沟道。
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