JP3303806B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特にインテリジェント・パワー・
デバイス（ＩＰＤ）などに用いられる電力用半導体装置
（パワーデバイス）などの半導体装置およびその製造方
法に関する。
の製造方法に係わり、特にインテリジェント・パワー・
デバイス（ＩＰＤ）などに用いられる電力用半導体装置
（パワーデバイス）などの半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】図９は、特開平７−２２１１９２号公報
に開示された従来の“パワーＭＯＳＦＥＴ”を示す。図
９（ａ）は平面図を示し、図９（ｂ）は図９（ａ）のＣ
−Ｃ方向に沿った断面図である。
に開示された従来の“パワーＭＯＳＦＥＴ”を示す。図
９（ａ）は平面図を示し、図９（ｂ）は図９（ａ）のＣ
−Ｃ方向に沿った断面図である。
【０００３】従来のパワーＭＯＳＦＥＴは図９（ｂ）に
示すように、ｐ型基板５１の表面にｎ+ 型埋込層５２が
形成され、その上にｎ型ドレイン領域５４が形成され、
ｎ型ドレイン領域５４内にｐ型ベース領域５５および熱
拡散により形成されたｎ+ 型ドレイン取り出し領域（ド
レイン引出し領域）５７が形成されている。ｐ型ベース
領域５５表面の一部にｎ+ 型ソース領域５６が形成さ
れ、ｎ+ 型ドレイン取り出し領域５７の表面にはｎ+ 型
ドレインコンタクト領域５８が形成されている。ｐ型ベ
ース領域５５の上に、ゲート絶縁膜５９を介してゲート
電極６０が形成されている。さらに、ｎ型ドレイン領域
５４とゲート電極６０の上に第１層間絶縁膜６１が形成
され、その上にソース電極６２および第１ドレイン電極
６３が形成されている。ｎ+ 型ソース領域５６とソース
電極６２が接続され、またｎ+ 型ドレインコンタクト領
域５８と第１ドレイン電極６３が接続されている。ソー
ス電極６２および第１ドレイン電極６３の上に、第２層
間絶縁膜６４が形成され、さらにその上に第２ドレイン
電極６５が形成されている。第１ドレイン電極６３と第
２ドレイン電極６５が接続されている。
示すように、ｐ型基板５１の表面にｎ+ 型埋込層５２が
形成され、その上にｎ型ドレイン領域５４が形成され、
ｎ型ドレイン領域５４内にｐ型ベース領域５５および熱
拡散により形成されたｎ+ 型ドレイン取り出し領域（ド
レイン引出し領域）５７が形成されている。ｐ型ベース
領域５５表面の一部にｎ+ 型ソース領域５６が形成さ
れ、ｎ+ 型ドレイン取り出し領域５７の表面にはｎ+ 型
ドレインコンタクト領域５８が形成されている。ｐ型ベ
ース領域５５の上に、ゲート絶縁膜５９を介してゲート
電極６０が形成されている。さらに、ｎ型ドレイン領域
５４とゲート電極６０の上に第１層間絶縁膜６１が形成
され、その上にソース電極６２および第１ドレイン電極
６３が形成されている。ｎ+ 型ソース領域５６とソース
電極６２が接続され、またｎ+ 型ドレインコンタクト領
域５８と第１ドレイン電極６３が接続されている。ソー
ス電極６２および第１ドレイン電極６３の上に、第２層
間絶縁膜６４が形成され、さらにその上に第２ドレイン
電極６５が形成されている。第１ドレイン電極６３と第
２ドレイン電極６５が接続されている。
【０００４】図９（ａ）の平面図に示すように、１つの
ドレインセル領域６９の周りを１列のソースセル７０が
取り巻く形状に配置されている。そして、２つのドレイ
ンセル領域６９の間には２列のソースセル領域７０が存
在する。
ドレインセル領域６９の周りを１列のソースセル７０が
取り巻く形状に配置されている。そして、２つのドレイ
ンセル領域６９の間には２列のソースセル領域７０が存
在する。
【０００５】図９（ａ）、（ｂ）に示すように、ｎ+ 型
埋込層５２と第１ドレイン電極６３とをｎ+ 型ドレイン
取り出し領域（シンカー）５７によって電気的に低抵抗
で接続している。このｎ+ 型ドレイン取り出し領域５７
は熱拡散によって形成されるが、ｎ+ 型埋込層５２まで
の深さが深いため熱拡散時に横方向にも広がってしま
う。したがって、ドレイン開口部面積（すなわちドレイ
ンセル領域６９の面積）を大きくする必要がある。その
ため、図９（ａ）に示すように、マトリックス状に配列
されたソースセル領域７０の２行２列の合計４個分の面
積と夫々の間隔部分の面積とを加えた面積が１つのドレ
インセル領域６９として占有される。また隣り合った２
つのソースセル領域７０間の距離は、ｐ型ベース領域５
５相互間の抵抗（ＪＦＥＴ抵抗）が大きくなるので必要
以上には近付けられない。また、ソースセル領域７０と
ドレインセル領域６９の間の距離は耐圧を低下させない
程度に保つ必要がある。
埋込層５２と第１ドレイン電極６３とをｎ+ 型ドレイン
取り出し領域（シンカー）５７によって電気的に低抵抗
で接続している。このｎ+ 型ドレイン取り出し領域５７
は熱拡散によって形成されるが、ｎ+ 型埋込層５２まで
の深さが深いため熱拡散時に横方向にも広がってしま
う。したがって、ドレイン開口部面積（すなわちドレイ
ンセル領域６９の面積）を大きくする必要がある。その
ため、図９（ａ）に示すように、マトリックス状に配列
されたソースセル領域７０の２行２列の合計４個分の面
積と夫々の間隔部分の面積とを加えた面積が１つのドレ
インセル領域６９として占有される。また隣り合った２
つのソースセル領域７０間の距離は、ｐ型ベース領域５
５相互間の抵抗（ＪＦＥＴ抵抗）が大きくなるので必要
以上には近付けられない。また、ソースセル領域７０と
ドレインセル領域６９の間の距離は耐圧を低下させない
程度に保つ必要がある。
【０００６】
【発明が解決しようとする課題】従来、ドレイン引出し
領域は熱拡散により形成していたので、ドレイン引出し
領域の面積が横方向に大きく必要とされる。したがっ
て、ドレインセル領域ーソースセル領域間の距離に制限
が生じ、所定面積上に形成される素子（トランジスタセ
ル）数には限界があった。よって素子が並列に接続され
るパワートランジスタでは、オン抵抗が大きくなってし
まう。
領域は熱拡散により形成していたので、ドレイン引出し
領域の面積が横方向に大きく必要とされる。したがっ
て、ドレインセル領域ーソースセル領域間の距離に制限
が生じ、所定面積上に形成される素子（トランジスタセ
ル）数には限界があった。よって素子が並列に接続され
るパワートランジスタでは、オン抵抗が大きくなってし
まう。
【０００７】そこで、トレンチを形成した後、このトレ
ンチを例えばドープド・ポリシリコン等で埋め戻してド
レイン引出し領域を形成することが考えられるが、特別
高価な装置を使わずに通常の装置・工程でこのトレンチ
を埋め戻すことのできるトレンチ幅は１〜２μｍであ
り、このトレンチ幅では埋め戻したポリシリコン、すな
わち電流経路となるドレイン引出し領域の電流経路が狭
く、かえってオン抵抗が高くなってしまう。
ンチを例えばドープド・ポリシリコン等で埋め戻してド
レイン引出し領域を形成することが考えられるが、特別
高価な装置を使わずに通常の装置・工程でこのトレンチ
を埋め戻すことのできるトレンチ幅は１〜２μｍであ
り、このトレンチ幅では埋め戻したポリシリコン、すな
わち電流経路となるドレイン引出し領域の電流経路が狭
く、かえってオン抵抗が高くなってしまう。
【０００８】本発明はこのような問題点に鑑みてなされ
たものであり、その目的は素子の微細化を達成するとと
もに、オン抵抗の低い素子を提供することである。
たものであり、その目的は素子の微細化を達成するとと
もに、オン抵抗の低い素子を提供することである。
【０００９】
【課題を解決するための手段】このような課題を解決す
るため、本発明の第１の特徴は、第１導電型の半導体基
板上に形成された第２導電型のウェル領域と、半導体基
板とウェル領域の境界領域に形成された第２導電型の埋
込層と、ウェル領域の表面に形成された第１導電型のベ
ース領域と、ベース領域内に形成された第２導電型のソ
ース領域と、ベース領域が形成された領域以外のウェル
領域の表面から埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、トレンチシンカ
ーの内部に位置する第２導電型の半導体領域からなる拡
散層シンカーとを少なくとも有する半導体装置であるこ
とである。
るため、本発明の第１の特徴は、第１導電型の半導体基
板上に形成された第２導電型のウェル領域と、半導体基
板とウェル領域の境界領域に形成された第２導電型の埋
込層と、ウェル領域の表面に形成された第１導電型のベ
ース領域と、ベース領域内に形成された第２導電型のソ
ース領域と、ベース領域が形成された領域以外のウェル
領域の表面から埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、トレンチシンカ
ーの内部に位置する第２導電型の半導体領域からなる拡
散層シンカーとを少なくとも有する半導体装置であるこ
とである。
【００１０】本発明の第１の特徴によれば、トレンチシ
ンカーと拡散層シンカーが占める面積が狭くなり、かつ
それらの抵抗値を下げることができる。
ンカーと拡散層シンカーが占める面積が狭くなり、かつ
それらの抵抗値を下げることができる。
【００１１】本発明の第１の特徴において、拡散層シン
カー内に他のトレンチシンカーを有してもよい。
カー内に他のトレンチシンカーを有してもよい。
【００１２】また、拡散層シンカーがトレンチシンカー
と相似形であってもよい。
と相似形であってもよい。
【００１３】さらに、低抵抗材料は、不純物をドープし
たポリシリコン、高融点金属、シリサイド、あるいポリ
サイドが効果的である。
たポリシリコン、高融点金属、シリサイド、あるいポリ
サイドが効果的である。
【００１４】本発明の第２の特徴は、第１導電型の半導
体基板上に形成された第２導電型のウェル領域と、半導
体基板とウェル領域の境界領域に形成された第２導電型
の埋込層と、ウェル領域の表面に形成された第１導電型
のベース領域と、ベース領域内に形成された第２導電型
のソース領域と、ベース領域が形成された領域以外のウ
ェル領域の表面から埋込層に向けて形成されたリング状
の導電体材料からなるトレンチシンカーと、トレンチシ
ンカーの内部に位置する第２導電型の半導体領域からな
る拡散層シンカーとを少なくとも有する半導体装置であ
って、ウェル領域にリング状の凹部を有するトレンチを
形成する工程と、リング状の凹部の内側に位置する凸部
に第２導電型の不純物をドープする工程と、トレンチに
導電体を堆積する工程とを少なくとも有する半導体装置
の製造方法であることである。
体基板上に形成された第２導電型のウェル領域と、半導
体基板とウェル領域の境界領域に形成された第２導電型
の埋込層と、ウェル領域の表面に形成された第１導電型
のベース領域と、ベース領域内に形成された第２導電型
のソース領域と、ベース領域が形成された領域以外のウ
ェル領域の表面から埋込層に向けて形成されたリング状
の導電体材料からなるトレンチシンカーと、トレンチシ
ンカーの内部に位置する第２導電型の半導体領域からな
る拡散層シンカーとを少なくとも有する半導体装置であ
って、ウェル領域にリング状の凹部を有するトレンチを
形成する工程と、リング状の凹部の内側に位置する凸部
に第２導電型の不純物をドープする工程と、トレンチに
導電体を堆積する工程とを少なくとも有する半導体装置
の製造方法であることである。
【００１５】本発明の第２の特徴によれば、リング状の
凹部によりその内側の凸部への不純物ドープ時の横方向
拡散が制限されるので、埋込層に対する電極取り出し領
域（シンカー）を狭い領域に形成することができる。し
たがって、半導体装置の全体のセル密度を上げることが
できる。言い換えれば、主動作に寄与しない面積の占有
率を相対的に下げることができるので、トランジスタの
有効面積当たりのオン抵抗を低下させることができる。
凹部によりその内側の凸部への不純物ドープ時の横方向
拡散が制限されるので、埋込層に対する電極取り出し領
域（シンカー）を狭い領域に形成することができる。し
たがって、半導体装置の全体のセル密度を上げることが
できる。言い換えれば、主動作に寄与しない面積の占有
率を相対的に下げることができるので、トランジスタの
有効面積当たりのオン抵抗を低下させることができる。
【００１６】本発明の第２の特徴において、凸部に不純
物をドープする工程の前に、トレンチにシリコン酸化膜
等の絶縁体を充填し、不純物をドープする工程の後に取
り除いてもよい。この時、凸部にドープされた不純物の
横方向プロファイルに変化が生じるが、後の工程でトレ
ンチ内に不純物がドープされたポリシリコンまたはポリ
サイド、あるいはシリサイドなどの低抵抗材料を充填す
れば不純物がこれらの低抵抗材料から染出してくるため
電気的特性に影響はない。
物をドープする工程の前に、トレンチにシリコン酸化膜
等の絶縁体を充填し、不純物をドープする工程の後に取
り除いてもよい。この時、凸部にドープされた不純物の
横方向プロファイルに変化が生じるが、後の工程でトレ
ンチ内に不純物がドープされたポリシリコンまたはポリ
サイド、あるいはシリサイドなどの低抵抗材料を充填す
れば不純物がこれらの低抵抗材料から染出してくるため
電気的特性に影響はない。
【００１７】また、凸部に第２導電型の不純物をドープ
する工程の前に、あらかじめこれらの不純物がドープさ
れたポリシリコンまたはポリサイド、シリサイド、ある
いは高融点金属などの低抵抗材料をトレンチに充填して
もよい。
する工程の前に、あらかじめこれらの不純物がドープさ
れたポリシリコンまたはポリサイド、シリサイド、ある
いは高融点金属などの低抵抗材料をトレンチに充填して
もよい。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
素子の微細化を達成するとともに、オン抵抗の小さい素
子を提供することができる。
素子の微細化を達成するとともに、オン抵抗の小さい素
子を提供することができる。
【００１９】
【発明の実施の形態】以下の第１および第２の実施の形
態において本発明に係わる半導体装置およびその製造方
法について図面を用いて詳細に説明する。
態において本発明に係わる半導体装置およびその製造方
法について図面を用いて詳細に説明する。
【００２０】（第１の実施の形態）図１は本発明の第１
の実施の形態に係わる半導体装置の平面図である。図２
（ａ）は図１のＡ−Ａ方向に沿った断面図で、図２
（ｂ）は図１のＢ−Ｂ方向に沿った断面図である。図２
（ａ）、（ｂ）に示すように、本発明の第１の実施の形
態に係わる半導体装置は、第１導電型の半導体基板（ｐ
型基板）１上に形成された第２導電型のウェル領域（ｎ
型ドレイン領域）４と、ｐ型基板１とｎ型ドレイン領域
４の境界領域に形成された第２導電型の埋込層（ｎ+ 型
埋込層）２と、ｎ型ドレイン領域４の表面に形成された
第１導電型のベース領域（ｐ型ベース領域）５と、ｐ型
ベース領域５表面に形成された第２導電型のソース領域
（ｎ+ 型ソース領域）６と、ｐ型ベース領域５が形成さ
れた領域以外のｎ型ドレイン領域４の表面からｎ+ 型埋
込層２に向けて形成されたリング状の導電体材料からな
るトレンチシンカー１６と、トレンチシンカー１６の内
部に位置する第２導電型の半導体領域からなる拡散層シ
ンカー１７とを少なくとも有する。ｎ型ドレイン領域４
はドリフト領域として機能する。またｎ型ドレイン領域
４は、ｐ型基板１上に形成されたｐ型エピタキシャル層
３の所定領域に形成されている。
の実施の形態に係わる半導体装置の平面図である。図２
（ａ）は図１のＡ−Ａ方向に沿った断面図で、図２
（ｂ）は図１のＢ−Ｂ方向に沿った断面図である。図２
（ａ）、（ｂ）に示すように、本発明の第１の実施の形
態に係わる半導体装置は、第１導電型の半導体基板（ｐ
型基板）１上に形成された第２導電型のウェル領域（ｎ
型ドレイン領域）４と、ｐ型基板１とｎ型ドレイン領域
４の境界領域に形成された第２導電型の埋込層（ｎ+ 型
埋込層）２と、ｎ型ドレイン領域４の表面に形成された
第１導電型のベース領域（ｐ型ベース領域）５と、ｐ型
ベース領域５表面に形成された第２導電型のソース領域
（ｎ+ 型ソース領域）６と、ｐ型ベース領域５が形成さ
れた領域以外のｎ型ドレイン領域４の表面からｎ+ 型埋
込層２に向けて形成されたリング状の導電体材料からな
るトレンチシンカー１６と、トレンチシンカー１６の内
部に位置する第２導電型の半導体領域からなる拡散層シ
ンカー１７とを少なくとも有する。ｎ型ドレイン領域４
はドリフト領域として機能する。またｎ型ドレイン領域
４は、ｐ型基板１上に形成されたｐ型エピタキシャル層
３の所定領域に形成されている。
【００２１】なお、図２（ａ）の断面図にはｐ型ベース
領域５、ｎ+ 型ソース領域６は現れていないが、図２
（ｂ）の断面図には現れている。一方、図２（ｂ）には
拡散層シンカー１７は現れていないが、図２（ａ）には
現れている。
領域５、ｎ+ 型ソース領域６は現れていないが、図２
（ｂ）の断面図には現れている。一方、図２（ｂ）には
拡散層シンカー１７は現れていないが、図２（ａ）には
現れている。
【００２２】トレンチシンカー１６を構成する低抵抗材
料はｎ型不純物が添加されたポリシリコン、タングステ
ン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高
融点金属、この高融点金属のシリサイド（ＷＳｉ2 、Ｍ
ｏＳｉ2 、ＴｉＳｉ2 ）、もしくはポリシリコンとシリ
サイドとの複合膜からなるポリサイドなどからなり、図
９（ｂ）のｎ+ 型ドレイン取り出し領域５７に比べ、比
抵抗が低いものである。
料はｎ型不純物が添加されたポリシリコン、タングステ
ン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高
融点金属、この高融点金属のシリサイド（ＷＳｉ2 、Ｍ
ｏＳｉ2 、ＴｉＳｉ2 ）、もしくはポリシリコンとシリ
サイドとの複合膜からなるポリサイドなどからなり、図
９（ｂ）のｎ+ 型ドレイン取り出し領域５７に比べ、比
抵抗が低いものである。
【００２３】また図２（ｂ）に示すように、ｐ型ベース
領域５の上には、ゲート絶縁膜９を介してゲート電極１
０が形成されている。また、拡散層シンカー１７および
トレンチシンカー１６の上には高濃度のｎ型不純物が添
加されたｎ+ 型ドレインコンタクト領域８が形成されて
いる。さらにｎ型ドレイン領域４の上に第１層間絶縁膜
１１が形成されている。第１層間絶縁膜１１の上には、
ソース電極１２と第１ドレイン電極１３が形成されてい
る。第１層間絶縁膜１１にはコンタクトホールが形成さ
れている。このコンタクトホールを介してｎ+ 型ドレイ
ンコンタクト領域８と第１ドレイン電極１３が接続され
ており、またｎ+ 型ソース領域６とソース電極１２が接
続されている。その上に、第２層間絶縁膜１４が形成さ
れ、さらにその上に第２ドレイン電極１５が形成されて
いる。
領域５の上には、ゲート絶縁膜９を介してゲート電極１
０が形成されている。また、拡散層シンカー１７および
トレンチシンカー１６の上には高濃度のｎ型不純物が添
加されたｎ+ 型ドレインコンタクト領域８が形成されて
いる。さらにｎ型ドレイン領域４の上に第１層間絶縁膜
１１が形成されている。第１層間絶縁膜１１の上には、
ソース電極１２と第１ドレイン電極１３が形成されてい
る。第１層間絶縁膜１１にはコンタクトホールが形成さ
れている。このコンタクトホールを介してｎ+ 型ドレイ
ンコンタクト領域８と第１ドレイン電極１３が接続され
ており、またｎ+ 型ソース領域６とソース電極１２が接
続されている。その上に、第２層間絶縁膜１４が形成さ
れ、さらにその上に第２ドレイン電極１５が形成されて
いる。
【００２４】図１は本発明の第１の実施の形態に係わる
半導体装置の平面図である。図１に示すように、正方形
メッシュ状（マトリックス状）に所定のピッチでソース
セル領域２０が配列されている。このソースセル領域２
０の４行４列の中心の２行２列部分は１個のドレインセ
ル領域１９が配置されている。したがって、１つのドレ
インセル領域１９の周りを１列のソースセル領域２０が
取り巻く形状となる。このパターン配置を基本として、
繰り返してソースセル領域２０とドレインセル領域１９
が配置され、２つのドレインセル領域１９の間には２列
のソースセル領域２０が存在する形状となる。
半導体装置の平面図である。図１に示すように、正方形
メッシュ状（マトリックス状）に所定のピッチでソース
セル領域２０が配列されている。このソースセル領域２
０の４行４列の中心の２行２列部分は１個のドレインセ
ル領域１９が配置されている。したがって、１つのドレ
インセル領域１９の周りを１列のソースセル領域２０が
取り巻く形状となる。このパターン配置を基本として、
繰り返してソースセル領域２０とドレインセル領域１９
が配置され、２つのドレインセル領域１９の間には２列
のソースセル領域２０が存在する形状となる。
【００２５】なお、セル領域とは全面に形成されたゲー
ト電極１０に開けたソースセル領域２０用およびドレイ
ンセル領域１９用の開口部に対応する領域である。ただ
し、実際上の開口部はソース電極１２およびドレイン電
極１３とゲート電極１０との接触を避けるために設けた
第１層間絶縁膜１１の開口部となる。この実際上の開口
部はゲート電極１０に設けた開口部よりもやや狭い。拡
散層シンカー１７は図１に示すように四角形の平面形状
をなしており、トレンチシンカー１６は拡散層シンカー
１７の周りを囲むようにして形成されている。
ト電極１０に開けたソースセル領域２０用およびドレイ
ンセル領域１９用の開口部に対応する領域である。ただ
し、実際上の開口部はソース電極１２およびドレイン電
極１３とゲート電極１０との接触を避けるために設けた
第１層間絶縁膜１１の開口部となる。この実際上の開口
部はゲート電極１０に設けた開口部よりもやや狭い。拡
散層シンカー１７は図１に示すように四角形の平面形状
をなしており、トレンチシンカー１６は拡散層シンカー
１７の周りを囲むようにして形成されている。
【００２６】次に、以上説明してきた半導体装置の動作
について説明する。
について説明する。
【００２７】第２ドレイン電極１５とソース電極１２と
の間に電圧が印加された状態でゲート電極１０にゲート
閾値電圧以上の電圧が印加されると、ゲート電極１０直
下のｐ型ベース領域５の表面がｎ型に反転しチャンネル
が形成される。チャンネルが形成される領域の内、ドレ
インセル領域１９とソースセル領域２０に挟まれた領域
では、ｎ+ 型ドレインコンタクト領域８から電流２３が
ｎ型ドレイン領域４内に広がり、チャンネルを経由して
ｎ+ 型ソース領域６に流れる。一方、ドレインセル領域
１９とソースセル領域２０に挟まれていない領域（ソー
スセル領域同士が隣接している領域）では、電流２４は
ｎ+ 型ドレインコンタクト領域８からトレンチシンカー
１６または拡散層シンカー１７を縦方向に流れ、引き続
きｎ+ 型埋込層２を横方向に流れ、さらにｎ型ドレイン
領域４を縦方向に流れてｐ型ベース領域５に形成された
チャンネルを経由してｎ+ 型ソース領域６に流れる。
の間に電圧が印加された状態でゲート電極１０にゲート
閾値電圧以上の電圧が印加されると、ゲート電極１０直
下のｐ型ベース領域５の表面がｎ型に反転しチャンネル
が形成される。チャンネルが形成される領域の内、ドレ
インセル領域１９とソースセル領域２０に挟まれた領域
では、ｎ+ 型ドレインコンタクト領域８から電流２３が
ｎ型ドレイン領域４内に広がり、チャンネルを経由して
ｎ+ 型ソース領域６に流れる。一方、ドレインセル領域
１９とソースセル領域２０に挟まれていない領域（ソー
スセル領域同士が隣接している領域）では、電流２４は
ｎ+ 型ドレインコンタクト領域８からトレンチシンカー
１６または拡散層シンカー１７を縦方向に流れ、引き続
きｎ+ 型埋込層２を横方向に流れ、さらにｎ型ドレイン
領域４を縦方向に流れてｐ型ベース領域５に形成された
チャンネルを経由してｎ+ 型ソース領域６に流れる。
【００２８】以下、本実施の形態に係わる半導体装置の
製造方法について、図３および図４を参照して説明す
る。
製造方法について、図３および図４を参照して説明す
る。
【００２９】（イ）図３（ａ）に示すように、ｐ型基板
１の表面にｎ型不純物をイオン注入法または熱拡散法に
より導入し、ｎ+ 型埋込層２を形成する。その後、ｎ+
型埋込層２の上部にｐ型の不純物をドーピングしながら
ｐ型エピタキシャル層３を気相成長法により形成する。
気相成長中にｎ+ 型埋込層２からのオートドープおよび
外方拡散により、図３（ａ）に示すようにｐ型半導体層
（エピタキシャル層）３中にｎ+ 型埋込層２が侵入す
る。
１の表面にｎ型不純物をイオン注入法または熱拡散法に
より導入し、ｎ+ 型埋込層２を形成する。その後、ｎ+
型埋込層２の上部にｐ型の不純物をドーピングしながら
ｐ型エピタキシャル層３を気相成長法により形成する。
気相成長中にｎ+ 型埋込層２からのオートドープおよび
外方拡散により、図３（ａ）に示すようにｐ型半導体層
（エピタキシャル層）３中にｎ+ 型埋込層２が侵入す
る。
【００３０】（ロ）次に、トレンチシンカー１６が形成
される領域に窓を有する所定のマスクを形成する。そし
て図３（ｂ）に示すように、このマスクを用いて反応性
イオンエッチング（ＲＩＥ）法などの異方性のエッチン
グを行い、ｐ型エピタキシャル層３内に少なくともリン
グ状の凹部を有するトレンチ１８を形成する。そして、
フォトレジストや酸化膜等をマスクとして用いてｎ型ド
レイン領域４となる領域および拡散層シンカー１７とな
る領域に、31Ｐ+ もしくは75Ａｓ+ 等のｎ型不純物イオ
ンを例えば、加速エネルギー８０ｋｅＶ〜１５０ｋｅ
Ｖ、ドーズ量１×１０13ｃｍ-2乃至５×１０14ｃｍ-2で
イオン注入する。さらにフォトレジストや酸化膜等をマ
スクとして用いて、拡散層シンカー１７となる領域に、
31Ｐ+ もしくは75Ａｓ+ 等のｎ型不純物イオンを例え
ば、加速エネルギー８０ｋｅＶ〜１５０ｋｅＶ、ドーズ
量３×１０15ｃｍ-2〜５×１０16ｃｍ-2で選択的にイオ
ン注入する。そしてｎ型ドレイン領域４および拡散層シ
ンカー１７がｎ+ 型埋込層２に到達するように長時間の
熱処理を実施する。
される領域に窓を有する所定のマスクを形成する。そし
て図３（ｂ）に示すように、このマスクを用いて反応性
イオンエッチング（ＲＩＥ）法などの異方性のエッチン
グを行い、ｐ型エピタキシャル層３内に少なくともリン
グ状の凹部を有するトレンチ１８を形成する。そして、
フォトレジストや酸化膜等をマスクとして用いてｎ型ド
レイン領域４となる領域および拡散層シンカー１７とな
る領域に、31Ｐ+ もしくは75Ａｓ+ 等のｎ型不純物イオ
ンを例えば、加速エネルギー８０ｋｅＶ〜１５０ｋｅ
Ｖ、ドーズ量１×１０13ｃｍ-2乃至５×１０14ｃｍ-2で
イオン注入する。さらにフォトレジストや酸化膜等をマ
スクとして用いて、拡散層シンカー１７となる領域に、
31Ｐ+ もしくは75Ａｓ+ 等のｎ型不純物イオンを例え
ば、加速エネルギー８０ｋｅＶ〜１５０ｋｅＶ、ドーズ
量３×１０15ｃｍ-2〜５×１０16ｃｍ-2で選択的にイオ
ン注入する。そしてｎ型ドレイン領域４および拡散層シ
ンカー１７がｎ+ 型埋込層２に到達するように長時間の
熱処理を実施する。
【００３１】（ハ）図４（ｃ）に示すように、ＣＶＤ法
によりｎ型不純物をドープしたポリシリコンなどの低抵
抗材料をトレンチ１８に堆積せさるとともにｎ+型ドレ
イン領域４表面に余分に堆積したポリシリコンをエッチ
ングバックして、トレンチ１８に低抵抗材料を充填し、
トレンチシンカー１６を形成する。
によりｎ型不純物をドープしたポリシリコンなどの低抵
抗材料をトレンチ１８に堆積せさるとともにｎ+型ドレ
イン領域４表面に余分に堆積したポリシリコンをエッチ
ングバックして、トレンチ１８に低抵抗材料を充填し、
トレンチシンカー１６を形成する。
【００３２】（ニ）所定のマスクを用いてｎ+型ドレイ
ン領域４の一部、すなわちｐ型ベース領域５となる領域
に11Ｂ+ などのｐ型不純物イオンを例えば、加速エネル
ギー５０ｋｅＶ〜１００ｋｅＶ、ドーズ量５×１０13〜
１×１０15ｃｍ-2でイオン注入し、その後、所定のｐ型
ベース領域５の深さとなるように熱処理をする。さら
に、ｐ型ベース領域５形成に用いたマスクを除去し、新
たなｎ+型ソース領域６形成用マスクをフォトリソグラ
フィー技術で形成する。そして、31Ｐ+ もしくは75Ａｓ
+ 等のｎ型不純物イオンを、例えば加速エネルギー３５
ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15〜２×１０16
ｃｍ-2でイオン注入し、熱処理により活性化し、図４
（ｄ）に示すようにｎ+型ソース領域６を形成する。こ
のときの熱処理により、拡散層シンカー１７内のｎ型高
濃度不純物のごく狭い範囲への染み出しがあり、トレン
チシンカー１６と拡散層シンカー１７との界面、もしく
はトレンチシンカー１６とｎ型ドレイン領域４との界面
で、ｎ型不純物プロファイルの変化が補償される。ま
た、トレンチシンカー１６とｎ型ドレイン領域４との界
面でのオーミック接続もこの工程で実現される。
ン領域４の一部、すなわちｐ型ベース領域５となる領域
に11Ｂ+ などのｐ型不純物イオンを例えば、加速エネル
ギー５０ｋｅＶ〜１００ｋｅＶ、ドーズ量５×１０13〜
１×１０15ｃｍ-2でイオン注入し、その後、所定のｐ型
ベース領域５の深さとなるように熱処理をする。さら
に、ｐ型ベース領域５形成に用いたマスクを除去し、新
たなｎ+型ソース領域６形成用マスクをフォトリソグラ
フィー技術で形成する。そして、31Ｐ+ もしくは75Ａｓ
+ 等のｎ型不純物イオンを、例えば加速エネルギー３５
ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15〜２×１０16
ｃｍ-2でイオン注入し、熱処理により活性化し、図４
（ｄ）に示すようにｎ+型ソース領域６を形成する。こ
のときの熱処理により、拡散層シンカー１７内のｎ型高
濃度不純物のごく狭い範囲への染み出しがあり、トレン
チシンカー１６と拡散層シンカー１７との界面、もしく
はトレンチシンカー１６とｎ型ドレイン領域４との界面
で、ｎ型不純物プロファイルの変化が補償される。ま
た、トレンチシンカー１６とｎ型ドレイン領域４との界
面でのオーミック接続もこの工程で実現される。
【００３３】（ホ）次にｎ+型ドレインコンタクト領域
８に窓を有するマスクをフォトリソグラフィ技術により
作成する。このマスクを用いて31Ｐ+ もしくは75Ａｓ+
等のｎ型不純物イオンをイオン注入し、熱処理により活
性化してｎ+型ドレインコンタクト領域８を形成する。
そして乾燥酸素雰囲気中での熱処理によりゲート絶縁膜
９をウェハー前面に堆積し、さらにＣＶＤ法によりポリ
シリコン膜（ゲート電極）１０を堆積する。そして所定
のマスクを用いてゲート酸化膜９およびゲート電極１０
をＲＩＥ法によりパターンニングする。
８に窓を有するマスクをフォトリソグラフィ技術により
作成する。このマスクを用いて31Ｐ+ もしくは75Ａｓ+
等のｎ型不純物イオンをイオン注入し、熱処理により活
性化してｎ+型ドレインコンタクト領域８を形成する。
そして乾燥酸素雰囲気中での熱処理によりゲート絶縁膜
９をウェハー前面に堆積し、さらにＣＶＤ法によりポリ
シリコン膜（ゲート電極）１０を堆積する。そして所定
のマスクを用いてゲート酸化膜９およびゲート電極１０
をＲＩＥ法によりパターンニングする。
【００３４】（へ）次にＣＶＤ法により第１層間絶縁膜
をウェハー前面に堆積し、ｎ型ドレイン領域４上の形成
される第１層間絶縁膜１１をパターンニングする。この
とき、ｎ+型ドレインコンタクト領域８およびｎ+型ソー
ス領域６上に配線取り出し口を形成する。そしてアルミ
膜をスパッタ法等を用いて堆積し、ＲＩＥ法によりソー
ス電極１２および第１ドレイン電極をパターンニングす
る。
をウェハー前面に堆積し、ｎ型ドレイン領域４上の形成
される第１層間絶縁膜１１をパターンニングする。この
とき、ｎ+型ドレインコンタクト領域８およびｎ+型ソー
ス領域６上に配線取り出し口を形成する。そしてアルミ
膜をスパッタ法等を用いて堆積し、ＲＩＥ法によりソー
ス電極１２および第１ドレイン電極をパターンニングす
る。
【００３５】（ト）次にＣＶＤ法により第２層間絶縁膜
１４を前面に形成し、ＲＩＥ法により第１ドレイン電極
上に配線取り出し口を形成する。そしてアルミ膜をスパ
ッタ法などを用いて堆積し、ＲＩＥ法により第２ドレイ
ン電極をパターンニングする。以上の工程を経て、図２
（ａ）、（ｂ）に示す半導体装置が完成する。
１４を前面に形成し、ＲＩＥ法により第１ドレイン電極
上に配線取り出し口を形成する。そしてアルミ膜をスパ
ッタ法などを用いて堆積し、ＲＩＥ法により第２ドレイ
ン電極をパターンニングする。以上の工程を経て、図２
（ａ）、（ｂ）に示す半導体装置が完成する。
【００３６】なお、本実施形態では、（ロ）の工程でト
レンチ１８を形成した後、トレンチ１８内にはなにも充
填しないでｎ型ドレイン領域４および拡散層シンカー１
７を形成しているが、トレンチ１８を形成した後シリコ
ン酸化膜等を充填し、ｎ型ドレイン領域４および拡散層
シンカー１７を形成した後でエッチングで取り除くよう
にしても構わない。
レンチ１８を形成した後、トレンチ１８内にはなにも充
填しないでｎ型ドレイン領域４および拡散層シンカー１
７を形成しているが、トレンチ１８を形成した後シリコ
ン酸化膜等を充填し、ｎ型ドレイン領域４および拡散層
シンカー１７を形成した後でエッチングで取り除くよう
にしても構わない。
【００３７】また、（ロ）の工程で不純物を導入すると
き、トレンチ１８内になにも充填されていない場合、不
純物はトレンチ１８の側壁から導入されることもある。
この場合、ｎ型ドレイン領域４および拡散層シンカー１
７で熱処理時間が異なっていても構わない。ここで、拡
散層シンカー１７については横方向拡散がトレンチ１８
によりブロックされるため、拡散層シンカー１７に注入
されたｎ型高濃度不純物が熱処理時に横方向に広がるこ
とはない。またトレンチ１８内にシリコン酸化膜等の充
填物がある場合には拡散層シンカー１７との界面のごく
狭い領域では偏析現象により、拡散層シンカー１７の横
方向濃度プロファイルに変化が表れるが、後の工程でｎ
型不純物をドープしたポリシリコンなどの低抵抗材料か
らｎ型高濃度不純物が染み出してくるため電気的特性へ
の悪影響はない。この染み出しは、拡散層シンカー１７
のさらなる低抵抗化にも寄与する。
き、トレンチ１８内になにも充填されていない場合、不
純物はトレンチ１８の側壁から導入されることもある。
この場合、ｎ型ドレイン領域４および拡散層シンカー１
７で熱処理時間が異なっていても構わない。ここで、拡
散層シンカー１７については横方向拡散がトレンチ１８
によりブロックされるため、拡散層シンカー１７に注入
されたｎ型高濃度不純物が熱処理時に横方向に広がるこ
とはない。またトレンチ１８内にシリコン酸化膜等の充
填物がある場合には拡散層シンカー１７との界面のごく
狭い領域では偏析現象により、拡散層シンカー１７の横
方向濃度プロファイルに変化が表れるが、後の工程でｎ
型不純物をドープしたポリシリコンなどの低抵抗材料か
らｎ型高濃度不純物が染み出してくるため電気的特性へ
の悪影響はない。この染み出しは、拡散層シンカー１７
のさらなる低抵抗化にも寄与する。
【００３８】さらに、（ハ）の工程でｎ型不純物をドー
プしたポリシリコン等をトレンチ１８に充填したが、
（ロ）の工程で拡散層シンカー１７を形成する前に充填
してもよい。その場合、（ニ）の工程の熱処理によりポ
リシリコンからｐ型シリコン基板１への不純物が比較的
広く拡散する。
プしたポリシリコン等をトレンチ１８に充填したが、
（ロ）の工程で拡散層シンカー１７を形成する前に充填
してもよい。その場合、（ニ）の工程の熱処理によりポ
リシリコンからｐ型シリコン基板１への不純物が比較的
広く拡散する。
【００３９】さらに、（ニ）の工程にはｐ型ベース領域
５の熱処理も含めたが、ｐ型ベース領域５の熱処理が比
較的長い場合にはｐ型ベース領域５の熱処理実施後にト
レンチシンカー１６を形成すればよい。その場合、ｎ+
型ソース領域６の活性化のための熱処理が、不純物補償
の役割を果たす。
５の熱処理も含めたが、ｐ型ベース領域５の熱処理が比
較的長い場合にはｐ型ベース領域５の熱処理実施後にト
レンチシンカー１６を形成すればよい。その場合、ｎ+
型ソース領域６の活性化のための熱処理が、不純物補償
の役割を果たす。
【００４０】以上説明したように、まずトレンチ１８を
形成後、長時間の熱処理で拡散層シンカー１７を形成す
ることにより、ドレインシンカー部の横方法の拡散を抑
えながら、所望の面積のドレインシンカー部を得ること
ができる。ここで、「ドレインシンカー部」とは、トレ
ンチシンカー１６と拡散層シンカー１７を合わせたもの
をいう。
形成後、長時間の熱処理で拡散層シンカー１７を形成す
ることにより、ドレインシンカー部の横方法の拡散を抑
えながら、所望の面積のドレインシンカー部を得ること
ができる。ここで、「ドレインシンカー部」とは、トレ
ンチシンカー１６と拡散層シンカー１７を合わせたもの
をいう。
【００４１】また、ドレインシンカー部が、低抵抗なト
レンチシンカー１６と拡散層シンカー１７により形成さ
れているため、拡散によりドレインシンカー部を形成す
る場合と比較して、ドレインシンカー部のｎ型不純物は
横方向に広がらず、ドレインセル−ソースセル間距離を
ｐ型ベース領域５とトレンチシンカー１６の間の距離で
決められるので、全体のセル密度を上げられる。そのた
め、トランジスタの有効面積で規格化したオン抵抗が低
減できる。
レンチシンカー１６と拡散層シンカー１７により形成さ
れているため、拡散によりドレインシンカー部を形成す
る場合と比較して、ドレインシンカー部のｎ型不純物は
横方向に広がらず、ドレインセル−ソースセル間距離を
ｐ型ベース領域５とトレンチシンカー１６の間の距離で
決められるので、全体のセル密度を上げられる。そのた
め、トランジスタの有効面積で規格化したオン抵抗が低
減できる。
【００４２】さらに、ドレインシンカー部の面積とトラ
ンジスタの有効面積で規格化したオン抵抗の関係におい
て、図５に計算結果の１例を示すように、ある最適なド
レインシンカー部の面積がある。ドレインシンカー部の
面積が小さすぎると、ドレインシンカー部の材質自体が
低抵抗であっても、電流通路が狭いためにかえって全体
のオン抵抗が高くなってしまう。このように、ドレイン
シンカー部が低抵抗なトレンチシンカー１６と拡散層シ
ンカー１７により形成されているので、トレンチシンカ
ー１６についてはそのトレンチ幅が１〜２μｍと制限
（通常の工程でポリシリコンで埋め戻すことのできる
幅）されるが、中心部の拡散層シンカー１７の面積が自
由に設計できるため、最終的にドレインシンカー部の面
積は自由に設計される。そのため、トランジスタ全体の
セル密度を上げると同時に図５に示したような最適なド
レインシンカーの面積を実現でき、オン抵抗を理想的な
値まで低減することができる。
ンジスタの有効面積で規格化したオン抵抗の関係におい
て、図５に計算結果の１例を示すように、ある最適なド
レインシンカー部の面積がある。ドレインシンカー部の
面積が小さすぎると、ドレインシンカー部の材質自体が
低抵抗であっても、電流通路が狭いためにかえって全体
のオン抵抗が高くなってしまう。このように、ドレイン
シンカー部が低抵抗なトレンチシンカー１６と拡散層シ
ンカー１７により形成されているので、トレンチシンカ
ー１６についてはそのトレンチ幅が１〜２μｍと制限
（通常の工程でポリシリコンで埋め戻すことのできる
幅）されるが、中心部の拡散層シンカー１７の面積が自
由に設計できるため、最終的にドレインシンカー部の面
積は自由に設計される。そのため、トランジスタ全体の
セル密度を上げると同時に図５に示したような最適なド
レインシンカーの面積を実現でき、オン抵抗を理想的な
値まで低減することができる。
【００４３】以上、第１の実施の形態はパワーＭＯＳＦ
ＥＴとして従来例と比較しやすいラテラルＤＭＯＳ（Ｌ
ＤＭＯＳ）を示したが、同じくラテラルでゲート構造を
Ｕ溝に形成したＵＭＯＳＦＥＴであっても、同様な効果
があることはいうまでもない。また、基板構造をｎ+ 型
埋込層２のパターンニングを必要とするエピ基板で考え
たが、ｎ+ 型埋込層２を有するＳＯＩ基板を用いて、横
方向の素子分離にトレンチによる絶縁分離を用いた場合
にも同様な効果があるのは明らかである。また、ここで
はトレンチの深さがｎ+ 型埋込層２に達しているが、到
達しないでｐ型エピタキシャル層３の途中まで掘られた
場合でも同様な効果がある。また、ｎ+型ドレインコン
タクト領域８の導電型をｐ型に変えることで、ラテラル
型のＩＧＢＴが実現できるが、その場合でも、同様な効
果があるのはいうまでもない。
ＥＴとして従来例と比較しやすいラテラルＤＭＯＳ（Ｌ
ＤＭＯＳ）を示したが、同じくラテラルでゲート構造を
Ｕ溝に形成したＵＭＯＳＦＥＴであっても、同様な効果
があることはいうまでもない。また、基板構造をｎ+ 型
埋込層２のパターンニングを必要とするエピ基板で考え
たが、ｎ+ 型埋込層２を有するＳＯＩ基板を用いて、横
方向の素子分離にトレンチによる絶縁分離を用いた場合
にも同様な効果があるのは明らかである。また、ここで
はトレンチの深さがｎ+ 型埋込層２に達しているが、到
達しないでｐ型エピタキシャル層３の途中まで掘られた
場合でも同様な効果がある。また、ｎ+型ドレインコン
タクト領域８の導電型をｐ型に変えることで、ラテラル
型のＩＧＢＴが実現できるが、その場合でも、同様な効
果があるのはいうまでもない。
【００４４】（第２の実施の形態）第２の実施の形態に
おいては、ドレインシンカー部の平面構造について説明
する。図６（ａ）、（ｂ）は本発明の第２の実施の形態
に係わるドレインシンカー部の平面構造を示す図であ
る。図６（ａ）に示したものは、第１の拡散層シンカー
２２ａの周りにリング状の第１のトレンチシンカー２１
ａが形成されていることに加えて、第１の拡散層シンカ
ー２２ａの内側においても小面積の第２のトレンチシン
カー２１ｂが形成されている。図５に示したようなドレ
インシンカー部の面積の最適値が第１の実施の形態の場
合より大きい場合の低抵抗化に効果がある。
おいては、ドレインシンカー部の平面構造について説明
する。図６（ａ）、（ｂ）は本発明の第２の実施の形態
に係わるドレインシンカー部の平面構造を示す図であ
る。図６（ａ）に示したものは、第１の拡散層シンカー
２２ａの周りにリング状の第１のトレンチシンカー２１
ａが形成されていることに加えて、第１の拡散層シンカ
ー２２ａの内側においても小面積の第２のトレンチシン
カー２１ｂが形成されている。図５に示したようなドレ
インシンカー部の面積の最適値が第１の実施の形態の場
合より大きい場合の低抵抗化に効果がある。
【００４５】具体的にはドレインシンカー部の１辺が、
（トレンチの埋め戻し可能な最大加工寸法×３）＋（最
小トレンチ間隔×２）以上で最適値を取る場合には、第
１の拡散層シンカー２２ａの中心部に第２のトレンチシ
ンカー２１ｂを配置してできるだけ低抵抗化することが
効果的である。なぜなら、トレンチシンカーが数ｍΩｃ
ｍ、拡散層シンカーが数十ｍΩｃｍの抵抗値を有し、拡
散層シンカーよりもトレンチシンカーの方が抵抗値が低
いからである。
（トレンチの埋め戻し可能な最大加工寸法×３）＋（最
小トレンチ間隔×２）以上で最適値を取る場合には、第
１の拡散層シンカー２２ａの中心部に第２のトレンチシ
ンカー２１ｂを配置してできるだけ低抵抗化することが
効果的である。なぜなら、トレンチシンカーが数ｍΩｃ
ｍ、拡散層シンカーが数十ｍΩｃｍの抵抗値を有し、拡
散層シンカーよりもトレンチシンカーの方が抵抗値が低
いからである。
【００４６】また、ドレインシンカー部の１辺が、（ト
レンチの埋め戻し可能な最大加工寸法×４）＋（最小ト
レンチ間隔×３）以上でドレインシンカー部の面積が最
適値を取る場合には、図６（ｂ）に示すように第１のト
レンチシンカー２１ｃおよび第２のトレンチシンカー２
１ｄを形成し、第２のトレンチシンカー２１ｄ内に第２
の拡散層シンカー２２ｃ形成することがドレインシンカ
ー部の低抵抗化に有効である。このように、最適なドレ
インシンカー部の面積が大きくなった場合には、多重の
トレンチシンカー２１ｃ、２１ｄを用いることで、理想
的な低オン抵抗化を計ることができる。
レンチの埋め戻し可能な最大加工寸法×４）＋（最小ト
レンチ間隔×３）以上でドレインシンカー部の面積が最
適値を取る場合には、図６（ｂ）に示すように第１のト
レンチシンカー２１ｃおよび第２のトレンチシンカー２
１ｄを形成し、第２のトレンチシンカー２１ｄ内に第２
の拡散層シンカー２２ｃ形成することがドレインシンカ
ー部の低抵抗化に有効である。このように、最適なドレ
インシンカー部の面積が大きくなった場合には、多重の
トレンチシンカー２１ｃ、２１ｄを用いることで、理想
的な低オン抵抗化を計ることができる。
【００４７】次に、発明者が行った低オン抵抗化の計算
結果を図７および図８に示す。図７はドレインシンカー
部の比抵抗を変化させた場合のチップ有効面積全体のオ
ン抵抗Ｒspの低減を計算したものである。ゲート構造は
ＵＭＯＳ構造を採用し、基本的なセルレイアウトは図１
に示したものと同じである。図７において点Ａで示した
値が、図９に示した従来例によるドレイン取り出し領域
５７を用いた場合のオン抵抗Ｒspである。本発明の係わ
るドレインシンカー部を用いた場合では、トレンチシン
カー（８μｍ角程度）１６自体の比抵抗が削減されるた
め、点Ｂで示した値までオン抵抗Ｒspが減少する。つま
り、オン抵抗Ｒspが２０％程度削減されることが分か
る。
結果を図７および図８に示す。図７はドレインシンカー
部の比抵抗を変化させた場合のチップ有効面積全体のオ
ン抵抗Ｒspの低減を計算したものである。ゲート構造は
ＵＭＯＳ構造を採用し、基本的なセルレイアウトは図１
に示したものと同じである。図７において点Ａで示した
値が、図９に示した従来例によるドレイン取り出し領域
５７を用いた場合のオン抵抗Ｒspである。本発明の係わ
るドレインシンカー部を用いた場合では、トレンチシン
カー（８μｍ角程度）１６自体の比抵抗が削減されるた
め、点Ｂで示した値までオン抵抗Ｒspが減少する。つま
り、オン抵抗Ｒspが２０％程度削減されることが分か
る。
【００４８】また、図８はさらにセルレイアウト上のド
レインセル領域−ソースセル領域間距離を縮小した場合
のオン抵抗Ｒspの低減の効果を計算したもので、図８の
点Ｂの値に対してドレインセル領域−ソースセル領域間
距離を３μｍ程度縮小することで、点Ｃの値までオン抵
抗が低減（約１０％）されることが分かる。なお、図８
における点Ｂは図７における点Ｂと同一条件である。し
たがって、図７に示す効果と図８に示す効果を合わせる
と、オン抵抗が３０％程度低減されることが分かる。
レインセル領域−ソースセル領域間距離を縮小した場合
のオン抵抗Ｒspの低減の効果を計算したもので、図８の
点Ｂの値に対してドレインセル領域−ソースセル領域間
距離を３μｍ程度縮小することで、点Ｃの値までオン抵
抗が低減（約１０％）されることが分かる。なお、図８
における点Ｂは図７における点Ｂと同一条件である。し
たがって、図７に示す効果と図８に示す効果を合わせる
と、オン抵抗が３０％程度低減されることが分かる。
【図１】本発明の第１の実施の形態に係わる半導体装置
の平面図である。
の平面図である。
【図２】図２（ａ）は図１のＡ−Ａ方向に沿った断面図
であり、図２（ｂ）は図１のＢ−Ｂ方向に沿った断面図
である。
であり、図２（ｂ）は図１のＢ−Ｂ方向に沿った断面図
である。
【図３】図１に示す半導体装置の製造工程を示す断面図
である（その１）。
である（その１）。
【図４】図１に示す半導体装置の製造工程を示す断面構
成図である（その２）。
成図である（その２）。
【図５】ドレインシンカーの面積とトランジスタの有効
面積で規格化したオン抵抗との関係を示す図である。
面積で規格化したオン抵抗との関係を示す図である。
【図６】本発明の第２の実施の形態に係わるドレインシ
ンカー部の平面形状を示す図である。
ンカー部の平面形状を示す図である。
【図７】ドレインシンカー部の比抵抗とトランジスタの
有効面積で規格化したオン抵抗との関係を示す図であ
る。
有効面積で規格化したオン抵抗との関係を示す図であ
る。
【図８】ドレインセル領域−ソースセル領域間の距離の
縮小量とトランジスタの有効面積で規格化したオン抵抗
との関係を示す図である。
縮小量とトランジスタの有効面積で規格化したオン抵抗
との関係を示す図である。
【図９】図９（ａ）は従来技術に係わる半導体装置の平
面図であり、図９（ｂ）は図９（ａ）のＣ−Ｃ方向に沿
った断面図である。
面図であり、図９（ｂ）は図９（ａ）のＣ−Ｃ方向に沿
った断面図である。
１、５１ ｐ型基板 ２、５２ ｎ+ 型埋込層 ３、５３ ｐ型エピタキシャル層 ４、５４ ｎ型ドレイン領域 ５、５５ ｐ型ベース領域 ６、５６ ｎ+ 型ソース領域 ８、５８ ｎ+ 型ドレイン領域 ９、５９ ゲート絶縁膜 １０、６０ ゲート電極 １１、６１ 第１層間絶縁膜 １２、６２ ソース電極 １３、６３ 第１ドレイン電極 １４、６４ 第２層間絶縁膜 １５、６５ 第２ドレイン電極 １６、２１ａ、２１ｂ、２１ｃ、２１ｄ トレンチシン
カー １７、２２ａ、２２ｂ、２２ｃ 拡散層シンカー １８ トレンチ １９、６９ ドレインセル領域 ２０、７０ ソースセル領域
カー １７、２２ａ、２２ｂ、２２ｃ 拡散層シンカー １８ トレンチ １９、６９ ドレインセル領域 ２０、７０ ソースセル領域
Claims (8)
- 【請求項１】 第１導電型の半導体基板上に形成された
第２導電型のウェル領域と、 前記半導体基板と前記ウェル領域の境界領域に形成され
た第２導電型の埋込層と、 前記ウェル領域の表面に形成された第１導電型のベース
領域と、 前記ベース領域内に形成された第２導電型のソース領域
と、 前記ベース領域が形成された領域以外の前記ウェル領域
の表面から前記埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、 前記トレンチシンカーの内部に位置する第２導電型の半
導体領域からなる拡散層シンカーと、 を少なくとも有することを特徴とする半導体装置。 - 【請求項２】 前記拡散層シンカー内にさらに他のトレ
ンチシンカーを有することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記拡散層シンカーが前記トレンチシン
カーと相似形であることを特徴とする請求項２記載の半
導体装置。 - 【請求項４】 前記導電体材料が前記ウェル領域と同一
導電型の不純物をドープしたポリシリコン、ポリサイ
ド、シリサイド、あるいは高融点金属のいずれかである
ことを特徴とする請求項１乃至３いずれか１項記載の半
導体装置。 - 【請求項５】 第１導電型の半導体基板上に形成された
第２導電型のウェル領域と、 前記半導体基板と前記ウェル領域の境界領域に形成され
た第２導電型の埋込層と、 前記ウェル領域の表面に形成された第１導電型のベース
領域と、 前記ベース領域内に形成された第２導電型のソース領域
と、 前記ベース領域が形成された領域以外の前記ウェル領域
の表面から前記埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、 前記トレンチシンカーの内部に位置する第２導電型の半
導体領域からなる拡散層シンカーと、 を少なくとも有する半導体装置であって、 前記ウェル領域にリング状の凹部を有するトレンチを形
成する工程と、 前記リング状の凹部の内側に位置する凸部に第２導電型
の不純物をドープする工程と、 前記トレンチに導電体を堆積する工程と、 を少なくとも有することを特徴とする半導体装置の製造
方法。 - 【請求項６】 前記不純物をドープする工程の前に、前
記トレンチに絶縁体を埋め込む工程をさらに有し、前記
不純物をドープした後に、前記絶縁体を取り除く工程を
さらに有することを特徴とする請求項５記載の半導体装
置の製造方法。 - 【請求項７】 前記トレンチに導電体を堆積する前記工
程の代わりに、前記不純物をドープする工程の前に前記
トレンチに導電体を堆積することを特徴とする請求項５
記載の半導体装置の製造方法。 - 【請求項８】 前記トレンチを形成する工程において前
記トレンチは前記リング状の凹部の内側の凸部内にさら
に他の凹部を有することを特徴とする請求項５記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31490498A JP3303806B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31490498A JP3303806B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150867A JP2000150867A (ja) | 2000-05-30 |
| JP3303806B2 true JP3303806B2 (ja) | 2002-07-22 |
Family
ID=18059049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31490498A Expired - Fee Related JP3303806B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303806B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657255B2 (en) * | 2001-10-30 | 2003-12-02 | General Semiconductor, Inc. | Trench DMOS device with improved drain contact |
| EP1883116B1 (en) * | 2006-07-26 | 2020-03-11 | Semiconductor Components Industries, LLC | Semiconductor device with high breakdown voltage and manufacturing method thereof |
-
1998
- 1998-11-05 JP JP31490498A patent/JP3303806B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150867A (ja) | 2000-05-30 |
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