CN1152419C - 功率半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及具有控制闩锁的杂质注入结构的功率半导体器件，提供能改善闩锁并使制造工艺简单化，可缩小芯片尺寸的功率半导体器件及其制造方法。依照在高浓度n+型半导体层14内的低浓度的p-型阱19内，在设于前述阱19表面的高浓度n+型源结区25之间设置掺以高浓度杂质的p+型阴极接触区27的工艺；及在前述阴极接触区27与前述阱19之间，覆盖前述源结区25的下部作延伸，在前述阱19内设置掺以比前述阴极接触区27的杂质浓度低，比前述阱19的杂质浓度高的杂质的p型杂质扩散区24的工艺来制造功率半导体器件。
Description
技术领域
本发明涉及功率半导体器件的制造方法，具体地讲，涉及能控制闩锁有杂质注入结构的功率半导体器件及其制造方法。
背景技术
众所周知，在功率半导体器件中闸门选通晶体管，特别是在沟道闸门选通晶体管中，闩锁现象作为限制工作电流大小的原因起着主导作用。
总之，在具有晶闸管结构的闸门选通晶体管中，当流向设在P-型阱上部的N+型源结区下方的空穴电流变大时，由于前述P-阱的电阻值，前述阱与源结区就出现电压差。该电压差增加到一定值以上，寄生npnp晶闸管就工作。当该晶闸管工作时，就成为供给pnp晶体管电流(电子电流)的结果，即使断开栅极电压，该pnp晶体管也不截止，该pnp晶体管索性导通，电流进一步增加。由于这种运作，前述闸门选通晶体管的温度上升，导致最终烧毁。这种一系列过程就是闩锁现象。
为防止上述闩锁现象，需要增加动态电流。即，尽可能减小位于n+源结区下的P-阱区的电阻，必须减少其间的电压差。为减小这种电阻曾做过各种尝试，尤其是最广泛使用的结构是在P-阱区内经离子注入形成P+阱，具有这样结构的现有半导体器件示于图1。
参照图1，在设置了两极(未图示)的高浓度P+型半导体基片12上形成高浓度的n+型缓冲层13，在该n+型缓冲层13上经外延生长形成低浓度的n-型半导体层14。在前述n-型半导体层14上依照介于其间的栅氧化膜15的图形形成栅多晶硅膜16。另外，在前述栅多晶硅膜16之间在前述n-型半导体层14的表面，经杂质离子注入及热扩散，形成P-型阱区19，且为不出现闩锁让所提供的高浓度的P+型阱区30经杂质离子注入及热扩散贯通，P-型阱区19的中部，延伸至前述n-型半导体层14的一部分。还有，使用用以形成源的掩模，在前述P-型阱区19和前述P+型阱区30表面上设有n+型源结区25，在前述n+型源结区25的一部分与前述n+型阱区30的表面上形成作为阴极的金属电极29。未说明的标号28是为前述金属电极29与前述栅多晶硅膜16的电绝缘而提供的PSG膜28。
上述闸门选通晶体管，因设置贯通前述P-型阱区19的前述P+型阱区30可限制流向前述源结区25下方的电流大小，即因前述P+型阱区30而减小了电阻，可减小前述源结区25与前述阱区19、30间的电压差，基于以上种种原因可以改善闩锁。
然后，至于上述闸门选通晶体管的制造方法，为设置前述P+型阱区30，因在半导体基片上必须为每个单元设置大约2～3μm以上的窗口，就需要制作掩模，而且还有使芯片变大的问题。另外，由于掩模的制作，必须实施额外的工艺，也有使上述闸门选通晶体管的制造工艺变得复杂的问题。
发明内容
本发明之目的在于，提供一种即可改善(缓解)闩锁同时又使制造工艺简单并能缩小芯片尺寸的功率半导体器件及其制造方法。
本发明的另一个目的在于，提供一种不使用P+型阱能改善(缓解)闩锁的功率半导体器件及其制造方法。
为达到上述目的，根据本发明的一个特征，一种功率半导体器件，包括：掺以高浓度杂质的第一导电类型的半导体基片12；设于前述第一导电类型的半导体基片12上的掺以高浓度杂质的第二导电类型的缓冲层13；经外延生长设于前述缓冲层13上的低浓度的第二导电类型的半导体层14；在前述半导体层14上形成，通过氧化膜15设置的栅多晶硅膜16；在前述栅多晶硅膜16之间所设置的掺以低浓度杂质第一导电类型的阱19；在前述阱19内形成的，部分包含前述栅多晶硅膜16的下方部位所设置的掺以高浓度杂质的第二导电类型的源结区25；在前述阱19内形成的，前述在源结区25之间掺以高浓度杂质的第一导电类型的阴极接触区27；在前述阱19内，设于前述阴极接触区27和前述阱19之间，覆盖前述源结区25下部，不延伸到沟道表面，以比前述阴极接触区27的杂质浓度低但比前述阱19的杂质浓度高的杂质掺杂的杂质扩散区24。
根据本发明的另一特征，一种功率半导体器件的制造方法，包含：在掺以高浓度杂质的第一导电类型的半导体基片12上设置掺以高浓度杂质的第二导电类型的缓冲层13的工艺；在前述缓冲层13上经外延生长设置低浓度的第二导电类型的半导体层14的工艺；在前述晶硅膜16上形成感光膜图形17，划分阱区的工艺；以前述感光膜作掩模使用，选择去除前述多晶硅膜和前述氧化膜，通过栅氧化膜设置多晶硅膜16的工艺；以前述栅多晶硅膜16作掩模使用，把杂质离子注入阱区，经扩散设置第一导电类型的阱19的工艺；将比前述阱19的杂质浓度高的浓度的第一导电类型的杂质注入到前述阱区19以设置第一杂质注入层20的工艺；涂敷氮化膜并使之构图，设置划分源结区的氮化膜图形21的工艺；以前述氮化膜图形21作为形成源结区的掩模使用，将高浓度的第二导电类型的杂质注入到前述阱19内，设置第二杂质注入层22的工艺；使前述第一、第二杂质注入层20、22扩散，设置其杂质浓度比前述阱19的杂质浓度高的第一导电类型的杂质扩散区24和第二导电类型的源结区25，使前述杂质扩散区24覆盖前述源结区25底部的工艺；去除前述氧化膜图形21，使用形成阴极接触区的掩模，经第一导电类型杂质离子注入，设置其杂质浓度比前述杂质扩散区24的杂质浓度高的第一导电类型的阴极接触区27的工艺；以及设置与前述栅多晶硅膜16电接触的绝缘膜28，在前述阴极接触区27上设置金属电极的工艺。
在本实施例中，前述第一导电类型是P型，而第二导电类型是N型。
根据本发明的另一特征是一种具有在半导体基片上设置的掺以低浓度杂质的第一导电类型的阱19，在该阱19内设置的掺以高浓度杂质的第二导电类型的源结区25以及通过栅氧化膜15而设置的栅多晶硅膜16的功率半导体器件，具有包括在前述阱19内形成的，在前述源结区25之间掺以高浓度杂质的第一导电类型阴极接触区27和前述19的底部之间形成的覆盖前述源结区25的下部作延伸的，掺以比前述阴极接触区27的杂质浓度低，比前述19的杂质浓度高的杂质的第一导电类型杂质扩散区24的结构。
根据本发明的另一特征是一种具有在半导体基片上设置的掺以低浓度杂质的第一导电类型的阱19，在该阱19内设置的掺以高浓度杂质的第二导电类型的源结区25以及通过栅氧化膜15而设置的栅多晶硅膜16的功率半导体器件的制造方法，包括在前述阱19内形成的，在前述源结区25之间，在前述阱19内设置掺以高浓度杂质的第一导电类型阴极接触区27的工艺；在前述阴极接触区27、前述阱19之间，覆盖前述源结区25下部作延伸，在前述阱19内掺以比前述阴极接触区27的杂质浓度低，但比前述阱19的杂质浓度的杂质设置第一导电类型的杂质扩散区24的工艺。
根据上述功率半导体器件，因借助于在阴极接触部与阱之间设置的p型杂质扩散层24可控制闩锁，防止流向前述源结区25下方的空穴电流的增加，防止了闩锁的发生。
另外，根据本发明的方法，因未形成贯通用于控制闩锁的p-型阱达到半导体层的p+型阱，也不使用为设置该p+型阱所要求的离子注入法，也无需为每个单元开设宽2～3μm的离子注入窗口，不言而喻简化了制造工艺，并可缩小芯片尺寸。
附图说明
图1是表示已有的功率半导体器件结构的剖面图。
图2是表示本发明实施例的半导体器件结构的剖面图。
图3是表示依本发明实施例的方法，制造图2所示功率半导体器件各工艺步骤的剖面图。
图4A是表示图2功率半导体器件的部分结构的剖面图，图4B是表示从半导体基片表面沿水平方向代表杂质注入区的掺杂剂浓度图。
图5A是表示图2功率半导体器件的部分结构的剖面图，图5B表示从源区至外延层的垂直方向，代表杂质注入区的掺杂剂浓度图。
图6A是表示图2功率半导体器件的部分结构的剖面图，图6B表示从阴极接触区至外延层的垂直方向代表杂质注入区的掺杂剂浓度图。
具体实施方式
下面，基于附图2～图6详细说明本发明。
参照图2，本发明新颖的功率半导体器件，在掺以高浓度杂质的n+型源结区25之间，在掺以低浓度杂质的p-型阱19内形成掺以高浓度杂质的p+阴极接触区27，在前述阱19内，在前述阴极接触区27与前述阱19的底部之间形成控制闩锁的p型杂质扩散区24，并覆盖设于前述阱表面的n+源结区25的下部作延伸。另外前述杂质扩散区24具有比前述阴极接触区27的浓度低但比前述阱19的浓度高的杂质浓度。
根据这样的本发明的功率半导体器件，前述p-型阱19由含有低浓度杂质的区域构成，在此阱19内形成具有相对高的杂质浓度的杂质扩散区24，因而不使用用来形成掺以高浓度杂质的p+型阱，也可改善(缓解)闩锁。
图3A～图3I是表示本发明的图2的功率半导体器件的制造方法，对具有与图2所示的组成部件相同功能的组成部件，标以相同的参照标号。
参照图3A，在高浓度的p+型半导体基片12上，以磷(p)作掺杂剂，经外延生长，设有高浓度且厚度薄的n+型缓冲层13。另外，在前述n+型缓冲层13上以磷作掺杂剂，经外延生长，设置低浓度的n-型半导体层14。
然后，在前述n-型半导体层14上，依次形成氧化膜和多晶硅膜及感光膜，使用用来形成栅的掩模，经公知的光刻工艺，将前述感光膜构图，划分阱区。把通过前述感光膜的构图所形成的感光膜图形17作为用来形成栅的掩模使用，经腐蚀工艺，如图3B所示，依次去除前述多晶硅膜和氧化膜，在前述半导体层14上设置栅氧化膜15和栅多晶硅膜16。
前述栅多晶硅膜16必须具有用于作为栅电极功能的导电性，在技术领域上，定由公知的现场(in situ)技术而设置的，另外在涂敷多晶硅膜后，连续注入杂质设置的。
去除前述感光膜图形17后，以前述栅多晶硅膜16作为用来形成阱的掩模使用，注入低浓度的p-型杂质离子，如图3c所示，在前述半导体层14，设置经注入杂质离子所形成的p-型杂质注入层18。接着，实行热扩散工艺，使前述p-型杂质注入层18扩散，如图3D所示，设置p-型阱19。
在图3E中，再把前述栅多晶硅膜16作为用来形成可以控制闩锁的杂质区的掩模，在前述阱19内，注入p型杂质离子，在前述阱19内的预定深度设置p型杂质注入层20。
其次，采用用来形成源结的掩模，将高浓度的n+型杂质离子以适当的能量注入，如图3F所示，在前述p型杂质注入层20与前述半导体基片的表面之间设置n+型杂质注入层22。
如图3F所示，在前述栅多晶硅膜16和裸露的半导体基片表面上涂敷氮化膜，使该氮化膜构成图形，在已设置的氮化膜图形21上形成用来形成前述源结的掩模。
接着，去除去前述的氮化膜21，通过热扩散，使前述n+型杂质注入层22和前述p型杂质注入层20中的杂质离子扩散，如图3G所示，分别设置n+型源结区25和用来控制闩锁的杂质扩散区24。此时，适当调节热扩散的时间和温度，可使前述杂质扩散区24在前述p-型阱19内覆盖前述n+源结区25的下部，而不延伸至前述栅氧化膜15的下部的沟道。
前述p型杂质扩散区24，又因具有比前述p-型阱19高的杂质浓度，可以防止闩锁现象。即由于在前述n+型源结区25的下侧形成了用来控制闩锁的前述杂质扩散区24，可使前述源结区25下方的电阻值变小，使前述p型杂质扩散区24与前述n+源结区25的电压差变小，防止寄生npnp晶闸管运作。
另外，以前述栅多晶硅膜16作为掩模使用，注入高浓度的p+型杂质离子，如图3H所示，在前述杂质扩散区24的表面设置p+型杂质注入层26，经后热处理工艺，使前述杂质注入层26的杂质扩散，设置阴极接触区27。另外，前述阴极接触区27虽可按上述以外的热处理工艺形成，也可在后续工艺涂敷PSG膜的工艺中，与PSG膜(的形成)同时形成。
接着，在含前述栅多晶硅膜16的前述半导体基片上涂敷PSG膜28并使之构图，形成露出前述阴极接触27，不言而喻，及前述源结区25之一部分的接触孔，接着以金属填充前述接触孔，如图3I所示，形成金属电极29。前述PSG膜28是为防止前述栅多晶硅膜16与前述金属电极29的电接触而设置。
图4A是沿依上述方法所制造的功率半导体器件的沟道层剖取的剖面图，图4B是表示从前述功率半导体基片表需沿水平方向，代表杂质注入区的掺杂剂浓度的曲线图。参照图4B，表示出在沟道层的表面p型杂质浓度没有增加。即表示用来控制闩锁的p型杂质扩散区24没有沿源结区25的边缘延伸到沟道层。
图5A是从前述功率半导体器件的源结区25的表面垂直剖取的剖面图，图5B表示在前述源结区25的正下方，代表p型掺杂剂扩散区的曲线。如图4B所示，从结构上表示出，具有比p-型阱19的浓度高的p型掺杂剂向源结区25以下扩散，可以减小流过该区域的空穴电流。
另外，图6A是从前述功率半导体器件的阴接欧姆结区27的表面沿垂直方向剖切的剖面图，图6B表示在阴极接触表面为使与金属电极29的接触特性良好，进行高浓度的p+型掺杂剂的扩散。
根据上述方法所制造的功率半导体器件，由于前述p+阴极接触区27是以比前述用来控制闩锁的p型杂质扩散24高的浓度掺杂的，使前述金属电极29的接触特性变好，而且，在前述p-型阱19和前述p+型阴极接触区27之间形成了前述p型杂质扩散层24，并具有比前述阱19高比前述阴极接触区27低的杂质浓度，可以防止流向前述源结区25下方的空穴电流的增加。
而且，根据上述本发明的方法，因不必形成贯通用于控制闩锁的p-型阱至半导体层的P+型阱，不形成p+型阱也能防止闩锁的发生。
还有，在本发明的方法中，不使用为设置p+型阱所需要的离子注入法，不必为每个单元开宽度为2-3μm的离子注入窗口，不必制作用来形成该离子注入窗口的掩模，其结果，自不待言简化了制造工艺，也缩小了芯片尺寸。
标号
12：半导体基片
13：缓冲层
14：半导体外延层
16：栅多晶硅膜
19：p-型阱区
24：闩锁控制用杂质区
25：源结区
27：阴极接触区
28：绝缘膜
29：金属电极
Claims (5)
1.一种功率半导体器件，包括：
掺以高浓度的第一导电类型杂质的半导体基片(12)；
设于前述半导体基片(12)上的掺以高浓度的第二导电类型杂质的缓冲层(13)；
经外延生长的设于前述缓冲层(13)上的低浓度的第二导电类型的半导体层(14)；
在前述半导体层(14)上形成的栅氧化膜(15)；
在前述栅氧化膜(15)上的栅多晶硅膜(16)；
在前述栅氧化膜(15)之间的所述半导体层(14)的表面上设置的掺以低浓度的第一导电类型杂质的阱(19)；
在前述阱(19)内形成的位于前述栅氧化膜(15)下方的掺以高浓度的第二导电类型杂质的源结区(25)；
在前述阱(19)内形成的，在前述源结区(25)之间的掺以高浓度的第一导电类型杂质的阴极接触区(27)；
在前述阱(19)内形成的，在前述源结区(25)以及前述阴极接触区(27)与前述阱(19)的底部之间的杂质扩散区(24)，该杂质扩散区的杂质浓度比阴极接触区(27)的杂质浓度低但比前述阱(19)的杂质浓度高。
2.一种功率半导体器件的制造方法，包括：
在掺以高浓度的第一导电类型杂质的半导体基片(12)上设置掺以高浓度的第二导电类型杂质的缓冲层(13)；
在所述缓冲层(13)上外延生长低浓度的第二导电类型的半导体层(14)；
在前述半导体层(14)上依次形成氧化膜和多晶硅膜和用于限定阱区的感光膜(17)；
以前述感光膜作掩模，选择性地除去前述多晶硅膜和前述氧化膜，形成栅氧化膜(15)和栅多晶硅膜(16)；
以前述栅多晶硅膜(16)作掩模，把杂质离子注入阱区，经扩散形成第一导电类型的阱(19)；
将比前述阱(19)的杂质浓度高的浓度的第一导电类型的杂质注入到前述阱区(19)以形成第一杂质注入层(20)；
涂敷氮化膜，并使之构图，设置划分源结区的氮化膜图形(21)；
以前述氮化膜图形(21)作为形成源结区的掩模，将高浓度的第二导电类型的杂质注入到前述阱(19)内，形成第二杂质注入层(22)；
使前述第一、第二杂质注入层(20、22)扩散，设置其杂质浓度比前述阱(19)的杂质浓度高的第一导电类型的杂质扩散区(24)和第二导电类型的源结区(25)，使前述杂质扩散区(24)覆盖前述源结区(25)底部；
除去前述氮化膜图形(21)，使用形成阴极接触区的掩模，经第一导电类型杂质离子注入，设置其杂质浓度比前述杂质扩散区(24)的杂质浓度高的第一导电类型的阴极接触区(27)；
设置与前述栅多晶硅膜(16)电接触的绝缘膜(28)，在前述阴极接触区(27)上设置金属电极。
3.根据权利要求2的功率半导体器件的制造方法，其中前述第一导电类型是p型，而第二导电类型是n型。
4.一种功率半导体器件，其中所述功率半导体器件具有在半导体基片上设置的掺以低浓度的第一导电类型杂质的阱(19)，在该阱(19)内设置的掺以高浓度的第二导电类型杂质的源结区(25)，以及栅氧化膜(15)和在栅氧化膜(15)上的栅多晶硅膜(16)，还包括：
在前述阱(19)内形成的，在前述源结区(25)之间的掺以高浓度的第一导电类型杂质的阴极接触区(27)；
在前述阱(19)内形成的，在前述源结区(25)以及前述阴极接触区(27)与前述阱(19)的底部之间的杂质扩散区(24)，该杂质扩散区的杂质浓度比阴极接触区(27)的杂质浓度低但比前述阱(19)的杂质浓度高。
5.一种功率半导体器件的制造方法，其中所述功率半导体器件具有在半导体基片上设置的掺以低浓度的第一导电类型杂质的阱(19)、在该阱(19)内设置的掺以高浓度的第二导电类型杂质的源结区以及栅氧化膜(15)和在栅氧化膜(15)上设置的栅多晶硅膜(16)，该方法包括步骤：
在前述阱(19)内形成在前述源结区(25)之间的掺以高浓度的第一导电类型杂质的阴极接触区(27)；
在前述阱(19)内形成在前述源结区(25)以及前述阴极接触区(27)与前述阱(19)的底部之间的杂质扩散区(24)，该杂质扩散区的杂质浓度比阴极接触区(27)的杂质浓度低但比前述阱(19)的杂质浓度高。
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