JP4030139B2 - 電力半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ラッチアップを制御する不純物注入構造を有する電力半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
周知の如く、電力半導体装置の１つであるゲーテッドトランジスタ、特にｎチャンネルのゲーテッドトランジスタにおいては、ラッチアップ現象が動作可能な電流の大きさを制限する主な原因である。
【０００３】
つまり、サイリスタ構造を有するゲーテッドトランジスタにおいてｐ型ウェルの表面部に設けられたｎ⁺ 型ソース接合領域の下方に流れるホール電流が大きくなると、前記ｐ^- 型ウェルの抵抗値によって前記ウェルとソース接合領域との電圧差が発生するようになる。その電圧差が一定値以上になると寄生ｎｐｎｐサイリスタが動作するようになる。このサイリスタが動作される時、ｐｎｐトランジスタに電流が供給される結果となってゲート電圧を遮断してもそのｐｎｐトランジスタがターン・オフされなく、むしろそのｐｎｐトランジスタを通して電流がさらに増加するようになる。このような動作により前記ゲーテッドトランジスタの温度が上がって、あげく破壊されることになる。かかる一連の過程がラッチアップ現象である。
【０００４】
上流のラッチアップ現象を防止するためには、可動電流を増すことが必要である。すなわち、ｎ⁺ 型ソース接合領域の下にあるｐ^- ウェル領域の抵抗をできるだけ小さくして、それら間の電圧差を減らすようにするのが必須的である。このように抵抗を減らすために種々の方法が試みられているが、とりわけ一番広く使われている構造がｐ^- 型ウェル領域内にｐ⁺ 型ウェルをイオン注入で形成することで、このような構造を有する従来の電力半導体装置が図８に示されている。
【０００５】
図８を参照すれば、高濃度のｐ⁺ 型半導体基板１１上には高濃度のｎ⁺ 型バッファ層１２が形成されているし、このｎ⁺ 型バッァ層１２上には低濃度のｎ^- 型半導体層１３がエピタキシャル成長によって形成されている。前記ｎ^- 型半導体層１３上にはゲート酸化膜１４を介在させてゲートポリシリコン膜１５が形成されている。また、前記ゲートポリシリコン膜１５の内側で前記ｎ^- 型半導体層１３の表面部内には不純物イオン注入及び熱拡散によってｐ^- 型ウェル領域１６が形成され、このｐ^- 型ウェル領域１６の中央部には表面からｐ^- 型ウェル領域１６を貫通して前記ｎ^- 型半導体層１３の一部分にまで延びるラッチアップ防止用の高濃度のｐ⁺ 型ウェル領域１７が不純物イオン注入及び熱拡散で形成されている。また、ｐ^- 型ウェル領域１６の表面部にはｎ⁺ 型ソース接合領域１８が形成されており、このｎ⁺ 型ソース接合領域１８と前記ｐ⁺ 型ウェル領域１７の表面上には陰極として金属電極１９が形成されている。この金属電極１９と前記ゲートポリシリコン膜１５はＰＳＧ膜２０で絶縁されている。
【０００６】
上述のゲーテッドトランジスタは前記ｐ^- 型ウェル領域１６を貫通した前記ｐ⁺ 型ウェル領域１７により前記ソース接合領域１８の下方に流れる電流の大きさを制限することができるので、即ち前記ｐ⁺ 型ウェル領域１７によって抵抗が小さくなり、前記ソース接合領域１８と前記ウェル領域１６，１７との電圧差を減らすことができるので、ラッチアップを改善させられる。
【０００７】
【発明が解決しようとする課題】
しかし、上述のゲーテッドトランジスタでは、前記ｐ⁺ 型ウェル領域１７を形成するために各セルごとにほぼ２〜３μｍ以上の窓を半導体層１３上に設けなければならないので、マスクの製作が必要になり、これによって、チップサイズが大きくなる問題点があった。また、マスク製作による追加の工程らが実行されなければいけないので、製造工程が複雑になる問題点もあった。
【０００８】
【課題を解決するための手段】
本発明は上述の課題を解決するために、次のような電力半導体装置とする。すなわち、半導体層と、この半導体層上にゲート酸化膜を介して設けられたゲートポリシリコン膜と、このゲートポリシリコン膜の内側の前記半導体層表面部に形成された第１導電型のウェルと、前記ゲートポリシリコン膜近傍の前記ウェル表面部に形成された高濃度の不純物がドープされた第２導電型のソース接合領域と、このソース接合領域の内側の前記ウェル表面部に形成された高濃度の不純物がドープされた第１導電型のカソードコンタクト領域と、このカソードコンタクト領域及び前記ソース接合領域の底部を覆って前記ウェル内に形成され、前記カソードコンタクト領域の不純物濃度より低く、前記ウェルの不純物濃度より高い不純物がドープされた第１導電型の不純物拡散領域とを具備してなる電力半導体装置とする。
【０００９】
また本発明は次のような電力半導体装置の製造方法とする。すなわち、半導体層上にゲート酸化膜を介してゲートポリシリコン膜を形成する工程と、前記ゲートポリシリコン膜の内側の前記半導体層表面部に第１導電型のウェルを形成する工程と、前記ゲートポリシリコン膜近傍の前記ウェル表面部に高濃度の不純物がドープされた第２導電型のソース接合領域を形成すると共に、このソース接合領域の底部を覆ってこのソース接合領域の内側の前記ウェル部分にこのウェル不純物濃度よりは高い不純物がドープされた第１導電型の不純物拡散領域を形成する工程と、前記ソース接合領域の内側の前記不純物拡散領域表面部にこの不純物拡散領域の不純物濃度より高い不純物がドープされた第１導電型のカソードコンタクト領域を形成する工程とを具備してなる電力半導体装置の製造方法とする。
【００１０】
【発明の実施の形態】
次に添付図面を参照して本発明による電力半導体装置及びその製造方法の実施の形態を詳細に説明する。
【００１１】
図１は本発明の電力半導体装置の実施の形態を示す断面図である。この図において、２１は高濃度のｐ⁺ 型半導体基板であり、この半導体基板２１上に高濃度のｎ⁺ 型バッファ層２２が形成されている。このバッファ層２２の上には低濃度のｎ^- 型半導体層２３がエピタキシャル成長により形成されている。そして、このｎ^- 型半導体層２３の周辺部表面上には、ゲート酸化膜２４を介してゲートポリシリコン膜２５が形成されている。また、このゲートポリシリコン膜２５の内側の前記ｎ^- 型半導体層２３の表面部には、ゲートポリシリコン膜２５の下に広がって、低濃度の不純物がドープされたｐ^- 型ウェル２６が形成される。
【００１２】
このｐ^- 型ウェル２６の表面部には、ゲートポリシリコン膜２５の近傍部分に、高濃度の不純物がドープされたｎ⁺ 型ソース接合領域２７が形成される。さらに、このｎ⁺ 型ソース接合領域２７の内側のｐ^- 型ウェル２６表面部には、高濃度の不純物がドープされたｐ⁺ 型カソードコンタクト領域２８が形成される。さらに、このｐ⁺ 型カソードコンタクト領域２８の底部及びｎ⁺ 型ソース接合領域２７の底部を覆ってｐ^- 型ウェル２６内にはｐ型不純物拡散領域２９が形成される。このｐ型不純物拡散領域２９は、前記ｐ⁺ 型カソードコンタクト領域２８よりも低く、そして前記ｐ^- 型ウェル２６よりは高い不純物濃度を有する。また、ｎ⁺ 型ソース接合領域２７の表面及びｐ⁺ 型カソードコンタクト領域２８の表面に接して金属電極３０が設けられており、この金属電極３０とゲートポリシリコン膜２５はＰＳＧ膜３１で絶縁されている。
【００１３】
このような電力半導体装置によれば、ｐ^- 型ウェル２６よりは不純物濃度の高いｐ型不純物拡散領域２９がソース接合領域２７及びカソードコンタクト領域２８の底部を覆ってｐ^- 型ウェル２６内に形成されていて、このｐ型不純物拡散領域２９で前記ソース接合領域２７の下方に流れるホール電流の増加を妨げるので、ラッチアップの発生を防止できる。
【００１４】
また、この電力半導体装置によれば、ラッチアップを制御するためにｐ^- 型ウェルを貫通して半導体層まで達するｐ⁺ 型ウェルを形成しないですむので、このｐ⁺ 型ウェルを形成するためにそれぞれのセル毎にほぼ２〜３μｍの幅を有するイオン注入窓を開口することが不要となるので、製造工程が簡素化されることは勿論、チップサイズを縮小させることができる。さらに、金属電極３０との接触特性は、高濃度のカソードコンタクト領域２８により良好に保つことができる。
【００１５】
図２ないし図４は本発明による電力半導体装置の製造方法の実施の形態を示し、図１の電力半導体装置を製造する方法である。以下、詳細に説明する。
【００１６】
まず、図２（Ａ）に示すように、高濃度のｐ⁺ 型半導体基板２１上にリンをドープ剤として高濃度で、かつ厚さの薄いｎ⁺ 型バッファ層２２をエピタキシャル成長によって設ける。次に、ｎ⁺ 型バッファ層２２上にリンをドープ剤とする低濃度のｎ^- 型半導体層２３をエピタキシャル成長によって設ける。
【００１７】
つづいて、ｎ^- 型半導体層２３上に酸化膜とポリシリコン膜及び感光膜を順次形成し、ゲート形成用マスクを用いる広く知られているフォト工程によってウェル形成領域の前記感光膜を除去する。そして、この感光膜のパターニングによって得られた図２（Ｂ）に示す感光膜パターン４１をゲート形成用マスクとして使用するエッチング工程によって前記ポリシリコン膜と酸化膜の一部を順次に除去することにより、図２（Ｂ）に示すように半導体層２３の周辺部表面上にゲート酸化膜２４とゲートポリシリコン膜２５を形成する。
【００１８】
なお、ゲートポリシリコン膜２５はゲート電極として機能するためには導電性を有しなければならないが、これは、ポリシリコン膜の全面形成後、不純物をイオン注入することによって容易に達成できる。
【００１９】
次に、感光膜パターン４１の除去後、ゲートポリシリコン膜２５をウェル形成用マスクとして使用して低濃度のｐ⁻ 型不純物イオンを注入することにより、図２（Ｃ）に示すように半導体層２３内にｐ⁻ 型不純物注入層４２を設ける。つづいて熱拡散工程を実行してｐ⁻ 型不純物注入層４２を拡散させることにより、図３（Ａ）に示すようにゲートポリシリコン膜２５の内側の半導体層２３表面部にゲートポリシリコン膜２５の下に広がってｐ⁻ 型ウェル２６を形成する。
【００２０】
次に、ゲートポリシリコン膜２５をラッチアップ制御の不純物領域形成用マスクとして使用して前記ウェル２６内にｐ型不純物イオンを注入することにより、図３（Ｂ）に示すようにウェル２６内の所定の深さにｐ型不純物注入層４３を設ける。
【００２１】
次いで、図３（Ｃ）に示すようにソース接合領域形成用マスク４４をウェル２６の表面中央部に形成した後、高濃度のｎ⁺ 型不純物イオンを適切なエネルギを持って注入することにより、ｎ⁺ 型不純物注入層４５をｐ型不純物注入層４３とウェル２６の表面との間に設ける。なお、前記ソース接合領域形成用マスク４４は、窒化膜を全面に形成した後、その窒化膜をパターニングすることにより形成される。
【００２２】
次に、マスク４４を除去したのち、熱拡散によってｎ⁺ 型不純物注入層４５にある不純物イオンを拡散させることにより、図４（Ａ）に示すようにゲートポリシリコン膜２５近傍のウェル２６表面にｎ⁺ 型ソース接合領域２７を形成し、同時にｐ型不純物注入層４３にある不純物イオンを拡散させることにより、ｎ⁺ 型ソース接合領域２７の底部を覆ってこのソース接合領域２７の内側のウェル２６部分にｐ型不純物拡散領域２９を形成する。この時、熱拡散時間と温度を適切に調節することにより、ｐ型不純物拡散領域２９はｎ⁺ 型ソース接合領域２７の底部を覆うが、ゲート酸化膜２４の下部にあるチャンネルまでは延出されないようにする。
【００２３】
次に、ゲートポリシリコン膜２５をマスクとして使用して高濃度のｐ⁺ 型不純物イオンを注入して、図４（Ｂ）に示すようにソース接合領域２７の内側のｐ型不純物拡散領域２９表面にｐ⁺ 型不純物注入層４６を形成し、続いて熱処理工程によって前記不純物注入層４６の不純物イオンを拡散させることにより、図４（Ｃ）に示すようにソース接合領域２７の内側のｐ型不純物拡散領域２９の表面部にｐ⁺ 型カソードコンタクト領域２８を形成する。この時、ｎ⁺ 型ソース接合領域２７にもｐ⁺ 型不純物イオンが注入されるが、不純物濃度の関係でｎ⁺ 型ソース接合領域２７はｐ型領域にはならない。また、熱処理は、後述するＰＳＧ膜の形成工程での熱処理を利用することもできる。
【００２４】
続いて、図４（Ｃ）に示すようにＰＳＧ膜３１を形成し、ＰＳＧ膜コンタクトホールを開け、金属電極３０を形成することにより、電力半導体装置が完成する。
【００２５】
図５（Ａ）は上述の方法によって製造された電力半導体装置の一部断面図であり、図５（Ｂ）は前記電力半導体装置の表面での水平方向の不純物濃度分布図である。図５（Ｂ）から、チャンネル層の表面にｐ型不純物濃度が増加していないことが分かる。即ちラッチアップ制御用のｐ型不純物拡散領域２９がソース接合領域２７の側面に沿ってチャンネル層まで形成されていないということを示している。
【００２６】
図６（Ａ）は前記電力半導体装置の一部断面図であり、図６（Ｂ）は前記電力半導体装置のソース接合領域２７部分での垂直方向の不純物濃度分布図である。図６（Ｂ）は、ソース接合領域２７の下にｐ^- 型ウェル２６より高い濃度を有するｐ型ドープ剤が拡散されていて、この領域を通して流れるホール電流を減らすことができることを構造的に表わしている。
【００２７】
図７（Ａ）は前記電力半導体装置の一部断面図、図７（Ｂ）は前記電力半導体装置のカソードコンタクト領域２８部分での垂直方向の不純物濃度分布図である。図７（Ｂ）は、カソードコンタクト表面に金属電極との接触特性を良くするために高濃度のｐ⁺ 型ドープ剤が拡散されているのを示している。
【００２８】
【発明の効果】
このように本発明の電力半導体装置及びその製造方法によれば、ウェルの不純物濃度よりは高い不純物濃度を有する不純物拡散領域をソース接合領域の底部を覆ってウェル内に形成することにより、ラッチアップを改善しながら製造工程が簡単で、しかもチップサイズの縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明による電力半導体装置の実施の形態を示す断面図。
【図２】本発明による電力半導体装置の製造方法の実施の形態の一部を示す断面図。
【図３】同本発明による電力半導体装置の製造方法の実施の形態の一部を示す断面図。
【図４】同本発明による電力半導体装置の製造方法の実施の形態の一部を示す断面図。
【図５】図１の電力半導体装置の一部断面図及び表面での水平方向の不純物濃度分布図。
【図６】図１の電力半導体装置の一部断面図及びソース接合領域部分での垂直方向の不純物濃度分布図。
【図７】図１の電力半導体装置の一部断面図及びカソードコンタクト領域部分での垂直方向の不純物濃度分布図。
【図８】従来の電力半導体装置の断面図。
【符号の説明】
２３ 半導体層
２４ ゲート酸化膜
２５ ゲートポリシリコン膜
２６ ｐ^- 型ウェル
２７ ｎ⁺ 型ソース接合領域
２８ ｐ⁺ 型カソードコンタクト領域

Claims (2)

1. 高濃度の不純物がドープされた第１導電型の半導体基板と、
   前記半導体基板上に設けられた高濃度の不純物がドープされた第２導電型のバッファ層と、
   前記バッファ層上に設けられた低濃度の不純物がドープされた第２導電型の半導体層と、
   前記半導体層上にゲート酸化膜を介して設けられたゲートポリシリコン膜と、
   前記ゲートポリシリコン膜の内側の前記半導体層表面部に、前記ゲートポリシリコン膜の下に広がって形成された低濃度の不純物がドープされた第１導電型のウェルと、
   前記ゲートポリシリコン膜近傍の前記ウェル表面部に形成された高濃度の不純物がドープされた第２導電型のソース接合領域と、
   前記ソース接合領域の内側の前記ウェル表面部に形成された高濃度の不純物がドープされた第１導電型のカソードコンタクト領域と、
   前記カソードコンタクト領域及び前記ソース接合領域の底部を覆って前記ウェル内に形成され、前記カソードコンタクト領域の不純物濃度より低く、前記ウェルの不純物濃度より高い不純物がドープされた第１導電型の不純物拡散領域とを具備してなる電力半導体装置。
2. 高濃度の不純物がドープされた第１導電型の半導体基板上に、高濃度の不純物がドープされた第２導電型のバッファ層を形成する工程と、
   前記バッファ層上に、低濃度の不純物がドープされた第２導電型の半導体層を形成する工程と、
   前記半導体層上にゲート酸化膜を介してゲートポリシリコン膜を形成する工程と、
   前記ゲートポリシリコン膜の内側の前記半導体層表面部に、前記ゲートポリシリコン膜の下に広がって、低濃度の不純物がドープされた第１導電型のウェルを形成する工程と、
   前記ゲートポリシリコン膜近傍の前記ウェル表面部に高濃度の不純物がドープされた第２導電型のソース接合領域を形成すると共に、このソース接合領域の底部を覆ってこのソース接合領域の内側の前記ウェル部分にこのウェルの不純物濃度よりは高い不純物がドープされた第１導電型の不純物拡散領域を形成する工程と、
   前記ソース接合領域の内側の前記不純物拡散領域表面部にこの不純物拡散領域の不純物濃度より高い不純物がドープされた第１導電型のカソードコンタクト領域を形成する工程とを具備してなる電力半導体装置の製造方法。

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