DE19840402C2 - Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes - Google Patents

Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes

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Description

Die Erfindung betrifft Halbleiterschaltungselemente und spezieller die Verwendung eines symmetrischen tiefliegenden Implantationsstoffes zum Vorsehen einer Durchgreifsperre, um die Möglichkeit, daß DMOS-Leistungselemente unerwünscht einschalten, erheblich zu ver­ ringern.
Die Technologie der doppeldiffundierten Metalloxidhalbleiter (DMOS; Double-diffused Me­ tal Oxide Semiconductor) ist bei Anwendungen mit Leistungsbauteilen weit verbreitet.
Bei einem diskreten, vertikalen DMOS-Bauteil bildet das Substrat üblicherweise den Drain- Anschluß, wobei der MOSFET in eine Epitaxieschicht eingebaut wird, die auf dem Substrat ausgebildet ist. Es gibt jedoch Fälle, insbesondere bei Anwendungen mit eingebettetem DMOS, bei dem eine vergrabene Schicht in der integrierten Schaltungsstruktur die Rolle des "Substrats" spielt. In diesem Fall kann das Substrat entweder ein p- oder ein n-Typ sein und aufgrund der vergrabenen Schicht dennoch ein integriertes DMOS-Bauteil tragen.
Fig. 1A zeigt ein konventionelles DMOS-Bauteil im Querschnitt, das eine vergrabene n+- Schicht 100, die üblicherweise in einem p--Substrat (nicht gezeigt) ausgebildet ist, und eine n--Epitaxieschicht 102 aufweist, die in der vergrabenen n+-Schicht 100 ausgebildet ist. Die n+/n--Schichten 100/102 dienen als Drain des vertikalen DMOS-Bauteils, wobei der Drain­ kontakt (nicht gezeigt) üblicherweise auf der n--Epitaxieschicht 102 hergestellt wird. Ein dop­ peldiffundierter Körperbereich (oder Mulde) 104 des p-Typs dient als der Kanal des Bauteils. Ein Gatebereich, der eine Gateelektrode 102 aus Polysilizium mit einem entsprechenden Mu­ ster aufweist, und ein darunter liegendes Gateoxid 107, das das Polysiliziumgate 106 von dem Kanalbereich 104 trennt, bilden das Kanalmodulationselement in der MOSFET-Struktur. Die Source des Bauteils wird von n+-Diffusionsbereichen 108 vorgesehen. Sourcebereiche 108 werden von einer Metallverbindungsstruktur 110 kontaktiert, die durch eine dielektrische Zwischenschicht 112, üblicherweise Borphosphorsilikatglas (BPSG), gegenüber dem Polysi­ lizium-Gatematerial 106 isoliert wird.
Druckschrift DE 196 32 077 A1 offenbart ein Leistungshalbleiterbauteil und dessen Herstel­ lungsverfahren, wobei im Bauteil das Unterbinden eines Löcherstrom einen Durchschalt- Effekt verhindert. Das Bauteil sieht ein Halbleitersubstrat vor, das von einer dielektrischen Gate-Oxidschicht bedeckt ist, die wiederum von einer leitenden Schicht aus Polysilizium be­ deckt ist. Auf der leitenden Polysiliziumschicht befindet sich eine dielektrische Schicht aus Phosphorsilicatglas (PSG). Diese drei auf dem Halbleitersubstrat liegenden Schichten sind durch eine Wanne unterbrochen, die mit einem ohmschen Kontaktbereich ausgefüllt ist und an die im Halbleitersubstrat liegenden dotierten und implantierten Schichten angrenzt. Die ursprüngliche Oberfläche des Substrats wird dabei nicht durchdrungen, so daß auch keine im Inneren des Halbleitersubstrats liegenden Strukturen kontaktiert werden.
Wie von Hu et al. in "Second Breakdown of Vertical Power MOSFETs", IEEE, Nr. 8, Aug. 1982, S. 1287-1293 erörtert, ist eines der Probleme bei der DMOS-Technologie, wenn sie zum Ansteuern großer induktiver Lasten, wie Motoren oder lange Übertragungsleitungen, eingesetzt wird, daß die während des Bauteilbetriebs erzeugten Einschwingwellen Störele­ mente aktivieren können, die bei dieser Topologie naturgemäß vorkommen, und das Bauteil so schalten können, daß es zerstört wird.
Für das Bauteil der Fig. 1A zeigt Fig. 1B in Schnittdarstellung die wichtigsten Sörelemente; das Ersatzschaltbild ist in Fig. 1C gezeigt.
Im Folgenden ist eine Folge von Ereignissen umrissen, die zu einer Störung des DMOS- Bauteils führen können: Das Bauteil wird von einer Gatespannung eingeschaltet, die den Stromfluß durch den Schaltkreis startet. Bei einem bestimmten Punkt wird das Bauteil abge­ schaltet, wodurch sich ein hochohmiger Pfad durch den MOSFET ergibt. Im Idealfall würden alle Ströme versiegen. Wie oben erwähnt, hat jedoch bei bestimmten Anwendungen die Last eine hohe Induktivität, und ihre Spannung folgt der Beziehung -L di/dt. Dadurch, daß ein endlicher Strom durch einen praktisch unendlichen Widerstand gezwungen wird, entwickelt sich eine Spannung, welche die Durchbruchspannung des MOSFET überschreitet, und das Bauteil beginnt, über einen Lawinen-Durchbruchmechanismus einen sehr großen Strom zu leiten. Dieser Strom baut interne Vorspannungen innerhalb der Bauteilstruktur auf, mit der Folge, daß der parasitäre Bipolartransistor aktiviert wird. In diesem Fall wird die maximale Haltespannung des MOSFET, die üblicherweise als seine Durchbruchsspannung bezeichnet wird, um 20 bis 30% reduziert, und sein Leitzustand ist nicht mehr steuerbar, was zur thermi­ schen Instabilität und schließlich zur Zerstörung des Bauteils führt.
Eine Art, dieses Problem zu vermeiden, ist, die Induktionsspannung mit irgendeiner Art Gleichrichtereinrichtung, die während des Lawinen-Durchbruchmodus einschaltet, extern zu "klemmen", wodurch der Induktionsstrom effektiv umgeleitet wird.
Erfindungsgemäß wird dieses Problem dadurch gelöst, daß das Problem auf der Bauteilebene angegangen wird. Ein Bauteil, das so aufgebaut ist, daß es den zerstörenden Latch-Up-Zustand (der zum zweiten Durchbruch führt) vermeidet, der oben be­ schrieben wurde, wird als "resistent" bezeichnet.
Die vorliegende Erfindung sieht eine Strukturverbesserung, für einen herkömmlichen DMOS- Prozeßablauf vor, um dem bekannten Problem des Latch-Up-Zustands zu begegnen. Die zusätzlichen Schritte umfassen eine symmetrische "tiefliegende" Implantation und einen zusätz­ lichen thermischen Schritt, um Siliziumschäden zu entfernen und die ionisierten Dotierungs­ stoffe richtig zu verteilen. Der Zweck der Implantation ist es, einen niederohmigen Basisbereich innerhalb des parasitären Bipolartransistors zu erzeugen, um zu verhindern, daß das Bauteil bei hohen Strömen aktiviert wird. Bezüglich der Schaltkreiseigenschaften ist das Ziel, den Spannungsabfall am Knoten Vx in Fig. 1 C während des Lawinendurchbruchs zu verringern. Diese Struktur unterdrückt das Phänomen des Durchgreifdurchbruchs, das auch die Nenn­ spannung des Bauteils senken kann.
Die Erfindung ist im Folgenden anhand bevorzugter Ausführungsformen mit Bezug auf die Zeichnungen näher erläutert. In den Figuren zeigt:
Fig. 1A eine Schnittdarstellung einer üblichen Struktur eines üblichen DMOS- Leistungselementes;
Fig. 1B ist eine Schnittdarstellung der wichtigsten Störelemente der DMOS-Struktur der Fig. 1A;
Fig. 1C ist ein Ersatzschaltbild der DMOS-Struktur der Fig. 1A;
Fig. 2A-2G zeigen Schnittdarstellungen einer Folge von Schritten zum Herstellen einer Struktur für ein resistentes DMOS-Leistungselement gemäß der vorliegenden Erfindung;
Fig. 3 ist eine Schnittdarstellung, welche das Einbringen des Dotierungsstrahls unter einem Winkel zur Normalen der Waferoberfläche gemäß der vorliegenden Er­ findung zusammen mit dem resultierenden Dotierungsprofil zeigt.
Der Prozeßablauf zum Herstellen einer Struktur eines "resistenten" DMOS-Leistungselemetes mit n-Kanal gemäß der vorliegenden Erfindung ist im Folgenden anhand der geschnittenen Teilansichten erläutert, die in den Fig. 2A bis 2F gezeigt sind. Während spezifische Prozeßpa­ rameter nicht in allen Fällen angegeben werden, wird der Fachmann verstehen, daß die Grundsätze der Erfindung unabhängig von diesen Parametern anwendbar sind, die sich abhängig von der spezifischen integrierten Schaltungsstruktur, die gerade hergestellt wird, ver­ ändern. Der Fachmann wird auch verstehen, daß dann, wenn ein bestimmter konventioneller Prozeßschritt beschrieben wird, jede von vielen herkömmlichen Verarbeitungstechniken ein­ gesetzt werden kann, mit der man dasselbe Ergebnis erhält.
Wie in Fig. 2A gezeigt, beginnt eine Ausführungsform eines Herstellungsverfahrens gemäß der vorliegenden Erfindung mit der Ausbildung einer n--Epitaxieschicht 200 auf einem Halb­ leitersubstrat (nicht gezeigt), das ein p- oder n-Material sein kann. Üblicherweise werden Fel­ doxid-Isolationsbereiche 202, die ungefähr 825 nm dick sind, und Gateoxid 204, das unge­ fähr 400 nm dick ist, auf der Epitaxieschicht 200 ausgebildet.
Als nächstes wird, wie in Fig. 2B gezeigt, eine Schicht aus Polysilizium 206, die ungefähr 550 nm dick ist, über der gesamten Struktur aufgebracht und mit einem n-Dotierungsstoff, z. B. Phosphor, bis auf einen gewünschten Dotierungspegel dotiert. Das Polysilizium wird dann thermisch oxidiert, um eine Überzugsschicht aus Siliziumdioxid 208 zu bilden. Alterna­ tiv kann die Siliziumdioxidschicht 208 durch chemisches Aufdampfen (CVD; Chemical vapor deposition) ausgebildet werden. Anschließend wird eine Photoresist-Maske (nicht gezeigt) auf der Oxidschicht 208 ausgebildet, und der Stapel wird anisotrop geätzt, um Teile der n-- Epitaxieschicht freizulegen, und Polysiliziumbereiche 206 mit darüberliegendem Siliziumdi­ oxid 208 und darunterliegendem Feldoxid 202 oder Gateoxid 204 abzugrenzen, siehe Fig. 2C. Anschließend wird in die freiliegenden Bereiche der Epitaxieschicht 200 Bor implantiert und thermisch eindiffundiert, um p-Muldenbereiche 210 zu definieren. Übliche Spitzenkonzentra­ tionen für p-Muldenbereiche 210 liegen in der Größenordnung von 8 × 1016 bis 1018 Ato­ me/cm3. Das Bor wird üblicherweise mit einer Energie von ungefähr 50 bis 150 KeV einge­ bracht.
Als nächstes wird ein n-Dotierungsstoff, wie Arsen, in die p-Muldenbereiche 210 implantiert, wie in Fig. 2D gezeigt, um n+-Bereiche 212 in den p-Mulden 210 auszubilden. Diese hochdo­ sierte Implantation bringt etwa 5 × 1015 Atome/cm2 ein.
Als nächstes wird, wie in Fig. 2E gezeigt, eine Schicht aus Niedertemperaturoxid (LTO; Low Temperature Oxide) aufgebracht und anisotrop geätzt, um Oxid-Seitenwand- Abstandsschichten 216 neben den gestapelten Polystrukturen herzustellen. Bei der vorliegen­ den Erfindung wird dann ein als Druchgreifsperre dienender Dotierungsstoff symmetrisch implantiert, um in den p-Muldenbereichen unter dem n+-Übergang der Sourcebereiche 212 p+- Durchgreif-Sperrbereiche 214 zu bilden. Die Störstellenkonzentration für die Dotierungsstoffe der Durchgreif-Sperre 214 haben Spitzenwerte von ungefähr 8 × 1018 bis 3 × 1019 Atome/cm3. Der Dotierungsstoff für die Durchgreifsperre ist vorzugsweise Bor, das mit einer Energie von ungefähr 140 KeV eingebracht wird.
Nach der oben beschriebenen Implantation der Durchgreifsperre geht der Prozeßablauf mit der Ausbildung der Sourcekontakte weiter. Die Sourcekontakte können wie oben in Verbin­ dung mit Fig. 1A beschrieben hergestellt werden, wobei ein p+-Dotierungsstoff verwendet wird, um den üblichen stark dotierten Body-Bereich zu bilden, gefolgt von der Ausbildung einer Kontaktschicht aus Aluminium. Bei der bevorzugten Ausführungsform der vorliegenden Erfindung wird jedoch nach der Implantation der Durchgreifsperre eine Photoresist-Maske über der Struktur der Fig. 2E ausgebildet, die einen mittleren Teil des n+-Sourcebereiches 212 freiläßt. Die Maske wird dann dazu verwendet, durch den n+-Sourcebereich 212 bis zu dem Durchgreif-Sperrbereich 214 und vorzugsweise zu der Spitzenkonzentration des Durchgreif- Sperrbereiches 214 mit einem reaktiven Ionenätzverfahren (RIE) anisotrop zu ätzen. Die Maske wird anschließend entfernt, und eine Schicht aus Aluminium wird aufgebracht und geätzt, um einen Aluminiumkontakt zu dem n+-Sourcebereich 212 und dem Durchgreif- Sperrbereich 214 herzustellen. Dem folgt die Ablagerung einer Überzugsschicht 220 aus ei­ nem Passivierungsmaterial, z. B. Nitrid, woraus sich schließlich die in Fig. 2F gezeigte Struk­ tur ergibt.
Ein Fachmann wird verstehen, daß die Grundsätze der Erfindung auch auf DMOS-Bauteile mit p-Kanal angewendet werden können. Bei einer Ausführungsform eines solchen Bauteils mit p-Kanal umfaßt der n-Implantationsstoff für die Durchgreifsperre Phosphor, das in einem zweistufigen Verfahren implantiert wird: eine erste LDD-Implantation (Drain-Prozeß mit ge­ ringer Dotierung) mit einer Spitzenkonzentration von etwa 8 × 1014 Atome/cm3, die mit etwa 200 bis 220 KeV eingebracht werden, und eine zweite flache Implantation mit einer Spitzen­ konzentration von etwa 5 × 1015 Atome/cm3, die bei etwa 60 KeV eingebracht werden.
Die vorliegende Erfindung sieht also eine zusätzliche Ionenimplantation und einen thermi­ schen Zyklus vor, um einen Durchgreif-Sperrbereich mit geringem spezifischem Widerstand innerhalb der BJT-Struktur (BJT = bipolarer Sperrschichttransistor) zu entwickeln. Der Durchgreif-Sperrbereich reduziert sowohl den ohmschen Spannungsabfall, wenn Strom fließt, als auch die resultierende Erwärmung des Gitters als Folge dieses Stroms, die beide zu dem Latch-Up-Problem beitragen.
Die Implantation muß so gestaltet sein, daß sie tief genug ist, um unter die flachen n+- Übergänge zu gelangen, welche die Source Drain/Drain-Bereiche des Bauteils bilden. Eine weitere Eigenschaft der Implantation ist, daß der Dotierungs-Störstellenstrahl unter einem Winkel zur Normalen auf die Oberfläche des Wafers gerichtet wird. Der Dotierungsstrahl ist zusammen mit dem resultierenden Profil in Fig. 3 gezeigt.
Sowohl im Prozeß als auch in der Bauteilsimulation wurde nachgewiesen, daß der Einsatz der starken Substratimplantation gemäß der vorliegenden Erfindung, wie auch oben beschrieben, die Möglichkeit eines unbeabsichtigten Einschaltens des Bauelementes stark reduziert. Diese Struktur liefert auch ein Mittel zum Unterdrücken des Durchgreifdurchbruchs, der auch die Nennspannung des Bauteils senken könnte.
Man sollte verstehen, daß zahlreiche Alternativen der hier beschriebenen Ausführungsform der Erfindung bei der Umsetzung der Erfindung eingesetzt werden können. Während die Aus­ führungsform der Erfindung im Bezug auf ein Bauteil mit N-Kanal beschrieben wurde, wird der Fachmann z. B. verstehen, daß die Grundsätze der Erfindung auch auf Bauteile mit P- Kanal anwendbar sind, wenn die Art der Ionen und andere aus dem Stand der Technik bekannte relevante Prozeßeinstellungen geeignet verändert werden. Der Fachmann wird ferner verstehen, daß die Grundsätze der Erfindung auch auf den Fall anwendbar sind, daß das Substrat den Drainanschluß des Bauteils bildet, sowie auf den Fall, daß die Rolle des Sub­ strats von einer vergrabenen Schicht in dem IC-Substrat gebildet wird. Die folgenden Ansprü­ che definieren den Bereich der Erfindung. Verfahren und Strukturen innerhalb des Be­ reichs der Ansprüche und deren Äquivalente sind von der Erfindung umfaßt.

Claims (4)

1. Verfahren zum Herstellen einer DMOS-Leistungselementstruktur in einem Halbleitersub­ strat, das einen ersten Leitfähigkeitstyp hat, mit folgenden Verfahrensschritten:
Ausbilden einer dielektrischen Gateschicht auf dem Substrat;
Ausbilden einer Schicht aus leitendem Material auf der dielektrischen Gateschicht;
Ausbilden einer dielektrischen Schicht auf der Schicht aus leitendem Material;
Ätzen der dielektrischen Schicht, der Schicht aus leitendem Material und der dielektri­ schen Gate-Schicht, um einen Teil des Substrats freizulegen;
Einbringen eines Dotierungsstoffes eines zweiten Leitfähigkeitstyps, der zum ersten Leit­ fähigkeitstyp entgegengesetzt ist, in den freiliegenden Teil des Substrates, um einen Mul­ denbereich in dem Substrat auszubilden, der den zweiten Leitfähigkeitstyp aufweist;
Einbringen eines Dotierungsstoffes des ersten Leitfähigkeitstyps in den Muldenbereich, um einen Source-Bereich in dem Muldenbereich auszubilden;
Einbringen eines Dotierungsstoffes des zweiten Leitfähigkeitstyp in das Substrat mit einer Energie, die ausreicht, um einen Durchgreif-Sperrbereich des zweiten Leitfähigkeitstyps in dem Substrat unter dem Sourcebereich auszubilden;
Ätzen durch den Source-Bereich, um einen Teil des Durchgreif-Sperrbereichs freizulegen; und
Ausbilden einer leitenden Kontaktschicht, welche den Source-Bereich und den freigeleg­ ten Teil des Durchgreif-Sperrbereichs kontaktiert.
2. Verfahren nach Anspruch 1, bei dem der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
3. DMOS-Leistungselementstruktur, die in einem Halbleitersubstrat ausgebildet ist, das ei­ nen ersten Leitfähigkeitstyp hat, mit folgenden Merkmalen:
ein Muldenbereich, der einen zweiten Leitfähigkeitstyp hat, welcher zum ersten Leitfä­ higkeitstyp entgegengesetzt ist, wobei der Muldenbereich in dem Substrat ausgebildet ist, einen mittleren Abschnitt und einen Umfangsabschnitt aufweist;
eine stapelförmige Gate-Struktur, die auf dem Substrat ausgebildet ist und sich über den Umfangsabschnitt des Muldenbereichs erstreckt, wobei die stapelförmige Gate-Struktur eine Schicht aus einem dielektrischen Gate-Material, eine Schicht aus einem leitenden Material, die auf dem dielektrischen Gate-Material ausgebildet ist, und eine Schicht aus dielektrischem Material, die auf der Schicht aus dem leitenden Material ausgebildet ist, umfaßt;
ein Source-Bereich, der den ersten Leitfähigkeitstyp hat und in dem mittleren Abschnitt des Muldenbereichs ausgebildet ist;
ein Durchgreif-Sperrbereich, der den zweiten Leifähigkeitstyp hat und in dem Muldenbe­ reich unter dem Source-Bereich ausgebildet ist; und
eine leitende Kontaktschicht, welche den Source-Bereich und den freigelegten Teil des Durchgreif-Sperrbereichs kontaktiert.
4. DMOS-Leistungselementstruktur nach Anspruch 3, bei der der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303410B1 (en) * 1998-06-01 2001-10-16 North Carolina State University Methods of forming power semiconductor devices having T-shaped gate electrodes
US6395611B1 (en) * 1998-11-04 2002-05-28 Agere Systems Guardian Corp. Inductor or low loss interconnect and a method of manufacturing an inductor or low loss interconnect in an integrated circuit
DE19953620A1 (de) * 1998-11-09 2000-05-11 Int Rectifier Corp Niederspannungs-MOSFET und Verfahren zu seiner Herstellung
EP1058303A1 (de) * 1999-05-31 2000-12-06 STMicroelectronics S.r.l. Herstellung einer VDMOS-Struktur mit verminderten parasitären Effekten
US6365942B1 (en) * 2000-12-06 2002-04-02 Fairchild Semiconductor Corporation MOS-gated power device with doped polysilicon body and process for forming same
US6509241B2 (en) * 2000-12-12 2003-01-21 International Business Machines Corporation Process for fabricating an MOS device having highly-localized halo regions
KR100612072B1 (ko) * 2004-04-27 2006-08-14 이태복 고 내압용 반도체 소자 및 그 제조방법
US7125777B2 (en) * 2004-07-15 2006-10-24 Fairchild Semiconductor Corporation Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
US7303947B1 (en) * 2005-07-13 2007-12-04 Lockheed Martin Corporation Source bridge for cooling and/or external connection
CN102005472B (zh) * 2009-08-31 2013-11-06 比亚迪股份有限公司 一种功率半导体器件的制造方法
US9633857B1 (en) 2016-03-31 2017-04-25 Globalfoundries Inc. Semiconductor structure including a trench capping layer and method for the formation thereof
KR102495452B1 (ko) 2016-06-29 2023-02-02 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3505393A1 (de) * 1984-02-22 1985-08-29 Rca Corp., Princeton, N.J. Vertikaler feldeffekttransistor und verfahren zum herstellen eines solchen bauelements
DE19632077A1 (de) * 1996-01-26 1997-07-31 Samsung Electronics Co Ltd Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4231811A (en) * 1979-09-13 1980-11-04 Intel Corporation Variable thickness self-aligned photoresist process
DE3016749A1 (de) * 1980-04-30 1981-11-05 Siemens AG, 1000 Berlin und 8000 München Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung
US4516143A (en) * 1982-01-04 1985-05-07 General Electric Company Self-aligned power MOSFET with integral source-base short and methods of making
US4598461A (en) * 1982-01-04 1986-07-08 General Electric Company Methods of making self-aligned power MOSFET with integral source-base short
EP0255970B1 (de) * 1986-08-08 1993-12-15 Philips Electronics Uk Limited Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
US5173435A (en) * 1987-11-11 1992-12-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
JPH0734474B2 (ja) * 1988-03-03 1995-04-12 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
US4853345A (en) * 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US4985740A (en) * 1989-06-01 1991-01-15 General Electric Company Power field effect devices having low gate sheet resistance and low ohmic contact resistance
US5155052A (en) * 1991-06-14 1992-10-13 Davies Robert B Vertical field effect transistor with improved control of low resistivity region geometry
DE4137341C1 (de) * 1991-11-13 1993-04-29 Siemens Ag, 8000 Muenchen, De
US5795793A (en) * 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3505393A1 (de) * 1984-02-22 1985-08-29 Rca Corp., Princeton, N.J. Vertikaler feldeffekttransistor und verfahren zum herstellen eines solchen bauelements
DE19632077A1 (de) * 1996-01-26 1997-07-31 Samsung Electronics Co Ltd Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
H01L 21/336 LDD *
H01L 21/336 V *
WPIDS, Depatis *

Also Published As

Publication number Publication date
DE19840402A1 (de) 1999-07-22
KR19990062497A (ko) 1999-07-26
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KR100276745B1 (ko) 2001-03-02

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