KR100612072B1 - 고 내압용 반도체 소자 및 그 제조방법 - Google Patents

고 내압용 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100612072B1
KR100612072B1 KR1020040029113A KR20040029113A KR100612072B1 KR 100612072 B1 KR100612072 B1 KR 100612072B1 KR 1020040029113 A KR1020040029113 A KR 1020040029113A KR 20040029113 A KR20040029113 A KR 20040029113A KR 100612072 B1 KR100612072 B1 KR 100612072B1
Authority
KR
South Korea
Prior art keywords
gate electrode
layer
diffusion layer
pattern
selectively
Prior art date
Application number
KR1020040029113A
Other languages
English (en)
Other versions
KR20050103805A (ko
Inventor
이태복
Original Assignee
이태복
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이태복 filed Critical 이태복
Priority to KR1020040029113A priority Critical patent/KR100612072B1/ko
Priority to JP2007510619A priority patent/JP2007535165A/ja
Priority to US11/568,438 priority patent/US20080001222A1/en
Priority to PCT/KR2005/001211 priority patent/WO2005114745A1/en
Priority to CNA2005800134202A priority patent/CN1954441A/zh
Publication of KR20050103805A publication Critical patent/KR20050103805A/ko
Application granted granted Critical
Publication of KR100612072B1 publication Critical patent/KR100612072B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 고 내압용 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 게이트 전극 패턴의 일부에 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 할 수 있다.
또한 본 발명에서는 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬에 의해 대체 진행할 수 있는 절연 스페이서의 신규 배치를 통해, 소자 제조에 필요한 마스크 매수의 감소를 유도하고, 이를 통해, 마스크 정렬 오류에 기인한 각 단위 패턴들의 형태 이상을 최소화시킴으로써, 최종 완성되는 소자의 사이즈를 효과적으로 저감시킬 수 있다.

Description

고 내압용 반도체 소자 및 그 제조방법{Semiconductor device of high breakdown voltage and manufacturing method thereof}
도 1은 종래의 기술에 따른 고 내압용 반도체 소자를 도시한 예시도.
도 2는 본 발명의 일 실시예에 따른 고 내압용 반도체 소자를 도시한 예시도.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 고 내압용 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
도 4는 본 발명의 다른 실시예에 따른 고 내압용 반도체 소자를 도시한 예시도.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 고 내압용 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
도 6, 도 8, 도 10 그리고, 도 12는 본 발명의 또 다른 실시예에 따른 고 내압용 반도체 소자를 도시한 예시도.
도 7a 내지 도 7g, 도 9a 내지 도 9d, 도 11a 내지 11e, 그리고, 도 13a 내지 도 13f는 본 발명의 또 다른 실시예에 따른 고 내압용 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
본 발명은 고 내압용 반도체 소자에 관한 것으로, 좀더 상세하게는 게이트 전극 패턴의 일부에 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 할 수 있는 고 내압용 반도체 소자에 관한 것이다. 또한, 본 발명은 이러한 고 내압용 반도체 소자를 제조하는 방법에 관한 것이다.
최근, 액정 표시장치, 플라즈마 표시장치 등과 같은 다양한 기종의 전자기기가 개발 보급되면서, 이들 전자기기에 구비된 여러 종류의 주변 디바이스와 접속·동작하여야 하는 고 내압용 반도체 소자에 대한 수요 또한 급격한 증가 추세를 이루고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 고 내압용 반도체 소자(10) 체제 하에서, 반도체 기판(1)은 소자 분리막(5)에 의해 소자 분리 영역 및 활성 영역으로 분리 정의된다. 이 경우, 반도체 기판(1)은 예컨대, 고 농도 불순물 레이어(1a) 및 고 내압용 에피텍시얼 레이어(1b)가 조합된 구성을 취한다.
이 상황에서, 반도체 기판(1)의 활성 영역에는 게이트 전극 패턴(7), 게이트 절연막 패턴(6), 채널 확산층(2), 소오스 확산층(4), 저항 강하 유도층(3), 층간 절연막(8), 금속전극(9) 등이 순차적으로 배치된다. 이 경우, 앞의 채널 확산층(2)은 예컨대, 저 농도의 P형 불순물로 이루어지며, 소오스 확산층(4)은 고 농도의 N형 불순물로 이루어지고, 저항 강하 유도층(3)은 고 농도의 P형 불순물로 이루어진다.
통상, 이러한 구조의 고 내압용 반도체 소자를 제조하기 위해서는 상황에 따라, 적어도 5개~7개 이상의 마스크가 소요된다. 예를 들어, 도 1에 도시된 바와 같은 종래의 고 내압용 반도체 소자(10)를 제조하기 위해서는 게이트 전극 패턴(7)을 형성하는 과정에서 1매, 소오스 확산층(4)을 분리 형성하는 과정에서 1매, 저항 강하 유도층(3)을 형성하는 과정에서 1매, 층간 절연막(8)의 콘택홀을 형성하는 과정에서 1매, 금속전극(9)을 형성하는 과정에서 1매 등 총 5매의 마스크가 소요되는 것이다.
물론, 각각의 마스크를 운용하는 데에는 막대한 시간과 비용이 추가로 소요될 수밖에 없기 때문에, 종래의 체제 하에서, 만약, 마스크 소요 매수를 획기적으로 줄일 수 있는 특단의 조치가 취해지지 않는 한, 생산자 측에서는 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 불필요하게 증가하는 문제점 등을 두루 감수할 수밖에 없게 된다.
한편, 상술한 종래의 마스크 운용 체제 하에서, 게이트 절연막 패턴(7), 소 오스 확산층(4), 저항 강하 유도층(3), 콘택홀, 금속전극(9) 등을 정상적으로 형성시키기 위해서는 예컨대, 감광막 패턴, 자외선 등을 이용한 일련의 사진 식각공정이 불가피하게 진행될 수밖에 없게 된다. 물론, 이러한 사진 식각공정을 정상적으로 진행시키기 위해서는 감광막 패턴 및 마스크를 정교하게 정렬시키는 작업이 미리 선행되어야 한다.
그런데, 통상, 이러한 정렬작업은 예를 들어, 스태퍼(Stepper) 등과 같은 여러 기기요소들의 복잡한 연계 동작 하에 이루어지는 것이 일반적이기 때문에, 종래의 기술 여건 하에, 감광막 패턴 및 마스크를 백 퍼센트 정확하게 정렬시키는 데에는 많은 한계가 따를 수밖에 없게 되며, 결국, 별도의 조치가 취해지지 않는 한, 감광막 패턴 및 마스크 사이에는 미세한 정렬 오류(Miss-align)가 불가피하게 야기될 수밖에 없게 된다.
물론, 이러한 정렬 오류는 앞서 언급한 각종 디바이스 패턴들의 정상적인 형성에 심각한 악 영향을 지속적으로 미칠 수밖에 없게 되며, 결국, 최종 완성되는 소자는 예를 들어, 자신의 전체적인 사이즈가 최초 디자인되었던 사이즈보다 더 증가하게 되는 문제점을 피할 수 없게 된다. 당연히, 이러한 소자의 사이즈 증가 문제는 사진 식각공정의 진행 횟수가 증가할수록(즉, 마스크 소요 매수가 증가할수록) 더욱 심각해질 수밖에 없게 된다.
따라서, 본 발명의 목적은 게이트 전극 패턴의 일부에 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 하는데 있다.
본 발명의 다른 목적은 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬에 의해 대체 진행할 수 있는 절연 스페이서의 신규 배치를 통해, 소자 제조에 필요한 마스크 매수의 감소를 유도하고, 이를 통해, 마스크 정렬 오류에 기인한 각 단위 패턴들의 형태 이상을 최소화시킴으로써, 최종 완성되는 소자의 사이즈를 효과적으로 저감시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 활성 영역에 개별적으로 이격 형성된 게이트 전극 패턴들과; 상기 각 게이트 전극 패턴들의 이격 공간 저부를 선택적으로 점유하는 채널 확산층과; 상기 각 게이트 전극 패턴들의 양쪽에 위치하며, 상기 채널 확산층 내에서 쌍을 이루어 이격 배치된 소오스 확산층과; 상기 각 채널 확산층 내에 배치된 각 쌍의 소오스 확산층과 전기적으로 접촉되면서, 상기 채널 확산층 내에 선택적으로 위치된 저항 강하 유도층과; 상기 소오스 확산층 및 저항 강하 유도층의 일부가 선택적으로 노출되도록 상기 각 게이트 전극 패턴들의 양쪽 측벽을 선택적으로 감싸면서, 상기 각 게이트 전극 패턴들의 상측으로 돌출 형성되어, 금속전극이 전기적으로 구획될 수 있도록 유도하는 절연 스페이서들과; 상기 각 절연 스페이서들이 노출되도록 상기 반도체 기판의 상부를 점유하면서, 상기 절연 스페이서에 의해 노출된 상기 소오스 확산층 및 저항 강하 유도층과 전기적으로 접촉되며, 상기 게이트 전극 패턴들의 상측으로 돌출 형성된 절연 스페이서들에 의해 전기적으로 구획된 금속전극을 포함하는 것을 특징으로 하는 고 내압용 반도체 소자를 개시한다.
또한, 본 발명의 다른 측면에서는 활성 영역이 정의된 반도체 기판의 전면에 게이트 전극 패턴 원료층 및 희생막을 순차적으로 적층한 후, 상기 게이트 전극 패턴 원료층 및 희생막을 선택적으로 패터닝 하여, 상기 활성 영역 내에 위치하면서 개별적으로 이격된 다수의 게이트 전극 패턴/희생막 패턴 적층물들을 형성하는 단계와; 상기 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 게이트 전극 패턴/희생막 패턴 적층물들의 이격 공간 저부에 채널 확산층을 형성하는 단계와; 상기 각 게이트 전극 패턴/희생막 패턴 적층물들의 양쪽 측면을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 채널 확산층 내에 위치하면서, 쌍을 이루어 이격된 소오스 확산층을 형성하는 단계와; 상기 채널 확산층 및 소오스 확산층이 선택적으로 노출되도록 상기 각 게이트 전극 패턴/희생막 패턴 적층물들의 양쪽 측벽에 절연 스페이서들을 형성하는 단계와; 상기 절연 스페이서들을 마스크로 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 각 쌍의 소오스 확산층과 전기적으로 접촉되면서, 상기 채널 확산층 내에 위치된 저항 강하 유도층을 형성하는 단계와; 상기 절연 스페이서들이 상기 게이트 전극 패턴의 상측으로 돌출 되도록 각 게이트 전극 패턴/희생막 패턴 적층물들로부터 상기 희생막 패턴을 선택적으로 제거하는 단계와; 상기 반도체 기판의 상부에 상기 게이트 전극 패턴의 상측으로 돌출된 상기 절연 스페이서들에 의해 전기적으로 구획되면서, 상기 소오스 확산층 및 저항 강하 유도층과 전기적으로 접촉되는 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 고 내압용 반도체 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 고 내압용 반도체 소자(20) 체제 하에서, 반도체 기판(21)은 소자 분리막(25)에 의해 소자 분리 영역 및 활성 영역으로 분리 정의된다. 이 경우, 반도체 기판(21)은 예컨대, 고 농도 불순물 레이어(21a) 및 고 내압용 에피텍시얼 레이어(21b)가 조합된 구성을 취한다.
이 상황에서, 반도체 기판(21)의 활성 영역에는 개별적으로 이격 형성된 다수의 게이트 전극 패턴들(27), 이 게이트 전극 패턴들(27)을 반도체 기판(21)으로부터 전기적으로 절연시키기 위한 게이트 절연막 패턴들(26), 그리고, 이 게이트 절연막 패턴(26)들의 저부에 이온 주입 형성된 채널 확산층(22), 소오스 확산층(24), 저항 강하 유도층(23) 등이 순차적으로 배치된다.
이 경우, 앞의 채널 확산층(22)은 저 농도의 제 1 도전형 불순물, 예컨대, P형 불순물로 이루어지며, 소오스 확산층(24)은 고 농도의 제 2 도전형 불순물, 예컨대, N형 불순물로 이루어지고, 저항 강하 유도층(23)은 고 농도의 제 1 도전형 불순물, 예컨대, P형 불순물로 이루어진다. 물론, 이러한 각 확산층을 이루는 불순물의 도전형은 상황에 따라, 다양한 변형을 이룰 수 있다.
이때, 도면에 도시된 바와 같이, 앞의 채널 확산층(22)은 각 게이트 전극 패턴들(27)의 이격 공간 저부를 선택적으로 점유하는 구조를 취하게 되며, 소오스 확산층(24)은 각 게이트 전극 패턴들(27)의 양쪽에 위치하면서, 채널 확산층(22) 내에서 쌍을 이루어 이격 배치되는 구조를 취하게 되고, 저항 강하 유도층(23)은 각 채널 확산층(22) 내에 배치된 각 쌍의 소오스 확산층(24)과 전기적으로 접촉되면서, 채널 확산층(22) 내에 선택적으로 위치하는 구조를 취하게 된다. 이 상황에서, 저항 강하 유도층(23)은 자신과 전기적으로 연결되는 금속전극(29)의 저항을 낮추는 역할, 소자의 오프 동작 시, 원활한 동작 특성이 나타나도록 유도하는 역할 등을 탄력적으로 수행하게 된다.
이러한 구조를 취하는 본 발명에 따른 고 내압용 반도체 소자(20)에서, 도면에 도시된 바와 같이, 반도체 기판(21)의 상부에는 앞의 소오스 확산층(24) 및 저항 강하 유도층(23)의 일부가 선택적으로 노출되도록 각 게이트 전극 패턴(27)들의 양쪽 측벽을 선택적으로 감싸면서, 해당 게이트 전극 패턴(27)들의 상측으로 돌출 형성된 절연 스페이서(28)들이 추가 배치된다. 이 경우, 절연 스페이서들(28)은 예컨대, 산화막 재질을 이룬다.
물론, 이러한 절연 스페이서(28)들은 별도의 마스크를 필요로 하지 않는 절차, 예컨대, 산화막 증착절차, 해당 산화막의 이방성 식각절차 등에 의해 형성되기 때문에, 이 절연 스페이서(28)들의 사용 환경 하에서, 생산자 측에서는 마스크의 사용에 따른 추가 부담을 손쉽게 피할 수 있게 된다.
이 상황에서, 각 절연 스페이서들(28)은 우선, 저항 강하 유도층(23)이 형성될 반도체 기판(21)의 상부를 자기 정렬 방식으로 선택 노출시키는 구조를 취하기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 저항 강하 유도층(23)의 선택적인 이온 주입을 위한 별도의 마스크를 추가 사용하지 않고서도, 각 채널 확산층(22) 내에 배치된 각 쌍의 소오스 확산층(24)과 전기적으로 접촉되면서, 해당 채널 확산층(22) 내에 선택적으로 위치하는 저항 강하 유도층(23)을 정상적으로 형성할 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 저항 강하 유도층(23)의 형성에 기인한 마스크 사용 필요성을 효과적으로 제거시킬 수 있게 된다.
또한, 각 절연 스페이서들(28)은 기존 콘택홀과 유사하게 게이트 전극 패턴(27) 형성 영역을 제외한 소오스 확산층(24) 및 저항 강하 유도층(23)을 자기 정렬 방식으로 선택 오픈시키는 구조를 취하기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 콘택홀의 형성을 위한 별도의 마스크를 추가 사용하지 않고서도, 금속전극(29)을 소오스 확산층(24) 및 저항 강하 유도층(23)과 정상적으로 전기 연결시킬 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 콘택홀의 형성에 기인한 마스크의 사용 필요성을 효과적으로 제거시킬 수 있게 된다.
이에 더하여, 각 절연 스페이서(28)들은 게이트 전극 패턴들(27)의 상측으로 돌출 형성되어, 금속전극(29)을 마치 개별적인 패턴 구조물과 같이 전기적으로 구획하는 구조를 취하기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 금속 전극(29)의 패터닝을 위한 별도의 마스크를 추가 사용하지 않고서도, 패턴화된 형태의 금속전극(29)을 정상적으로 형성할 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 금속전극(29)의 패턴화에 기인한 마스크의 사용 필요성을 효과적으로 제거시킬 수 있게 된다.
상술한 바와 같이, 본 발명에서는 게이트 전극 패턴의 일부에 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬 방식에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정 절차를 단순화시킬 수 있는 절연 스페이서(28)를 신규 배치하기 때문에, 본 발명이 구현되는 경우, 전체적인 공정 절차 내에서, 소자 제조에 필요한 마스크 매수는 자연스러운 감소를 보일 수 있게 되며, 결국, 본 발명의 실시 하에, 생산자 측에서는 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있게 된다.
물론, 이러한 절연 스페이서(28)의 신규 배치를 통해, 소자 제조에 필요한 마스크의 매수가 대폭 줄어드는 경우, 마스크의 정렬 오류에 기인한 각 단위 패턴들의 형태 이상 역시 자연스럽게 차단될 수 있게 되며, 결국, 본 발명의 실시 환경 하에, 최종 완성되는 소자는 최소의 사이즈를 효과적으로 유지할 수 있게 된다.
이하, 상술한 구성을 취하는 본 발명에 따른 고 내압용 반도체 소자의 구체적인 제조 방법을 상세히 설명한다.
우선, 도 3a에 도시된 바와 같이, 본 발명에서는 우선, 고농도의 P형 불순물 또는 고 농도의 N형 불순물이 주입된 고 농도 불순물 레이어(21a)를 형성한 후, 상부에 고 내압용 에피텍시얼 레이어(21b)를 수 ㎛~수십 ㎛ 정도의 두께로 형성시킨다.
이어, 본 발명에서는 일련의 증착공정, 패터닝 공정 등을 순차적으로 진행시켜, 반도체 기판(21), 예컨대, 고 내압용 에피텍시얼 레이어(21b)의 상부에 활성 영역을 정의하기 위한 소자 분리막(25)을 5000Å~15000Å 정도의 두께로 형성시킨다. 이 경우, 소자 분리막(25)은 예컨대, SiO2 재질로 이루어진다.
그 다음에, 본 발명에서는 도 3b에 도시된 바와 같이, 일련의 열 산화 공정을 진행시켜, 반도체 기판(21)의 활성 영역 상부에 예컨대, 500Å~1500Å 정도의 두께를 갖는 게이트 절연막(26)을 성장시킨다.
계속해서, 본 발명에서는 일련의 증착공정을 진행시켜, 앞서 언급한 게이트 절연막(26)의 상부에 예컨대, 4000Å~8000Å 정도의 두께를 갖는 게이트 전극 패턴 원료층(27a)을 형성시킨 후, 이 게이트 전극 패턴 원료층(27a)의 상부에 바람직하게, 5000Å~30000Å 정도의 두께를 갖는 희생막(43a)을 추가 형성시킨다. 이 경우, 희생막(43a)은 예컨대, 2000Å~30000Å 정도의 두께를 갖는 질화막(41a) 및 3000Å~30000Å 정도의 두께를 갖는 산화막(42a)이 조합된 구성을 취한다. 물론, 이러한 희생막(43a)의 두께 및 재질은 상황에 따라 다양한 변형을 이룰 수 있다.
이어, 본 발명에서는 도 3c에 도시된 바와 같이, 감광막 패턴(도시안됨)을 이용한 일련의 사진 식각공정을 진행시켜, 게이트 전극 패턴 원료층(27a) 및 희생 막(43a)을 선택적으로 패터닝하고, 이를 통해, 게이트 절연막(26)의 상부에 활성 영역 내에 위치하면서 개별적으로 이격된 다수의 게이트 전극 패턴/희생막 패턴 적층물(44)들을 형성시킨다. 이러한 게이트 전극 패턴/희생막 패턴 적층물(44)의 형성절차 내에서, 1매의 마스크가 소요된다.
상술한 공정 절차를 통해, 게이트 절연막(26)의 상부에 다수의 게이트 전극 패턴/희생막 패턴 적층물(44)들이 형성 완료되면, 본 발명에서는 저 농도의 불순물, 예컨대, 저 농도의 P형 불순물을 이온 주입시킨 후, 이를 1000℃~1250℃의 온도 환경 하에서, 30분~600분의 시간 동안 드라이브-인(Drive-in)시켜, 게이트 전극 패턴/희생막 패턴 적층물(44)들의 이격 공간 저부에 채널 확산층(22)을 형성시킨다.
그 다음에, 본 발명에서는 도 3d에 도시된 바와 같이, 일련의 감광막 패터닝 공정을 진행하여, 채널 확산층(22)의 상부에 소오스 확산층(24)의 형성을 위한 감광막 패턴(PR)을 형성시킨 후, 이 감광막 패턴(PR)에 의해 노출된 게이트 전극 패턴/희생막 패턴 적층물(44)들의 양쪽 측면을 타겟으로 하여, 고 농도의 불순물, 예컨대, 4.9E15(atoms/cm2)~5.1E15(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 N형 불순물을 75KeV~85KeV 정도의 에너지로, 선택 이온 주입시키고, 이를 통해, 채널 확산층(22) 내에 위치하면서, 쌍을 이루어 이격된 소오스 확산층(24)을 형성시킨다. 그런 다음, 앞의 감광막 패턴(PR)을 제거한다. 이러한 소오스 확산층(24)의 형성절차 내에서도, 1매의 마스크가 소요된다.
이어, 본 발명에서는 일련의 증착공정을 진행시켜, 게이트 전극 패턴/희생막 패턴 적층물(44)을 포함하는 반도체 기판(21)의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 증착시킨 후, 이 산화막을 이방성 식각하여, 도 3e에 도시된 바와 같이, 각 게이트 전극 패턴/희생막 패턴 적층물(44)의 양쪽 측벽에 절연 스페이서들(28)을 형성시킨다. 이 경우, 절연 스페이서들(28)은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이러한 절연 스페이서들(28)을 형성시킬 때, 본 발명에서는 식각 종료 포인트를 적절하게 조절하여, 게이트 전극 패턴/희생막 패턴 적층물(44)의 이격 공간에 대응되는 게이트 절연막(26)의 일부를 선택적으로 제거함으로써, 각 절연 스페이서들(28)의 형성과 동시에, 앞의 소오스 확산층(24) 및 채널 확산층(22:저항 강하 유도층 형성 예정영역)이 손쉽게 외부로 노출될 수 있도록 유도한다.
앞의 절차를 통해, 각 게이트 전극 패턴/희생막 패턴 적층물(44)의 양쪽 측벽에 절연 스페이서들이 형성 완료되면, 본 발명에서는 도 3f에 도시된 바와 같이, 이 절연 스페이서들(28)에 의해 노출된 채널 확산층(22:저항 강하 유도층 형성 예정영역)을 타겟으로 하여, 고 농도의 불순물, 예컨대, 4.9E15(atoms/cm2)~5.1E15(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 P형 불순물을 75KeV~85KeV 정도의 에너지로 선택 이온 주입시키고, 이를 통해, 각 쌍의 소오스 확산층(24)과 전기적으로 접촉되면서, 채널 확산층(22) 내에 위치된 저항 강하 유도층(23)을 형성시킨다. 이 경우, 저항 강하 유도층(23)은 상술한 바와 같이, 추 후 자신과 전기적으로 연결되는 금속전극(29)의 저항을 낮추는 역할, 그리고, 소자의 오프 동작 시, 원활한 동작 특성이 나타나도록 유도하는 역할 등을 탄력적으로 수행하게 된다.
이때, 앞서 언급한 바와 같이, 반도체 기판(21)의 상부에는 저항 강하 유도층(23)이 형성될 예정 영역을 자기 정렬 방식으로 선택 노출시키는 절연 스페이서들(28)이 미리 형성되어 있었기 때문에, 본 발명이 구현되는 경우, 생산자 측에서는 저항 강하 유도층(23)의 형성 국면에서도, 별도의 마스크 사용을 손쉽게 탈피할 수 있게 되며, 그 결과, 마스크 사용에 기인한 각종 어려움을 효과적으로 벗어날 수 있게 된다.
상술한 절차를 통해, 반도체 기판(21)의 활성 영역에 게이트 전극 패턴/희생막 패턴 적층물(44), 채널 확산층(22), 소오스 확산층(24), 저항 강하 유도층(23) 등이 형성 완료되면, 본 발명에서는 도 3g에 도시된 바와 같이, 식각액을 활용한 일련의 습식 식각공정을 진행시켜, 각 게이트 전극 패턴/희생막 패턴 적층물(44)들로부터 희생막 패턴(43)을 선택적으로 제거하고, 이를 통해, 각 절연 스페이서들(28)이 게이트 전극 패턴(27)의 상측으로 돌출되는 구조를 자연스럽게 취할 수 있도록 유도한다.
계속해서, 본 발명에서는 도 3h에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정(Re-flow process)을 통해 앞의 절연 스페이서들(28)이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 절연 스페이서들(28)에 의 해 전기적으로 구획되면서, 소오스 확산층(24) 및 저항 강하 유도층(23)과 전기적으로 접촉되는 금속전극(29)을 형성시킨다. 이 경우, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수도 있다.
물론, 이러한 금속전극은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스(Metal flow process)에 의해 형성될 수도 있다.
이때, 반도체 기판(21)의 상부에는 기존 콘택홀과 유사하게 게이트 전극 패턴 형성 영역을 제외한 소오스 확산층(24) 및 저항 강하 유도층(23)을 자기 정렬 방식으로 선택 오픈시키는 절연 스페이서들(28)이 미리 형성되어 있었기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 콘택홀의 형성을 위한 별도의 마스크를 추가 사용하지 않고서도, 금속전극(29)을 소오스 확산층(24) 및 저항 강하 유도층(23)과 정상적으로 전기 연결시킬 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 콘택홀의 형성에 기인한 마스크의 사용을 손쉽게 탈피할 수 있게 된다.
또한, 각 절연 스페이서(28)들은 게이트 전극 패턴(27)들의 상측으로 돌출 형성되어, 금속전극(29)을 마치 개별적인 패턴 구조물과 같이 전기적으로 구획하는 구조를 취하기 때문에, 본 발명의 구현 환경 하에서, 생산자 측에서는 금속전극(29)의 패터닝을 위한 별도의 마스크를 추가 사용하지 않고서도, 패턴화된 형태의 금속전극(29)을 정상적으로 형성할 수 있게 되며, 결국, 본 발명이 실시되는 경우, 생산자 측에서는 금속전극(29)의 패턴화에 기인한 마스크의 사용을 효과 적으로 탈피할 수 있게 된다.
추후, 본 발명에서는 금속과 실리콘의 접합을 위한 얼로이 공정, 기판 후면 가공 공정, 후면 금속 증착 및 얼로이 공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 소자 제조를 위한 초기 절차를 마무리한다.
한편, 도 4에 도시된 바와 같이, 본 발명의 다른 실시예 하에서, 앞서 언급한 절연 스페이서들은 예컨대, 코어 스페이서(34) 및 이 코어 스페이서(34)의 양 측부를 감싸는 사이드 스페이서(31,32)가 조합된 구성을 취할 수 있다. 이 경우, 바람직하게, 각 절연 스페이서들(33)은 6000Å~36000Å 정도의 두께를 유지하게 된다.
이처럼, 본 발명의 다른 실시예 하에서, 절연 스페이서들(33)이 코어 스페이서(34) 및 사이드 스페이서(31,32)가 조합된 구성을 취하고, 이를 통해, 일정 정도 이상의 두께 증가를 이루는 경우, 해당 절연 스페이서(33)들은 그 두께 증가분 만큼 자연스러운 절연 특성 강화 특성을 보유할 수 있게 되며, 결국, 이 절연 스페이서들(33)에 의해 전기적으로 구획되는 각 금속전극(29)은 좀더 안정적인 특성을 유지할 수 있게 된다.
이러한 본 발명의 다른 실시예 체제 하에서, 상술한 각 절차를 통해, 반도체 기판(21)의 활성 영역에 게이트 전극 패턴/희생막 패턴 적층물(44), 채널 확산층(22), 소오스 확산층(24) 등이 형성 완료되면, 본 발명에서는 도 5a 도시된 바와 같이, 일련의 증착공정을 진행시켜, 게이트 전극 패턴/희생막 패턴 적층물(44)을 포함하는 반도체 기판의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 증착시킨 후, 이 산화막을 이방성 식각하여, 각 게이트 전극 패턴/희생막 패턴 적층물(44)의 양쪽 측벽에 코어 스페이서들(34)을 형성시킨다. 이 경우, 코어 스페이서(34)들은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이어, 본 발명에서는 도 5b에 도시된 바와 같이, 코어 스페이서(34)들에 의해 노출된 채널 확산층(22:저항 강하 유도층 형성 예정영역)을 타겟으로 하여, 고 농도의 불순물, 예컨대, 4.9E15(atoms/cm2)~5.1E15(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 P형 불순물을 75KeV~85KeV 정도의 에너지로 선택 이온 주입시키고, 이를 통해, 각 쌍의 소오스 확산층(24)과 전기적으로 접촉되면서, 채널 확산층(22) 내에 위치된 저항 강하 유도층(23)을 형성시킨다.
이때, 앞서 언급한 바와 같이, 반도체 기판(21)의 상부에는 저항 강하 유도층(23)이 형성될 예정 영역을 자기 정렬 방식으로 선택 노출시키는 코어 스페이서들(34)이 미리 형성되어 있기 때문에, 본 발명이 구현되는 경우, 생산자 측에서는 저항 강하 유도층(23)의 형성 국면에서도, 별도의 마스크 사용을 손쉽게 탈피할 수 있게 되며, 그 결과, 마스크 사용에 기인한 각종 어려움을 효과적으로 벗어날 수 있게 된다.
계속해서, 본 발명에서는 도 5c에 도시된 바와 같이, 식각액을 활용한 일련의 습식 식각공정을 진행시켜, 각 게이트 전극 패턴/희생막 패턴 적층물(44)들로부터 희생막 패턴(43)을 선택적으로 제거하고, 이를 통해, 각 코어 스페이서(34)들이 게이트 전극 패턴(27)의 상측으로 돌출되는 구조를 자연스럽게 취할 수 있도록 유도한다.
이어, 본 발명에서는 코어 스페이서(34)를 포함하는 반도체 기판의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 추가 증착시킨 후, 이 산화막을 이방성 식각하여, 도 5d에 도시된 바와 같이, 각 코어 스페이서들(34)의 양쪽에 사이드 스페이서들(31,32)을 형성시킨다. 이 경우, 사이드 스페이서(31,32)들은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이러한 사이드 스페이서들(31,32)을 형성시킬 때, 본 발명에서는 식각 종료 포인트를 적절하게 조절하여, 게이트 전극 패턴(27)들의 이격 공간에 대응되는 게이트 절연막(26)의 일부를 선택적으로 제거함으로써, 일부 사이드 스페이서(32)들의 형성과 동시에, 앞의 소오스 확산층(24) 및 저항 강하 유도층(23)이 손쉽게 외부로 노출될 수 있도록 유도한다.
앞의 절차를 통해, 소오스 확산층(24) 및 저항 강하 유동층(23)의 외부 노출이 완료되면, 본 발명에서는 도 5e에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정을 통해 앞의 절연 스페이서들(33)이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 절연 스페이서들(33)에 의해 전기적으로 구획되면서, 소오스 확산층(24) 및 저항 강하 유도층(23)과 전기적으로 접촉되는 금속전극(29)을 형성시킨다. 이 경우에도, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수 있다.
물론, 앞서 언급한 바와 같이, 이러한 금속전극은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스에 의해 형성될 수도 있다.
한편, 도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예 체제 하에서, 절연 스페이서들(51)은 앞의 경우와 달리, 자신의 형성과 동시에 소오스 확산층(24)이 서로 이격된 두 개의 영역으로 갈라지도록 유도하는 기능을 수행할 수도 있다.
이 경우, 생산자 측에서는 앞의 도 3d에 도시된 바와 같은 감광막 패턴(PR)을 추가 사용하지 않고서도, 소오스 확산층(24)을 채널 확산층(22) 내에서 자연스럽게 이격 배치시킬 수 있게 되며, 결국, 소오스 확산층(24)의 이격 배치를 위한 별도의 마스크를 추가 사용하지 않고서도, 완성된 형태의 소오스 확산층(24)을 정상적으로 형성할 수 있게 되고, 그 결과, 생산자 측에서는 저항 강하 유도층(23)의 형성에 기인한 마스크의 사용, 콘택홀의 형성에 기인한 마스크의 사용, 금속전극(29)의 패턴화에 기인한 마스크의 사용 등은 물론, 소오스 확산층(24)의 이격화에 기인한 마스크의 사용까지도 효과적으로 탈피할 수 있게 된다.
이러한 본 발명의 또 다른 실시예 체제 하에서, 도 7a에 도시된 바와 같이, 상술한 각 절차를 통해, 반도체 기판(21)의 활성 영역에 게이트 절연막(26), 게이트 전극 패턴/희생막 패턴 적층물(44) 등이 형성 완료되면, 본 발명에서는 도 7b에 도시된 바와 같이, 저 농도의 불순물, 예컨대, 저 농도의 P형 불순물을 이온 주입시킨 후, 이를 1000℃~1250℃의 온도 환경 하에서, 30분~600분의 시간 동안 드라이브-인(Drive-in)시켜, 게이트 전극 패턴/희생막 패턴 적층물(44)들의 이격 공간 저 부에 채널 확산층(22)을 형성시킨다.
그 다음에, 본 발명에서는 도 7c에 도시된 바와 같이, 게이트 전극 패턴/희생막 패턴 적층물(44)들의 양쪽 측면을 타겟으로 하여, 고 농도의 불순물, 예컨대, 4.9E15(atoms/cm2)~5.1E15(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 N형 불순물을 75KeV~85KeV 정도의 에너지로, 선택 이온 주입시키고, 이를 통해, 채널 확산층(22) 내에 위치하는 소오스 확산층(24)을 형성시킨다.
그런 다음, 본 발명에서는 도 7d에 도시된 바와 같이, 채널 확산층(22:저항 강하 유도층 형성 예정영역)을 타겟으로 하여, 고 농도의 불순물, 예컨대, 고 농도의 P형 불순물을 앞의 소오스 확산층(24)의 경우 보다 강한 에너지로 선택 이온 주입시키고, 이를 통해, 소오스 확산층(24)의 저부와 전기적으로 접촉되면서, 채널 확산층(22) 내에 위치된 저항 강하 유도층(23)을 형성시킨다.
상술한 절차를 통해, 반도체 기판의 활성 영역에 게이트 전극 패턴/희생막 패턴 적층물(44), 채널 확산층(22), 소오스 확산층(24), 저항 강하 유도층(23) 등이 형성 완료되면, 본 발명에서는 일련의 증착공정을 진행시켜, 게이트 전극 패턴/희생막 패턴 적층물(44)을 포함하는 반도체 기판의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 증착시킨 후, 이 산화막을 이방성 식각하여, 도 7e에 도시된 바와 같이, 각 게이트 전극 패턴/희생막 패턴 적층물(44)의 양쪽 측벽에 절연 스페이서들(51)을 형성시킨다. 이 경우, 절연 스페이서들(51)은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이러한 절연 스페이서들(51)을 형성시킬 때, 앞서 언급한 바와 같이, 본 발명의 또 다른 실시예 에서는 식각 종료 포인트를 적절하게 조절하여, 게이트 전극 패턴/희생막 패턴 적층물(44)의 이격 공간에 대응되는 게이트 절연막(26)의 일부 및 소오스 확산층(24)의 일부를 선택적으로 제거함으로써, 각 절연 스페이서들(51)의 형성과 동시에, 소오스 확산층(24)이 서로 이격된 두 개의 영역으로 갈라지도록 유도함과 아울러, 저항 강하 유도층(23)이 손쉽게 외부로 노출될 수 있도록 유도한다.
물론, 이와 같이, 소오스 확산층(24)이 절연 스페이서(51)들의 형성과 동시에 두 개의 영역으로 갈라지게 되는 경우, 생산자 측에서는 소오스 확산층(24)의 이격 배치를 위한 별도의 마스크를 추가 사용하지 않고서도, 완성된 형태의 소오스 확산층(24)을 정상적으로 획득할 수 있게 된다.
계속해서, 본 발명에서는 도 7f에 도시된 바와 같이, 식각액을 활용한 일련의 습식 식각공정을 진행시켜, 각 게이트 전극 패턴/희생막 패턴 적층물(44)들로부터 희생막 패턴(43)을 선택적으로 제거하고, 이를 통해, 각 절연 스페이서들(51)이 게이트 전극 패턴(27)의 상측으로 돌출되는 구조를 자연스럽게 취할 수 있도록 유도한다.
이후, 본 발명에서는 도 7g에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정을 통해 앞의 절연 스페이서들이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 절연 스페이서(51)들에 의해 전기적으로 구획되면 서, 소오스 확산층(24) 및 저항 강하 유도층(23)과 전기적으로 접촉되는 금속전극(29)을 형성시킨다. 이 경우에도, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수 있다.
물론, 앞서 언급한 바와 같이, 이러한 금속전극은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스에 의해 형성될 수도 있다.
한편, 도 8에 도시된 바와 같이, 본 발명의 또 다른 실시예 하에서도, 앞서 언급한 절연 스페이서들은 예컨대, 코어 스페이서(55) 및 이 코어 스페이서(55)의 양 측부를 감싸는 사이드 스페이서(52,53)가 조합된 구성을 취할 수 있다. 이 경우, 바람직하게, 각 절연 스페이서들(54)은 6000Å~36000Å 정도의 두께를 유지하게 된다.
이처럼, 본 발명의 다른 실시예 하에서, 절연 스페이서들(54)이 코어 스페이서(55) 및 사이드 스페이서(52,53)가 조합된 구성을 취하고, 이를 통해, 일정 정도 이상의 두께 증가를 이루는 경우, 해당 절연 스페이서들(54)은 그 두께 증가분 만큼 자연스러운 절연 특성 강화 특성을 제공할 수 있게 되며, 결국, 이 절연 스페이서들(54)에 의해 전기적으로 구획되는 각 금속전극(29)은 좀더 안정적인 특성을 유지할 수 있게 된다.
이러한 본 발명의 다른 실시예 체제 하에서, 상술한 각 절차를 통해, 반도체 기판(21)의 활성 영역에 게이트 전극 패턴/희생막 패턴 적층물(44), 채널 확산층(22), 소오스 확산층(24), 저항 강하 유도층(23) 등이 형성 완료되면, 본 발 명에서는 도 9a 도시된 바와 같이, 일련의 증착공정을 진행시켜, 게이트 전극 패턴/희생막 패턴 적층물(44)을 포함하는 반도체 기판(21)의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 증착시킨 후, 이 산화막을 이방성 식각하여, 각 게이트 전극 패턴/희생막 패턴 적층물(44)의 양쪽 측벽에 코어 스페이서(55)들을 형성시킨다. 이 경우, 코어 스페이서(55)들은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이어, 본 발명에서는 도 9b에 도시된 바와 같이, 식각액을 활용한 일련의 습식 식각공정을 진행시켜, 각 게이트 전극 패턴/희생막 패턴 적층물(44)들로부터 희생막 패턴(43)을 선택적으로 제거하고, 이를 통해, 각 코어 스페이서(55)들이 게이트 전극 패턴(27)의 상측으로 돌출되는 구조를 자연스럽게 취할 수 있도록 유도한다.
이어, 본 발명에서는 코어 스페이서(55)를 포함하는 반도체 기판(21)의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 추가 증착시킨 후, 이 산화막을 이방성 식각하여, 도 9c에 도시된 바와 같이, 각 코어 스페이서(55)들의 양쪽에 사이드 스페이서들(52,53)을 형성시킨다. 이 경우, 사이드 스페이서들(52,53)은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이러한 사이드 스페이서들(52,53)을 형성시킬 때, 본 발명에서는 식각 종료 포인트를 적절하게 조절하여, 게이트 전극 패턴(27)의 이격 공간에 대응되는 게이트 절연막(27)의 일부 및 소오스 확산층(24)의 일부를 선택적으로 제거함으로써, 일부 사이드 스페이서들(53)의 형성과 동시에, 소오스 확산층(24)이 서로 이격된 두 개의 영역으로 갈라지도록 유도함과 아울러, 저항 강하 유도층(23)이 손쉽게 외부로 노출될 수 있도록 유도한다.
이후, 본 발명에서는 도 9d에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정을 통해 앞의 절연 스페이서들(54)이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 절연 스페이서들(54)에 의해 전기적으로 구획되면서, 소오스 확산층(24) 및 저항 강하 유도층(23)과 전기적으로 접촉되는 금속전극(29)을 형성시킨다. 이 경우에도, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수 있다.
물론, 앞서 언급한 바와 같이, 이러한 금속전극은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스에 의해 형성될 수도 있다.
추후, 본 발명에서는 금속과 실리콘의 접합을 위한 얼로이 공정, 기판 후면 가공 공정, 후면 금속 증착 및 얼로이 공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 소자 제조를 위한 초기 절차를 마무리한다.
다른 한편, 도 10에 도시된 바와 같이, 본 발명의 또 다른 실시예 하에서, 절연 스페이서들(28)은 앞서 언급한 희생막 패턴에 대한 의존 없이, 게이트 전극 패턴(61)만을 기초로 하여 형성되는 구조를 취할 수도 있다. 이 경우, 각 게이트 전극 패턴(61)은 반도체 기판(21)의 활성 영역 내에 서로 이격 위치하면서, 그 두께를 앞의 각 실시예(종래)에 비해, 바람직하게, 9000Å~38000Å 정도로 실질 증가 시키는 구조를 취하게 된다.
물론, 이처럼, 절연 스페이서(28)들이 희생막 패턴에 대한 의존 없이, 단지, 게이트 전극 패턴(61)만을 기초로 형성되는 경우, 생산자 측에서는 희생막 패턴의 형성절차 및 제거절차를 손쉽게 생략할 수 있게 되며, 그에 따른 공정 효율 향상효과를 탄력적으로 향유할 수 있게 된다.
이러한 본 발명의 다른 실시예 체제 하에서, 상술한 각 절차를 통해, 반도체 기판(21)의 활성 영역에 게이트 절연막(26)이 형성 완료되면, 본 발명에서는 일련의 증착 공정, 패터닝 공정 등을 진행시켜, 도 11a에 도시된 바와 같이, 게이트 절연막(26)의 상부에 개별적으로 이격된 상태로, 그 두께가 9000Å~38000Å 정도로 실질 확장된 다수의 게이트 전극 패턴들을 형성시킨다.
그 다음에, 본 발명에서는 도 11b에 도시된 바와 같이, 일련의 이온 주입 공정, 감광막 패터닝 공정 등을 진행시켜, 반도체 기판(21)의 활성 영역에 상술한 채널 확산층, 소오스 확산층 등을 추가 형성시킨다.
이어, 본 발명에서는 일련의 증착공정을 진행시켜, 게이트 전극 패턴(61)을 포함하는 반도체 기판(21)의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 증착시킨 후, 이 산화막을 이방성 식각하여, 도 11c에 도시된 바와 같이, 각 게이트 전극 패턴(61)의 양쪽 측벽에 절연 스페이서들(28)을 형성시킨다. 이 경우, 절연 스페이서들(28)은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이러한 절연 스페이서들(28)을 형성시킬 때, 본 발명의 또 다른 실시예 에서 는 식각 종료 포인트를 적절하게 조절하여, 게이트 전극 패턴(61)의 이격 공간에 대응되는 게이트 절연막(26)의 일부를 선택적으로 제거함으로써, 절연 스페이서(28)의 형성과 동시에, 앞의 소오스 확산층(24) 및 채널 확산층(22:저항 강하 유도층 형성 예정영역)이 손쉽게 외부로 노출될 수 있도록 유도한다.
계속해서, 본 발명에서는 도 11d에 도시된 바와 같이, 절연 스페이서(28)에 의해 노출된 채널 확산층(22:저항 강하 유도층 형성 예정영역)을 타겟으로 하여, 고 농도의 불순물, 예컨대, 4.9E15(atoms/cm2)~5.1E15(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 P형 불순물을 75KeV~85KeV 정도의 에너지로 선택 이온 주입시키고, 이를 통해, 각 쌍의 소오스 확산층(24)과 전기적으로 접촉되면서, 채널 확산층(22) 내에 위치된 저항 강하 유도층(23)을 형성시킨다.
이후, 본 발명에서는 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로우 공정을 통해 앞의 절연 스페이서들(33)이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 절연 스페이서들(33)에 의해 전기적으로 구획되면서, 소오스 확산층(24) 및 저항 강하 유도층(23)과 전기적으로 접촉되는 금속전극(29)을 형성시킨다. 이 경우에도, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수 있다.
물론, 앞서 언급한 바와 같이, 이러한 금속전극은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스에 의해 형성될 수도 있다.
한편, 도 12에 도시된 바와 같이, 상술한 게이트 전극 패턴 단독 의존형 절연 스페이서 체제 하에서도, 각 절연 스페이서(71)는 자신의 형성과 동시에 소오스 확산층(24)이 서로 이격된 두 개의 영역으로 갈라지도록 유도하는 기능을 수행할 수 있다.
물론, 이 경우, 생산자 측에서는 희생막 패턴의 형성 및 제거에 기인한 불편함을 효과적으로 탈피할 수 있음은 물론, 소오스 확산층(24)의 이격화에 기인한 마스크의 사용까지도 효과적으로 탈피할 수 있게 된다.
이러한 본 발명의 또 다른 실시예 체제 하에서, 도 13a에 도시된 바와 같이, 상술한 각 절차를 통해, 반도체 기판(21)의 활성 영역에 게이트 절연막(26), 게이트 전극 패턴들(61)이 형성 완료되면, 본 발명에서는 도 13b에 도시된 바와 같이, 저 농도의 불순물, 예컨대, 저 농도의 P형 불순물을 이온 주입시킨 후, 이를 1000℃~1250℃의 온도 환경 하에서, 30분~600분의 시간 동안 드라이브-인(Drive-in)시켜, 게이트 전극 패턴들(61)의 이격 공간 저부에 채널 확산층(22)을 형성시킨다.
그 다음에, 본 발명에서는 도 13c에 도시된 바와 같이, 게이트 전극 패턴들(61)의 양쪽 측면을 타겟으로 하여, 고 농도의 불순물, 예컨대, 4.9E15(atoms/cm2)~5.1E15(atoms/cm2) 정도의 도즈량을 갖는 고 농도의 N형 불순물을 75KeV~85KeV 정도의 에너지로, 선택 이온 주입시키고, 이를 통해, 채널 확산층(22) 내에 위치하는 소오스 확산층(24)을 형성시킨다.
그런 다음, 본 발명에서는 도 13d에 도시된 바와 같이, 채널 확산층(22:저항 강하 유도층 형성 예정영역)을 타겟으로 하여, 고 농도의 불순물, 예컨대, 고 농도의 P형 불순물을 앞의 소오스 확산층(24)의 경우 보다 강한 에너지로 선택 이온 주입시키고, 이를 통해, 소오스 확산층(24)의 저부와 전기적으로 접촉되면서, 채널 확산층(22) 내에 위치된 저항 강하 유도층(23)을 형성시킨다.
상술한 절차를 통해, 반도체 기판의 활성 영역에 게이트 전극 패턴들(61), 채널 확산층(22), 소오스 확산층(24), 저항 강하 유도층(23) 등이 형성 완료되면, 본 발명에서는 일련의 증착공정을 진행시켜, 게이트 전극 패턴/희생막 패턴 적층물(44)을 포함하는 반도체 기판의 상부에 2000Å~14000Å 정도의 두께를 갖는 절연막, 예컨대, 산화막을 증착시킨 후, 이 산화막을 이방성 식각하여, 도 13e에 도시된 바와 같이, 각 게이트 전극 패턴/희생막 패턴 적층물(44)의 양쪽 측벽에 절연 스페이서들(71)을 형성시킨다. 이 경우, 절연 스페이서들(51)은 바람직하게, 1000Å~12000Å의 두께를 유지한다.
이러한 절연 스페이서들(71)을 형성시킬 때, 앞서 언급한 바와 같이, 본 발명의 또 다른 실시예 에서는 식각 종료 포인트를 적절하게 조절하여, 게이트 전극 패턴들(61)의 이격 공간에 대응되는 게이트 절연막(26)의 일부 및 소오스 확산층(24)의 일부를 선택적으로 제거함으로써, 각 절연 스페이서들(71)의 형성과 동시에, 소오스 확산층(24)이 서로 이격된 두 개의 영역으로 갈라지도록 유도함과 아울러, 저항 강하 유도층(23)이 손쉽게 외부로 노출될 수 있도록 유도한다.
이후, 본 발명에서는 도 13f에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 반도체 기판(21)의 상부에 금속층을 형성시킨 후, 이 금속층을 소정의 리플로 우 공정을 통해 앞의 절연 스페이서들(71)이 노출될 때까지 서서히 리플로우 시킴으로써, 반도체 기판(21)의 상부에 절연 스페이서(71)들에 의해 전기적으로 구획되면서, 소오스 확산층(24) 및 저항 강하 유도층(23)과 전기적으로 접촉되는 금속전극(29)을 형성시킨다. 이 경우에도, 필요에 따라, 일련의 금속 에치백 공정이 추가 진행될 수 있다.
물론, 앞서 언급한 바와 같이, 이러한 금속전극은 상황에 따라, 금속층을 적층함과 동시에 플로우 공정을 진행시키는 소정의 금속 플로우 프로세스에 의해 형성될 수도 있다.
한편, 이러한 본 발명은 상황에 따라, 다양한 변형을 이룰 수 있다.
예를 들어, 본 발명에서는 앞의 금속전극을 소정의 콘택 플러그 공정, 예컨대, 텅스텐 플러그 공정의 진행에 의해 형성할 수도 있으며, 다른 예로, 앞의 금속 전극을 텅스텐 플러그 공정 및 금속 리플로우(플로우) 공정의 연속 진행에 의해 형성할 수도 있다.
추후, 본 발명에서는 금속과 실리콘의 접합을 위한 얼로이 공정, 기판 후면 가공 공정, 후면 금속 증착 및 얼로이 공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 소자 제조를 위한 초기 절차를 마무리한다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 게이트 전극 패턴의 일부에 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬(Self-align)에 의해 대체 수행하여, 소자의 제조를 위한 전체적인 공정절차를 단순화시킬 수 있는 절연 스페이서를 신규 배치하고, 이를 통해, 소자 제조에 필요한 마스크 매수의 자연스러운 감소를 유도함으로써, 생산자 측에서, 마스크 매수 증가에 기인한 각종 문제점들, 예컨대, 제품 제조원가가 상승하는 문제점, 제조기간이 증가하는 문제점, 제고 부담(물류 부담)이 증가하는 문제점, 원가 경쟁력이 취약해지는 문제점, 제품 개발 기간이 증가하는 문제점 등을 손쉽게 피할 수 있도록 가이드 할 수 있다.
또한 본 발명에서는 종래의 층간 절연막, 콘택홀, 마스크 등의 역할을 자기 정렬에 의해 대체 진행할 수 있는 절연 스페이서의 신규 배치를 통해, 소자 제조에 필요한 마스크 매수의 감소를 유도하고, 이를 통해, 마스크 정렬 오류에 기인한 각 단위 패턴들의 형태 이상을 최소화시킴으로써, 최종 완성되는 소자의 사이즈를 효과적으로 저감시킬 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

Claims (9)

  1. 반도체 기판의 활성 영역에 개별적으로 이격 형성된 게이트 전극 패턴들과;
    상기 각 게이트 전극 패턴들의 이격 공간 저부를 선택적으로 점유하는 채널 확산층과;
    상기 각 게이트 전극 패턴들의 양쪽에 위치하며, 상기 채널 확산층 내에서 쌍을 이루어 이격 배치된 소오스 확산층과;
    상기 각 채널 확산층 내에 배치된 각 쌍의 소오스 확산층과 전기적으로 접촉되면서, 상기 채널 확산층 내에 선택적으로 위치된 저항 강하 유도층과;
    상기 소오스 확산층 및 저항 강하 유도층의 일부가 선택적으로 노출되도록 상기 각 게이트 전극 패턴들의 양쪽 측벽을 선택적으로 감싸면서, 상기 각 게이트 전극 패턴들의 상측으로 돌출 형성되어, 금속전극이 전기적으로 구획될 수 있도록 유도하는 절연 스페이서들과;
    상기 각 절연 스페이서들이 노출되도록 상기 반도체 기판의 상부를 점유하면서, 상기 절연 스페이서에 의해 노출된 상기 소오스 확산층 및 저항 강하 유도층과 전기적으로 접촉되며, 상기 게이트 전극 패턴들의 상측으로 돌출 형성된 절연 스페이서들에 의해 전기적으로 구획된 금속전극을 포함하는 것을 특징으로 하는 고 내압용 반도체 소자.
  2. 제 1 항에 있어서, 상기 각 절연 스페이서들은 코어 스페이서 및 상기 코어 스페이서의 양 측부를 감싸는 사이드 스페이서의 조합으로 이루어지는 것을 특징으로 하는 고 내압용 반도체 소자.
  3. 활성 영역이 정의된 반도체 기판의 전면에 게이트 전극 패턴 원료층 및 희생막을 순차적으로 적층한 후, 상기 게이트 전극 패턴 원료층 및 희생막을 선택적으로 패터닝 하여, 상기 활성 영역 내에 위치하면서 개별적으로 이격된 다수의 게이트 전극 패턴/희생막 패턴 적층물들을 형성하는 단계와;
    상기 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 게이트 전극 패턴/희생막 패턴 적층물들의 이격 공간 저부에 채널 확산층을 형성하는 단계와;
    상기 각 게이트 전극 패턴/희생막 패턴 적층물들의 양쪽 측면을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 채널 확산층 내에 위치하면서, 쌍을 이루어 이격된 소오스 확산층을 형성하는 단계와;
    상기 채널 확산층 및 소오스 확산층이 선택적으로 노출되도록 상기 각 게이트 전극 패턴/희생막 패턴 적층물들의 양쪽 측벽에 절연 스페이서들을 형성하는 단계와;
    상기 절연 스페이서들을 마스크로 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 각 쌍의 소오스 확산층과 전기적으로 접촉되면서, 상기 채널 확산층 내에 위치된 저항 강하 유도층을 형성하는 단계와;
    상기 절연 스페이서들이 상기 게이트 전극 패턴의 상측으로 돌출 되도록 각 게이트 전극 패턴/희생막 패턴 적층물들로부터 상기 희생막 패턴을 선택적으로 제거하는 단계와;
    상기 반도체 기판의 상부에 상기 게이트 전극 패턴의 상측으로 돌출된 상기 절연 스페이서들에 의해 전기적으로 구획되면서, 상기 소오스 확산층 및 저항 강하 유도층과 전기적으로 접촉되는 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  4. 활성 영역이 정의된 반도체 기판의 전면에 게이트 전극 패턴 원료층 및 희생막을 순차적으로 적층한 후, 상기 게이트 전극 패턴 원료층 및 희생막을 선택적으로 패터닝 하여, 상기 활성 영역 내에 위치하면서 개별적으로 이격된 다수의 게이트 전극 패턴/희생막 패턴 적층물들을 형성하는 단계와;
    상기 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 게이트 전극 패턴/희생막 패턴 적층물들의 이격 공간 저부에 채널 확산층을 형성하는 단계와;
    상기 각 게이트 전극 패턴/희생막 패턴 적층물들의 양쪽 측면을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 채널 확산층 내에 위치된 소오스 확산층을 형성하는 단계와;
    상기 채널 확산층을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 소오스 확산층의 저부와 전기적으로 접촉되면서, 상기 채널 확산층 내에 위치된 저항 강하 유도층을 형성하는 단계와;
    상기 각 소오스 확산층이 서로 이격된 두 개의 영역으로 갈라지도록 함과 아울러, 상기 저항 강하 유도층이 선택적으로 노출되도록 상기 각 게이트 전극 패턴/희생막 패턴 적층물들의 양쪽 측벽에 절연 스페이서들을 형성하는 단계와;
    상기 절연 스페이서들이 상기 게이트 전극 패턴의 상측으로 돌출되도록 각 게이트 전극 패턴/희생막 패턴 적층물들로부터 상기 희생막 패턴을 선택적으로 제거하는 단계와;
    상기 반도체 기판의 상부에 상기 게이트 전극 패턴의 상측으로 돌출된 상기 절연 스페이서들에 의해 전기적으로 구획되면서, 상기 소오스 확산층 및 저항 강하 유도층과 전기적으로 접촉되는 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  5. 반도체 기판의 활성 영역 상부에 개별적으로 이격된 상태로, 두께가 실질적으로 확장된 다수의 게이트 전극 패턴을 형성하는 단계와;
    상기 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 게이트 전극 패턴의 이격 공간 저부에 채널 확산층을 형성하는 단계와;
    상기 각 게이트 전극 패턴의 양쪽 측면을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 채널 확산층 내에 위치하면서, 쌍을 이루어 이격된 소오스 확산층을 형성하는 단계와;
    상기 채널 확산층 및 소오스 확산층이 선택적으로 노출되도록 상기 각 게이트 전극 패턴의 양쪽 측벽에 절연 스페이서들을 형성하는 단계와;
    상기 절연 스페이서들을 마스크로 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 각 쌍의 소오스 확산층과 전기적으로 접촉되면서, 상기 채널 확산층 내에 위치된 저항 강하 유도층을 형성하는 단계와;
    상기 반도체 기판의 상부에 상기 두께가 실질적으로 확장된 각 게이트 전극 패턴의 양쪽 측벽에 형성된 상기 절연 스페이서들에 의해 전기적으로 구획되면서, 상기 소오스 확산층 및 저항 강하 유도층과 전기적으로 접촉되는 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  6. 반도체 기판의 활성 영역 상부에 개별적으로 이격된 상태로, 두께가 실질적으로 확장된 다수의 게이트 전극 패턴을 형성하는 단계와;
    상기 활성 영역을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 게이트 전극 패턴의 이격 공간 저부에 채널 확산층을 형성하는 단계와;
    상기 각 게이트 전극 패턴의 양쪽 측면을 타겟으로, 소정의 제 2 도전형 불순물을 선택적으로 이온 주입하여, 상기 채널 확산층 내에 위치된 소오스 확산층을 형성하는 단계와;
    상기 채널 확산층을 타겟으로, 소정의 제 1 도전형 불순물을 선택적으로 이온 주입하여, 상기 소오스 확산층의 저부와 전기적으로 접촉되면서, 상기 채널 확산층 내에 위치된 저항 강하 유도층을 형성하는 단계와;
    상기 각 소오스 확산층이 서로 이격된 두 개의 영역으로 갈라지도록 함과 아울러, 상기 저항 강하 유도층이 선택적으로 노출되도록 상기 각 게이트 전극 패턴의 양쪽 측벽에 절연 스페이서들을 형성하는 단계와;
    상기 반도체 기판의 상부에 상기 두께가 실질적으로 확장된 각 게이트 전극 패턴의 양쪽 측벽에 형성된 상기 절연 스페이서들에 의해 전기적으로 구획되면서, 상기 소오스 확산층 및 저항 강하 유도층과 전기적으로 접촉되는 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  7. 제 3 항 또는 제 4 항에 있어서, 상기 희생막 패턴은 5000Å~30000Å의 두께를 갖는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  8. 제 3 항 내지 제 6 항 중 적어도 어느 한 항에 있어서, 상기 절연 스페이서는 1000Å~12000Å의 두께를 갖는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
  9. 제 3 항 내지 제 6 항 중 적어도 어느 한 항에 있어서, 상기 금속전극은 소정의 금속 플로우 공정(Flow process) 또는 금속 리플로우 공정(Reflow process)에 의해 형성되는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
KR1020040029113A 2004-04-27 2004-04-27 고 내압용 반도체 소자 및 그 제조방법 KR100612072B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040029113A KR100612072B1 (ko) 2004-04-27 2004-04-27 고 내압용 반도체 소자 및 그 제조방법
JP2007510619A JP2007535165A (ja) 2004-04-27 2005-04-27 高絶縁破壊電圧の半導体デバイス及びその製造方法
US11/568,438 US20080001222A1 (en) 2004-04-27 2005-04-27 Semiconductor Device Of High Breakdown Voltage And Manufacturing Method Thereof
PCT/KR2005/001211 WO2005114745A1 (en) 2004-04-27 2005-04-27 Semiconductor device of high breakdown voltage and manufacturing method thereof
CNA2005800134202A CN1954441A (zh) 2004-04-27 2005-04-27 具有高击穿电压的半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040029113A KR100612072B1 (ko) 2004-04-27 2004-04-27 고 내압용 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050103805A KR20050103805A (ko) 2005-11-01
KR100612072B1 true KR100612072B1 (ko) 2006-08-14

Family

ID=35428624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040029113A KR100612072B1 (ko) 2004-04-27 2004-04-27 고 내압용 반도체 소자 및 그 제조방법

Country Status (5)

Country Link
US (1) US20080001222A1 (ko)
JP (1) JP2007535165A (ko)
KR (1) KR100612072B1 (ko)
CN (1) CN1954441A (ko)
WO (1) WO2005114745A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098782A (zh) * 2016-08-19 2016-11-09 华越微电子有限公司 一种p沟道vdmos器件生产方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10644130B2 (en) * 2012-10-25 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with spacer over gate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879254A (en) * 1987-06-10 1989-11-07 Nippondenso Co., Ltd. Method of manufacturing a DMOS
US6049104A (en) * 1997-11-28 2000-04-11 Magepower Semiconductor Corp. MOSFET device to reduce gate-width without increasing JFET resistance

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4895810A (en) * 1986-03-21 1990-01-23 Advanced Power Technology, Inc. Iopographic pattern delineated power mosfet with profile tailored recessed source
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
US6043126A (en) * 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
DE19840402C2 (de) * 1997-12-12 2003-07-31 Nat Semiconductor Corp Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes
KR20000051294A (ko) * 1999-01-20 2000-08-16 김덕중 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법
DE10053428A1 (de) * 2000-10-27 2002-05-16 Infineon Technologies Ag Verfahren zur Herstellung eines DMOS-Transistors
JP2003249647A (ja) * 2002-02-25 2003-09-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6747312B2 (en) * 2002-05-01 2004-06-08 International Rectifier Corporation Rad hard MOSFET with graded body diode junction and reduced on resistance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879254A (en) * 1987-06-10 1989-11-07 Nippondenso Co., Ltd. Method of manufacturing a DMOS
US6049104A (en) * 1997-11-28 2000-04-11 Magepower Semiconductor Corp. MOSFET device to reduce gate-width without increasing JFET resistance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098782A (zh) * 2016-08-19 2016-11-09 华越微电子有限公司 一种p沟道vdmos器件生产方法
CN106098782B (zh) * 2016-08-19 2019-10-18 华越微电子有限公司 一种p沟道vdmos器件生产方法

Also Published As

Publication number Publication date
US20080001222A1 (en) 2008-01-03
CN1954441A (zh) 2007-04-25
KR20050103805A (ko) 2005-11-01
JP2007535165A (ja) 2007-11-29
WO2005114745A1 (en) 2005-12-01

Similar Documents

Publication Publication Date Title
US10014215B2 (en) Method and apparatus for placing a gate contact inside a semiconductor active region having high-k dielectric gate caps
KR100870178B1 (ko) 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들
JPH06204246A (ja) コンタクトを含む半導体デバイスとその製造方法
JP2007526651A (ja) 高耐圧用半導体素子及びその製造方法
US5834816A (en) MOSFET having tapered gate electrode
US7595251B2 (en) Method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby
JP2005079576A (ja) 半導体装置及びこれの製造方法
KR20070019473A (ko) 웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를이용한 소자 분리 형성 방법
US7598551B2 (en) High voltage device
JP5073933B2 (ja) 半導体装置及びその製造方法
JPH11195704A (ja) 半導体装置およびその製造方法
KR100612072B1 (ko) 고 내압용 반도체 소자 및 그 제조방법
CN115513060A (zh) Ldmos器件及其制造方法
KR100623633B1 (ko) 고 내압용 반도체 소자의 제조방법
JP2007067250A (ja) 半導体装置の製造方法
JPH0870043A (ja) 半導体装置の製造方法
KR100253403B1 (ko) 반도체소자의 배선 및 그 형성방법
KR100734670B1 (ko) 반도체 소자의 제조 방법
CN202839549U (zh) 一种半导体器件
JP2008311274A (ja) 不揮発性半導体記憶装置及びその製造方法
JP5238941B2 (ja) 半導体装置の製造方法
KR20100000329A (ko) 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법
JPS6124283A (ja) 半導体装置の製造方法
JPS6386476A (ja) 半導体集積回路装置の製造方法
KR20030055689A (ko) 반도체소자의 실리사이드막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100809

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee