KR20070019473A - 웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를이용한 소자 분리 형성 방법 - Google Patents

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Abstract

본 발명에 따르면, 웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를 이용하여 후속되는 소자 분리 형성 방법을 제시한다. 본 발명은, 반도체 기판 상에 정렬 키(align key) 영역을 여는 제1이온 주입 마스크를 형성하고, 제1이온 주입 마스크의 일부 및 정렬 키 영역으로 열린 반도체 기판 부분을 선택적으로 함께 식각하여 웰 영역을 여는 제2이온 주입 마스크 및 반도체 기판에 홈 형태의 정렬 키를 형성한다. 제2이온 주입 마스크에 의해 열린 웰 영역에 고전압용 깊은 웰 형성을 위한 이온 주입을 수행한다. 연후, 정렬 키를 기준으로 웰 영역에 정렬되는 소자 분리를 STI 형태로 형성할 수 있다.
정렬 키, 고전압 소자, 깊은 웰, 단차, STI

Description

웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를 이용한 소자 분리 형성 방법{Method for fabricating align key during well structure formation process and method for fabricating isolation structure using the same}
도 1 내지 도 14는 본 발명의 실시예에 따른 웰 구조 형성 과정에서 소자 분리 영역 설정을 위한 정렬 키(align key) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 12 내지 도 18은 본 발명의 실시예에 따른 소자 분리 정렬 키를 이용한 소자 분리 구조 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 19는 본 발명의 실시예에 따른 정렬 키의 평면 레이아웃(layout)을 설명하기 위해서 개략적으로 도시한 평면도이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 소자 분리 영역 설정을 위한 정렬 키(align key)를 웰 구조 형성 과정에서 형성하는 방법 및 이를 이용한 소자 분리 형성 방법에 관한 것이다.
반도체 소자를 제조할 때, 반도체 기판에 웰 및 소자 분리 구조를 형성하는 과정이 상대적으로 우선적으로 수행된다. 예컨대, 반도체 기판에 소자 구조(isolation structure) 또는 필드 구조(field structure)를 형성하여, 반도체 기판에 활성 영역(active region)을 설정하는 소자 분리 과정은 웰 구조를 형성하는 과정 전에 수행되고 있다.
그런데, 반도체 소자의 종류에 따라 웰 구조를 형성한 후 소자 분리 과정을 수행하여야 하는 경우가 있다. 예컨대, LCD(Liquid Crystal Display) 구동을 위한 LDI(LCD Drive IC)와 같은 파워 소자(power device)의 경우와 같이 쿼드로 웰(Quadro well) 구조가 채용되는 반도체 소자의 경우, 이러한 쿼드로 웰 구조의 형성을 위해 웰 형성 과정이 소자 분리 구조 형성 과정에 선행되고 있다.
파워 소자의 경우 고전압(HV: High Voltage) 동작이 요구되므로, HV를 구현하기 위하여 일반적인 트윈 웰(Twin well) 구조로는 원하는 고전압 트랜지스터를 구현하기가 어렵다. 따라서, HV용 깊은(deep) N-도전형 웰(NW) 및 P-도전형 웰(PW)이 더 추가된 쿼드로 웰 구조가 파워 소자에 이용되고 있다.
일반적인 트윈 웰 구조는 활성 영역을 설정하는 소자 분리 구조를 형성한 후 리트로그레이드 웰(retrograde well)을 형성하는 과정으로 구현될 수 있다. 그러나, 쿼드로 웰 구조에서의 깊은 웰들은 예컨대 웰은 경우에 따라 수 ㎛ 내지 수십 ㎛ 깊이의 웰로 반도체 기판에 형성되도록 요구되고 있다. 따라서, 이러한 깊은 웰을 리트로그레이드 웰 형성 방식으로 하는 것은, 고에너지의 이온 주입(IIP: Ion-ImPlantation) 장비의 설비적 한계로 인해 실제 구현되기 어렵다.
따라서, 이러한 깊은 웰들의 구조는 이온 주입 과정들을 순차적으로 진행한 후, 고온 장시간의 웰 드라이브 인 과정(well drive in process)을 수행함으로써 구현되고 있다. 그런데, 이러한 웰 유도 과정은 장시간의 고온 과정이 수반되므로, 소자 분리 구조는 당연히 이러한 고온 장시간의 열 처리 과정에 의해 열화되게 된다. 따라서, 이러한 고전압 구동 소자 또는 파워 소자에서 웰 구조를 형성하는 과정은 소자 분리 구조를 형성하는 과정에 선행되게 된다.
이와 같이 웰 구조를 형성하는 과정이 선행될 경우 후속 형성되는 활성 영역은 이러한 웰 구조에 정렬하여야 하므로, 활성 영역을 설정하는 소자 분리 과정에서 활성 영역과 웰 영역을 정렬시키는 정렬 키의 형성이 요구되고 있다. 일반적으로 웰 구조를 형성하는 공정 이후에는 단차를 유발하지 않는 공정들이 수행되므로 후속 공정들을 수행할 때 공정 스텝(step) 간 정렬이 어렵게 된다. 따라서, 별도의 정렬 키의 생성이 요구된다. 이러한 정렬 키는 소자 분리 영역 또는 활성 영역을 설정하는 데 이용될 수 있게, 적어도 소자 분리 과정이 수행되기 이전에 형성되어야 한다.
이러한 정렬 키를 형성하는 방법으로 별도의 포토리소그래피(photo lithography) 과정을 도입하여 정렬 키를 형성하는 과정을 단순히 고려할 수 있다. 그런데, 이와 같은 방법은 별도의 추가의 포토리소그래피 과정에 수반되는 별도의 추가의 포토 마스크(photo mask)의 제작 및 사용을 요구하게 된다. 따라서, 반도체 소자의 제조에 요구되는 비용의 증가를 수반하게 된다.
그러므로, 이러한 정렬 키의 형성을 위한 별도의 추가의 포토리소그래피 과정의 도입을 생략할 수 있으면서도, 후속되는 공정의 정렬을 위한 정렬 키를 형성 시킬 수 있는 방법의 개발이 요구된다. 예컨대, 웰 구조에 정렬되게 소자 분리 영역을 형성할 수 있어 활성 영역을 웰 구조에 효과적으로 정렬시킬 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 깊은 웰 구조를 형성한 후 소자 분리 구조를 형성하는 과정을 수행할 때, 웰 구조를 형성하는 과정 중에 별도의 추가의 포토 마스크의 도입없이 활성 영역을 설정하기 위한 정렬 키를 형성할 수 있는 방법 및 이를 이용한 소자 분리 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계, 상기 제1이온 주입 마스크의 일부 및 상기 정렬 키 영역으로 열린 상기 반도체 기판 부분을 선택적으로 함께 식각하여 웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 정렬 키를 형성하는 단계, 및 상기 제2이온 주입 마스크에 의해 열린 상기 웰 영역에 웰 형성을 위한 이온 주입하는 단계를 포함하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법을 제시한다.
또한, 반도체 기판 상에 이온 주입 패드층을 형성하는 단계, 상기 반도체 기판 상의 제1웰 영역 및 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계, 상기 제1이온 주입 마스크에 의해 열린 상기 제1웰 영역에 선택적으로 제1이온 주입하는 단계, 상기 제1이온 주입 마스크를 덮는 포토레지스트층을 형성하는 단 계, 상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하여 열린 상기 패드층 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계, 상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출된 부분과 함께 상기 패드층의 노출된 부분, 상기 패드층 부분 하부의 상기 반도체 기판 부분을 순차적으로 식각하여 상기 제2웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 소자 분리 정렬 키를 형성하는 단계, 및 상기 제2이온 주입 마스크에 의해 열린 상기 제2웰 영역에 제2이온 주입하는 단계를 포함하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법을 제시한다.
이때, 상기 제2이온 주입 마스크를 형성하는 단계는, 상기 제1이온 주입 마스크를 덮는 제2포토레지스트층을 형성하는 단계, 상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하는 상기 반도체 기판의 열린 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계, 및 상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출된 부분 및 상기 반도체 기판의 노출된 상기 정렬 키 영역 부분을 선택적으로 식각하는 단계를 포함하여 수행될 수 있다.
상기 제1이온 주입 마스크를 형성하기 이전에 상기 반도체 기판 전 영역에 상기 제1웰에 반대되는 도전형의 불순물이 도핑된 제3웰을 형성하기 위한 제3이온 주입 단계를 더 수행할 수 있다.
상기 제1웰, 제2웰 또는 제3웰은 각각 15V 내지 30V의 고전압으로 구동하는 고전압 소자를 위한 대략 1.0㎛ 내지 12㎛의 깊은 웰로 형성될 수 있다.
상기 제2웰은 상기 제1웰의 영역 내에 정렬되는 포켓 웰로 형성될 수 있다.
상기 제1이온 주입하는 단계 이후에 수행되는 상기 제1웰 및 제3웰을 각각 확산형 깊은 웰(deep well)들로 형성하는 웰 드라이브 인(well drive in) 제1열처리 과정을 더 수행할 수 있다.
상기 제2이온 주입하는 단계 이후에 수행되는 상기 제2웰을 확산형 웰(deep well)로 형성하는 웰 드라이브 인(well drive in) 제2열처리 과정을 더 수행할 수 있다.
상기 제1 또는 제2열처리 단계는 상기 반도체 기판을 대략 1100℃ 내지 1150℃ 정도 온도에서 대략 8시간 내지 13시간 정도 수행될 수 있다.
또한 본 발명의 다른 관점에 따르면, 상기한 바와 같이 웰 구조를 형성한 후, 상기 제2이온 주입 마스크를 제거하는 단계, 및 상기 반도체 기판에 상기 정렬 키를 기준으로 이용하여 상기 웰에 정렬되는 소자 분리를 형성하는 단계를 포함하는 소자 분리 형성 방법을 제시할 수 있다.
이때, 상기 소자 분리는 얕은 트렌치 소자 분리(STI)로 형성될 수 있다.
상기 소자 분리 형성 단계는 상기 정렬 키를 기준으로 노광 정렬하는 포토리소그래피 과정 및 식각 과정으로 상기 반도체 기판에 트렌치를 형성하는 단계, 및 상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하여 수행될 수 있다. 또한, 상기 절연층을 화학기계적 연마(CMP)하여 개개의 상기 소자 분리로 분리하는 단계를 더 수행할 수 있다.
본 발명에 따르면, 깊은 웰 구조를 형성한 후 소자 분리 구조를 형성하는 과정을 수행할 때, 웰 구조를 형성하는 과정 중에 별도의 추가의 포토 마스크의 도입없이 활성 영역을 설정하기 위한 정렬 키를 형성할 수 있는 방법 및 이를 이용한 소자 분리 형성 방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 쿼드로 웰 구조와 같이 고전압 소자를 위한 깊은 웰들을 포함하는 웰 구조를 형성한 후, 활성 영역을 설정하는 소자 분리 구조를 형성하는 과정을 후속 진행하는 공정에서, 선행되는 웰 구조를 형성하는 과정 중에 웰들의 영역을 설정하기 위해 수행되는 포토리소그래피 과정들에 수반하여, 기판에 홈(또는 트렌치)을 형성하여 활성 영역을 설정하기 위한 정렬 키로 이용하는 기술을 제시한다.
깊은 웰 구조를 확산형 웰(diffused well)로 형성할 때, 바람직하게 후속되 는 STI 과정은 활성 영역의 정렬을 위한 키 단차를 일반적으로 수반할 수 없게 된다. 본 발명의 실시예에서는 웰 구조를 형성하는 과정 중에 적어도 2 차례 수반되는 포토리소그래피 및 식각 과정들에 의해, 웰 정렬을 위한 웰 정렬 키 및 소자 분리 영역(또는 활성 영역)을 설정하는 데 이용되는 소자 분리 정렬 키가 형성되는 기술을 제시한다.
웰 정렬 키는 바람직하게 실리콘 질화물층을 포함하는 이온 주입 마스크를 위한 층으로부터 형성된다. 또한, 소자 분리 정렬 키는 이온 주입 마스크를 위한 층의 패턴닝 과정에 수반되는 식각 과정에 의해 반도체 기판 영역에 형성되는 홈(또는 트렌치)으로 형성된다. 웰 구조를 위한 포토리소그래피 과정 중에 이온 주입 마스크를 위한 층에 식각을 2차례 수행하여 이온 주입 마스크 및 웰 정렬 키, 소자 분리 정렬 키를 형성하는 기술을 제시한다. 이때, 첫 번 째 수행되는 식각 과정에서 이온 주입 마스크를 위한 층이 패터닝되어 이온 주입 마스크 및 웰 정렬 키가 형성되고, 두 번째 수행되는 식각 과정에서 첫 번 째 수행된 식각 과정에 노출된 반도체 기판 영역이 식각되어 홈 형태의 소자 분리 정렬 키가 형성된다.
홈이 형성될 영역은 웰 구조 형성 과정에 도입되는 2차례의 포토리소그래피 및 식각 과정들 모두에서 포토레지스트 패턴들에 의해 노출되는 영역으로 설정된다. 따라서, 이러한 영역은 첫 번째 포토리소그래피 및 식각 과정 중에 노출되게 되고, 두 번째 포토리소그래피 및 식각 과정 중에 노출된 기판 영역이 선택적으로 식각되게 된다. 이에 따라, 기판의 표면과 단차를 가지는 홈이 이러한 노출된 영역에 자연스럽게 형성되게 된다.
따라서, 본 발명의 실시예에서는 소자 분리 정렬 키를 형성하기 위해서 별도의 추가 포토 마스크 및 별도의 추가 층을 도입하는 과정이 요구되지 않는다. 비록, 정렬 키의 형성을 유도하기 위해서, 웰 구조의 형성 시 수행되는 2 차례의 포토리소그래피 과정에 사용되는 기존의 포토 마스크 또는 레티클(reticle)에서의 정렬 키의 위치 변경이 요구되나, 별도의 추가 포토 마스크의 제작은 요구되지 않는다. 이때, 웰 정렬 키를 형성하기 위해 도입되는 층은 이온 주입 마스크를 위한 층을 이용하므로, 웰 정렬 키를 위해서도 별도의 층의 도입이 요구되지 않는다.
이와 같이 웰 구조 형성 과정 중에 반도체 기판에 홈이 소자 분리 정렬 키로서 형성되도록 유도하기 위해서는, 사용되는 식각 공정의 조건의 최적화(optimizing)가 요구될 수 있다. 그럼에도 불구하고 이러한 식각 과정은 이제까지 사용되어온 건식 식각 과정의 조건을 변경함으로써 충분히 구현될 수 있다. 따라서, 추가적인 별도의 식각 공정의 도입으로 이해될 수는 없다.
이와 함께, 본 발명의 실시예에서는 웰 단차, 예컨대, 반도체 기판의 정렬 키가 형성되는 정렬 키 영역(또는 스크라이브 영역(scribe region)) 이외의 반도체 기판 영역에 단차가 유발되는 것을 방지할 수 있다. 정렬 키 영역 이외의 반도체 기판 영역은 식각 과정들에 노출되지 않고 보호된 상태로 유지될 수 있으므로, 이러한 영역에 식각이 실질적으로 수행되지 않는다.
정렬 키 영역(또는 스크라이브 영역) 이외의 반도체 기판 영역에 단차가 유발되지 않으므로, 소자 분리 과정이 수행된 이후에도 활성 영역에 원하지 않는 단차가 유발되지 않게 된다. 또한, 소자 분리 과정이 바람직하게 STI 및 CMP 평탄화 기술을 이용하여 형성될 때, 기본적으로 평탄한 기판 상에서 이러한 STI 및 CMP 과정이 수행되게 되게 된다. 따라서, CMP 공정 마진(margin)을 확보할 수 있고, 또한, STI 형성 시 하드 마스크(hard mask)로 이용된 질화물의 잔류(nitride residue) 등을 방지할 수 있다.
만약, STI 및 CMP 과정이 수행될 반도체 기판 영역에 원하지 않는 단차가 존재할 경우, 이러한 단차는 STI 형성 시 요구되는 포토리소그래피 과정 중에 정렬 키로 사용될 여지는 있을 지라도, STI 형성을 위해 도입되는 하드 마스크(hard mask)를 위한 층의 평탄도를 취약하게 하는 요인으로 작용할 수 있다. 따라서, 반도체 기판 영역에 원하지 않는 단차가 발생되는 것을 방지하는 것이 요구된다.
STI 형성 과정에 도입되는 바람직하게 질화물의 하드 마스크는, STI를 위한 절연층이 트렌치를 메우게 형성된 후 CMP로 연마 평탄화될 때, 이러한 연마 과정의 연마 종료점으로 이용되게 된다. 그런데, 하드 마스크를 위한 층이 열악한 평탄도를 가질 경우, 하드 마스크 또한 열악한 평탄도를 가지게 되고, 따라서, 연마 종료점의 검출이 균일하게 이루어지기 어렵다.
이에 따라, 특정한 지점에서의 균일한 연마 종료점 검출이 어려워, CMP 공정에서 과도한 CMP가 발생될 수 있다. 또는, 절연층이 STI로 패터닝되지 않고 하드 마스크 상에 잔류하여, CMP 후 하드 마스크를 제거할 때 하드 마스크의 제거를 막아 하드 마스크가 잔류하는 문제가 발생될 수 있다. 이에 따라, STI 형성을 위한 CMP 공정 마진이 매우 협소해지게 된다.
본 발명의 실시예에서는 정렬 키가 형성되는 영역 이외의 다른 반도체 기판 영역에는 단차가 유발되지 않으므로, 이러한 CMP 공정 마진 부족 또는/ 및 질화물 잔류 문제 등을 효과적으로 방지할 수 있다.
본 발명의 실시예들에서는 p-도전형 기판, n-도전형 웰(NW), p-도전형 웰(PW) 및 p-도전형 포켓(pocket) 웰(PPW)을 포함하는 웰 구조, 예컨대, 웰이 3중 웰 이상 구비되고 웰이 웰 드라이브 인 과정으로 형성되는 경우를 구체적인 예로 들어 본 발명을 설명한다. 그럼에도 불구하고, 3중 웰 이상의 다수 개의 깊은 웰들을 가지는 웰 구조에도 본 발명의 실시예들은 적용될 수 있는 것으로 이해되는 것이 바람직하다.
또한, 본 발명의 실시예에서 인용되는 도면들에 제시된 웰 구조는 대략 1.0 내지 12㎛ 정도로 깊은 깊이로 형성되는 웰, 예컨대, 대략 15V 내지 120V 급, 바람직하게 15V 내지 30V 급 고내압 소자를 위한 웰 구조를 예로 들어 묘사된 것으로 이해될 수 있다. 따라서, 도면들에 제시된 웰의 깊이 또는/및 형상은 본 발명의 실시예를 보다 효과적으로 설명하기 위한 것으로, 서로 다른 깊이 또는/ 및 형상으로 변형될 수 있는 것으로 이해되는 것이 바람직하다.
도 1 내지 도 11은 본 발명의 실시예에 따른 웰 구조 형성 과정에서 소자 분리 영역 설정을 위한 정렬 키(align key) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100), 예컨대, p-도전형 도펀트(dopant)가 도핑(doping)된 p-기판 상에 이온 주입을 위한 패드층(pad layer: 200)을 형성한다. 반도체 기판(100)은 정렬 키(align key)가 형성될 정렬 키 영역과 소자들이 형성될 소자 영역을 포함할 수 있다. 정렬 키 영역은 스크라이브 영역으로 이해될 수 있다.
패드층(200)은 실리콘 산화물층을 포함하여 형성될 수 있다. 이때, 경우에 따라 달라질 수 있으나 대략 200Å 내지 500Å 정도 두께로 패드층(200)은 열 산화법 등으로 형성될 수 있다. 바람직하게는 대략 300Å 내지 400Å 정도 두께로 형성될 수 있다.
이후에, 반도체 기판(100) 전체 면적에 제1이온 주입을 수행한다. 제1이온 주입은 경우에 따라 달라지나, 반도체 기판(100)에 도핑된 도펀트와 반대 도전형의 도펀트를 이온 주입하는 과정으로 이해될 수 있다. 예컨대, 인 이온(P+)과 같은 n 도전형 도펀트를 이온 주입한다. 이때, 제1이온 주입은 고에너지 이온 주입 과정으로 수행되는 데, 대략 P+를 1.5E13 도즈(dose)/㎤의 주입량으로 대략 2.0MeV로 가속시켜 이온 주입하는 과정으로 수행될 수 있다.
이러한 제1이온 주입은 제1웰, 예컨대, n 도전형 웰(NW)을 위한 N-웰 이온 주입(NW IIP)으로 수행될 수 있다. 제1이온 주입에 의해서 반도체 기판(100)의 전 영역에는 P+ 이온이 주입된 제1불순물층이 형성된 것으로 이해될 수 있다.
도 2를 참조하면, 패드층(200) 상에 이온 주입 마스크를 위한 층(310)을 형성한다. 이온 주입 마스크는 웰 구조가 여러 웰들을 포함하여 형성될 때, 각각의 웰 영역을 설정하여 주는 역할을 한다. 예컨대, N-웰에 P-웰의 영역을 설정하는 역할을 이온 주입 마스크는 한다. 이러한 이온 주입 마스크는 바람직하게 실리콘 질 화물층을 포함하는 층(310)으로부터 패터닝되어 형성될 수 있다.
이온 주입 마스크층(310)은 실리콘 질화물층을 대략 1000Å 정도 두께로 증착하여 형성될 수 있다. 이때, 실리콘 질화물층은 후속되는 소자 분리 정렬 키를 위한 홈 형성 과정을 패드층(200)의 두께 등에 연관하여 고려하여 그 두께가 달리 설정될 수 있다.
도 3을 참조하면, 이온 주입 마스크 및 웰 정렬 키를 위한 제1포토레지스트 패턴(411)을 이온 주입 마스크층(310) 상에 형성한다. 제2웰, 예컨대, p 도전형 웰(PW)을 위한 P-웰 이온 주입(PW IIP)에 사용될 제1이온 주입 마스크를 형성하기 위해서, 이온 주입 마스크층(310)을 패터닝할 때 식각 마스크(etch mask)로 사용될 제1포토레지스트 패턴(411)을 형성한다.
제1포토레지스트 패턴(411)은 제1포토리소그래피 과정으로 형성된다. 예컨대, 이온 주입 마스크층(310) 상에 포토레지스트층을 도포 형성하고 노광 및 현상하여 제1포토레지스트 패턴(411)이 형성된다. 이때, 제1포토레지스트 패턴(411)은 제2웰, 예컨대, PW가 형성될 PW 영역을 노출하는 패턴으로 형성될 수 있다. 이때, 웰 정렬 키의 형성을 위해서, 반도체 기판(100)의 정렬 키 영역의 일부 영역을 노출하는 패턴으로 제1포토레지스트 패턴(411)은 형성될 수 있다.
도 4를 참조하면, 제1포토레지스트 패턴(411)을 식각 마스크로 이용하여 노출된 이온 주입 마스크층(310) 부분을 선택적으로 식각하여 제1이온 주입 마스크(311)를 형성한다. 이때, 식각 과정은 포토레지스트와 실리콘 질화물에 대해 식각 선택비를 가지는 건식 식각으로 패드층(200)을 식각 종료점으로 이용하여 수행될 수 있다.
식각 과정에 의해서 형성되는 제1이온 주입 마스크(311)는 제1포토레지스트 패턴(411)에 의해 그 패턴 형상이 부여된다. 따라서, 제1이온 주입 마스크(311)는 패드층(200)의 PW 영역 및 정렬 키 영역의 일부 영역(101)을 노출하는 패턴으로 형성된다.
도 5를 참조하면, 제1이온 주입 마스크(311)가 형성된 반도체 기판(100)에 제2이온 주입을 수행한다. 제2이온 주입은 경우에 따라 달라지나, 제1이온 주입에 사용된 도펀트와 반대 도전형의 도펀트를 이온 주입하는 과정으로 이해될 수 있다. 예컨대, 붕소 이온(B+)과 같은 p 도전형 도펀트를 이온 주입한다.
이때, 제2이온 주입은 고에너지 이온 주입 과정으로 수행되는 데, 대략 B+를 1.8E12 내지 1.8E13 도즈/㎤의 주입량으로 대략 700-800KeV로 가속시켜 이온 주입하는 과정으로 수행될 수 있다. 제2이온 주입 과정은 B+를 1.8E13 도즈/㎤의 주입량으로 대략 700 KeV로 가속시켜 이온 주입하는 과정으로 수행될 수 있다.
이러한 제2이온 주입은 제2웰, 예컨대, p 도전형 웰(PW)을 위한 P-웰 이온 주입(PW IIP)으로 수행될 수 있다. 제2이온 주입은 제1이온 주입 마스크(311) 또는/ 및 제1포토레지스트 패턴(411)에 의해서 선택적으로 차단되지 않은 특정한 영역, 즉, 제1이온 주입 마스크(311)가 열린 반도체 기판(100) 영역에 p형 도펀트를 주입하게 된다. 제2이온 주입에 의해서 반도체 기판(100)의 PW 영역 등에는 B+ 이온이 주입된 제2불순물층이 형성된 것으로 이해될 수 있다.
도 6을 참조하면, 반도체 기판(100)에 제1웰 드라이브 인 과정을 수행한다. 예컨대, 이온 주입된 불순물들이 확산(diffusion)되어 깊은 깊이를 가지는 웰들, 예컨대, 대략 1.0㎛ 내지 12㎛ 정도 깊이를 가지는 고전압 소자를 위한 웰들이 형성되게 하는 열처리 과정을 수행한다. 이때, 웰 드라이브 인 과정은 확산을 위한 고온 장시간의 제1열처리 과정으로 이해될 수 있는 데, 대략 8시간 내지 13시간 동안 대략 1100℃ 내지 1150℃ 정도 온도로 열처리를 수행하여 이온 주입된 불순물들이 확산되도록 한다. 바람직하게는 대략 8시간 동안 1150℃ 정도 온도에서 웰 드라이브 인 과정을 수행한다.
이에 따라, 제1이온 주입 마스크(311)에 의해 열린 반도체 기판(100) 영역, 예컨대, PW 영역 등에는 제2웰인 PW(130)이 형성되며, 그 외 다른 반도체 기판(100) 영역에는 PW(130)에 의해서 영역이 설정되는 제1웰인 NW(110)이 형성된다.
이러한 웰 드라이브 인 과정을 수행하기 이전에 제1포토레지스트 패턴(411)은 스트립(strip)되어 제거될 수 있다.
도 7을 참조하면, 제1이온 주입 마스크(311) 상에 제2포토레지스트층(430)을 형성한다. 제2포토레지스트층(430)은 제1이온 주입 마스크(311)를 선택적으로 식각하여 제2이온 주입 마스크로 패터닝하는 제2포토리소그래피 과정에 사용되기 위해 형성된다.
도 8을 참조하면, 제2포토레지스트층(430)에 제2포토리소그래피 과정을 수행하여 제2포토레지스트 패턴(431)을 형성한다. 이때, 제2포토리소그래피 과정에 수 반되는 노광 과정을 수행할 때, 제1하드 마스크(311)에 수반되어 형성된 웰 정렬 키(510)를 이용하여 노광 정렬을 수행한다. 제2포토레지스트 패턴(431)을 이용하여 형성하고자 하는 제2이온 주입 마스크는 N웰(110) 내에 정렬되는 제3웰로서의 p 도전형의 포켓 웰(PPW)을 위해 준비된다.
따라서, 제2이온 주입 마스크가 여는 영역은 이러한 PPW이 형성될 영역에 정렬되어야 하며, 따라서, 제2포토레지스트 패턴(431) 또한 이러나 PPW이 형성될 영역을 열게 정렬 형성되어야 한다. 이와 같은 웰 정렬이 요구되므로, 제2포토레지스트 패턴(431)을 형성하기 위한 제2포토리소그래피 과정 중의 노광 과정에서는 웰 정렬 키(510)를 기준으로 노광 정렬하는 과정이 수행되게 된다.
구체적으로, 도시되지는 않았으나 제2포토레지스트 패턴(431)에 형상을 부여하기 위한 전사 패턴을 구비한 제1포토 마스크(도시되지 않음)의 정렬 키와 웰 정렬 키를 정렬시켜 결국 제2포토레지스트 패턴(431)이 PPW가 형성될 영역을 열게 형성되도록 한다.
이러한 제2포토리소그래피 과정에서 노광 정렬을 위해 사용되는 웰 정렬 키(510)는 반도체 기판(100)의 정렬 키 영역의 일부 영역(101)을 여는 제1이온 주입 마스크(311)의 웰 정렬 키 패턴 부분(511)과 이에 노출된 패드층 부분(513) 간의 단차를 포함하여 구성될 수 있다. 다시 설명하면, 제1이온 주입 마스크(311)의 웰 정렬 키 패턴 부분(511)은 정렬 키 영역에서의 패드층 부분(513)을 여는 패턴으로 이해될 수 있다.
이러한 웰 정렬 키 패턴 부분(511)은, 제1이온 주입 마스크(311)가 패터닝될 때, 반도체 기판(100)의 정렬 키 영역 부분에 위치하는 이온 주입 마스크를 위한 층(도 3의 310) 부분으로부터 형성된다. 이러한 웰 정렬 키 패턴 부분(511)과 이에 인근하여 노출된 패드층 부분(513)은 단차를 형성하게 되고, 제2포토리소그래피 과정에서는 이러한 단차를 정렬 키로 이용하여 노광 정렬하게 된다.
한편, 제2포토레지스트 패턴(431)은 도 8에 제시된 바와 같이 PPW 영역을 여는 패턴으로 형성되며, 또한, 웰 정렬 키(510) 부분을 여는 패턴으로 형성된다. 특히, 제2포토레지스트 패턴(431)은 제1이온 주입 마스크(311)의 웰 정렬 키 패턴(511)에 인접하여 열려 노출된 패드층 부분(513)을 노출하는 패턴으로 형성된다. 이때, 제2포토레지스트 패턴(431)은 제1이온 주입 마스크(311)의 웰 정렬 키 패턴(511)을 상측 표면을 넓게 노출하는 패턴으로 형성될 수도 있으며, 또한, 제1이온 주입 마스크(311)의 웰 정렬 키 패턴(511)에 정렬되어 패드층 부분(513)을 선택적으로 노출하는 패턴으로 형성될 수도 있다.
도 9를 참조하면, 제2포토레지스트 패턴(431)을 식각 마스크로 이용하여 노출된 제1이온 주입 마스크(311) 부분을 선택적으로 식각하여 제2이온 주입 마스크(313)를 형성한다. 이때, 식각 과정은 포토레지스트와 실리콘 질화물에 대해 식각 선택비를 가지는 건식 식각으로 제1이온 주입 마스크(311) 아래의 패드층(200) 부분을 식각 종료점으로 이용하여 수행될 수 있다.
식각 과정에 의해서 형성되는 제2이온 주입 마스크(313)는 제2포토레지스트 패턴(431)에 의해 그 패턴 형상이 부여된다. 따라서, 제2이온 주입 마스크(313)는 패드층(200)의 PPW 영역을 노출하는 패턴으로 형성된다.
이때, 제2포토레지스트 패턴(431)은 도 8에 제시된 바와 같이 제1이온 주입 마스크(311)의 웰 정렬 키 패턴(511) 부분 및 이에 인접하여 노출되는 패드층 부분(513)을 또한 노출하는 패턴이다. 따라서, 제2포토레지스트 패턴(431)을 식각 마스크로 이용하는 식각 과정에서 노출된 패드층 부분(513)은 함께 식각될 수 있고, 패드층 부분(513)의 식각에 의해서 노출되는 반도체 기판(100) 정렬키 영역의 일부는 계속 식각되어 홈 또는 트렌치 형태가 형성될 수 있다. 이에 따라 홈 또는 트렌치 형태의 소자 분리 정렬 키(550)가 반도체 기판(100)의 정렬 키 영역에 형성되게 된다.
이때, 제1이온 주입 마스크(311)의 노출된 부분의 두께는 대략 1000Å 정도일 수 있으며, 이에 따라, 식각 과정에서 식각될 실리콘 질화물층의 두께 또한 대략 1000Å이게 된다. 따라서, 비록 패드층(200)이 실리콘 산화물층으로 형성되어 제2이온 주입 마스크(313) 등을 이루는 실리콘 질화물층에 대해 식각 선택비를 가져 식각 종료점으로 이용될 수 있을 지라도, 노출된 패드층 부분(도 8의 513)은 이러한 식각 과정 중에 충분히 식각 제거될 수 있다. 또한, 패드층 부분(513) 하부의 반도체 기판(100) 부분은 실리콘 질화물층이 식각 제거되는 동안 충분한 깊이로 선택적으로 식각되어 홈(550)이 형성될 수 있다.
필요에 따라, 제2이온 주입 마스크(313)를 패터닝하는 식각 과정의 건식 식각 조건을 변화시켜 당연히 이러한 홈(550)의 형성을 촉진할 수도 있다. 예컨대, 실리콘 질화물층과 반도체 기판(100)을 이루는 실리콘 간의 식각 선택비를 상대적으로 낮게 유도하거나 또는/ 및 실리콘 질화물층과 실리콘 산화물층의 식각 선택비 를 상대적으로 낮게 유도하는 건식 식각 공정을 채용함으로써, 제2이온 주입 마스크(313)가 선택적으로 식각 패터닝될 때, 패드층 부분(도 8의 513)이 식각되고 그 아래 노출되는 반도체 기판(100) 영역이 식각되어 홈(550)이 형성되도록 유도할 수 있다.
이와 같이 형성된 홈(550)은 반도체 기판(100) 표면과 홈(500) 바닥 간의 단차를 제공할 수 있다. 따라서, 후속되는 소자 분리 형성 과정에서 소자 분리 영역 또는/ 및 활성 영역을 설정하는 정렬 과정에서 이러한 홈(550)의 단차를 이용하여 노광 정렬할 수 있으므로, 이러한 홈(550)은 소자 분리 정렬 키(550)로 이용될 수 있다.
도 10을 참조하면, 제2이온 주입 마스크(313) 또는/및 제2포토레지스트 패턴(431)이 형성된 반도체 기판(100)에 제3이온 주입을 수행한다. 제3이온 주입은 경우에 따라 달라지나, 제1이온 주입에 사용된 도펀트와 반대 도전형의 도펀트를 이온 주입하는 과정으로 이해될 수 있다. 예컨대, 붕소(B+)와 같은 p 도전형 도펀트를 이온 주입한다.
이러한 제3이온 주입은 제3웰, 예컨대, p 도전형 포켓 웰(PPW)을 위한 P-포켓 웰 이온 주입(PPW IIP)으로 수행될 수 있다. 제3이온 주입은 제2이온 주입 마스크(313) 또는/ 및 제2포토레지스트 패턴(431)에 의해서 선택적으로 차단되지 않은 특정한 영역, 즉, 제2이온 주입 마스크(313)가 열린 반도체 기판(100) 영역에 p형 도펀트를 주입하게 된다. 제3이온 주입에 의해서 반도체 기판(100)의 PPW 영역 등 에는 B+ 이온이 주입된 제3불순물층이 형성되는 것으로 이해될 수 있다.
이때, 제3이온 주입은 실질적으로 N웰(110) 내에 포켓 웰로 형성되는 것으로 이해되는 것이 바람직하다. 제3이온 주입은 고에너지 이온 주입 과정으로 수행될 수 있는 데, 대략 B+를 1.8E12 내지 1.8E13 도즈/㎤의 주입량으로 대략 700-800KeV로 가속시켜 이온 주입하는 과정으로 수행될 수 있다. 제3이온 주입 과정은 B+를 1.8E13 도즈/㎤의 주입량으로 대략 800 KeV로 가속시켜 이온 주입하는 과정으로 수행될 수 있다.
도 11을 참조하면, 반도체 기판(100)에 제2웰 드라이브 인 과정을 수행한다. 예컨대, 이온 주입된 불순물들이 확산(diffusion)되어 깊은 깊이를 가지는 포켓 웰, 예컨대, 대략 1.0㎛ 내지 12㎛ 정도 깊이를 가지는 고전압 소자를 위한 포켓 웰들이 형성되게 하는 열처리 과정을 수행한다. 이때, 제2웰 드라이브 인 과정 또한 확산을 위한 고온 장시간의 제2열처리 과정으로 이해될 수 있는 데, 대략 8시간 내지 13시간 동안 대략 1100℃ 내지 1150℃ 정도 온도로 열처리를 수행하여 이온 주입된 불순물들이 확산되도록 한다. 바람직하게는 대략 8시간 동안 1150℃ 정도 온도에서 웰 드라이브 인 과정을 수행한다.
이에 따라, 제2이온 주입 마스크(313)에 의해 열린 반도체 기판(100) 영역, 예컨대, PPW 영역 등에는 제3웰인 PPW(150)이 형성된다. 실질적으로 PPW(150)은 제1웰인 NW(110)에 의해 감싸지는 형태로 형성될 수 있다.
이러한 제2웰 드라이브 인 과정을 수행하기 이전에 제2포토레지스트 패턴 (431)은 스트립(strip)되어 제거될 수 있다.
이제까지 설명한 바와 같이 본 발명의 실시예에 따르면, 웰 구조 형성 과정 중에 2차례의 포토리소그래피 과정에 반도체 기판의 정렬 키 영역의 일부가 모두 노출되게 하고, 2차례의 포토리소그래피 과정에 수반되는 2 차례의 식각 과정 중 나중의 제2 식각 과정에서 노출된 정렬 키 영역 부분의 반도체 기판(100)의 부분이 선택적으로 식각되도록 유도할 수 있다. 이에 따라, 웰 구조 형성 과정 중에 반도체 기판(100)이 식각된 부분에 형성되는 홈(550)을 후속되는 소자 분리 과정에서 활성 영역(또는 소자 분리 영역)을 설정하는 데 이용되는 소자 분리 정렬 키(550)로 사용할 수 있다.
이때, 반도체 기판(100)의 정렬 키 영역에 홈(550)이 형성되도록 유도하면서도, 다른 반도체 기판(100)의 소자 영역에서는 도 11에 제시된 바와 같이 웰 단차가 발생되지 않도록 유도할 수 있다. 따라서, 실질적으로 반도체 기판(100)의 소자 영역에서 수행되는 후속되는 공정, 예컨대, 소자 분리 과정에서 웰 단차에 의해 발생될 수 있는 문제들을 근원적으로 방지할 수 있다.
한편, 이제까지 설명에서 제시된 이온 주입 과정들에서 이온 주입 마스크(311,313) 및 포토레지스트 패턴들(411, 431)들은 비록 별도의 명칭으로 명명되었지만, 모두 이온 주입 과정에서의 마스크로서 역할할 수도 있다.
도 12 내지 도 18은 본 발명의 실시예에 따른 소자 분리 정렬 키를 이용한 소자 분리 구조 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 본 발명의 실시예에 따른 소자 분리 구조 형성 방법은 STI 소자 분리를 형성하는 과정 을 예로 들어 설명하지만 다른 소자 분리 방식에도 적용될 수 있다.
도 12를 참조하면, 깊은 웰 구조가 도 11에 제시된 바와 같이 형성된 반도체 기판(100)으로부터 제2이온 주입 마스크(313) 등을 제거한 후, 반도체 기판 상에 하드 마스크층(330) 및 하드 마스크층(330)을 패터닝하기 위한 제3포토레지스트층(450)을 순차적으로 형성한다.
하드 마스크층(330)은 STI 과정에서 식각 마스크 또는/ 및 후속되는 CMP 연마 과정에서 식각 종료점으로 이용되는 하드 마스크를 형성하기 위한 층으로 이해될 수 있다. 이에 따라, 하드 마스크층(330)은 실리콘 질화물층을 포함하는 층으로 형성될 수 있다. 제3포토레지스트층(450)은 소자 분리 영역을 설정하는 제3포토리소그래피 과정을 위해서 형성되는 패턴으로 이해될 수 있다.
도 13을 참조하면, 제3포토레지스트층(450)으로부터 제3포토레지스트 패턴(451)을 형성한다. 구체적으로, 제3포토리소그래피 과정을 제3포토레지스트층(450) 상에 수행하여 소자 분리가 형성될 영역을 노출하여 제3포토레지스트 패턴(451)을 형성한다. 제3포토리소그래피 과정에 수반되는 노광 과정에서 노광 정렬은 소자 분리 정렬 키(550)를 이용하여 수행될 수 있다. 예컨대, 소자 분리 정렬 키(550)의 홈 입구(551)와 홈 바닥(553)의 단차를 이용하여, 제3포토리소그래피 과정에 수반되는 노광 과정에 도입된 제2포토 마스크(도시되지 않음)의 노광 정렬을 구현할 수 있다.
이때, 제3포토레지스트 패턴(451)은 소자 분리 영역 외에 소자 분리 정렬 키(550) 영역 또한 노출하는 패턴으로 형성될 수 있다. 이는 소자 분리 정렬 키(550) 내에 채워진 하드 마스크층(330) 부분은 제거되는 것이 후속 공정에서 유리하기 때문이다.
도 14를 참조하면, 제3포토레지스트 패턴(451)에 의해서 노출된 하드 마스크층(330) 부분을 선택적으로 식각 제거하여 하드 마스크(331)를 형성한다. 이에 따라, 하드 마스크(331)는 소자 분리 영역을 노출하는 패턴으로 형성된다.
도 15를 참조하면, 하드 마스크(331) 또는/ 및 제3포토레지스트 패턴(451)을 식각 마스크로 이용하여 노출된 반도체 기판(100) 영역을 선택적으로 식각하여 소자 분리용 트렌치(610)를 형성한다. 이후에, 제3포토레지스트 패턴(331)을 선택적으로 스트립 제거될 수 있다.
도 16을 참조하면, 트렌치(610)를 채우는 소자 분리용 절연층(650)을 형성한다. 이때, 절연층(650)은 실리콘 산화물층과 같은 절연 물질로 증착될 수 있으며, 하드 마스크(331) 상을 덮게 형성될 수 있다.
도 17을 참조하면, 절연층(660)을 각각의 소자 분리(651)들로 분리한다. 이러한 분리 과정은 여러 방법이 사용될 수도 있으나, 반도체 기판(100) 상의 평탄도의 제고를 위해서 CMP 등을 이용한 평탄화 과정으로 수행될 수 있다. 이때, 절연층(650)의 CMP는 하드 마스크(331)를 연마 종료점으로 이용하여 수행된다.
본 발명의 실시예에서는 반도체 기판(100)의 소자 영역에 웰 단차와 같은 단차 영역이 실질적으로 유발되지 않으므로, 하드 마스크(331)의 높이 또한 균일한 상태이게 된다. 따라서, 평탄도가 높은 하드 마스크(331)를 연마 종료점으로 이용할 수 있으므로, CMP 과정의 연마 종료점 검출이 보다 용이해진다. 이에 따라, CMP 공정 마진의 확보가 구현되며, 또한, 질화물 잔류 또는 소자 분리(651)의 패턴 불량 등과 같은 CMP 불량의 발생이 효과적으로 방지되게 된다.
도 18을 참조하면, 하드 마스크(331) 및 하부의 패드층(200) 등을 선택적으로 제거하여 소자 분리(651)를 완성한다. 이때, 소자 분리(651)에 의해서 반도체 기판(100)에 활성 영역이 설정되게 된다.
이제까지 설명한 본 발명의 실시예에 따르면, 웰 구조 형성 과정 중에 웰 정렬 키(510)가 형성될 수 있을 뿐만 아니라, 소자 분리 정렬 키(550) 또한 반도체 기판(100)에 형성된 홈(550) 형태로 형성될 수 있다.
이러한 정렬 키(510, 550)들은 평면 상에서 볼 때 여러 형태로 구현될 수 있으나, 도 19에 제시된 바와 같이, 대부분 십자 형태의 레이아웃(lay out)을 가지게 구현되는 것이 노광 정렬에 보다 유리하다. 도 19는 본 발명의 실시예에 따른 정렬 키의 평면 레이아웃(layout)을 설명하기 위해서 개략적으로 도시한 평면도이다. 십자 형태의 정렬 키(510, 550)들은 X, Y 축으로 정렬 제어에 보다 유리하므로, 본 발명의 실시예에서의 정렬 키(510, 550) 또한 이러한 평면 레이아웃을 가지게 형성될 수 있다.
상술한 본 발명에 따르면, 깊은 웰 구조를 소자 분리 구조에 앞서 형성할 때, 소자 분리 구조 형성에 요구되는 소자 분리 정렬 키를 웰 구조 형성 과정 중에 반도체 기판에 형성되는 홈으로 구성할 수 있다.
이때, 웰 구조 형성에 수반되는 포토리소그래피 과정들 및 식각 과정들에 의 해 정렬 키 영역에만 소자 분리 정렬 키가 홈 형태로 형성될 수 있다. 따라서, 정렬 키 영역 이외의 다른 반도체 기판 영역, 즉, 소자 영역에는 웰 단차가 발생되지 않는다.
이에 따라, 후속되는 소자 분리 과정에서 웰 단차에 의한 불량, 예컨대, STI를 위한 CMP 공정 마진 부족 또는/ 및 질화물 잔류 문제 등을 방지할 수 있다.
또한, 소자 분리 정렬 키는 웰 구조 형성 과정에 수반되어 형성되므로, 별도의 추가 포토 마스크 또는/ 및 추가 별도의 층의 형성 과정 등이 도입되지 않는다. 이에 따라, 공정 단계의 증가 없이 소자 분리 정렬 키를 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (46)

  1. 반도체 기판 상에 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계;
    상기 제1이온 주입 마스크의 일부 및 상기 정렬 키 영역으로 열린 상기 반도체 기판 부분을 선택적으로 함께 식각하여 웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 정렬 키를 형성하는 단계; 및
    상기 제2이온 주입 마스크에 의해 열린 상기 웰 영역에 웰 형성을 위한 이온 주입하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1이온 주입 마스크를 형성하는 단계 이전에 상기 반도체 기판 상에 패드층을 형성하는 단계를 더 포함하는 것을 특징으로 하고,
    상기 제1이온 주입 마스크의 일부에 대한 상기 식각은
    상기 제1이온 주입 마스크 아래에 위치하는 상기 패드층 부분을 식각 종료점으로 이용하여 수행되되
    상기 제1이온 주입 마스크에 열린 상기 정렬 키 영역 부분의 상기 패드층 부분 및 하부의 상기 반도체 기판 부분을 연속적으로 식각하게 수행되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  3. 제2항에 있어서,
    상기 패드층은 200Å 내지 500Å 두께의 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  4. 제2항에 있어서,
    상기 제1이온 주입 마스크는 상기 제2이온 주입 마스크를 형성하는 식각 과정에서 상기 정렬 키 영역의 상기 패드층 부분이 식각 제거되어 하부의 상기 반도체 기판 부분이 식각될 때까지 상기 제1이온 주입 마스크의 식각 부분이 유지되게 상기 패드층 보다 두꺼운 두께의 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  5. 제4항에 있어서,
    상기 실리콘 질화물층은 대략 1000Å 두께로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  6. 제1항에 있어서,
    상기 제1이온 주입 마스크를 형성하는 단계는
    상기 반도체 기판 상에 이온 주입 마스크층을 형성하는 단계;
    상기 이온 주입 마스크층 상에 상기 제1웰 영역 및 상기 정렬 키 영역 부위 를 여는 제1포토레지스트 패턴을 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 식각 마스크로 상기 이온 주입 마스크층을 선택적으로 식각하여 상기 제1이온 주입 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  7. 제1항에 있어서,
    상기 제2이온 주입 마스크를 형성하는 단계는
    상기 제1이온 주입 마스크를 덮는 제2포토레지스트층을 형성하는 단계;
    상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하는 상기 반도체 기판의 열린 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출 부분 및 노출된 상기 반도체 기판의 상기 정렬 키 영역 부분을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  8. 제1항에 있어서,
    상기 웰은 15V 내지 30V의 고전압으로 구동하는 고전압 소자를 위한 대략 1.0㎛ 내지 12㎛의 깊은 웰로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  9. 반도체 기판의 제1웰 영역 및 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계;
    상기 제1이온 주입 마스크에 의해 열린 상기 제1웰 영역에 선택적으로 제1이온 주입하는 단계;
    상기 제1이온 주입 마스크의 일부 및 상기 정렬 키 영역으로 열린 상기 반도체 기판 부분을 선택적으로 함께 식각하여 제2웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 소자 분리 정렬 키를 형성하는 단계; 및
    상기 제2이온 주입 마스크에 의해 열린 상기 제2웰 영역에 제2이온 주입하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  10. 제9항에 있어서,
    상기 제1이온 주입 마스크를 형성하는 단계 이전에 상기 반도체 기판 상에 패드층을 형성하는 단계를 더 포함하는 것을 특징으로 하고,
    상기 제1이온 주입 마스크의 일부에 대한 상기 식각은
    상기 제1이온 주입 마스크 아래에 위치하는 상기 패드층 부분을 식각 종료점으로 이용하여 수행되되
    상기 제1이온 주입 마스크에 열린 상기 정렬 키 영역 부분의 상기 패드층 부분 및 하부의 상기 반도체 기판 부분을 연속적으로 식각하게 수행되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  11. 제10항에 있어서,
    상기 패드층은 200Å 내지 500Å 두께의 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  12. 제10항에 있어서,
    상기 제1이온 주입 마스크는 상기 제2이온 주입 마스크를 형성하는 식각 과정에서 상기 정렬 키 영역의 상기 패드층 부분이 식각 제거되어 하부의 상기 반도체 기판 부분이 식각될 때까지 상기 제1이온 주입 마스크의 식각 부분이 유지되게 상기 패드층 보다 두꺼운 두께의 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  13. 제12항에 있어서,
    상기 실리콘 질화물층은 대략 1000Å 두께로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  14. 제9항에 있어서,
    상기 제1이온 주입 마스크를 형성하는 단계는
    상기 반도체 기판 상에 이온 주입 마스크층을 형성하는 단계;
    상기 이온 주입 마스크층 상에 상기 제1웰 영역 및 상기 정렬 키 영역 부위를 여는 제1포토레지스트 패턴을 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 식각 마스크로 상기 이온 주입 마스크층을 선택적으로 식각하여 상기 제1이온 주입 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  15. 제9항에 있어서,
    상기 제1이온 주입하는 단계 이후에 수행되는 상기 제1웰을 확산형 깊은 웰(deep well)로 형성하는 웰 드라이브 인(well drive in) 제1열처리 과정을 더 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  16. 제15항에 있어서,
    상기 제1열처리 단계는 상기 반도체 기판을 대략 1100℃ 내지 1150℃ 정도 온도에서 대략 8시간 내지 13시간 정도 수행되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  17. 제9항에 있어서,
    상기 제2이온 주입 마스크를 형성하는 단계는
    상기 제1이온 주입 마스크를 덮는 제2포토레지스트층을 형성하는 단계;
    상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하는 상기 반도체 기판의 열린 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출된 부분 및 상기 반도체 기판의 노출된 상기 정렬 키 영역 부분을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  18. 제9항에 있어서,
    상기 제2이온 주입하는 단계 이후에 수행되는 상기 제2웰을 확산형 웰(deep well)로 형성하는 웰 드라이브 인(well drive in) 제2열처리 과정을 더 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  19. 제9항에 있어서,
    상기 제1웰은 15V 내지 30V의 고전압으로 구동하는 고전압 소자를 위한 대략 1.0㎛ 내지 12㎛의 깊은 웰로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  20. 제9항에 있어서,
    상기 제2웰은 15V 내지 30V의 고전압으로 구동하는 고전압 소자를 위한 대략 1.0㎛ 내지 12㎛의 깊은 웰로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  21. 제9항에 있어서,
    상기 제2웰은 상기 제1웰의 영역 내에 정렬되는 포켓 웰로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  22. 제9항에 있어서,
    상기 제1이온 주입 마스크를 형성하기 이전에 상기 반도체 기판 전 영역에 상기 제1웰에 반대되는 도전형의 불순물이 도핑된 제3웰을 형성하기 위한 제3이온 주입 단계를 더 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  23. 제22항에 있어서,
    상기 제1이온 주입하는 단계 이후에 수행되는 상기 제1웰 및 제3웰을 각각 확산형 깊은 웰(deep well)들로 형성하는 웰 드라이브 인(well drive in) 제1열처리 과정을 더 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성 하는 방법.
  24. 반도체 기판 상에 이온 주입 패드층을 형성하는 단계;
    상기 반도체 기판 상의 제1웰 영역 및 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계;
    상기 제1이온 주입 마스크에 의해 열린 상기 제1웰 영역에 선택적으로 제1이온 주입하는 단계;
    상기 제1이온 주입 마스크를 덮는 포토레지스트층을 형성하는 단계;
    상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하여 열린 상기 패드층 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계;
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출된 부분과 함께 상기 패드층의 노출된 부분, 상기 패드층 부분 하부의 상기 반도체 기판 부분을 순차적으로 식각하여 상기 제2웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 소자 분리 정렬 키를 형성하는 단계; 및
    상기 제2이온 주입 마스크에 의해 열린 상기 제2웰 영역에 제2이온 주입하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  25. 제24항에 있어서,
    상기 제1이온 주입 마스크는 상기 제2이온 주입 마스크를 형성하는 식각 과정에서 상기 정렬 키 영역의 상기 패드층 부분이 식각 제거되어 하부의 상기 반도체 기판 부분이 식각될 때까지 상기 제1이온 주입 마스크의 식각 부분이 유지되게 상기 패드층 보다 두꺼운 두께의 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  26. 제24항에 있어서,
    상기 제1이온 주입 마스크를 형성하는 단계는
    상기 반도체 기판 상에 이온 주입 마스크층을 형성하는 단계;
    상기 이온 주입 마스크층 상에 상기 제1웰 영역 및 상기 정렬 키 영역 부위를 여는 제1포토레지스트 패턴을 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 식각 마스크로 상기 이온 주입 마스크층을 선택적으로 식각하여 상기 제1이온 주입 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  27. 제24항에 있어서,
    상기 제1이온 주입 마스크를 형성하기 이전에 상기 반도체 기판 전 영역에 상기 제1웰에 반대되는 도전형의 불순물이 도핑된 제3웰을 형성하기 위한 제3이온 주입 단계를 더 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  28. 제27항에 있어서,
    상기 제1이온 주입하는 단계 이후에 수행되는 상기 제1웰 및 제3웰을 각각 확산형 깊은 웰(deep well)들로 형성하는 웰 드라이브 인(well drive in) 열처리 과정을 더 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  29. 제28항에 있어서,
    상기 제3웰은 15V 내지 30V의 고전압으로 구동하는 고전압 소자를 위한 대략 1.0㎛ 내지 12㎛의 깊은 웰로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  30. 제24항에 있어서,
    상기 제2웰은 상기 제1웰의 영역 내에 정렬되는 포켓 웰로 형성되는 것을 특징으로 하는 웰 구조 형성 과정에서 정렬 키를 형성하는 방법.
  31. 반도체 기판 상에 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계;
    상기 제1이온 주입 마스크의 일부 및 상기 정렬 키 영역으로 열린 상기 반도체 기판 부분을 선택적으로 함께 식각하여 웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 정렬 키를 형성하는 단계;
    상기 제2이온 주입 마스크에 의해 열린 상기 웰 영역에 웰 형성을 위한 이온 주입하는 단계;
    상기 제2이온 주입 마스크를 제거하는 단계; 및
    상기 반도체 기판에 상기 정렬 키를 기준으로 이용하여 상기 웰에 정렬되는 소자 분리를 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  32. 제31항에 있어서,
    상기 제1이온 주입 마스크를 형성하는 단계 이전에 상기 반도체 기판 상에 패드층을 형성하는 단계를 더 포함하는 것을 특징으로 하고,
    상기 제1이온 주입 마스크의 일부에 대한 상기 식각은
    상기 제1이온 주입 마스크 아래에 위치하는 상기 패드층 부분을 식각 종료점으로 이용하여 수행되되
    상기 제1이온 주입 마스크에 열린 상기 정렬 키 영역 부분의 상기 패드층 부분 및 하부의 상기 반도체 기판 부분을 연속적으로 식각하게 수행되는 것을 특징으로 하는 소자 분리 형성 방법.
  33. 제32항에 있어서,
    상기 패드층은 200Å 내지 500Å 두께의 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 소자 분리 형성 방법.
  34. 제32항에 있어서,
    상기 제1이온 주입 마스크는 상기 제2이온 주입 마스크를 형성하는 식각 과정에서 상기 정렬 키 영역의 상기 패드층 부분이 식각 제거되어 하부의 상기 반도체 기판 부분이 식각될 때까지 상기 제1이온 주입 마스크의 식각 부분이 유지되게 상기 패드층 보다 두꺼운 두께의 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 소자 분리 형성 방법.
  35. 제34항에 있어서,
    상기 실리콘 질화물층은 대략 1000Å 두께로 형성되는 것을 특징으로 하는 소자 분리 형성 방법.
  36. 제31항에 있어서,
    상기 제1이온 주입 마스크를 형성하는 단계는
    상기 반도체 기판 상에 이온 주입 마스크층을 형성하는 단계;
    상기 이온 주입 마스크층 상에 상기 제1웰 영역 및 상기 정렬 키 영역 부위를 여는 제1포토레지스트 패턴을 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 식각 마스크로 상기 이온 주입 마스크층을 선 택적으로 식각하여 상기 제1이온 주입 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 웰 구조 형성 과정에서 소자 분리 형성 방법.
  37. 제31항에 있어서,
    상기 제2이온 주입 마스크를 형성하는 단계는
    상기 제1이온 주입 마스크를 덮는 제2포토레지스트층을 형성하는 단계;
    상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하는 상기 반도체 기판의 열린 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출 부분 및 노출된 상기 반도체 기판의 상기 정렬 키 영역 부분을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  38. 제31항에 있어서,
    상기 웰은 15V 내지 30V의 고전압으로 구동하는 고전압 소자를 위한 대략 1.0㎛ 내지 12㎛의 깊은 웰로 형성되는 것을 특징으로 하는 소자 분리 형성 방법.
  39. 제31항에 있어서,
    상기 소자 분리는 얕은 트렌치 소자 분리(STI)로 형성되는 것을 특징으로 하는 소자 분리 형성 방법.
  40. 제31항에 있어서,
    상기 소자 분리 형성 단계는
    상기 정렬 키를 기준으로 노광 정렬하는 포토리소그래피 과정 및 식각 과정으로 상기 반도체 기판에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  41. 제40항에 있어서,
    상기 소자 분리 형성 단계는
    상기 절연층을 화학기계적 연마(CMP)하여 개개의 상기 소자 분리로 분리하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  42. 반도체 기판의 제1웰 영역 및 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계;
    상기 제1이온 주입 마스크에 의해 열린 상기 제1웰 영역에 선택적으로 제1이온 주입하는 단계;
    상기 제1이온 주입 마스크의 일부 및 상기 정렬 키 영역으로 열린 상기 반도 체 기판 부분을 선택적으로 함께 식각하여 제2웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 소자 분리 정렬 키를 형성하는 단계;
    상기 제2이온 주입 마스크에 의해 열린 상기 제2웰 영역에 제2이온 주입하는 단계;
    상기 제2이온 주입 마스크를 제거하는 단계; 및
    상기 반도체 기판에 상기 정렬 키를 기준으로 이용하여 상기 웰에 정렬되는 소자 분리를 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  43. 제42항에 있어서,
    상기 제2이온 주입 마스크를 형성하는 단계는
    상기 제1이온 주입 마스크를 덮는 제2포토레지스트층을 형성하는 단계;
    상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하는 상기 반도체 기판의 열린 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출된 부분 및 상기 반도체 기판의 노출된 상기 정렬 키 영역 부분을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  44. 반도체 기판 상에 이온 주입 패드층을 형성하는 단계;
    상기 반도체 기판 상의 제1웰 영역 및 정렬 키 영역을 여는 제1이온 주입 마스크를 형성하는 단계;
    상기 제1이온 주입 마스크에 의해 열린 상기 제1웰 영역에 선택적으로 제1이온 주입하는 단계;
    상기 제1이온 주입 마스크를 덮는 포토레지스트층을 형성하는 단계;
    상기 제1이온 주입 마스크의 상기 정렬 키 영역을 여는 부분에서의 상기 제1이온 주입 마스크의 표면과 인근하여 열린 상기 패드층 부분의 단차를 노광 정렬 시의 웰 정렬 키로 이용하는 포토리소그래피 과정을 상기 제2포토레지스트층에 수행하여 상기 제2웰 영역 및 상기 정렬 키 영역 부위를 여는 제2포토레지스트 패턴을 형성하는 단계;
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1이온 주입 마스크의 노출된 부분과 함께 상기 패드층의 노출된 부분, 상기 패드층 부분 하부의 상기 반도체 기판 부분을 순차적으로 식각하여 상기 제2웰 영역을 여는 제2이온 주입 마스크 및 상기 반도체 기판에 홈 형태의 소자 분리 정렬 키를 형성하는 단계;
    상기 제2이온 주입 마스크에 의해 열린 상기 제2웰 영역에 제2이온 주입하는 단계;
    상기 제2이온 주입 마스크를 제거하는 단계; 및
    상기 반도체 기판에 상기 정렬 키를 기준으로 이용하여 상기 웰에 정렬되는 소자 분리를 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  45. 제44항에 있어서,
    상기 제1이온 주입 마스크를 형성하기 이전에 상기 반도체 기판 전 영역에 상기 제1웰에 반대되는 도전형의 불순물이 도핑된 제3웰을 형성하기 위한 제3이온 주입 단계를 더 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
  46. 제44항에 있어서,
    상기 소자 분리 형성 단계는
    상기 정렬 키를 기준으로 노광 정렬하는 포토리소그래피 과정 및 식각 과정으로 상기 반도체 기판에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리 형성 방법.
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