CN1913119A - 形成对准键的方法及使用其形成元件隔离结构的方法 - Google Patents

形成对准键的方法及使用其形成元件隔离结构的方法 Download PDF

Info

Publication number
CN1913119A
CN1913119A CNA2006101389741A CN200610138974A CN1913119A CN 1913119 A CN1913119 A CN 1913119A CN A2006101389741 A CNA2006101389741 A CN A2006101389741A CN 200610138974 A CN200610138974 A CN 200610138974A CN 1913119 A CN1913119 A CN 1913119A
Authority
CN
China
Prior art keywords
ion injecting
injecting mask
alignment keys
well area
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006101389741A
Other languages
English (en)
Inventor
赵诚一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1913119A publication Critical patent/CN1913119A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本发明提供了一种在阱结构形成工艺中形成对准键的方法。该方法包括：提供具有对准键区域和第一阱区域的半导体衬底和在衬底上形成第一离子注入掩模。第一离子注入掩模具有暴露对准键区域的一部分并覆盖第一阱区域的凹槽。该方法还包括蚀刻暴露的对准键区域和第一阱区域的第一离子注入掩模以在对准键区域中形成沟槽型对准键以及暴露第一阱区域的第二离子注入掩模，以及将杂质注入到被第二离子注入掩模暴露的第一阱区域以在第一阱区域中形成第一阱。

Description

形成对准键的方法及使用其形成元件隔离结构的方法
技术领域
本发明涉及一种半导体器件，更具体涉及一种形成用于形成元件隔离结构的对准键的方法和使用该对准键形成元件隔离结构的方法。
背景技术
当制造半导体器件时，在半导体衬底中执行阱结构形成工艺和元件隔离结构形成工艺。元件隔离结构形成工艺通常定义为其中在半导体衬底中形成元件隔离结构或者场结构以限定有源区的工艺。一般地，在阱结构形成工艺之前执行元件隔离结构形成工艺。
然而，在制造某一类型的半导体器件中，有时在元件隔离结构形成工艺之前执行阱结构形成工艺，比如具有方形阱结构的半导体器件，例如功率器件，该功率器件比如为液晶显示器的驱动集成电路(IC)。
上述功率器件，例如液晶驱动IC功率器件，需要高压(HV)运行。然而，使用典型的双阱结构难以形成高压晶体管。因而，在这些功率器件中使用包括设计以HV运行的深n型阱和p型阱的方形阱结构。
当形成典型的双阱结构时，形成限定有源区的元件隔离结构，然后形成逆行阱(retrograde well)。然而，方形阱结构中的深阱需要在半导体衬底中几个至数十微米(μm)的深度。而且，因为关于高能量离子注入装置的某些限制，使用形成逆行阱的方法难以形成深阱。
因此，在某些常规半导体制造工艺中，通过在执行离子注入工艺之后长时间地执行高温阱推进(well-drive-in)工艺形成具有深阱的结构。由于当长时间地执行时，高温度阱推进工艺可能使元件隔离结构劣化，所以在元件隔离结构形成工艺之前执行用于高压驱动装置或者功率器件的阱结构形成工艺。
此外，随后将形成的有源区应该与在阱结构形成工艺中形成的阱结构对准。另外，将有源区与阱结构对准的对准键还应该在阱结构形成工艺中形成在衬底上。然而，通常在阱结构形成工艺中执行的工艺不生成台阶，因而在阱结构形成过程中难以形成对准键。
因而，还应该执行额外的对准键形成步骤。应该在元件隔离结构形成工艺之前执行额外的对准键形成步骤以将有源区与阱结构对准。该额外的对准键形成步骤可以是额外的光刻工艺，但是额外的光刻工艺利用了额外的光掩模，从而增加形成半导体器件的制造成本。
因此，需要这样的制造半导体器件的方法，其中在不执行额外的光刻工艺的情况下可以获得将有源区与阱结构对准的对准键。
发明内容
根据本发明的一个示范性实施例，提供一种在阱结构形成工艺中形成对准键的方法。该方法包括：提供一种具有对准键区域和第一区域的半导体衬底并在该衬底上形成第一离子注入掩模。第一离子注入掩模具有暴露对准键区域的一部分并覆盖第一阱区域的凹槽。该方法还包括蚀刻暴露的对准键区域和第一阱区域的第一离子注入掩模以在对准键区域中形成沟槽型对准键以及暴露第一阱区域的第二离子注入掩模，以及将杂质注入到被第二离子注入掩模暴露的第一阱区域以在第一阱区域中形成第一阱。
根据本发明的另一个示范性实施例，提供在阱结构形成工艺中形成对准键的方法。该方法包括：提供具有对准键区域、第一阱区域和第二阱区域的半导体衬底，在半导体衬底上形成暴露对准键区域和第一阱区域并覆盖第二阱区域的第一离子注入掩模。该方法还包括将第一杂质注入到被第一离子注入掩模暴露的第一阱区域以在第一阱区域中形成第一阱，蚀刻暴露的对准键区域和第二阱区域的第一离子注入掩模以在对准键区域中形成沟槽型对准键以及暴露第二阱区域的第二离子注入掩模，和将第二杂质注入到被第二离子注入掩模暴露的第二阱区域以在第二阱区域中形成第二阱。
第二离子注入掩模的形成可以包括：形成覆盖第一离子注入掩模的第二光致抗蚀剂层，形成暴露第二阱区域的第一离子注入掩模的第二光致抗蚀剂图案以及通过使用凹槽作为用于曝光对准的对准键在第二光致抗蚀剂层上执行光刻工艺来形成暴露在凹槽中的对准键区域，以及蚀刻第一离子注入掩模的暴露部分和使用第二光致抗蚀剂图案作为蚀刻掩模的暴露的对准键区域。
该方法还包括：在至少基本上整个衬底中注入第三杂质以在形成第一离子注入掩模之前形成第三阱。第三杂质具有与第一杂质相反的导电类型。
将该阱的每一个形成为大约1.0至大约12μm的深度，用于以大约15至大约30V的高压驱动的高压器件。
根据本发明的另一个示范性实施例，提供了一种形成元件隔离结构的方法。该方法包括：提供一种具有对准键区域和第一阱区域的半导体衬底，在该衬底上形成第一离子注入掩模。第一离子注入掩模具有暴露对准键区域的一部分并覆盖第一阱区域的凹槽。该方法还包括形成暴露第一阱区域的第二离子注入掩模和通过蚀刻第一阱区域的第一离子注入掩模在对准键区域形成沟槽型对准键和形成暴露在凹槽中的对准键区域，将杂质注入到被第二离子注入掩模暴露的第一阱区域以形成第一阱，除去第二离子注入掩模，和使用沟槽型对准键作为参考点形成与第一阱对准的元件隔离结构。
该元件隔离结构可以是浅沟槽隔离(STI)结构。
元件隔离结构的形成可以包括：使用光刻工艺和蚀刻工艺在半导体衬底中形成沟槽，其中使用沟槽型对准键作为参考点执行曝光对准，以及形成填充沟槽的绝缘层。
元件隔离结构的形成还可以包括：化学机械抛光(CMP)绝缘层以将绝缘层分离成元件隔离结构。
附图说明
图1至11是根据本发明的示范性实施例用于说明形成用于在阱结构的形成中形成元件隔离区的对准键的方法的剖面图；
图12至18是根据本发明的示范性实施例用于说明形成元件隔离结构的方法的剖面图；以及
图19是根据本发明的示范性实施例对准键的平面图。
具体实施方式
在下文将参考附图更全面地描述本发明，在附图中显示了本发明的优选实施例。然而可以以不同的形式实现本发明，本发明不局限于在这里阐述的
实施例。
在本发明的示范性实施例中，形成了包括深阱例如用于高压器件的方形阱结构的阱结构。随后，形成限定有源区的元件隔离结构。而且，在本发明的示范性实施例中，在阱结构形成工艺中限定阱区域的光刻工艺期间形式沟槽，然后使用该沟槽作为将有源区与阱结构对准的对准键。
通常，当用扩散阱形成深阱结构时，不能使用具有台阶的对准键执行随后制造浅沟槽隔离(STI)的工艺。然而，对于本发明的示范性实施例，可以使用光刻法和蚀刻工艺形成将阱与在先形成的阱的阱对准键和元件隔离结构对准键对准，从而将有源区与阱结构对准。
同时，对于该示范性实施例，可以将阱对准键形成为在包括氮化硅的离子注入掩模中的凹槽。另外，当图案化离子注入掩模时，通过蚀刻衬底来将元件隔离结构对准键形成为半导体衬底中的沟槽。例如，在第一蚀刻过程中，图案化层以形成离子注入掩模和作为离子注入掩模中的凹槽的阱对准键。随后，在第二蚀刻过程中，蚀刻暴露在凹槽中的衬底的一部分以形成沟槽型元件隔离结构对准键。
形成沟槽的区域是在阱结构形成工艺中两个光刻法工艺期间经光致抗蚀剂图案暴露的区域。因此，在第一光刻法工艺中暴露将形成沟槽的区域，然后在第二光刻法工艺中有选择性地蚀刻暴露的衬底区域。因此，可以在衬底内形成沟槽并且该沟槽可以在衬底的表面和沟槽的底部之间提供台阶。
此外，对于本发明的示范性实施例，不需要额外的光掩模和附加层来形成元件隔离结构对准键。尽管可以改变在常规光掩模中的对准键的位置或者在阱结构形成工艺中使用的刻线以在衬底内形成对准键，但仍不需要额外的光掩模。另外，由于还使用用于形成离子注入掩模的层作为用于形成阱对准键的层，所以不需要用于形成阱对准键的附加层。
而且，当在阱结构形成工艺中形成用作在衬底内的元件隔离结构对准键的沟槽时，可以最优化蚀刻条件。可以通过改变当前的干法蚀刻条件充分地建立蚀刻条件的最优化。而且，通过最优化蚀刻条件，不需要额外的蚀刻工艺。
此外，在本发明的示范性实施例中，可以防止在除对准键区域(或者划线区域)以外的衬底的区域中生成台阶。例如，在蚀刻过程期间不暴露除对准键区域以外的衬底的区域，因而不能蚀刻这些部分。
除对准键区域(或者划线区域)之外，衬底不包括台阶，因而在元件隔离结构形成工艺之后在有源区中不生成不希望的台阶。另外，当使用STI和CMP工艺执行元件隔离结构形成工艺时，在基本平面的衬底上执行STI和CMP工艺。因此，可以获得CMP工艺余量和用于STI的硬掩模的平面性，可以防止从STI的形成中用作硬掩模的氮化物层的氮化物残余物的出现。
使用在STI的形成中使用的硬掩模作为在用绝缘层填满隔离沟槽之后执行CMP工艺时的抛光终止层。当硬掩模具有较差的平面性时，难以均匀地探测抛光终点，因而在某些区域中将出现过度的CMP。在其他的区域中，绝缘层可以剩余在硬掩模上，因而可以防止在CMP之后除去硬掩模，以便仍然可以保持硬掩模。因此，用于形成STI的CMP工艺余量变得太窄。
与常规半导体加工工艺相反，对于本发明的示范性实施例，由于除对准键区域以外的衬底的区域中不生成台阶，所以可以确保充分的CMP工艺余量和/或有效地防止氮化物残余物的出现。
现在将描述具有包括p型衬底、n型阱(NW)、p型阱(PW)和P袋阱(PPW)的阱结构的本发明的示范性实施例。也就是说，存在经阱推进工艺形成的三个或者更多阱。然而，本发明的示范性实施例不局限于此，而可以应用于具有多个阱，例如三个或者更多阱的阱结构中。
根据本发明的示范性实施例，在附图中的阱结构是包括为大约15至大约120V，优选大约15至大约30V的高压器件而设计的具有从大约1.0至大约12μm深度的阱的阱结构的实例。
图1至11是根据本发明的示范性实施例说明在阱结构的形成工艺中用于形成元件隔离区的对准键的方法。
参照图1，在例如用p型杂质掺杂的衬底的半导体衬底100上形成垫层200。该衬底100可以包括待形成对准键的对准键区域和待形成元件的元件区域。在划线区域形成对准键区域。
该垫层200可以具有氧化硅层。可以使用热氧化方法将垫层200形成为大约200至大约500埃()的厚度，优选大约300至大约400的厚度。
在衬底100的整个区域上进行第一离子注入。第一离子注入可以是注入具有与早先掺杂在衬底100内的杂质相反导电性的杂质的工艺。例如，可以将n型杂质，例如磷离子(P+)注入到衬底100中。第一离子注入是高能量离子注入。也就是说，将大约1.5E13离子/cm3的剂量的P+离子在大约2.0MeV下加速用于注入。
第一离子注入可以是用于形成n型阱(NW)的N阱离子注入(NW IIP)。第一离子注入在衬底100的整个或者基本上整个区域中形成其中注入P+离子的第一杂质层。
参照图2，在垫层200上形成离子注入掩模层310。当形成具有多个阱的阱结构时，离子注入掩模定义了阱区域。例如，离子注入掩模可以在N阱区域中定义P阱区域。可以通过图案化由例如氮化硅形成的离子注入掩模层310形成离子注入掩模。通过将氮化硅沉淀至大约1000的厚度形成离子注入掩模层310。考虑到垫层200的厚度，可以改变离子注入掩模层310的厚度，该厚度是在形成沟槽型对准键的随后工艺中一个因素。
参照图3，在离子注入掩模层310上形成第一光致抗蚀剂图案411。在第一光刻工艺中形成第一光致抗蚀剂图案411。例如，可以在离子注入掩模层310上形成光致抗蚀剂层，然后曝光和显影以形成第一光致抗蚀剂图案411。第一光致抗蚀剂图案411可以暴露待形成p型阱(PW)的PW区域。这里，第一光致抗蚀剂图案411可以暴露衬底100的对准键区域的一部分以形成阱对准键。
参照图4，使用第一光致抗蚀剂图案411作为蚀刻掩模，蚀刻离子注入掩模层310的暴露部分以形成第一离子注入掩模311。该蚀刻过程是使用垫层200作为蚀刻终止层在光致抗蚀剂和氮化硅之间具有蚀刻选择性的干法蚀刻工艺。第一离子注入掩模311具有对应于第一光致抗蚀剂图案411的图案。因此，第一离子注入掩模311暴露PW区域的垫层200，并具有其中暴露对准键区域的垫层200的凹槽101。参照图5，将第二离子注入到形成第一离子注入掩模311的衬底100中。第二离子注入可以是注入与使用在第一离子注入中的杂质相反导电性的杂质的工艺。例如，可以注入p型杂质，例如硼离子(B+)。
第二离子注入是高能量离子注入。也就是说，大约1.8E12至大约1.8E13离子/cm3的剂量的B+离子在大约700至大约800KeV下加速用于注入。在本发明的示范性实施例中，在大约700KeV下加速大约1.8E13离子/cm3的剂量的B+离子完成第二离子注入。
第二离子注入可以是用于形成p型阱即P阱(PW)的P阱离子注入(PWIIP)。在第二离子注入中，将p型杂质有选择地注入到经第一离子注入掩模311和/或第一光致抗蚀剂图案411暴露的衬底100的预定区域中。也就是说，在衬底100的PW区域和对准键区域的一部分中，形成具有B+离子的第二杂质区域。
参照图6，对衬底100执行第一阱推进工艺。第一阱推进工艺可以是高温、长期热处理，其中扩散离子注入的杂质以形成具有例如大约1.0至大约12μm深度的阱，该阱用于具有大约15至大约30V的高压的高压器件中。在该阱推进工艺中，在大约1100至大约1150℃下执行大约8至大约13小时的第一热处理以扩散注入的杂质。例如，在大约1150℃下执行大约8小时的第一阱推进工艺。
因此，在经第一离子注入掩模311和/或第一光致抗蚀剂图案411暴露的区域中，例如，PW区域和一部分对准键区域中，形成PW 130，即第二阱。另外，在衬底100的另一个区域中形成由PW 130限定的NW 110，即第一阱。
在执行第一阱推进工艺之前可以剥离去除第一光致抗蚀剂图案411。
参照图7，在第一离子注入掩模311上形成第二光致抗蚀剂层430。
参照图8，通过经第二光刻工艺暴露第二光致抗蚀剂层430形成第二光致抗蚀剂图案431。第二光致抗蚀剂图案431暴露PPW区域的第一离子注入掩模311和凹槽101。例如，第二光致抗蚀剂图案431暴露在凹槽101中暴露的垫层513和靠近暴露的垫层513的阱对准键图案511。阱对准键图案511是第一离子注入掩模311的一部分。第二光致抗蚀剂图案431可以暴露阱对准键图案511的上表面的宽的区域，或者可以仅仅暴露已暴露的垫层513。
在第二光刻工艺的曝光工艺期间，使用凹槽101作为对准键，即参考点，执行曝光对准。而且，将在具有用于形成第二光致抗蚀剂图案431的转移图案的第一光掩模中的对准键和凹槽101对准，从而第二光致抗蚀剂图案431暴露形成PPW的区域。凹槽101具有在阱对准键图案511和暴露垫层513之间的台阶510。因而，使用台阶510作为对准键在第二光刻工艺中执行曝光对准。
具有凹槽101的第一离子注入掩模311暴露PW区域。因此，经第二光致抗蚀剂图案431暴露的PPW区域与PW区域以及凹槽101对准。
参照图9，使用第二光致抗蚀剂图案431作为蚀刻掩模，有选择地蚀刻第一离子注入掩模311的暴露部分以形成第二离子注入掩模313。该蚀刻过程例如是使用在第一离子注入掩模311下的垫层200作为蚀刻终止层且在光致抗蚀剂和氮化硅之间具有蚀刻选择性的干法蚀刻工艺。
准备使用第二光致抗蚀剂图案431形成的第二离子注入掩模313，以在NW110中形成P袋阱(PPW)，即第三阱。
第二光致抗蚀剂图案431对应于通过蚀刻形成在第二离子注入掩模313中的图案。因此，第二离子注入掩模313暴露对应于PPW区域的垫层200的部分。
第二光致抗蚀剂图案431暴露阱对准键图案511和垫层513，如图8所示。因此，在使用第二光致抗蚀剂图案431作为蚀刻掩模的蚀刻过程期间，可以蚀刻对准键区域中的暴露的垫层513。另外，连续地蚀刻由垫层513的蚀刻所暴露的衬底100，从而形成沟槽。因此，在半导体衬底100的对准键区域中形成沟槽，即沟槽型对准键550。
第一离子注入掩模311的暴露部分可以具有大约1000的厚度。尽管垫层200是氧化硅层，并且因为在氧化硅和由氮化硅形成的第二离子注入掩模313之间的蚀刻选择性因而可以用作蚀刻终止层，但是在蚀刻过程中垫层200的暴露部分513(见图8)可以被完全地蚀刻除去。另外，当为了除去而蚀刻第一离子注入掩模311的部分时，将在垫层200之下的半导体衬底100的一部分有选择地蚀刻至足够的深度以形成沟槽。
如果希望，可以使用用于在蚀刻过程中图案化第二离子注入掩模313的干法蚀刻条件以引起沟槽的形成。例如，可以使用这样的干法蚀刻工艺，其中第一离子注入掩模311对半导体衬底100中的硅的蚀刻选择率相对低或者第一离子注入掩模311比垫层200的蚀刻选择率相对低，并且为了图案化可以有选择地蚀刻第二离子注入掩模313。因而，可以蚀刻垫层200的一部分513和在垫层200的一部分513之下的半导体衬底100的那部分以形成沟槽。
该沟槽可以在半导体衬底100的表面和该沟槽的底部之间提供台阶。因此，在随后的元件隔离结构形成工艺中，该台阶可以用作在限定元件隔离区和/或有源区的曝光对准工艺中的对准键。换句话说，可以使用沟槽550作为元件隔离结构对准键。
参照图10，通过第二离子注入掩模313和/或第二光致抗蚀剂图案431执行第三离子注入到半导体衬底100中。第三离子注入可以是注入具有与使用在第一离子注入中的杂质相反导电性的杂质的工艺。例如，可以注入p型杂质，例如硼离子(B+)。
第三离子注入形成第三阱，并且可以是，例如用于形成p型袋阱(PPW)的P袋阱的离子注入(PW IIP)。在第三离子注入中，将p型杂质有选择地注入到经第二离子注入掩模313和/或第二光致抗蚀剂图案431暴露的半导体衬底100的预定区域中。也就是说，在半导体衬底100的PPW区域和对准键区域的一部分中形成具有B+离子的第三杂质区域。
可以使用第三离子注入以在NW 110中形成袋阱。第三离子注入是高能量离子注入。也就是说，在700至800KeV下加速1.8E12至1.8E13离子/cm3的剂量的B+离子以用于注入。在本发明的示范性实施例中，以大约700KeV加速用大约1.8E13离子/cm3的剂量的B+离子完成第三离子注入。
参照图11，在半导体衬底100中执行第二阱推进工艺。第二阱推进工艺可以是高温、长期热处理，其中扩散离子注入的杂质以形成具有例如大约1.0至大约12μm深度的袋阱，该袋阱可以用于以大约15至大约30V的高压驱动的高压器件。在该阱推进工艺中，在大约1100至大约1150℃下执行大约8至大约13小时的第一热处理以扩散离子注入的杂质。例如，可以在大约1150℃下执行大约8小时的第二阱推进工艺。
因此，在经第二离子注入掩模313和/或第二光致抗蚀剂图案431暴露的部分半导体衬底100的区域中，例如PWW区域和对准键区域中，形成PPW150，即第三阱。PPW 150被NW 110，即第一阱，围绕。
在形成第二阱推进工艺之前，可以剥离去除第二光致抗蚀剂图案431。
根据本示范性实施例，通过在阱结构形成工艺中执行两个光刻工艺来暴露半导体衬底100中的对准键区域的一部分，然后在第二蚀刻过程中有选择地蚀刻半导体衬底100的暴露的对准键区域的一部分。因此，可以使用通过在阱结构形成工艺蚀刻半导体衬底100的一部分形成的沟槽作为元件隔离结构对准键550，在随后元件隔离结构工艺限定有源区(或者元件隔离区)。
当在半导体衬底100的对准键区域中形成沟槽时，如图11所示，防止在半导体衬底100的其他元件区域生成阱台阶。因此，防止出现在半导体衬底100的元件区域上随后执行的工艺中的困难，例如，由阱台阶所引起的困难。
在上述离子注入工艺中的离子注入掩模311和313和光致抗蚀剂图案411和431可以充当在离子注入工艺中的掩模。
图12至18是根据本发明的示范性实施例用于说明形成使用沟槽型对准键的元件隔离结构的方法的剖面图。在本示范性实施例中，元件隔离结构是STI元件隔离结构，但是本发明的示范性实施例不局限于此。
参照图12，从具有深阱结构的半导体衬底100除去第二离子注入掩模313，然后在半导体衬底100上顺序地形成硬掩模层330和用于图案化硬掩模层330的第三光致抗蚀剂层450。
在STI工艺中可以使用硬掩模层330作为蚀刻掩模，和/或可以在随后CMP工艺中形成用作蚀刻终止层的硬掩模。硬掩模层330可以由氮化硅形成。在第三光刻工艺中第三光致抗蚀剂层450可以限定元件隔离区。
参照图13，第三光致抗蚀剂图案451由第三光致抗蚀剂层450形成。例如，在第三光致抗蚀剂层450上执行第三光刻工艺，以暴露将作为元件隔离区的区域，从而形成第三光致抗蚀剂图案451。在第三光刻工艺的曝光工艺期间，可以使用沟槽型对准键550执行曝光对准。例如，使用在沟槽型对准键550的顶端551和底部553之间的台阶作为参考点，可以在第三光刻法的曝光工艺期间执行在第二光掩模和衬底100之间的曝光对准。
可以使用第三光致抗蚀剂图案451以暴露元件隔离区和沟槽型对准键550，因为当在随后的工艺中除去填满在沟槽型对准键550中的硬掩模层330时这是有益的。
参照图14，使用第三光致抗蚀剂图案451作为蚀刻掩模有选择地蚀刻暴露的硬掩模层330以形成硬掩模331。因此，硬掩模331暴露元件隔离区。
参照图15，使用硬掩模331和/或第三光致抗蚀剂图案451作为蚀刻掩模，有选择地蚀刻半导体衬底100的暴露区域以形成用于元件隔离的沟槽610。为了除去，可以有选择地剥离除去第三光致抗蚀剂图案331。
参照图16，形成填充沟槽610的绝缘层650。绝缘层650可以由例如氧化硅的绝缘材料形成，并覆盖硬掩模331。
参照图17，将绝缘层650分成元件隔离单元651。在该示范性实施例中，使用CMP工艺用于分离绝缘层650。由于关于平面化半导体衬底100的有益特性而选择CMP工艺。然而，可以使用现有技术中多种方法用于分离绝缘层650。此外，当在绝缘层650上执行CMP工艺时，使用硬掩模331作为抛光终止层。
另外，在当前示范性实施例中，在半导体衬底100的元件区域中，无实质数量地生成例如阱台阶的台阶区域，因而硬掩模331的厚度是均一的。由于可以使用具有均匀厚度的硬掩模331作为抛光终止层，所以在CMP工艺中可以轻易地探测抛光终止层。因此，对于该示范性实施例，提供了足够的CMP工艺余量，有效地防止在元件隔离单元651中例如氮化物残余物的CMP缺陷或者图案缺陷。
参照图18，有选择地除去硬掩模331和在其下的垫层200以完成元件隔离单元651。元件隔离单元651限定半导体衬底100的有源区。
根据如上所述的本发明的示范性实施例，在阱结构形成工艺中形成阱对准键510并在阱结构形成工艺中在半导体衬底100中形成元件隔离结构对准键550作为沟槽。
图19是根据本发明的示范性实施例的对准键的平面图。
对准键510和550可以具有各种形状，例如十字形。如果它们具有十字形布局，如图19所示，由于较容易地控制x和y方向上的对准，所以较容易地获得曝光对准。
根据本发明的示范性实施例，当在元件隔离结构的形成之前执行深阱结构形成工艺时，元件隔离结构的形成中的元件隔离结构对准键可以被提供为在阱结构形成工艺中形成在半导体衬底中的沟槽。
在用于形成阱结构的光刻工艺和蚀刻过程中可以仅仅在对准键区域中形成作为沟槽的元件隔离结构对准键。因此，除对准键区域以外，例如元件区域的半导体衬底中的区域不具有阱台阶。
因此，在随后的元件隔离结构工艺中防止由阱台阶所引起的缺陷，例如，缺少用于STI的CMP工艺余量和/或出现氮化物残余物。
由于在阱结构形成工艺中形成元件隔离结构对准键，所以不需要额外的光掩模和/或不需要用于形成层的额外的工艺。因此，可以形成元件隔离结构对准键，而不需要额外的工艺。
已经描述本发明的示范性实施例，还应当注意在不脱离由权利要求所限定的本发明的精神和范围的情况下，可以进行各种修改，而对本领域的技术人员来说是显而易见的。

Claims (41)

1.一种在阱结构形成工艺中形成对准键的方法，该方法包括：
提供具有对准键区域和第一阱区域的半导体衬底；
在所述衬底上形成第一离子注入掩模，所述第一离子注入掩模具有暴露所述对准键区域的一部分的凹槽并覆盖第一阱区域；
蚀刻所述暴露的对准键区域和所述第一阱区域的第一离子注入掩模，以在所述对准键区域中形成沟槽型对准键以及暴露所述第一阱区域的第二离子注入掩模；和
将杂质注入到被所述第二离子注入掩模暴露的第一阱区域中以在所述第一阱区域中形成第一阱。
2.权利要求1的方法，还包括：
在形成所述第一离子注入掩模之前在所述衬底上形成垫层，
其中使用设置在所述第一离子注入掩模之下的垫层作为蚀刻终止层蚀刻所述第一离子注入掩模，
其中通过蚀刻所述对准键区域的垫层和衬底以蚀刻所述暴露的对准键区域。
3.权利要求2的方法，其中所述垫层具有大约200至大约500埃厚度的氧化硅层。
4.权利要求2的方法，其中所述第一离子注入掩模由氮化硅组成并具有比所述垫层更大的厚度，使得所述第一阱区域的第一离子注入掩模的至少一些得以保留，直到在形成所述第二离子注入掩模中蚀刻所述对准键区域的垫层和设置在所述垫层之下的衬底。
5.权利要求4的方法，其中所述第一离子注入掩模具有大约1000埃厚度。
6.权利要求1的方法，其中衬底具有第二阱区域，
其中所述第一离子注入掩模的形成包括在所述衬底上形成离子注入掩模层；
在所述离子注入掩模层上形成所述第一光致抗蚀剂图案，所述第一光致抗蚀剂图案暴露所述第二阱区域的离子注入掩模层和对准键区域；和使用所述第一光致抗蚀剂图案作为蚀刻掩模蚀刻所述暴露的离子注入掩模层。
7.权利要求1的方法，其中形成所述沟槽型对准键和所述第二离子注入掩模包括：
形成覆盖所述第一离子注入掩模的第二光致抗蚀剂层；
通过使用所述凹槽作为用于曝光对准的对准键在第二光致抗蚀剂层上执行光刻工艺，形成暴露所述第一阱区域的第一离子注入掩模和暴露在所述凹槽中的对准键区域的第二光致抗蚀剂图案；和
使用第二光致抗蚀剂图案作为蚀刻掩模蚀刻第一离子注入掩模的暴露部分和暴露的对准键区域。
8.权利要求1的方法，其中将所述第一阱形成为具有以大约15至大约30V的高压驱动的高压器件的大约1.0至大约12μm的深度。
9.一种在阱结构形成工艺中形成对准键的方法，该方法包括：
提供具有对准键区域、第一阱区域和第二阱区域的半导体衬底；形成暴露所述对准键区域和第一阱区域并覆盖所述半导体衬底上的第二阱区域的第一离子注入掩模；
将第一杂质注入到被所述第一离子注入掩模暴露的第一阱区域中，以在所述第一阱区域中形成第一阱；
蚀刻所述暴露的对准键区域和所述第二阱区域的第一离子注入掩模，以形成在所述对准键区域中的沟槽型对准键以及暴露所述第二阱区域的第二离子注入掩模；和
将第二杂质注入到被所述第二离子注入掩模所暴露的第二阱区域以在所述第二阱区域中形成第二阱。
10.权利要求9的方法，还包括：
在形成所述第一离子注入掩模之前在所述衬底上形成垫层，
其中使用设置在所述第一离子注入掩模之下的垫层作为蚀刻终止层蚀刻所述第一离子注入掩模，
其中通过蚀刻所述垫层和在所述垫层之下的衬底蚀刻所述暴露的对准键区域。
11.权利要求10的方法，其中所述第一离子注入掩模由氮化硅组成并具有比所述垫层更大的厚度，使得所述第一离子注入掩模的至少一些得以保留，直到在形成所述第二离子注入掩模中蚀刻所述对准键区域的垫层和设置在所述垫层之下的衬底。
12.权利要求9的方法，其中形成所述第一离子注入掩模包括：
在所述半导体衬底上形成离子注入掩模层；
在所述离子注入掩模层上形成第一光致抗蚀剂图案，所述第一光致抗蚀剂图案暴露所述第一阱区域的离子注入掩模层和暴露所述对准键区域；和
通过使用所述第一光致抗蚀剂图案作为蚀刻掩模，蚀刻所述离子注入掩模层来形成第一离子注入掩模。
13.权利要求9的方法，还包括：
在注入所述第一杂质之后执行第一热处理，以形成作为扩散深阱的第一阱。
14.权利要求13的方法，其中将所述第一阱形成为具有以大约15至大约30V的高压驱动的高压器件的大约1.0至大约12μm的深度。
15.权利要求9的方法，其中形成所述沟槽型对准键和所述第二离子注入掩模包括：
形成覆盖所述第一离子注入掩模的第二光致抗蚀剂层；
通过使用所述凹槽作为用于曝光对准的对准键在所述第二光致抗蚀剂层上执行光刻工艺，形成暴露所述第二阱区域的第一离子注入掩模和暴露在所述凹槽中的对准键区域的第二光致抗蚀剂图案；和
使用所述第二光致抗蚀剂图案作为蚀刻掩模，蚀刻所述第一离子注入掩模的暴露部分和所述暴露的对准键区域。
16.权利要求9的方法，还包括：
在注入所述第二杂质之后，执行第二热处理以形成作为扩散深阱的第二阱。
17.权利要求16的方法，其中将所述第二阱形成为具有以大约15V到30V的高压驱动的高压器件的大约1.0至大约12μm的深度。
18.权利要求9的方法，还包括：
在形成所述第一离子注入掩模之前在至少基本上整个衬底中注入第三杂质以形成第三阱，所述第三杂质具有与所述第一杂质相反的导电类型。
19.权利要求18的方法，还包括：在注入所述第一杂质之后，执行第一热处理以形成作为扩散深阱的第一和第三阱。
20.权利要求18的方法，其中形成所述第二阱作为在第三阱中对准的袋阱。
21.一种在阱结构形成工艺中形成对准键的方法，该方法包括：
提供具有对准键区域、第一阱区域和第二阱区域的半导体衬底；
在所述衬底上形成垫层；
在所述垫层上形成第一离子注入掩模，所述第一离子注入掩模暴露所述第一阱区域并具有暴露所述对准键区域的垫层的凹槽；
将第一杂质注入到被所述第一离子注入掩模暴露的第一阱区域中以在所述第一阱区域中形成第一阱；
形成覆盖所述第一离子注入掩模的光致抗蚀剂层；
通过使用所述凹槽作为用于曝光对准的对准键，在所述第二光致抗蚀剂层上执行光刻工艺，形成暴露所述第二阱区域的第一离子注入掩模和暴露在所述凹槽中的垫层的第二光致抗蚀剂图案；
通过使用所述第二光致抗蚀剂图案作为蚀刻掩模蚀刻暴露的所述第一离子注入掩模、暴露的垫层、在所述垫层之下的半导体衬底，形成在所述对准键区域中的沟槽型对准键和暴露所述第二阱区域的第二离子掩模；和
将第二杂质注入到被所述第二离子注入掩模暴露的第二阱区域以在所述第二阱区域中形成第二阱。
22.权利要求21的方法，其中所述第一离子注入掩模由氮化硅组成并具有比所述垫层更大的厚度，使得所述第一离子注入掩模的至少一些得以保留，直到在形成所述第二离子注入掩模中蚀刻所述对准键区域的垫层和设置在所述垫层之下的衬底。
23.权利要求21的方法，其中形成所述第一离子注入掩模包括：
在所述半导体衬底上形成离子注入掩模层；
在所述离子注入掩模层上形成第一光致抗蚀剂图案，所述第一光致抗蚀剂图案暴露所述第一阱区域的离子注入掩模层和暴露所述对准键区域；和
通过使用所述第一光致抗蚀剂图案作为蚀刻掩模蚀刻所述离子注入掩模层来形成第一离子注入掩模。
24.权利要求21的方法，还包括：
在形成所述第一离子注入掩模之前，在至少基本上整个衬底中注入第三杂质以形成第三阱，所述第三杂质具有与所述第一杂质相反的导电类型。
25.权利要求24的方法，还包括：
在注入所述第一杂质之后，执行第一热处理以形成作为扩散深阱的第一和第三阱。
26.权利要求25的方法，其中将所述第三阱形成为具有以大约15至大约30V的高压驱动的高压器件的大约1.0至大约12μm的深度。
27.权利要求24的方法，其中形成所述第二阱作为在所述第三阱中对准的袋阱。
28.一种形成元件隔离结构的方法，包括：
提供具有对准键区域和第一阱区域的半导体衬底；在所述半导体衬底上形成第一离子注入掩模，所述第一离子注入掩模具有暴露所述对准键区域的一部分的凹槽并覆盖第一阱区域；
通过蚀刻所述第一阱区域的第一离子注入掩模和暴露在所述凹槽中的对准键区域，形成暴露所述第一阱区域的第二离子注入掩模和在所述对准键区域中的沟槽型对准键；
将杂质注入到被所述第二离子注入掩模暴露的第一阱区域中以形成第一阱；
除去所述第二离子注入掩模；和
使用所述沟槽型对准键作为参考点形成与所述第一阱对准的元件隔离结构。
29.权利要求28的方法，还包括：
在形成所述第一离子注入掩模之前在所述半导体衬底上形成垫层，
其中使用设置在所述第一离子注入掩模之下的垫层作为蚀刻终止层，蚀刻所述第一离子注入掩模，
其中通过蚀刻所述对准键区域的垫层和衬底来蚀刻所述暴露的对准键区域。
30.权利要求29的方法，其中所述第一离子注入掩模由氮化硅组成并具有比垫层更大的厚度，使得所述第一阱区域的第一离子注入掩模的至少一些得以保留，直到在形成所述第二离子注入掩模中蚀刻所述对准键区域的垫层和设置在所述垫层之下的衬底。
31.权利要求28的方法，其中形成所述第一离子注入掩模包括：
在所述半导体衬底上形成离子注入掩模层；
在所述离子注入掩模层上形成第一光致抗蚀剂图案，所述第一光致抗蚀剂图案暴露所述第一阱区域的离子注入掩模层和暴露所述对准键区域；和
通过使用所述第一光致抗蚀剂图案作为蚀刻掩模蚀刻离子注入掩模层来形成所述第一离子注入掩模。
32.权利要求28的方法，其中形成所述第二离子注入掩模包括：
形成覆盖所述第一离子注入掩模的第二光致抗蚀剂层；
通过使用所述凹槽作为用于曝光对准的对准键在所述第二光致抗蚀剂层上执行光刻工艺，形成暴露所述第一阱区域的第一离子注入掩模和暴露在所述凹槽中的对准键区域的第二光致抗蚀剂图案；和
使用所述第二光致抗蚀剂图案作为蚀刻掩模蚀刻所述第一离子注入掩模的暴露部分和所述暴露的对准键区域。
33.权利要求28的方法，其中将所述第一阱形成为具有以大约15至大约30V的高压驱动的高压器件的大约1.0至大约12μm的深度。
34.权利要求28的方法，其中所述元件隔离结构是浅沟槽隔离结构。
35.权利要求28的方法，其中形成所述元件隔离结构包括：
使用光刻工艺和蚀刻工艺在所述半导体衬底中形成沟槽，其中使用所述沟槽型对准键作为参考点执行曝光对准；和
形成填充所述沟槽的绝缘层。
36.权利要求35的方法，其中形成所述元件隔离结构还包括：
化学机械抛光所述绝缘层以将所述绝缘层分离成所述元件隔离结构。
37.一种形成元件隔离结构的方法，包括：
提供具有对准键区域、第一阱区域和第二阱区域的半导体衬底；
在所述半导体衬底上形成第一离子注入掩模，所述第一离子注入掩模暴露第一阱区域并具有暴露所述对准键区域的一部分的凹槽；
将第一杂质注入到经所述第一离子注入掩模暴露的第一阱区域中以在所述第一阱区域中形成第一阱；
通过蚀刻所述第一离子注入掩模和暴露在所述凹槽中的对准键区域，在所述对准键区域中形成暴露第二阱区域的第二离子注入掩模和沟槽型对准键；
将第二杂质注入到被所述第二离子注入掩模暴露的第二阱区域；
除去所述第二离子注入掩模；和
在所述衬底内形成元件隔离结构，并且使用所述对准键作为参考点，所述元件隔离结构与所述阱对准。
38.权利要求37的方法，其中形成所述第二离子注入掩模包括：
形成覆盖所述第一离子注入掩模的第二光致抗蚀剂层；
通过使用所述凹槽作为用于曝光对准的对准键在所述第二光致抗蚀剂层上执行光刻工艺，形成暴露所述第一阱区域的第一离子注入掩模和暴露在所述凹槽中的对准键区域的第二光致抗蚀剂图案；和
使用所述第二光致抗蚀剂图案作为蚀刻掩模，蚀刻所述第一离子注入掩模的暴露部分和所述暴露的对准键区域。
39.一种形成元件隔离结构的方法，包括：
在具有对准键区域、第一阱区域和第二阱区域的半导体衬底上形成垫层；
在所述垫层上形成第一离子注入掩模，所述第一离子注入掩模暴露所述第一阱区域并具有暴露所述对准键区域的一部分的凹槽；
将第一杂质注入到经所述第一离子注入掩模暴露的第一阱区域中；
形成覆盖所述第一离子注入掩模的光致抗蚀剂层；
通过使用所述凹槽作为用于曝光对准的对准键在所述光致抗蚀剂层上执行光刻工艺，形成暴露所述第二阱区域的第一离子注入掩模和暴露在所述凹槽中的对准键区域的光致抗蚀剂图案；
通过使用所述光致抗蚀剂图案作为蚀刻掩模蚀刻暴露的第一离子注入掩模、暴露的垫层、在所述垫层之下的半导体衬底，形成在所述对准键区域中的沟槽型对准键和暴露第二阱区域的第二离子掩模；
将第二杂质注入到经所述第二离子注入掩模暴露的第二阱区域中以在第二阱区域中形成第二阱；
除去所述第二离子注入掩模；和
在所述衬底内形成元件隔离结构，并且使用所述对准键作为参考点，所述元件隔离结构与所述阱对准。
40.权利要求39的方法，还包括：
在形成所述第一离子注入掩模之前在至少基本上整个衬底中注入第三杂质以形成第三阱，所述第三杂质具有与所述第一杂质相反的导电类型。
41.权利要求39的方法，其中形成所述元件隔离结构包括：
使用光刻工艺和蚀刻工艺在所述半导体衬底中形成沟槽，其中在蚀刻工艺中使用所述沟槽型对准键作为参考点执行曝光对准；和
形成填充所述沟槽的绝缘层。
CNA2006101389741A 2005-08-12 2006-08-14 形成对准键的方法及使用其形成元件隔离结构的方法 Pending CN1913119A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050074477A KR100699860B1 (ko) 2005-08-12 2005-08-12 웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를이용한 소자 분리 형성 방법
KR74477/05 2005-08-12

Publications (1)

Publication Number Publication Date
CN1913119A true CN1913119A (zh) 2007-02-14

Family

ID=37721998

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006101389741A Pending CN1913119A (zh) 2005-08-12 2006-08-14 形成对准键的方法及使用其形成元件隔离结构的方法

Country Status (6)

Country Link
US (1) US20070037359A1 (zh)
JP (1) JP2007053365A (zh)
KR (1) KR100699860B1 (zh)
CN (1) CN1913119A (zh)
DE (1) DE102006038374A1 (zh)
TW (1) TW200710965A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894800A (zh) * 2010-05-28 2010-11-24 上海宏力半导体制造有限公司 高压cmos器件的制造方法
CN102856164A (zh) * 2012-09-07 2013-01-02 无锡华润上华科技有限公司 一种提高对位标记清晰度的方法
CN104779241A (zh) * 2015-04-29 2015-07-15 上海华虹宏力半导体制造有限公司 外延工艺中光刻标记的制作方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3775508B1 (ja) * 2005-03-10 2006-05-17 株式会社リコー 半導体装置の製造方法及び半導体装置
KR100630768B1 (ko) * 2005-09-26 2006-10-04 삼성전자주식회사 캡핑층을 구비한 얼라인먼트 키 형성방법 및 이를 이용한반도체 장치의 제조방법
JP4718961B2 (ja) * 2005-09-30 2011-07-06 株式会社東芝 半導体集積回路装置及びその製造方法
KR100928510B1 (ko) * 2007-12-24 2009-11-26 주식회사 동부하이텍 임플란트 패턴 ｃｄ-ｋｅｙ 및 그 생성 방법
CN102403233B (zh) * 2011-12-12 2014-06-11 复旦大学 垂直沟道的隧穿晶体管的制造方法
JP2013187263A (ja) * 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
KR101967753B1 (ko) * 2012-07-30 2019-04-10 삼성전자주식회사 반도체 장치의 제조 방법
CN105810568A (zh) * 2016-05-17 2016-07-27 上海华力微电子有限公司 减少零层对准光罩使用的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3149428B2 (ja) * 1998-10-09 2001-03-26 日本電気株式会社 半導体装置の製造方法
KR100299519B1 (ko) * 1999-06-24 2001-11-01 박종섭 반도체 소자의 정렬 키 형성방법
US6656815B2 (en) * 2001-04-04 2003-12-02 International Business Machines Corporation Process for implanting a deep subcollector with self-aligned photo registration marks
KR100480593B1 (ko) * 2002-01-04 2005-04-06 삼성전자주식회사 활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법
JP2003243293A (ja) 2002-02-19 2003-08-29 Mitsubishi Electric Corp 半導体装置の製造方法
KR100511094B1 (ko) * 2002-12-28 2005-08-31 매그나칩 반도체 유한회사 반도체 소자의 키 정렬 방법
JP3775508B1 (ja) * 2005-03-10 2006-05-17 株式会社リコー 半導体装置の製造方法及び半導体装置
JP4718961B2 (ja) * 2005-09-30 2011-07-06 株式会社東芝 半導体集積回路装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894800A (zh) * 2010-05-28 2010-11-24 上海宏力半导体制造有限公司 高压cmos器件的制造方法
CN102856164A (zh) * 2012-09-07 2013-01-02 无锡华润上华科技有限公司 一种提高对位标记清晰度的方法
CN104779241A (zh) * 2015-04-29 2015-07-15 上海华虹宏力半导体制造有限公司 外延工艺中光刻标记的制作方法
CN104779241B (zh) * 2015-04-29 2017-10-20 上海华虹宏力半导体制造有限公司 外延工艺中光刻标记的制作方法

Also Published As

Publication number Publication date
TW200710965A (en) 2007-03-16
US20070037359A1 (en) 2007-02-15
KR100699860B1 (ko) 2007-03-27
DE102006038374A1 (de) 2007-04-12
KR20070019473A (ko) 2007-02-15
JP2007053365A (ja) 2007-03-01

Similar Documents

Publication Publication Date Title
CN1913119A (zh) 形成对准键的方法及使用其形成元件隔离结构的方法
CN1270380C (zh) 半导体器件及其制造方法
CN1841706A (zh) 半导体器件的制造方法
CN1819225A (zh) Cmos图像传感器及其制造方法
CN1866524A (zh) 半导体器件及其制造方法
CN1366350A (zh) 半导体器件及其制造方法
CN1179397C (zh) 一种制造含有复合缓冲层半导体器件的方法
CN1055789C (zh) 绝缘基体上的硅及其生产方法
CN1763909A (zh) 绝缘硅基板上单片集成铅直装置制造方法
JP2009295628A (ja) 半導体装置の製造方法
CN101076894A (zh) 绝缘膜半导体装置及方法
CN1855395A (zh) 用于制造能够改善击穿电压特性的半导体器件的方法
CN1841684A (zh) 半导体装置的制造方法
CN1815754A (zh) 半导体元件的结构与制造方法
CN1457087A (zh) 半导体元件的接触孔的形成方法
CN1310288C (zh) 半导体装置的制造方法
CN1258817C (zh) 半导体器件及其制造方法
CN1925168A (zh) 半导体装置及其制造方法
CN1812103A (zh) 在栅极电极上具有硅层的半导体器件
CN1862788A (zh) 半导体器件中的隔离薄膜及其形成方法
CN1230909C (zh) 半导体器件及其制造方法
CN1440049A (zh) 半导体装置的制造方法
CN1889250A (zh) 利用独立的源极形成的cmos图像传感器件和方法
CN1395315A (zh) 半导体装置及其制造方法
CN1870232A (zh) 半导体装置的制造方法及半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20070214