CN1841706A - 半导体器件的制造方法 - Google Patents

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Abstract

课题：不使要求比较高的动作速度的低耐压MOS晶体管的动作特性低下、且改善高耐压MOS晶体管的耐压特性。解决方法：准备含有区分低耐压区域的有源区域、高耐压区域的形成栅电极(25)的区域下方的有源区域、高耐压区域的形成扩散区域(23n/23p)的一对有源区域的元件隔离绝缘膜(11)的半导体衬底(10)；形成在形成栅电极(25)的区域下方的有源区域以及与该有源区域相邻接的元件隔离绝缘膜(11)上具有开口的氮化硅膜(44)；热氧化从开口露出的半导体衬底(10)以及元件隔离绝缘膜(11)；去除氮化硅膜(44)；热氧化露出的半导体衬底(10)以形成栅极绝缘膜(14)；在栅极绝缘膜(14)以及(24)上形成栅电极(15、25)，并在半导体衬底(10)上形成一对高浓度扩散区域(13n/13p)以及扩散区域(23n/23p)。

Description

半导体器件的制造方法
技术领域
本发明是关于半导体器件的制造方法，特别是关于在1个半导体衬底上形成了有不同的耐压特性的晶体管的半导体器件的制造方法。
背景技术
近年来，在1个半导体衬底上形成有不同的耐压特性的晶体管的技术不断被开发(例如参照如下所示的专利文件1)。
这种半导体器件，一般具有在1个半导体衬底上形成了具有第1膜厚的栅极氧化膜(称为第1栅极氧化膜)的MOS(Metal-OxideSemiconductor)晶体管和具有比第1膜厚薄的第2膜厚的栅极氧化膜(称为第2栅极氧化膜)的MOS晶体管的结构。在下面的说明中，把具有第1栅极氧化膜的MOS晶体管称为高耐压MOS晶体管，把具有第2栅极氧化膜的MOS晶体管称为低耐压MOS晶体管。另外，形成高耐压MOS晶体管的区域称为高耐压区域，形成低耐压MOS晶体管的区域称为低耐压区域。
下面，列举如上的半导体器件的制造方法的一例。在该制造方法中，首先，使用例如LOCOS(硅的局部氧化)法，在半导体衬底上形成元件隔离绝缘膜。接着，通过热氧化半导体衬底表面，在半导体衬底整个面上形成第1栅极氧化膜。接着，以抗蚀剂覆盖高耐压区域，通过在此状态下蚀刻第1栅极氧化膜，使得低耐压区域的半导体衬底露出。接着，在除去抗蚀剂后，通过热氧化半导体衬底整个面，在低耐压区域上形成第2栅极氧化膜。
但是，在上述方法中，由于除去比较厚的第1栅极氧化膜之际的过度蚀刻，作为LOCOS膜的元件隔离绝缘膜上面也被蚀刻了。因此，存在元件隔离绝缘膜的鸟嘴部附近的半导体衬底露出的问题。
作为对应这种问题的方法，存在例如下面所示的专利文件1所公开的技术。下面将其作为在先技术1。在在先技术1中，利用LOCOS法形成元件隔离绝缘膜之后，在半导体衬底上依次形成作为缓冲膜的氧化膜和作为保护膜的氮化膜。接着，通过对其进行构图，使半导体衬底中的高耐压区域露出。接着，通过对露出的半导体衬底表面进行热氧化，形成第1栅极氧化膜。接着，除去覆盖着低耐压区域的氧化膜以及氮化膜，通过对由此而露出的半导体衬底表面进行热氧化，形成第2栅极氧化膜。
如此，通过在形成第1栅极氧化膜之际，利用保护膜覆盖低耐压区域，则在形成第2栅极氧化膜之际就没有必要蚀刻第1栅极氧化膜了。由此，可以避免元件隔离绝缘膜的鸟嘴部附近的半导体衬底由于去除第1栅极氧化膜时的过度蚀刻而露出的问题。
另外，此外还存在通过利用在以LOCOS法形成元件隔离绝缘膜之际使用的氮化膜(保护膜)、仅在高耐压区域的形成栅电极的区域形成第1栅极氧化膜，而省略蚀刻第1栅极氧化膜的工序的方法(例如参照下面所示的专利文件2)。下面将其作为在先技术2。
[专利文献1]特开2000-349164号公报
[专利文献2]专利第3017582号公报
发明内容
但是，在上述的在先技术1中，由于在高耐压区域中的元件形成区域(也称为有源区域)整个面上形成比较厚的第1栅极氧化膜，所以在形成作为源极以及漏极发挥功能的扩散区域之际，还需要对该部分中的第1栅极氧化膜进行蚀刻。因此，存在高耐压区域侧的元件隔离绝缘膜被蚀刻，其被薄膜化的问题。特别地，在具有高耐压区域通过元件隔离绝缘膜分割成形成沟道的区域、和形成源极以及漏极的一对区域的共计3个有源区域的结构的半导体器件中，如果区分各有源区域的元件隔离绝缘膜被薄膜化，则可能会引起耐压特性低下的问题。
另外，在上述在先技术2中，直接利用LOCOS法中使用的保护膜作为第1栅极氧化膜形成时的保护膜。因此，在第1栅极氧化膜形成时低耐压区域中元件隔离绝缘膜与高耐压区域中的元件隔离绝缘膜被同样地厚膜化了。如此，低耐压区域中的元件隔离绝缘膜被厚膜化，则被要求动作速度比高耐压MOS晶体管高的低耐压MOS晶体管的反应特性就会低下，结果有可能发生无法获得所要求程度的动作特性的不良情况。
因此，本发明是鉴于上述问题而进行的，其目的在于提供一种能够不使要求比较高的动作速度速的低耐压MOS晶体管的动作特性低下、且改善高耐压MOS晶体管的耐压特性的半导体器件的制造方法。
为达成该目的，根据本发明的半导体器件的制造方法，其特征在于，包括以下工序：准备包含分别区分半导体衬底的第1有源区域、第2有源区域、夹持所述第2有源区域的一对第3以及第4有源区域的元件隔离绝缘膜的半导体衬底；在所述半导体衬底上，形成在所述第2有源区域以及与所述第2有源区域邻接的所述元件隔离绝缘膜上具有开口的耐热氧化用的保护膜；通过热氧化从所述开口露出的所述半导体衬底，在所述第2有源区域上形成第1栅极绝缘膜同时厚膜化露出的所述元件隔离绝缘膜；除去所述保护膜；通过热氧化由所述保护膜的除去而露出的所述半导体衬底，在所述第1、第3以及第4有源区域上形成比所述第1栅极绝缘膜薄的第2栅极绝缘膜；在所述第1有源区域上的所述第1栅极绝缘膜以及所述第2有源区域上的所述第2栅极绝缘膜上分别形成栅电极；以及在所述第1有源区域形成一对扩散区域的同时，在所述第3以及第4有源区域分别形成扩散区域。
如本发明这样，通过在形成第1栅极绝缘膜之际，以耐热氧化用的保护膜覆盖形成第2栅极绝缘膜的区域的第1、第3以及第4有源区域，就没有必要在形成第2栅极绝缘膜时蚀刻比较厚的第1栅极绝缘膜。由此，可以防止在区分形成第2栅极绝缘膜的区域的元件隔离绝缘膜的鸟嘴部附近，半导体衬底露出。
另外，在本发明中，由于使用了与形成元件隔离绝缘膜时使用的保护膜不同的另外形成的耐热氧化用的保护膜，所以可以在形成第1栅极绝缘膜之前除去形成元件隔离绝缘膜时使用的保护膜。由此，通过在除去保护膜时蚀刻第1栅极绝缘膜，可以避免其膜厚产生偏差。进一步，在在先技术2中，由于把形成元件隔离绝缘膜时的保护膜直接用作形成第1栅极绝缘膜时的保护膜，所以有必要在形成作为氧化膜的第1栅极绝缘膜后进行用于恢复被LOCOS膜氮化了的边缘部表面的替化氧化；而根据上述的结构，在本发明中可以避免这种问题。进一步，并且，在本发明中，在去除保护膜时可以以抗蚀剂等保护第1栅极绝缘膜。由此，可以防止由于去除保护膜而导致第1栅极绝缘膜中产生膜厚的偏差。进一步，而且，如本发明，利用在形成元件隔离绝缘膜时使用的保护膜之外形成别的耐热氧化用的保护膜的结构，可以根据需要有选择地使元件隔离绝缘膜厚膜化，所以可以不使包含第2栅极绝缘膜的半导体元件(即，要求有比较高的动作速度的晶体管)的动作特性低下，且可以改善含有第1栅极绝缘膜的半导体元件(即要求有比较高的耐压特性的晶体管)的耐压特性。
进一步，另外，在本发明中，由于在形成源极和漏极的第1、第3以及第4有源区域上未形成比较厚的第1栅极绝缘膜，所以在形成源极和漏极时没有必要除去第1栅极绝缘膜。由此，能够避免产生区分各有源区域的元件隔离绝缘膜被薄膜化的不良情况。
发明的效果
根据本发明，可以实现能够不使要求有比较高的动作速度的低耐压MOS晶体管的动作特性低下、且改善高耐压MOS晶体管的耐压特性的半导体器件的制造方法。
附图说明
图1是表示根据本发明的实施方式1的半导体器件1的结构的剖面图。
图2是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图(1)。
图3是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图(2)。
图4是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图(3)。
图5是表示图4(b)中区域A的俯视图。
图6是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图(4)。
图7是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图(5)。
图8是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图(6)。
图9是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图(7)。
图10是根据本发明的实施方式2的半导体器件2的结构的剖面图。
图11是表示根据本发明的实施方式1的半导体器件1的制造方法的流程图。
图12是表示图11(a)中区域B的俯视图。
具体实施方式
下面将参照附图详细说明为实施本发明的最优的方式。
实施方式1
首先利用附图对根据本发明的实施方式1进行详细说明。在本实施方式中，以具有低耐压用的n型MOS晶体管(下面称为低耐压nMOS晶体管)1n以及p型MOS晶体管(以下称为低耐压pMOS晶体管)1p、和高耐压用的n型MOS晶体管(下面称为高耐压nMOS晶体管)2n以及p型MOS晶体管(以下称为高耐压pMOS晶体管)2p的半导体器件1为例进行说明。在本实施方式中，低耐压nMOS晶体管1n以及低耐压pMOS晶体管1p为例如约1.2～5V(伏特)类，高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p为约20～150V类。
[结构]
图1是表示根据本实施方式的半导体器件1的结构的剖面图。另外，在图1中，示出了沿栅极长方向切割半导体器件1时的剖面，使低耐压nMOS晶体管1n以及低耐压pMOS晶体管1p、和高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p出现在一个图中。
如图1所示，半导体器件1，在半导体衬底10上具有：形成低耐压nMOS晶体管1n的区域(LVNMOS区域：第1有源区域)、形成低耐压pMOS晶体管1p的区域(LVPMOS区域：第1有源区域)、形成高耐压nMOS晶体管2n的区域(HVNMOS区域：第2至第4有源区域)、以及形成高耐压pMOS晶体管2p的区域(HVPMOS区域：第2至第4有源区域)。各个区域由元件隔离绝缘膜11所区分。由此，形成在各区域上的元件间被电隔离。而且，特别地，由于高耐压nMOS晶体管2n周围形成了护环层31p，其与其他的元件的电隔离被强化。同样地，由于高耐压pMOS晶体管2p周围形成了护环层31n，其与其他的元件的电隔离被强化。
在上述结构中，半导体衬底1是例如预先掺杂了p型杂质的硅基板(p型硅基板)。另外，元件隔离绝缘膜11是例如使用LOCOS法形成的氧化硅(SixOy)膜。不过，元件隔离绝缘膜11也可以替换成利用例如STI(浅槽隔离)法形成的氧化硅膜等的其他的绝缘膜，但考虑到耐压特性的情况下，优选使用以LOCOS法形成的氧化硅膜。
护环层31p以及32n，如上所述，是用于辅助元件间的电隔离的区域。该护环层31p以及32n，特别地，优选设置在高耐压nMOS晶体管2n和与其邻接的其他元件之间、以及在高耐压pMOS晶体管2p和与其邻接的其他元件之间。围绕高耐压nMOS晶体管2n的护环层31p，是例如掺杂了p型杂质的区域。该p型杂质可以使用例如硼(B)离子。另外，其剂量可以为例如6.0×1015/cm2左右。另一方面，围绕高耐压pMOS晶体管2p的护环层32n，是例如掺杂了n型杂质的区域。该n型杂质可以使用例如磷(P)离子。另外，其剂量可以为例如5.0×1015/cm2左右。
·低耐压nMOS晶体管1n
被元件隔离绝缘膜11如上区分的区域中，LVNMOS区域上形成的低耐压nMOS晶体管1n，如图1所示，具有：通过在LVNMOS区域掺杂p型的杂质而形成的阱区域(以下称其为p阱区域)PW1、形成在p阱区域PW1上的栅极绝缘膜14、形成在栅极绝缘膜14上的栅电极15、形成在栅电极15的两个侧面上的侧壁16、以及、分别形成在p阱区域PW1的夹持栅电极15下方的区域上的一对的低浓度扩散区域12n以及高浓度扩散区域13n。而且，夹持在低浓度扩散区域12n的栅电极15下方的区域是沟道形成的区域。下面称其为沟道形成区域17。
p阱区域PW1，如上所述，是掺杂了p型杂质的区域。作为p型杂质，可以使用例如硼(B)离子。另外，其剂量可以为例如1×1012～1×1013/cm2左右。
p阱区域PW1上形成的栅极绝缘膜14，例如是由于半导体衬底10表面被热氧化而形成的氧化硅膜。其膜厚可以为例如2～20nm(纳米)左右。
形成在栅极绝缘膜14上的栅电极15，例如是通过含有规定的杂质而具有导电性的多晶硅(poly-silicon)膜。其膜厚可以为例如500nm(纳米)左右。
形成在栅电极15两侧的侧壁16，是例如由氧化硅膜、氮化硅(SixNy)膜或其他绝缘体形成的膜。该侧壁16，作为用于规定后述的高浓度扩散区域12n和栅电极15的距离的衬垫发挥作用。侧壁16的宽度(栅极长方向的宽度)可以为例如100～200nm左右。
在p阱区域PW1以夹持栅电极15的方式形成的低浓度扩散区域12n，是掺杂了n型杂质的区域。作为n型杂质，可以使用例如磷(P)离子。另外，其掺杂量可以是例如1×1012～1×1013/cm2左右。这些低浓度扩散区域12n，作为低耐压nMOS晶体管1n中的偏置源极以及偏置漏极，分别发挥作用。
至少形成在低浓度扩散区域12n的表面上的高浓度扩散区域13n，是同样掺杂了n型杂质的区域。这些高浓度扩散区域13n，作为低耐压nMOS晶体管1n的源极以及漏极分别发挥作用。另外，作为n型杂质，可以使用例如磷(P)离子。另外，其剂量可以为比低浓度扩散区域12n大的值、例如5.0×1015/cm2左右。
·低耐压pMOS晶体管1p
另外，被元件隔离绝缘膜11区分的区域中，LVPMOS区域上形成的低耐压pMOS晶体管1p，与上述低耐压nMOS晶体管1n相同地，具有：通过在LVPMOS区域掺杂n型的杂质而形成的阱区域(以下称其为n阱区域)NW1、形成在n阱区域NW1上的栅极绝缘膜14、形成在栅极绝缘膜14上的栅电极15、形成在栅电极15的两个侧面上的侧壁16、以及、分别形成在n阱区域NW1的夹持栅电极15下方的区域上的一对的低浓度扩散区域12p以及高浓度扩散区域13p。在该结构中，栅极绝缘膜14和栅电极15和侧壁16是与低耐压nMOS晶体管1n相同的结构。而且，夹持在低浓度扩散区域12n的栅电极15下方的区域，与低耐压nMOS晶体管1n相同，作为沟道形成区域17发挥作用。
n阱区域NW1，如上所述，是掺杂了n型杂质的区域。作为n型杂质，可以使用例如磷(P)离子。另外，其剂量可以为例如1×1012～1×1013/cm2左右。
在n阱区域NW1如夹持栅电极15地形成的低浓度扩散区域12p，是掺杂了p型杂质的区域。作为p型杂质，可以使用例如硼(B)离子。另外，其掺杂量可以是例如1×1012～1×1013/cm2左右。这些低浓度扩散区域12p，作为低耐压pMOS晶体管1p中的偏置源极以及偏置漏极，分别发挥作用。
至少形成在低浓度扩散区域12p的表面上的高浓度扩散区域13p，是同样掺杂了p型杂质的区域。这些高浓度扩散区域13p，作为低耐压pMOS晶体管1p的源极以及漏极分别发挥作用。另外，作为p型杂质，可以使用例如硼(B)离子。另外，其剂量可以为比低浓度扩散区域12p大的值、例如6.0×1015/cm2左右。
·高耐压nMOS晶体管2n
另外，由元件隔离绝缘膜11所区分的区域中，形成在HVNMOS区域上的高耐压nMOS晶体管2n，如图1所示，具有利用元件隔离绝缘膜21区分形成扩散区域23n的区域(即，作为源极以及漏极发挥作用的区域)和形成沟道的区域(下面，称为沟道形成区域27)的结构。即，根据本实施方式的高耐压nMOS晶体管2n，具有：作为沟道形成区域27发挥作用的有源区域(第2有源区域)、和作为源极以及漏极发挥作用的2个有源区域(第3或者第4有源区域)的共计3个有源区域，其分别通过元件隔离绝缘膜21被区分。
在被元件隔离绝缘膜21区分的沟道形成区域27上依次形成栅极绝缘膜24和栅电极25。在栅电极25的两侧形成有侧壁26。隔着元件隔离绝缘膜21夹持沟道形成区域27的2个区域上，分别形成有n阱区域NW2a以及NW2b。在该n阱区域NW2a以及NW2b表面上分别形成扩散区域23p。
在上述结构中，形成于沟道形成区域27上的栅极绝缘膜24，是例如由于半导体衬底10表面被热氧化而形成的氧化硅膜。另外，其膜厚可以为例如50～300nm左右。
形成在栅极绝缘膜24上的栅电极25，与栅电极15相同，为例如通过含有规定的杂质而具有导电性的多晶硅膜。其膜厚可以为例如500nm左右。
形成在栅电极15的两侧的侧壁26，与侧壁16相同，为例如氮化硅膜等的绝缘体膜。该侧壁26的宽度(栅极长方向的宽度)可以为100～200nm左右。
n阱区域NW2a以及NW2b，是如上所述掺杂了n型杂质的区域。作为n型杂质，可以使用例如磷(P)离子。另外，其剂量可以为例如1×1012～1×1013/cm2左右。该n阱区域NW2a以及NW2b，作为高耐压nMOS晶体管2n中的偏置源极以及偏置漏极，分别发挥作用。
分别形成在n阱区域NW2a以及NW2b表面的扩散区域23n，是掺杂了n型杂质的区域。这些扩散区域23n，作为高耐压nMOS晶体管2n中的源极和漏极分别发挥作用。另外，作为n型杂质，可以使用例如磷(P)离子。另外，其剂量可以为例如5.0×1015/cm2左右。
·高耐压pMOS晶体管2p
另外，元件隔离绝缘膜11所区分的区域中，形成在HVPMOS区域上的高耐压pMOS晶体管2p，与高耐压nMOS晶体管2n相同，具有利用元件隔离绝缘膜21区分形成扩散区域23n的区域(即，作为源极以及漏极发挥作用的区域)和形成沟道的区域(下面，称为沟道形成区域27)的结构。即，根据本实施方式的高耐压pMOS晶体管2p，具有：作为沟道形成区域27发挥作用的有源区域、和作为源极以及漏极发挥作用的2个有源区域的共计3个有源区域，其分别通过元件隔离绝缘膜21被区分。
在半导体衬底10的HVPMOS区域上，如图1所示，通过掺杂n型杂质而形成了n阱区域HVNW。高耐压pMOS晶体管2p，具有形成在被元件隔离绝缘膜21区分的沟道形成区域27上的栅极绝缘膜24、形成在栅极绝缘膜24上的栅电极25、以及形成在栅电极25的两侧的侧壁26。该栅极绝缘膜24和栅电极25和侧壁26是与高耐压nMOS晶体管2n相同的结构。另外，隔着元件隔离绝缘膜21夹持沟道形成区域27的2个区域上，分别形成有p阱区域PW2a以及PW2b。在该p阱区域PW2a以及PW2b表面上分别形成扩散区域23p。
n阱区域HVNW，是如上所述掺杂了n型杂质的区域。作为n型杂质，可以使用例如磷(P)离子。另外，其剂量可以为例如1×1012～1×1013/cm2左右。
形成在n阱区域HVNW上的p阱区域PW2a以及PW2b，如上所述掺杂了p型杂质的区域。作为p型杂质，可以使用例如硼(B)离子。另外，其剂量可以为例如1×1012～1×1013/cm2左右。该p阱区域PW2a以及PW2b，是作为高耐压pMOS晶体管2p中的偏置源极以及偏置漏极，分别发挥作用。
分别形成在p阱区域PW2a以及PW2b表面的扩散区域23p，是掺杂了p型杂质的区域。这些扩散区域23p，作为高耐压pMOS晶体管2p中的源极和漏极分别发挥作用。另外，作为p型杂质，可以使用例如硼(B)离子。另外，其剂量可以为例如6.0×1015/cm2左右。
另外，如上地形成了各晶体管的半导体衬底10上，形成有一层或多层的层间绝缘膜18。在各层间绝缘膜18间，形成有用于电连接元件间的布线层20。另外，至少在紧靠着半导体衬底10的上方的层间绝缘膜18中，有用于分别露出低耐压nMOS晶体管1n以及低耐压pMOS晶体管1p中的高浓度扩散区域13n以及13p、和分别露出高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p中的扩散区域23n以及23p的接触孔。在这些接触孔内部，通过例如填充钨(W)等导体，形成接触孔内部线19。由此，各晶体管以及布线层20被电连接。
[制造方法]
接着，参照附图详细说明根据本实施方式的半导体器件1的制造方法。图2到图7是表示本制造方法的流程图。
在本制造方法中，首先，准备在各有源区域分别形成了n阱区域NW1、NW2a、NW2b以及HVNW、和p阱区域PW1、PW2a以及PW2b的作为p型硅基板的半导体衬底10。接着，通过对半导体衬底10表面进行例如热氧化，形成例如膜厚为10nm左右的氧化硅膜41A。接着，利用例如已有的CVD(化学气相淀积)法，在氧化硅膜41A上形成例如膜厚为20nm左右的氮化硅膜42A。接着，通过在氮化硅膜42A上旋涂规定的抗蚀剂液，对其实施已有的曝光处理及显影处理，如图2(a)所示，在后续工序中形成元件隔离绝缘膜11的区域上形成具有开口R1a的抗蚀剂图案R1。
接着，通过以如上形成的抗蚀剂图案R1作为掩模对氮化硅膜42进行蚀刻，如图2(b)所示，使得开口R1a下方的氧化硅膜41A露出。另外，该氮化硅膜42，是用于针对形成元件隔离绝缘膜11之际的热氧化，保护半导体衬底10中的有源区域的保护膜。另外，氮化硅膜42A的蚀刻，可以采用已有的干蚀刻或者湿蚀刻。如上地蚀刻氮化硅膜42A后，抗蚀剂图案R1被除去。
接着，通过以如上被加工了的氮化硅膜42为掩模对氧化硅膜41A进行蚀刻，如图2(c)所示，使得半导体衬底10的形成元件隔离绝缘膜11的区域露出。另外，该氧化硅膜41是用于维持氮化硅膜42和半导体衬底10的紧密结合性的缓冲膜。并且，氧化硅膜41A的蚀刻，可以采用已有的干蚀刻或者湿蚀刻。
接着，通过以如上地在形成元件隔离绝缘膜11的区域上形成了开口的氮化硅膜42为掩模、对露出的半导体衬底10表面进行热氧化，如图3(a)所示，在形成分别区分LVNMOS区域、LVPMOS区域、HVNMOS区域以及HVPMOS区域的元件隔离绝缘膜11的同时，还分别形成在HVNMOS区域区分成为沟道形成区域17和形成扩散区域23n的区域的元件隔离绝缘膜11、以及在HVPMOS区域区分成为沟道形成区域27和形成扩散区域23p的区域的元件隔离绝缘膜11。
接着，通过依次蚀刻去除氮化硅膜42以及氧化硅膜41，如图3(b)所示，使得半导体衬底10的有源区域露出。另外，氮化硅膜42的蚀刻，为了防止对半导体衬底10的损坏、同时只去除氮化硅膜42，优选使用湿蚀刻。该湿蚀刻，例如可以使用浓度为86％、温度为16℃左右的热磷酸液。另外，氧化硅膜41的蚀刻，为了防止对半导体衬底10的损坏、同时只去除露出的氧化硅膜41，优选使用湿蚀刻。该湿蚀刻，可以使用例如浓度为5％左右、温度为25℃左右的氟酸液。
接着，通过对露出的半导体衬底10表面进行例如热氧化，如图3(c)所示，形成例如膜厚为10nm左右的氧化硅膜43A。此时，也可以通过热氧化使元件隔离绝缘膜11厚膜化。
接着，通过利用例如已有的CVD法，如图4(a)所示，在氧化硅膜43A以及元件隔离绝缘膜11上，形成例如膜厚为20nm左右的氮化硅膜44A。
接着，通过在氮化硅膜44A上旋涂规定的抗蚀剂液，对其实施已有的曝光处理以及显影处理，形成在HVNMOS区域的形成栅电极25的部分、HVPMOS区域的形成栅电极25的部分、和区分形成这些栅电极25的部分的元件隔离绝缘膜11上，分别有开口R2a的抗蚀剂图案R2。接着，与如图2(b)以及图2(c)所示的工序相同地、以抗蚀剂图案R2作为掩模对氧化硅膜44A进行蚀刻，接着，通过以如此被加工了的氮化硅膜44为掩模对氧化硅膜43A进行蚀刻，如图4(b)所示，使得开口R2a下方的半导体衬底10露出。如此，通过利用抗蚀剂图案R2构图氮化硅膜44A，可以仅以抗蚀剂图案R2形成时的掩模形状，容易地形成所期望形状的保护膜(氮化硅膜44)。在此，图5表示从上方看图4(a)中的区域A时的放大图。如图5所示，在图4(a)所示的工序中形成的抗蚀剂图案R2，在HVNMOS区域中，形成栅极绝缘膜24的部分a1、即、具有沟道形成区域27上以及夹持其的一对元件隔离绝缘膜11上的至少一部分上具有开口R2a。因此，如图4(b)所示的工序中，在形成栅电极25的部分a1以及与此相邻的元件隔离绝缘膜11上形成开口，由此，该部分的氮化硅膜44A以及氧化硅膜43A被除去，半导体衬底10以及元件隔离绝缘膜11露出。另外，该结构在HVPMOS区域也相同。另外，抗蚀剂图案R2，在蚀刻氮化硅膜44A后被除去。
接着，通过以形成开口的氮化硅膜44为掩模、热氧化露出的半导体剂板10表面，如图6(a)所示，形成例如膜厚为50nm左右的栅极绝缘膜24。此时，露出的元件隔离绝缘膜11也由于热氧化而被厚膜化。设厚膜化后的元件隔离绝缘膜的符号为“21”。
接着，通过在形成了栅极绝缘膜24的半导体衬底10整个面上旋涂规定的抗蚀剂液、对其施加已有的曝光处理以及显影处理，如图6(b)所示，在栅极绝缘膜24以及元件隔离绝缘膜21上形成抗蚀剂图案R3。
接着，通过以抗蚀剂图案R3为掩模、依次除去氮化硅膜44以及氧化硅膜43，如图6(c)所示，使得半导体衬底10中的栅极绝缘膜24以及元件隔离绝缘膜11、21下以外的有源区域露出。此时，氮化硅膜44的蚀刻，为了防止对于半导体衬底10的损害并且只去除氮化硅膜42，与上述的氮化硅膜42的蚀刻相同，优选采用湿蚀刻。该湿蚀刻，例如可以使用浓度为86％、温度为16℃左右的热磷酸液。另外，氧化硅膜43的蚀刻，为了防止对半导体衬底10的损坏、同时只去除露出的氧化硅膜43，与上述氧化硅膜41的蚀刻相同，优选采用湿蚀刻。该湿蚀刻可以使用例如浓度为5％左右、温度为25℃左右的氟酸液。
接着，通过对露出的半导体衬底10表面进行热氧化，如图7(a)所示，形成例如膜厚为10nm左右的栅极绝缘膜14。此时，也可以通过热氧化使元件隔离绝缘膜11、21以及栅极绝缘膜24厚膜化。
接着，通过利用例如已有的CVD法，如图7(b)所示，在栅极绝缘膜14、24以及元件隔离绝缘膜11上，形成例如膜厚为500nm左右的多晶硅膜15A。该多晶硅膜15A是通过含有规定的杂质而具有导电性的膜，其在下面的工序中被加工成栅电极15以及25。
接着，通过在多晶硅膜15A上旋涂规定的抗蚀剂液，对其实施已有的曝光处理以及显影处理，形成有与栅电极15以及25的形状相同形状的开口的抗蚀剂图案R4。接着，通过以具有上述形状的抗蚀剂图案R4作为掩模对多晶硅膜15A进行蚀刻，如图7(c)所示，分别形成由含有规定的杂质的多晶硅构成的栅电极15以及25。其后，抗蚀剂图案R4被除去。
接着，通过在形成了栅电极15、25的半导体衬底10整个面上旋涂规定的抗蚀剂、对其施加已有的曝光处理以及显影处理，形成覆盖HVNMOS区域以及HVPMOS区域以及LVPMOS区域的抗蚀剂图案R5。接着，通过以具有上述形状的抗蚀剂图案R5以及以上所形成的元件隔离绝缘膜11以及栅电极15为掩模，自对准地向半导体衬底10注入n型杂质(例如磷离子)，如图8(a)所示，在LVNMOS区域形成夹持栅电极15下方的一对低浓度扩散区域12n。此时，n型杂质的剂量，可以如上所述地为例如1×1012～1×1013/cm2左右。另外，抗蚀剂图案R5，在掺杂n型杂质后被除去。
接着，通过在形成了栅电极15、25的半导体衬底10整个面上旋涂规定的抗蚀剂、对其施加已有的曝光处理以及显影处理，形成覆盖HVNMOS区域以及HVPMOS区域以及LVPMOS区域的抗蚀剂图案R6。接着，通过以具有上述形状的抗蚀剂图案R6以及以上所形成的元件隔离绝缘膜11以及栅电极15为掩模，自对准地向半导体衬底10注入p型杂质(例如硼离子)，如图8(b)所示，在LVPMOS区域形成夹持栅电极15下方的一对低浓度扩散区域12p。此时，p型杂质的剂量，可以如上所述地为例如1×1012～1×1013/cm2左右。另外，抗蚀剂图案R6，在掺杂p型杂质后被除去。
接着，通过利用例如已有的CVD法，如图8(c)所示，在半导体衬底10整个面上，形成例如膜厚为100～200nm左右的氮化硅膜16A。
接着，通过对如上形成的氮化硅膜16A进行各向异性干蚀刻，如图9(a)所示，在栅电极15的两侧面上分别形成例如侧壁宽度为100～200nm左右的侧壁16的同时，在栅电极25两侧面上同样分别形成例如侧壁宽度为100～200nm左右的侧壁26。
接着，通过在形成了栅电极15、25以及侧壁16、26的半导体衬底10整个面上旋涂规定的抗蚀剂、对其施加已有的曝光处理以及显影处理，形成覆盖扩散p型杂质的区域的抗蚀剂图案R7。而且，扩散p型杂质的区域中包括：LVPMOS区域中的有源区域、HVPMOS区域中的形成p阱区域PW2a以及PW2b的2个有源区域、以及后面工序中形成护环层31p的区域。接着，通过以具有上述形状的抗蚀剂图案R7、上述形成的元件隔离绝缘膜11以及21、栅电极15以及25、侧壁16以及26作为掩模，自对准地向半导体衬底10注入n型杂质(例如磷离子)，如图9(b)所示，在LVNMOS区域形成夹持栅电极15以及侧壁16的一对高浓度扩散区域13n、且在HVNMOS区域形成夹持栅电极25、侧壁26和元件隔离绝缘膜21的一对扩散区域23n的同时，在环绕HVPMOS区域的有源区域上形成护环层32n。此时，n型杂质的剂量可以如上所述为例如6.0×1015/cm2左右。另外，抗蚀剂图案R7，在掺杂n型杂质后被除去。
接着，通过再次在半导体衬底10整个面上旋涂规定的抗蚀剂液，对其施加已有的曝光处理以及显影处理，形成覆盖上述工序中扩散了n型杂质的区域的抗蚀剂图案R8。而且，扩散了n型杂质的区域中，如上所述，包括：LVPMOS区域中的有源区域、HVPMOS区域中的形成n阱区域NW2a以及NW2b的2个有源区域、以及形成有护环层32n的区域。接着，通过以具有上述形状的抗蚀剂图案R8、上述形成的元件隔离绝缘膜11以及21、栅电极15以及25、侧壁16以及26作为掩模，自对准地向半导体衬底10注入p型杂质(例如硼离子)，如图9(c)所示，在LVPMOS区域形成夹持栅电极15以及侧壁16的一对高浓度扩散区域13p、且在HVPMOS区域形成夹持栅电极25、侧壁26和元件隔离绝缘膜21的一对扩散区域23p的同时，在环绕HVNMOS区域的有源区域上形成护环层31p。此时，p型杂质的剂量可以如上所述为例如5.0×1015/cm2左右。另外，抗蚀剂图案R8，在掺杂p型杂质后被除去。
其后，通过在如上形成的低耐压nMOS晶体管1n、低耐压pMOS晶体管1p、高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p上，淀积足以埋没这些晶体管程度的氧化硅，形成层间绝缘层18。接着，通过利用已有的照相平版印刷法以及蚀刻法，在层间绝缘膜18上形成使得栅电极15以及25、各晶体管中的高浓度扩散区域13n以及13p和扩散区域23n以及23p的上面露出的开口，并在其中填充钨(W)等导体，形成接触孔内布线19。接着，在层间绝缘膜18上构图布线层20。其后，通过根据必要进行形成层间绝缘膜18、接触孔内布线19和布线层20的工序，制造出具有如图1所示的剖面结构的半导体器件1。
[作用效果]
如上，根据本实施方式的半导体器件1的制造方法，准备含有分别区分在半导体衬底10中LVNMOS/LVPMOS区域的有源区域、HVNMOS/HVPMOS区域的形成栅电极25的区域下方的有源区域、在相同的HVNMOS/HVPMOS区域中形成扩散区域23n/23p的一对有源区域的元件隔离绝缘膜11的半导体衬底10。接着，在半导体衬底10上形成在形成栅电极25的区域下方的有源区域上、以及在与该有源区域相邻接的元件隔离绝缘膜11上分别有开口的耐热氧化用的氮化硅膜44。接着，通过热氧化从氮化硅膜44的开口露出的半导体衬底10以及元件隔离绝缘膜11，在形成栅电极25的区域下形成栅极绝缘膜24，同时使得从开口露出的元件隔离绝缘膜11厚膜化。由此，形成元件隔离绝缘膜21。其后，通过去除氮化硅膜44、热氧化由此露出的半导体衬底10，在LVNMOS/LVPMOS区域和HVNMOS/HVPMOS区域中的形成源极以及漏极的有源区域上，分别形成比栅极绝缘膜24薄的栅极绝缘膜14。接着，在栅极绝缘膜14以及24上分别形成栅电极15、25后，在半导体衬底10上分别形成夹持栅电极15的一对高浓度扩散区域13n/13p以及夹持栅电极25的一对扩散区域23n/23p。
如此，通过在形成栅极绝缘膜24之际，以作为耐热氧化用的保护膜的氮化硅膜44覆盖形成栅极绝缘膜14的有源区域，就没有必要在形成栅极绝缘膜14时蚀刻比较厚的栅极绝缘膜24。由此，可以防止在区分形成栅极绝缘膜14的区域的元件隔离绝缘膜11的鸟嘴部附近，半导体衬底10露出。
另外，在本实施方式中，由于使用了与形成元件隔离绝缘膜11时使用的保护膜(氮化硅膜42)不同的另外形成的耐热氧化用的氮化硅膜44保护膜，所以可以在形成栅极绝缘膜24之前除去氮化硅膜42。由此，通过在除去氮化硅膜42时蚀刻栅极绝缘膜24，可以避免其膜厚产生偏差。进一步，在在先技术2中，由于把形成元件隔离绝缘膜时的保护膜直接用作形成第1栅极绝缘膜时的保护膜，所以有必要在形成作为氧化膜的第1栅极绝缘膜后进行用于恢复被LOCOS膜氮化了的边缘部表面的替化氧化；而根据上述的结构，在本发明中可以避免这种问题。进一步，并且，在本实施方式中，在去除氮化硅膜44时可以以抗蚀剂图案R2等保护栅极绝缘膜24。由此，可以防止由于去除氮化硅膜44而导致栅极绝缘膜24中产生膜厚的偏差。进一步，而且，如本实施方式，利用在形成元件隔离绝缘膜11时使用的氮化硅膜42之外形成别的氮化硅膜44的结构，可以根据需要有选择地使元件隔离绝缘膜11厚膜化，所以可以不使包含栅极绝缘膜14的半导体元件(即，低耐压MOS晶体管)的动作特性低下，且可以改善含有栅极绝缘膜24的半导体元件(即高耐压MOS晶体管)的耐压特性。
进一步，另外，在本实施方式中，由于在形成源极和漏极的第1、第3以及第4有源区域上未形成比较厚的栅极绝缘膜24，所以在形成作为源极和漏极发挥作用的高浓度扩散区域13n/13p以及扩散区域23n/23p时没有必要除去栅极绝缘膜24。由此，能够避免产生区分各有源区域的元件隔离绝缘膜11被薄膜化的不良情况。
实施方式2
下面，利用附图对本发明的实施方式2进行详细说明。另外，在以下说明中，对于与实施方式1相同的结构，附加相同的符号，省略其详细说明。而且，关于没有特别记述的结构，是与实施方式1相同的。
[结构]
图10是表示根据本实施方式的半导体器件2的结构的剖面图。另外，在本实施方式中，与实施方式1相同，以具有低耐压nMOS晶体管1n以及低耐压pMOS晶体管1p、和高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p的半导体器件2为例进行说明。另外，在图10中，与图1相同，示出了沿栅极长方向切割半导体器件2时的剖面，使低耐压nMOS晶体管1n以及低耐压pMOS晶体管1p、和高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p出现在一个图中。
比较图1和图10就可以明白，根据本实施方式的半导体器件2，在与根据实施方式1的半导体器件1相同的结构中，具有区分半导体器件1中的HVNMOS区域以及HVPMOS区域的元件隔离绝缘膜11被厚膜化了的结构。即，具有高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p通过厚膜化了的元件隔离绝缘膜21被从其他元件隔离开的结构。换言之，在本实施方式中，设置了LVNMOS区域以及/或者LVPMOS区域的区域(其称为低耐压侧的区域)以外的元件隔离绝缘膜被厚膜化。另外，设置了HVNMOS区域以及/或者HVPMOS区域的区域，下面称为高耐压侧的区域。
如此，通过厚膜化被施加比较高的动作电压的高耐压nMOS晶体管2n以及高耐压pMOS晶体管2p的元件隔离绝缘膜、或区分低耐压侧的区域和高耐压侧的区域的元件隔离绝缘膜，可以缓和从元件绝缘隔离膜21上的栅电极发生的电场导致的影响。即，能够改善电特性。另外，其他的结构，由于与实施方式1相同，在本实施方式省略详细说明。
[制造方法]
接着，参照附图详细说明根据本实施方式的半导体器件2的制造方法。图11以及图12是表示本制造方法的流程图。另外，对于与实施方式1相同的工序，直接引用省略其详细说明。
在本制造方法中，首先，通过利用图2(a)到图4(a)所示的工序，在半导体衬底10上形成作为LOCOS膜的元件隔离绝缘膜11，在其上依次形成氧化硅膜43A和氮化硅膜44A。
接着，通过在氮化硅膜44A上旋涂规定的抗蚀剂液，对其实施已有的曝光处理以及显影处理，形成在高耐压侧的区域的形成栅电极25的部分、区分形成这些栅电极25的部分同时区分形成扩散区域23n或23p的部分的元件隔离绝缘膜11上、和区分低耐压侧的区域和高耐压侧的区域的元件隔离绝缘膜11上，分别有开口R9a的抗蚀剂图案R9。换言之，在此工序中，形成在低耐压侧的区域以外的元件隔离绝缘膜11上具有开口R9a的抗蚀剂图案R9。接着，如实施方式1中图2(b)以及图2(c)所示的工序相同地、以抗蚀剂图案R9作为掩模对氧化硅膜44A进行蚀刻，接着，通过以如此被加工了的氮化硅膜44’为掩模对氧化硅膜43A进行蚀刻，如图11(a)所示，使得开口R9a下方的半导体衬底10露出。如此，通过利用抗蚀剂图案R9构图氮化硅膜44A，可以仅以形成抗蚀剂图案R9时的掩模形状，容易地形成所期望形状的保护膜(氮化硅膜44’)。在此，图12表示从上方看图11(a)中的区域B时的放大图。如图12所示，在图11(a)所示的工序中形成的抗蚀剂图案R9，在HVNMOS区域中，区分成为沟道形成区域27的部分a1、同时区分形成扩散区域23n的部分a2的元件隔离绝缘膜11上具有开口R9a。该结构在HVPMOS区域也相同。另外，从图11(a)可知，抗蚀剂图案R9，在用于区分高耐压侧的区域(即，HVNMOS区域以及/或者HVPMOS区域)和低耐压侧的区域(即LVNMOS区域以及/或者LVPMOS区域)的元件隔离绝缘膜11上也有开有R9a。因此，如图11(a)所示的工序中，在低耐压侧的区域以外的元件隔离绝缘膜11上形成开口，由此，该部分的氮化硅膜44A以及氧化硅膜43A被除去，半导体衬底10以及元件隔离绝缘膜11露出。另外，抗蚀剂图案R9，在蚀刻氮化硅膜44A后被除去。
接着，通过以形成了开口的氮化硅膜44为掩模、热氧化露出的半导体衬底10表面，如图11(b)所示，形成例如膜厚为50nm左右的栅极绝缘膜24。此时，露出的元件隔离绝缘膜11也由于热氧化而被厚膜化，成为元件隔离绝缘膜21。
接着，通过在形成了栅极绝缘膜24的半导体衬底10整个面上旋涂规定的抗蚀剂液、对其施加已有的曝光处理以及显影处理，如图11(c)所示，在栅极绝缘膜24以及元件隔离绝缘膜21上形成抗蚀剂图案R10。
之后，与实施方式1中图6(c)到图9(c)所示的工序相同，除去氮化硅膜44以及氧化硅膜43，在露出的半导体衬底10上形成栅极氧化膜14，在其上构图栅电极15、25以及侧壁16、26，进一步，形成低浓度扩散区域12n、12p、高浓度扩散区域13n、13p以及扩散区域23n、23p。
其后，在如上形成了的低耐压nMOS晶体管1n、低耐压pMOS晶体管1p、高耐压nMOS晶体管2n和高耐压pMOS晶体管2p上，通过淀积可以埋没这些晶体管程度的氧化硅，形成层间绝缘层18。接着，通过利用已有的光刻法以及蚀刻法，在层间绝缘膜18上形成使得栅电极15以及25、各晶体管中的高浓度扩散区域13n以及13p和扩散区域23n以及23p的上面露出的开口，并在其中填充钨(W)等导体，形成接触孔内布线19。接着，在层间绝缘膜18上构图布线层20。其后，通过根据必要进行形成层间绝缘膜18、接触孔内布线19和布线层20的工序，制造出具有如图10所示的剖面结构的半导体器件2。
[作用效果]
通过具有如上的结构以及制造方法，在本实施方式中，可以起到与实施方式1相同的效果。另外，由于在本实施方式中，与实施方式1不同，不仅与形成高耐压区域的栅电极的有源区域邻接的元件隔离绝缘膜11、而且高耐压区域的元件隔离绝缘膜11都厚膜化了，所以能够更加改善高耐压nMOS晶体管以及高耐压pMOS晶体管的耐压特性。
另外，从上述内容可知：上述实施方式1以及实施方式2仅是用于实施本发明的例子，本发明并不限于此，对这些实施方式进行种种变形属于本发明的范围内，进一步，在本发明的范围内其他的种种实施方式也是可以的。

Claims (6)

1.一种半导体器件的制造方法，其特征在于，包括以下的工序：
准备包含分别区分半导体衬底的第1有源区域、第2有源区域、夹持所述第2有源区域的一对第3以及第4有源区域的元件隔离绝缘膜的半导体衬底；
在所述半导体衬底上，形成在所述第2有源区域以及与所述第2有源区域邻接的所述元件隔离绝缘膜上具有开口的耐热氧化用的保护膜；
通过热氧化从所述开口露出的所述半导体衬底，在所述第2有源区域上形成第1栅极绝缘膜并使露出的所述元件隔离绝缘膜厚膜化；
除去所述保护膜；
通过热氧化由所述保护膜的除去而露出的所述半导体衬底，在所述第1、第3以及第4有源区域上形成比所述第1栅极绝缘膜薄的第2栅极绝缘膜；
在所述第1有源区域上的所述第1栅极绝缘膜以及所述第2有源区域上的所述第2栅极绝缘膜上分别形成栅电极；以及
在所述第1有源区域形成一对扩散区域，并在所述第3以及第4有源区域分别形成扩散区域。
2.一种半导体器件的制造方法，其特征在于，包括以下的工序：
准备包含分别区分半导体衬底的第1有源区域、第2有源区域、夹持所述第2有源区域的一对第3以及第4有源区域的元件隔离绝缘膜的半导体衬底；
在所述半导体衬底上，形成在所述第2有源区域上以及与所述第2到第4有源区域中的至少1个邻接的所述元件隔离绝缘膜上分别具有开口的耐热氧化用的保护膜；
通过热氧化从所述开口露出的所述半导体衬底，在所述第2有源区域上形成第1栅极绝缘膜并使露出的所述元件隔离绝缘膜厚膜化；
除去所述保护膜；
通过热氧化从所述保护膜的除去而露出的所述半导体衬底，在所述第1、第3以及第4有源区域上形成比所述第1栅极绝缘膜薄的第2栅极绝缘膜；
在所述第1有源区域上的所述第1栅极绝缘膜以及所述第2有源区域上的所述第2栅极绝缘膜上分别形成栅电极；以及
在所述第1有源区域形成一对扩散区域，并且在所述第3以及第4有源区域分别形成扩散区域。
3.根据权利要求1所述的半导体器件的制造方法，其中，具有所述开口的所述保护膜，是通过在所述半导体衬底整个面上形成耐热氧化用的规定膜、并除去所述第2有源区域以及与所述第2有源区域邻接的所述元件隔离绝缘膜上的所述规定膜而形成的。
4.根据权利要求2所述的半导体器件的制造方法，其中，具有所述开口的所述保护膜，是通过在所述半导体衬底整个面上形成耐热氧化用的规定膜、并除去所述第2有源区域上以及与所述第2至第4有源区域中的至少任一个相邻接的所述元件隔离绝缘膜上的所述规定膜而形成的。
5.根据权利要求1或2所述的半导体器件的制造方法，其中，
进一步具有在所述栅电极的侧面上形成侧壁的工序，
所述一对扩散区域是在所述侧壁形成后，通过自对准地注入规定的杂质而形成的。
6.根据权利要求1或2所述的半导体器件的制造方法，其中，
所述半导体衬底是硅基板，
所述保护膜是氮化硅膜。
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