CN1828940A - 半导体装置 - Google Patents

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Abstract

本发明提供能够防止栅电极下面的绝缘膜因受安装时压力的影响而发生断裂的半导体装置及其制造方法、半导体装置的设计方法。该半导体装置包括：设于硅衬底(1)上的晶体管；设于硅衬底(1)上，以覆盖该晶体管的层间绝缘膜(21)；隔着A1焊盘(31)设于层间绝缘膜(21)上的凸点电极(41)，在凸点电极(41)下方区域的硅衬底(1)上，作为晶体管只设有栅电极(11)的周边部下面的氧化硅膜比该栅电极(11)的中央部下面的氧化硅膜厚的MOS晶体管(10)，而在除该区域之外的硅衬底(1)上，作为晶体管只设有从栅电极的中央部下面到其周边部下面的氧化硅膜的厚度相同的MOS晶体管(70)。

Description

半导体装置
技术领域
本发明涉及半导体装置及其制造方法、半导体装置的设计方法，尤其涉及一种能够防止在凸点电极的下方区域中，栅电极下面的绝缘膜发生断裂的技术。
背景技术
图7(A)是表示现有技术中的半导体装置200的结构例的截面图。如图7(A)所示，该半导体装置200包括：硅衬底1；形成于该硅衬底1上的MOS晶体管80；设于硅衬底1上，并覆盖MOS晶体管80的层间绝缘膜21；设于该层间绝缘膜21上的Al焊盘31；设于层间绝缘膜21上，并覆盖Al焊盘31上的周边(外周边缘)的钝化膜33；以及设于从该钝化膜33下露出的Al焊盘31上的凸点电极41。在该半导体装置200中，Al焊盘31隔着层间绝缘膜21形成在MOS晶体管80的上方，通过这种结构，实现了芯片面积的缩小。
此外，作为这种现有技术的半导体装置例如在专利文献1中被公开了。更具体而言，在上述专利公报中，披露了一种将Al焊盘形成在半导体器件上，而且在该Al焊盘上形成狭缝的半导体装置，在这种相关半导体装置中，通过将Al焊盘设置在半导体器件上，从而可以实现芯片的微型化，而且，由于狭缝的存在，所以能够抑制Al的热应力等带来的压力的影响，而且还能抑制层间绝缘膜的断裂。
专利文献1：特开2002-151465号公报
的确，根据图7(A)所示的半导体装置200或上述专利公报中披露的半导体装置，可以缩小芯片面积(芯片的微型化)。
但是，本发明的发明人却遇到了下面的问题：形成图7(A)所示结构的TEG(test element group：试验元件组)，将该TEG安装在电路板上并使其工作，结果在位于凸点电极正下方的MOS晶体管中，栅电极和硅衬底之间经常发生电流漏泄(不良)，而在位于除了凸点电极正下方之外区域的MOS晶体管中，则几乎不发生上述的电流漏泄。
对于这种问题，本发明人使用热电子分析装置，对电流漏泄的通路进行分析，结果发现：如图7(B)所示，在栅电极81端部下面的栅氧化膜82发生断裂，电流便以该断裂为通路，在栅电极81和硅衬底1之间漏泄。这种在栅电极81的端部下发生断裂、以及以该断裂作为通路发生电流漏泄的情况尤其多发于栅氧化膜82的厚度在150()以下的TEG中。
发明内容
本发明着眼于解决这种技术问题，目的在于提供能够防止栅电极下面的绝缘膜因受安装时压力的影响而发生断裂的半导体装置及其制造方法、半导体装置的设计方法。
为了实现上述目的，根据本发明第一方面的半导体装置，包括：设于半导体衬底上的晶体管；设于所述半导体衬底上、以覆盖所述晶体管的层间绝缘膜；以及隔着焊盘(pad)设置在所述层间绝缘膜上的凸点电极，在所述凸点电极(bump electrode)的下方区域的所述半导体衬底上，作为所述晶体管只设有栅电极的周边部下面的绝缘膜比该栅电极的中央部下面的绝缘膜厚的第一晶体管，而在除该区域之外的所述半导体衬底上，作为所述晶体管只设有从栅电极的中央部下面到其周边部下面的绝缘膜厚度相同的第二晶体管。
根据这种结构，可以防止安装时的压力引起形成于凸点电极下方区域的第一晶体管的绝缘膜发生断裂，并且还可防止以该断裂为通路，在栅电极和半导体衬底间发生电流漏泄。
根据本发明第二方面的半导体装置，在本发明第一方面的半导体装置的基础上，所述第一晶体管的所述栅电极中央部下面的绝缘膜与所述第二晶体管的所述栅电极下面的绝缘膜的厚度相同。在此，所述的“相同”既包括绝缘膜的厚度在数值上完全相同的情况，也包括虽然设计上的厚度相同，但由于成膜时工艺的不同，而在其厚度上多少有些出入的情况(即大致相同的情况)。
根据本发明第二方面的半导体装置，可使第一晶体管和第二晶体管的电气特性(例如，阈值电压等)大致相同。
根据本发明第三方面的半导体装置，在本发明第一方面或第二方面的半导体装置的基础上，所述第一晶体管是LOCOS偏置结构的晶体管。在此，所述的LOCOS偏置结构指的是通过LOCOS(硅的局部氧化：local oxidation of silicon)工艺，只将栅电极的周边部下面的绝缘膜加厚的结构。
根据本发明第三方面的半导体装置，当在半导体衬底上形成元件分离用的LOCOS层时，可以在形成该LOCOS层的同时，加厚栅电极的周边部下面的绝缘膜，所以可以减少追加的加厚工序。
根据本发明第四方面的半导体装置，在本发明第一方面或第二方面的半导体装置的基础上，所述第一晶体管是HTO偏置结构的晶体管。在此，所述的HTO偏置结构指的是通过有选择地形成HTO(高温氧化：high temperature oxide)，只将栅电极的周边部下面的绝缘膜加厚的结构。
根据本发明第四方面的半导体装置，由于没有LOCOS特有的鸟喙(bird beak)，所以与本发明的第三方面相比，可以缩小半导体装置的器件尺寸。
根据本发明第五方面的半导体装置，在本发明第一方面或第二方面的半导体装置的基础上，所述第一晶体管是STI偏置结构的晶体管。在此，所述的STI偏置结构指的是通过STI(浅沟道隔离：shallow trench isolation)工艺，只将栅电极的周边部下面的绝缘膜加厚的结构。
根据本发明第五方面的半导体装置，由于没有LOCOS特有的鸟喙，所以与本发明的第三方面相比，可以缩小半导体装置的器件尺寸。而且，当在半导体衬底上形成元件分离用的STI层时，可以在形成该STI层的同时，加厚栅电极的周边部下面的绝缘膜，所以与本发明的第四方面相比，无需为加厚而用另外的工序形成HTO，从而可以减少追加的加厚工序。
根据本发明第六方面的半导体装置的制造方法，包括：在半导体衬底上形成晶体管的工序；在所述半导体衬底上形成层间绝缘膜、以覆盖所述晶体管的工序；以及隔着焊盘、在所述层间绝缘膜上形成凸点电极的工序，在形成所述晶体管的工序中，在形成有所述凸点电极的区域下方的所述半导体衬底上，只形成栅电极的周边部下面的绝缘膜比该栅电极的中央部下面的绝缘膜厚的第一晶体管，而在除该区域之外的所述半导体衬底上，形成从栅电极的中央部下面到其周边部下面的绝缘膜的厚度相同的第二晶体管。
根据这种结构，可以防止安装时的压力引起形成于凸点电极下方区域的第一晶体管的绝缘膜发生断裂，并且还可防止以该断裂为通路发生电流漏泄。
根据本发明第七方面的半导体装置的设计方法，是包括设于半导体衬底上的晶体管、设于所述半导体衬底上以覆盖所述晶体管的层间绝缘膜、以及隔着焊盘设置在所述层间绝缘膜上的凸点电极的半导体装置的设计方法，其进行以下处理：检测所述凸点电极的位置的处理；指定设于检测出的所述位置下方上的所述晶体管；以及只将指定的所述晶体管作为第一晶体管，而将除此之外的晶体管作为第二晶体管，其中，在所述第一晶体管中，栅电极的周边部下面的绝缘膜比该栅电极的中央部下面的绝缘膜厚，而在所述第二晶体管中，从栅电极的中央部下面到其周边部下面的绝缘膜的厚度相同。
根据这种结构，可以防止安装时的压力引起设于凸点电极下方区域的第一晶体管的绝缘膜发生断裂，并且还可防止以该断裂为通路发生电流漏泄。
附图说明
图1是表示第一实施例涉及的半导体装置100、以及MOS晶体管10的结构例的示意图。
图2是表示MOS晶体管70的结构例的示意图。
图3是表示半导体装置100的制造方法的工序图。
图4是表示第二实施例涉及的MOS晶体管50的结构例的示意图。
图5是表示半导体装置100′的制造方法的工序图。
图6是表示第三实施例涉及的MOS晶体管60的结构例的示意图。
图7是表示现有技术的半导体装置200的结构例的示意图，该图示出了现有技术中存在的问题点。
具体实施方式
下面，根据附图，对本发明的实施例进行说明。
(1)第一实施例
图1(A)是表示本发明第一实施例涉及的半导体装置100的结构例的截面图。如图1(A)所示，该半导体装置100包括：硅衬底(P-衬底：P-sub)1；形成于该硅衬底1上的两种MOS晶体管10、70；在各MOS晶体管10、70间进行元件分离的LOCOS层3；设于硅衬底1上，并覆盖MOS晶体管10、70和LOCOS层3等的层间绝缘膜21；设于该层间绝缘膜21上的Al焊盘31；设于层间绝缘膜21上，并覆盖Al焊盘31上的周边的钝化膜33；以及设于从该钝化膜33下露出的Al焊盘31上的凸点电极41。
层间绝缘膜21例如是氧化硅膜。而且，钝化膜33例如是氧化硅膜和氮化硅膜叠层(层压)而成的膜。在该半导体装置100中，隔着各种层间绝缘膜21，在MOS晶体管10的上方形成Al焊盘31，从而可以利用该种结构，实现芯片面积的缩小。
如图1(A)所示，在该半导体装置100中，在形成有凸点电极41的区域(以下，称为“凸点区域”)下方形成的晶体管只有MOS晶体管10，而在没有形成凸点电极41的区域(以下，称为“非凸点区域”)下方形成的晶体管只有具有普通结构的MOS晶体管70。
图1(B)是表示MOS晶体管10的结构例的截面图。如图1(B)所示，MOS晶体管10包括：栅电极11、栅氧化膜12、源极和/或漏极(以下，称为S/D)层17a及17b、LOCOS偏置层13、以及NST层15。栅电极11例如由掺入了磷的多晶硅构成。而且，栅氧化膜12例如是由氧化硅膜构成，且其厚度例如为120～150()左右。而且，S/D层17a、17b例如是将磷或砷等N型杂质扩散到硅衬底1中而形成的扩散层。
而且，LOCOS偏置层13是分别设于栅氧化膜12和S/D层17a之间的硅衬底1中的氧化硅膜、以及栅氧化膜12和S/D层17b之间的硅衬底1中的氧化硅膜。如图1(B)所示，在该MOS晶体管10中，LOCOS偏置层13比栅氧化膜12厚，且由于该LOCOS偏置层13，栅电极11的周边部下面的氧化硅膜的厚度厚于栅电极11的中央部下面的氧化硅膜的厚度。在该MOS晶体管10中，LOCOS偏置层13的厚度例如为2000～4000()左右。
而且，NST层15是N沟道阻挡层的简称。该NST层15是越过LOCOS层3偏置层，向硅衬底1中导入砷、磷等N型杂质，并进行热扩散而形成的扩散层。如果向栅电极11施加大于等于设计阈值的电压，在栅氧化膜12下面会形成翻转为N型的沟道，且漏极电流流通该沟道和NST层15。
这样，通过LOCOS偏置层13，只将栅电极11的周边部下面的氧化硅膜加厚的MOS晶体管的结构也称为LOCOS偏置结构。
图2是表示MOS晶体管70的结构例的截面图。如图2所示，在非凸点区域的下方形成的MOS晶体管70具有普通的结构，并包括：栅电极71；栅氧化膜12；和S/D层17a、17b。在该MOS晶体管70中，由于没有LOCOS偏置层13和/或NST层15，且在栅电极71和硅衬底1之间只形成有栅氧化膜12，因此，从栅电极71的中央部下面到其周边部下面的氧化硅膜的厚度相同。
图3(A)～(D)是表示第一实施例涉及的半导体装置100的制造方法的工序图。接着，对图1(A)及图1(B)所示的半导体装置100的制造方法进行说明。
在图3(A)中，首先，在硅衬底1上形成LOCOS层3和LOCOS偏置层13。即，在硅衬底1上部分地形成氮化硅膜等的防氧化膜(未图示)，并在该状态下热氧化硅衬底1。因此，只氧化没被防氧化膜覆盖的硅衬底1，并同时形成LOCOS层3和LOCOS偏置层13。在形成LOCOS层3和LOCOS偏置层13之后，将防氧化膜从硅衬底1上去除。
接着，通过光刻法，形成抗蚀图案(以下，称为“第一抗蚀图案”)R1，该抗蚀图案R1在硅衬底1上曝光LOCOS偏置层13、并覆盖其它区域。接下来，如图3(A)所示，将该第一抗蚀图案R1作为掩模，向硅衬底1导入砷、磷等N型杂质。进而，在除去第一抗蚀图案R1之后，对硅衬底1进行热处理。通过这种离子注入及热扩散，在硅衬底1上形成NST层15。
接着，对硅衬底1实施热氧化处理，如图3(B)所示，形成栅氧化膜12。接着，在形成有该栅氧化膜12的硅衬底1的整个表面上形成多晶硅膜9。该多晶硅膜9的形成例如通过LPCVD(lowpressure chemical vapor deposition，低压化学气相沉积)法进行。
接着，通过光刻法，在多晶硅膜上形成抗蚀图案(以下，称为“第二抗蚀图案”)R2，该抗蚀图案R2只覆盖形成MOS晶体管10用的栅电极的区域和形成栅电极71(参照图2)的区域，而将其它区域曝光(露出)。接着，如图3(C)所示，将该第二抗蚀图案R2作为掩模，对多晶硅膜实施刻蚀，同时形成栅电极11和栅电极71(参照图2)。
接着，去除第二抗蚀图案R2。于是，如图3(D)所示，将这些栅电极11作为掩模，向硅衬底1离子注入磷或砷等N型杂质，并进行热扩散，形成S/D层17a、17b。然后，在形成有S/D层17a、17b的硅衬底1上依次形成层间绝缘膜21(参照图1(A))和金属布线(未图示)等，进而，再在该层间绝缘膜21上形成Al焊盘31(参照图1(A))。
该Al焊盘31在MOS晶体管10上方(即，凸点区域)的层间绝缘膜21上形成。进而，在层间绝缘膜21上形成将该Al焊盘31的上方开口的钝化膜33(参照图1(A))，然后在从该钝化膜33下露出的Al焊盘31上形成凸点电极41(参照图1(A))。从而，图1(A)所示的半导体装置100便制作完成。
形成凸点电极41之后，将该半导体装置100安装在电路板上。在该安装工序中，将凸点电极41粘附在电路板的内导线或外导线上，其粘附方法是采用施加高温和载重的热压。因此，通过该安装处理，相当大的压力会施加在凸点电极41下面的MOS晶体管10上，然而，根据该第一实施例涉及的半导体装置100，在MOS晶体管10的栅电极11的周边部下面存在LOCOS偏置层13，且其厚度厚于栅氧化膜12的厚度，所以能够经受安装时的压力。
因此，可防止在该栅电极11的周边部下面发生断裂，并可防止以该断裂为通路的电流漏泄。从而，可提供一种稳定、高质的IC产品。
而且，在该半导体装置100中，MOS晶体管10的栅电极11的中央部下面的氧化硅膜与MOS晶体管70的栅电极71的中央部下面的氧化硅膜的厚度相同(即，在MOS晶体管10、70之间，栅氧化膜12的膜厚相同)。因此，在MOS晶体管10、70之间，其电气特性(例如，阈值电压等)可以大致相同。
进而，根据该半导体装置100的制造方法，能够在硅衬底1上形成元件分离用的LOCOS层3的同时，加厚栅电极11的周边部下面的氧化硅膜，所以可以减少追加的加厚工序。
另一方面，在本发明实施例涉及的半导体装置100的设计方法中，执行检测凸点电极41的位置的处理；执行特定设于检测出的位置下方的晶体管的处理；以及执行只将特定的晶体管作为MOS晶体管10，而将除此之外的晶体管作为MOS晶体管70的处理。
如果采用这种结构，可以防止安装时的压力造成在设于凸点区域下方的MOS晶体管10上发生断裂，并且还可防止在栅电极11和硅衬底1之间发生以该断裂为通路的电流漏泄。
在该第一实施例中，硅衬底1对应于本发明的“半导体衬底”，Al焊盘31对应于本发明的“焊盘”。而且，MOS晶体管10对应于本发明的“第一晶体管”，而MOS晶体管70对应于本发明的“第二晶体管”。再者，栅氧化膜12和LOCOS偏置层13对应于本发明的“绝缘膜”。
(2)第二实施例
图4是表示第二实施例涉及的MOS晶体管50的结构例的截面图。在该第二实施例中，不同于第一实施例的点只在于：将在图1(A)所示的半导体装置100中的LOCOS偏置结构的MOS晶体管10替换成图4所示的MOS晶体管50。其它结构均与第一实施例相同。因此，在图4中，用相同标记表示具有与图1(A)及图1(B)相同结构的部分，在此不进行重复说明。
图4所示的MOS晶体管50包括：栅电极11；栅氧化膜12；S/D层17a、17b；HTO层53；以及NST层15。HTO层53是设于栅氧化膜12和S/D层17a、17b之间的硅衬底1上的氧化硅膜。如图4所示，在该MOS晶体管50中，HTO层53比栅氧化膜12厚，且由于该HTO层53，栅电极11的周边部下面的氧化硅膜的厚度比栅电极11的中央部下面的氧化硅膜的厚度厚。在该MOS晶体管50中，HTO层53的厚度例如为2000～3000()左右。
这样，通过HTO层53，只将栅电极11的周边部下面的氧化硅膜加厚的MOS晶体管的结构也称为HTO偏置结构。
在第二实施例涉及的半导体装置100′中，形成于凸点区域下方的晶体管只有具有HTO偏置结构的MOS晶体管50，而形成于非凸点区域下方的晶体管只是普通结构的MOS晶体管70(参照图2)。
根据这种结构，由于在MOS晶体管50的栅电极11的周边部下面存在HTO层53，且其厚度比栅氧化膜12厚，所以可防止安装时的压力引起的断裂，并可防止以该断裂为通路的电流漏泄。因此，与第一实施例同样，能够提供一种稳定、高质的IC产品。
而且，在该MOS晶体管50中，由于没有LOCOS层3特有的鸟喙，所以与第一实施例中描述的MOS晶体管10相比，可以缩小半导体装置的器件尺寸。接着，对包含该MOS晶体管50的半导体装置100′的制造方法进行说明。
图5(A)～(D)是表示第二实施例涉及的半导体装置100′的制造方法的工序图。在图5(A)中，首先，在硅衬底1上形成LOCOS层3。接着，在形成有该LOCOS层3的硅衬底1上形成HTO层53。该HTO层53的形成方法例如是，通过600～900(℃)左右的热CVD法，在硅衬底1上形成氧化硅膜(未图示)。接着，在未图示的氧化硅膜上形成抗蚀图案(未图示)，该抗蚀图案覆盖形成有HTO层53的区域，而将其它区域曝光。于是，将该未图示的抗蚀图案作为掩模，对氧化硅膜实施刻蚀，形成HTO层53。
接着，如图5(A)所示，通过光刻法形成第一抗蚀图案R1，该第一抗蚀图案R1在硅衬底1上曝光HTO层53，并覆盖其它区域。于是，如图5(A)所示，将该第一抗蚀图案R1作为掩模，向硅衬底1导入砷、磷等N型杂质。进而，在去除第一抗蚀图案R1之后，对硅衬底1进行热处理。通过这种离子注入及热扩散，在硅衬底1上形成NST层15。
随后的制造方法与第一实施例相同。即，如图5(B)所示，形成栅氧化膜12，在形成有该栅氧化膜12的硅衬底1的整个表面上形成多晶硅膜9。接下来，如图5(C)所示，在多晶硅膜上形成第二抗蚀图案R2，该第二抗蚀图案R2只覆盖形成MOS晶体管用的栅电极11的区域和形成栅电极71(参照图1(A))的区域，而将其它区域曝光。于是，将该第二抗蚀图案R2作为掩模，对多晶硅膜实施刻蚀，同时形成栅电极11和栅电极71(参照图2)。
接着，如图5(D)所示，将这些栅电极11作为掩模，向硅衬底1离子注入磷或砷等N型杂质，并进行热扩散，形成S/D层17a、17b。然后，在形成有S/D层17a、17b的硅衬底1上依次形成层间绝缘膜21(参照图1(A))或金属布线(未图示)等，进而，再依次形成Al焊盘31(参照图1(A))和钝化膜33(参照图1(A))。接下来，在从该钝化膜33下露出的Al焊盘31上形成凸点电极41(参照图1(A))，从而，第二实施例涉及的半导体装置100′便制作完成。
在该第二实施例中，MOS晶体管50对应于本发明的“第一晶体管”，栅氧化膜12和HTO层53对应于本发明的“绝缘膜”。其它的对应关系均与第一实施例相同。
(3)第三实施例
图6是表示第三实施例涉及的MOS晶体管60的结构例的截面图。在该第三实施例中，不同于第一实施例的点在于：将在图1(A)所示的半导体装置100中的LOCOS偏置结构的MOS晶体管10替换成图6所示的MOS晶体管60，以及将元件分离用的LOCOS层3替换成元件分离用的STI层4。其他结构均与第一实施例相同。因此，在图6中，用相同标记表示具有与图1相同结构的部分，在此不进行重复说明。
图6所示的MOS晶体管60包括：栅电极11；栅氧化膜12；S/D层17a、17b；STI偏置层63；以及NST层15。STI偏置层63是分别设于栅氧化膜12和S/D层17a之间的硅衬底1上、以及栅氧化膜12和S/D层17b之间的硅衬底1上的氧化硅膜。
如图6所示，在该MOS晶体管60中，STI偏置层63比栅氧化膜12厚，且由于该STI偏置层63，栅电极11的周边部下面的氧化硅膜的厚度厚于栅电极的中央部下面的氧化硅膜的厚度。在该MOS晶体管60中，STI偏置层63的厚度(深度)例如为4000～7000()左右。
这样，通过STI偏置层63，只将栅电极11的周边部下面的氧化硅膜加厚的MOS晶体管的结构也称为STI偏置结构。
在第三实施例涉及的半导体装置100″中，形成于凸点区域下方的晶体管只是具有STI偏置结构的MOS晶体管60，而形成于非凸点区域下方的晶体管是普通结构的MOS晶体管70(参照图2)。
根据这种结构，由于在MOS晶体管60的栅电极11的周边部下面存在STI偏置层63，且其厚度比栅氧化膜12厚，所以可防止安装时的压力引起的断裂，并可防止以该断裂为通路的电流漏泄。因此，与第一、第二实施例相同，能够提供一种稳定、高质的IC产品。
而且，在该MOS晶体管60中，由于没有LOCOS层3特有的鸟喙，所以与第一实施例中描述的MOS晶体管10相比，可以缩小半导体装置的器件尺寸。
进而，当形成该半导体装置100″时，能够在硅衬底1上形成元件分离用的STI层4的同时，加厚栅电极11的周边部下面的氧化硅膜，所以可以减少追加的加厚工序。
在该第三实施例中，MOS晶体管60对应于本发明的“第一晶体管”，栅氧化膜12和STI偏置层63对应于本发明的“绝缘膜”。其他的对应关系均与第一实施例相同。
符号说明
1：硅衬底
3：(元件分离用的)LOCOS层
4：(元件分离用的)STI层
9：多晶硅膜
10，50，60：MOS晶体管(对应于第一晶体管)
11，71：栅电极                  12：栅氧化膜
13：LOCOS偏置层                 15：NST层
17a，17b：S/D层                 21：层间绝缘膜
31：Al焊盘                    33：钝化膜
41：凸点电极                    53：HTO层
63：STI偏置层
70：MOS晶体管(对应于第二晶体管)
100，100′，100″：半导体装置
R1：第一抗蚀图案
R2：第二抗蚀图案

Claims (6)

1.一种半导体装置，包括：
半导体衬底；
第一栅极绝缘膜，设置在所述半导体衬底上；
第一栅电极，设置在所述第一栅极绝缘膜上；
氧化硅膜，设置在所述第一栅电极的周边部的下面，并比所述第一栅极绝缘膜厚；
源极和漏极，设置在所述半导体衬底上；
层间绝缘膜，设置在所述半导体衬底的上方；
焊盘电极，设置在所述层间绝缘膜上；
钝化膜，设置在所述焊盘电极上，并在该焊盘电极的上方具有开口；以及
凸点电极，设置在所述开口中，且设置在所述第一栅电极的至少一部分的正上方。
2.根据权利要求1所述的半导体装置，其中，
在所述凸点电极正下方的所述半导体衬底上，只设有包含偏置层的第一晶体管。
3.根据权利要求2所述的半导体装置，还包括：
第二晶体管，所述第二晶体管设置在所述半导体衬底的除所述凸点电极的正下方以外的区域上，并包括第二栅极绝缘膜和第二栅电极，
从所述第二栅电极的中央部的下面到周边部，所述第二栅极绝缘膜的厚度相同。
4.根据权利要求1所述的半导体装置，其中，所述氧化硅膜通过硅的局部氧化形成。
5.根据权利要求1所述的半导体装置，其中，所述氧化硅膜通过浅沟道隔离形成。
6.根据权利要求1所述的半导体装置，其中，所述氧化硅膜通过高温氧化形成。
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