JP4913329B2

JP4913329B2 - 半導体装置

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Publication number: JP4913329B2
Application number: JP2004031877A
Authority: JP
Inventors: 義久松原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-02-09
Filing date: 2004-02-09
Publication date: 2012-04-11
Anticipated expiration: 2024-02-09
Also published as: TWI315090B; TW200924094A; US7148575B2; US20050173806A1; TW200527564A; TWI311790B; JP2005223245A

Description

本発明は、低誘電率膜を有し、ボンディング用パッド構造を改良した半導体装置に関する。

近年、半導体装置の微細化を達成するために、デュアルダマシン法が多層配線技術として用いられている。また、半導体装置の微細化及び高速化の要求から、酸化膜に有機基をドーピングしたＣＶＤ膜や、無機又は有機材料からなる塗布膜を用いて層間絶縁膜を低誘電率化し、電気信号の伝播を低減する技術が開発されている。

図９は、低誘電率膜を有する従来の半導体装置を示す断面図である。図９に示すように、拡散層６０１ａを有する基板６０１上に低誘電率膜６０２が形成され、該低誘電率膜６０２内に、配線６０４と接続ビア６０３とが複数積層されてなる多層配線構造が形成されている。最上層の配線６０４上の所定位置にはボンディングパッド６０５が形成され、該パッド６０５にワイヤ６０６が接続されている。

上記低誘電率膜の導入と共にデバイスの多機能化が加速しており、電気信号入出力用のボンディングパッド６０５の数が増加し、半導体装置に占めるボンディングパッド６０５の面積の比率が増加している。このパッド面積比率の増加により、狭パッドピッチ化やパッドサイズ縮小化が加速している。図１０は、パッドピッチ及びパッドサイズを説明するための平面図である。図１０に示すように、パッドサイズ１２８は、従来の１００μｍ角以上から、８０μｍ角、６０μｍ角へと縮小している。パッドピッチ１２９は、従来１０μｍ以上であったが、現状では５μｍ程度しか確保できなくなっている。これに伴ってボンディングパッドとワイヤとの接続面積が小さくなっている。

上述した狭パッドピッチワイヤボンディング技術と、微細化・高速化のための低誘電率膜とが共存する先端デバイスでは、ワイヤボンディング時に、応力や衝撃がボンディングパッド６０５の狭小範囲に集中してしまう。このため、図９に示すように、パッド６０５下層にクラック６０７が発生する問題や、パッド６０５との界面で低誘電率膜６０２が剥離する問題があった。かかる低誘電率膜６０２のクラック６０７や剥離は、ボンディング不良や電気信号の伝播の妨げとなるだけでなく、水分吸湿による配線腐食を誘発し、半導体装置の信頼性を著しく劣化させてしまう。また、ボンディングパッド６０５の下に配置された銅配線６０４が露出して酸化してしまい、酸化した銅配線６０４とパッド６０５との密着性が低下し、ワイヤボンディング強度が低下してしまうという問題があった。

これらの問題を解決するため、ボンディングパッドに用いる金属膜を多層に積み重ねることによって、ボンディング時の衝撃に対する電極部の耐久性や層間の密着性を向上させる方法が提案されている（例えば、特許文献１参照）。しかし、この方法は、ボンディングパッドがある程度の大きさを確保できる場合には有効であるが、狭小範囲に応力・衝撃が集中する狭ピッチ化技術と融合させた場合には、パッドが積層構造であるため、ボンディング時にパッド薄膜材料間の剥離が発生することが懸念される。従って、この方法では、近年の狭パッドピッチに対応することができない。また、その作成方法や工程管理方法が複雑となり、安定した量産が困難となる可能性が高い。

一方、層間絶縁膜材料よりも耐衝撃性が強い構造体をパッド下に配置して、ボンディングパッドの下層を補強する方法が提案されている（例えば、特許文献２参照）。図１１は、補強配線を有する従来の半導体装置を示す断面図である。

特開平１１−３４０３１９号公報特開平１１−５４５４４号公報

しかしながら、上記従来の半導体装置では補強配線と信号配線とが独立しており、ボンディングパッド下部の補強配線構造はデバイスとして機能していなかった。このため、ダイサイズをこの補強配線構造の部分だけロスしてしまい、チップ面積を小さくすることができないという問題があった。

本発明は、上記従来の課題を解決するためになされたもので、高い機械的強度のパッド構造を有する半導体装置を提供することを第１の目的とする。また、本発明は、半導体チップを小型化可能なパッド構造を有する半導体装置を提供することを第２の目的とする。

本発明に係る半導体装置は、基板上に形成された保護素子と、
前記保護素子の上方に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記保護素子の上方かつ前記低誘電率膜内にメッシュ状に形成された電源配線と接地配線とを有するメッシュ配線であって、前記保護素子と電気的に接続されたメッシュ配線と、
前記メッシュ配線及び低誘電率膜上に形成されたシリコン酸化膜と、
前記メッシュ配線の上方かつシリコン酸化膜上に形成されたボンディングパッドとを備えたことを特徴とするものである。

本発明に係る半導体装置において、前記保護素子は、容量素子、ダイオード又はトランジスタであることが好適である。

本発明に係る半導体装置において、前記電源配線及び前記接地配線の配線幅が、配線間隔の２倍以上大きいことが好適である。

本発明に係る半導体装置において、前記メッシュ配線が前記低誘電率膜の補強構造として用いることが好適である。

本発明に係る半導体装置は、基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内にメッシュ状に形成された電源配線と接地配線とを有するメッシュ配線であって、前記電源配線が保護素子を構成するメッシュ配線と、
前記メッシュ配線及び低誘電率膜上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたボンディングパッドとを備えたことを特徴とするものである。

本発明によれば、以上説明したように、メッシュ配線を低誘電率膜の補強構造として用いることにより、高い機械的強度を有し半導体チップを小型化可能なパッド構造を有する半導体装置を提供することができる。

以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。

本発明の主眼は、半導体チップのＩ／Ｏブロックにおいて、保護素子用の電源メッシュ配線構造を、低誘電率膜の補強構造として兼用することにある。一般的に、Ｉ／Ｏブロックとして必要な回路素子（以下「保護素子」という。）として、デカップリング容量素子、Ｐｃｈドライバ、Ｎｃｈドライバ、ＥＳＤ（Electro-Static Discharge）保護ダイオードがある。これらの保護素子の中で、大面積を有するのが容量素子とダイオードであり、ドライバは比較的小面積である。そこで、Ｉ／Ｏブロックを小型化するためには、以下に説明するように、容量素子及びダイオード用の電源メッシュ配線構造と、低誘電率膜の補強構造とを兼用することが効果的である。

実施の形態１．
本発明の実施の形態１では、保護素子用の電源メッシュ配線構造を、低誘電率膜の補強構造として兼用する場合について説明する。図１は、本実施の形態１において、保護素子を示す回路図である。図１に示すように、Ｉ／Ｏブロックにおける保護素子１０は、ダイオード１１と容量素子１２とを有する。ダイオード１１及び容量素子１２は電源配線１３を介して電源電位（Ｖｄｄ）に接続されると共に、接地配線１４を介して接地電位（ＧＮＤ）に接続されている。

図２は、本実施の形態１による半導体装置を説明するための平面図である。図３は、図２に示した半導体装置のＡ−Ａ’断面図である。図４は、図２に示した半導体装置のＢ−Ｂ’断面図である。

図２〜図４に示すように、基板１０１としてのＰ^＋型シリコン基板に、ラッチアップ防止用のＰ^＋拡散層１１７ａ、容量素子１１９用のＰ^＋拡散層１１７ｂ、及びダイオード用のＮ^＋拡散層１１８が形成されている。これらの拡散層１１７ａ，１１７ｂ，１１８は、ＳＴＩ（shallow trench isolation）法等を用いて形成された素子分離１２１によって相互に分離されている。Ｐ^＋拡散層１１７ｂと、該Ｐ^＋拡散層１１７ｂ上に形成されたポリシリコン膜からなるゲート電極１２２とにより容量素子１１９が構成されている。ダイオード１１８及び容量素子１１９を覆うように、基板１０１上に層間絶縁膜１０２としてのシリコン酸化膜が形成されている。シリコン酸化膜１０２内には、ダイオード１１８或いは容量素子１１９と電源配線１１６との接続と、拡散層１１７ａと接地配線１１５との接続とを行う複数のプラグ１２０が形成されている。

シリコン酸化膜１０２上に、該シリコン酸化膜１０２よりも低い機械的強度・硬度を有する低誘電率膜１０３が形成されている。低誘電率膜１０３は、３以下の比誘電率を有するＣＶＤ膜又は塗布膜であり、具体的には、ＭＳＱ（methyl silsesquioxane）膜、ＨＳＱ（hydrogen silsesquioxane）膜、有機ポリマー膜（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらにポアが導入された膜である（実際には、これらの膜が積層されたものである）。

低誘電率膜１０３内に、第１配線１０６、第２配線１０７、第３配線１０８及び第４配線１０９と、これらの配線を接続するビア１２３，１２４，１２５とをそれぞれ有する電源配線１１６及び接地配線１１５が形成されている。すなわち、シリコン酸化膜１０２よりも機械的強度が低い低誘電率膜１０３内に、電源配線１１６と接地配線１１５とがメッシュ状に形成されてなる電源メッシュ配線がローカル配線として形成されている。電源配線１１６は、ダイオード１１８及び容量素子１１９上方の低誘電率膜１０３内に形成され、プラグ１２０を介してＮ^＋拡散層１１８又はゲート電極１２２に接続されている。接地配線１１５は、電源配線１１６外周、すなわちダイオード１１８及び容量素子１１９の外周に位置するＰ^＋拡散層１１７ａ上方の低誘電率膜１０３内に形成され、プラグ１２０を介してＰ^＋拡散層１１７ａに接続されている。

図２に示すように、電源配線１１６と接地配線１１５とは、一定の配線幅及び配線間隔で規則的に形成されている。さらに、本実施の形態１では、電源配線１１６及び接地配線１１５は、配線幅が配線間隔の２倍以上となるように形成されている。すなわち、電源配線１１６の配線間隔に対する配線幅の比率（＝配線幅／配線間隔）は２以上である（詳細は後述）。

電源配線１１６及び接地配線１１５上及び低誘電率膜１０３上に、２層のシリコン酸化膜１０４ａ，１０４ｂが形成されている。下層のシリコン酸化膜１０４ａ内には、チップ内部の信号線である第４配線１０９上に、第５配線１１０及び第６配線１１１と、これらの配線を接続するビア１２６、１２７とが形成されている。すなわち、シリコン酸化膜１０４ａ内に、グローバル配線が形成されている。上層のシリコン酸化膜１０４ｂには第６配線１１１が露出するように開口部が形成され、該開口部内及びシリコン酸化膜１０４ｂ上にボンディングパッド１１２としてのアルミニウム配線が形成される。ボンディングパッド１１２は、ワイヤ１１４をボンディングする際の衝撃を吸収できる膜厚、かつ、製品出荷前の動作確認用のプローブテストに対して耐久性のある膜厚で形成されている。なお、用途に応じて、銅配線をボンディングパッド１１２として用いることができる。最上層の第６配線１１１は、ワイヤボンディングされる信号線のターミナルを構成する。また、ボンディングパッド１１２には、プローブテスト時に、プローブ（針）による削れのような機械的衝撃が加わる。

シリコン酸化膜１０４ｂ及びアルミニウム配線１１２上に、水分浸入防止用のパッシベーション膜１０５としてのシリコン窒化膜が形成されている。該シリコン窒化膜１０５には開口部１１３が形成され、該開口部１１３底部に露出するアルミニウム配線１１２に、外部との電気信号の入出力を行うためのワイヤ１１４が接続される。ワイヤボンディング時には、基板１０１は約２５０℃−３５０℃の温度に加熱され、該ワイヤ１１４に超音波振動及び荷重が加えられる。ワイヤ１１４は、例えば、金やアルミ合金のような材料からなる。

以上説明したように、本実施の形態１では、プラグ１２０を介してダイオード１１９及び容量素子１１８に接続される電源配線１１６を低誘電率膜１０３の補強構造として兼用した。さらに、プラグ１２０を介してラッチアップ対策用の拡散層１１７ａに接続される接地配線１１５を低誘電率膜１０３の補強構造として兼用した。すなわち、保護素子用の電源メッシュ構造を低誘電率膜１０３の補強構造として兼用することとした。これにより、ボンディングパッド１１２の下層に形成された低誘電率膜１０３の機械的強度が向上すると共に、Ｉ／Ｏブロックにおいて低誘電率膜１０３の補強配線を保護素子用配線として有効活用できる。よって、半導体チップの面積を小さくすることができ、半導体装置の製造コストを低減することができる。さらに、半導体チップの小型化により、該チップを搭載した携帯通信機器等の電気通信デバイスの小型化が可能になる。

また、上述したように、電源配線１１６の配線幅と配線間隔との比率（以下「電源配線幅／間隔比」という。）は、２以上とすることが望ましく、設計基準が許容する最大配線幅と最小配線間隔とすることが更に望ましい。図５は、本実施の形態１において、ワイヤ破断試験歩留まりの電源配線幅／間隔比依存性を示す図である。図５に示すように、電源配線幅／間隔比が２以上の場合には不良率がゼロとなり、優れたボンディング強度（機械的強度）を有するパッド構造及び半導体装置を提供できることが分かる。さらに、本発明者は、接地配線１１５だけでなく、接地配線１１５と電源配線１１６の配線幅／間隔比をこの適正範囲にすることにより、優れたボンディング強度が得られることを確認した。
また、電源配線１１６及び接地配線１１５としてＣｕダマシン配線を適用する場合、最大配線幅を３μｍとし配線間隔を１μｍ程度にすることにより、Ｃｕ−ＣＭＰで発生する配線エロージョンを低減することができる。よって、半導体装置の信頼性を更に向上させることができる。

なお、本実施の形態１では、層間絶縁膜１０２としてシリコン酸化膜を用いたが、シリコン酸化膜に代えて低誘電率膜を適用することもできる。この場合にも、層間絶縁膜１０２内に形成されたプラグにより、高いボンディング強度が得られる（後述する実施の形態２についても同様）。

また、ダイオード１１８及び容量素子１１９以外に、Ｉ／ＯブロックにおけるＭＩＳトランジスタを保護素子とする場合にも本発明を適用可能である。すなわち、ＭＩＳトランジスタ用の電源配線を低誘電率膜の補強構造として兼用することが可能である。

実施の形態２．
前述した実施の形態１では、ワイヤボンディング組み立て用の半導体装置について説明したが、本発明の実施の形態２ではフリップチップ組み立て用の半導体装置について説明する。以下、実施の形態１の半導体装置との相違点を中心に説明する。

図６は、本実施の形態２による半導体装置を説明するための断面図である。
図６に示すように、ダイオード１１９及び容量素子１１８上方の低誘電率膜１０３内に電源配線１１６が形成され、ラッチアップ防止用の拡散層１１７ａ上方の低誘電率膜１０３内に接地配線１１５が形成されている。これら保護素子用の電源配線１１６及び接地配線１１５は、低誘電率膜１０３の補強構造として兼用する。電源配線１１６及び接地配線１１５上に２層のシリコン酸化膜１１４ａ，１１４ｂが形成され、上層のシリコン酸化膜１１４ｂ上にボンディングパッド１１２が形成されている。パッド１１２上にパッシベーション膜１０５が形成され、該パッシベーション膜１０５内に形成された開口部１１３底部にパッド１１２が露出する。開口部１１３内及びパッシベーション膜１０５上に電極２００が形成され、該電極２００上にフリップ素子２０１としてのバンプが形成されている。その他の構造は、実施の形態１と同様である。

組み立て時に要求される機械的強度は、フリップチップ構造よりもワイヤボンディング構造の方が厳しい。従って、実施の形態１で説明したワイヤボンディング構造を、本実施の形態２で説明したフリップチップ構造に変更することによっても、本発明の効果が達成できることは明らかである。よって、本実施の形態２では、実施の形態１で述べた効果と同様の効果が得られる。

実施の形態３．
本発明の実施の形態３では、メタル容量を保護素子として用いる場合について説明する。
図７は、本実施の形態３による半導体装置を説明するための断面図であり、図８は図７に示した半導体装置における電源配線を示す平面図である。

図８に示すように、電源配線１１６が櫛形状に形成されている。該櫛形状の電源配線１１６はメタル容量素子を構成するものであり、図７に示すように、第１配線１０６よりも下層に形成された拡散層１１７ｂ，１１８やＭＩＳトランジスタのような保護素子と接続されていない。接地配線１１５下方のシリコン酸化膜１０２内にのみプラグ１２０が形成されており、該プラグ１２０を介して接地配線１１５と拡散層１１７ａとが接続されている。電源配線１１６下方のシリコン酸化膜１０２内にプラグは形成されていないため、実施の形態１，２とは異なりシリコン酸化膜１０２を低誘電率膜に置換することはできない。

本実施の形態３では、メタル容量素子を構成する電源配線１１６を低誘電率膜１０３の補強構造として兼用することとした。さらに、プラグ１２０を介してラッチアップ対策用の拡散層１１７ａに接続される接地配線１１５を低誘電率膜１０３の補強構造として兼用した。よって、実施の形態１と同様にボンディングパッド１１２の下層に形成された低誘電率膜１０３の機械的強度が向上すると共に、Ｉ／Ｏブロックにおける保護素子であるメタル容量素子１１６を低誘電率膜１０３の補強配線として有効活用できる。よって、半導体チップの面積を小さくすることができ、半導体装置の製造コストを低減することができる。さらに、半導体チップの小型化により、該チップを搭載した携帯通信機器等の電気通信デバイスの小型化が可能になる。
また、本実施の形態３においても、電源配線１１６及び接地配線１１５の配線幅／間隔比を２以上とすることにより、ワイヤ破断試験歩留まりを向上させることができ、優れたボンディング強度を有する半導体装置が得られる。

本発明の実施の形態１において、保護素子を示す回路図である。本発明の実施の形態１による半導体装置を説明するための平面図である。図２に示した半導体装置のＡ−Ａ’断面図である。図２に示した半導体装置のＢ−Ｂ’断面図である。本発明の実施の形態１において、ワイヤ破断試験歩留まりの電源配線幅／間隔比依存性を示す図である。本発明の実施の形態２による半導体装置を説明するための断面図である。本発明の実施の形態３による半導体装置を説明するための断面図である。図７に示した半導体装置における電源配線を示す平面図である。低誘電率膜を有する従来の半導体装置を示す断面図である。パッドピッチ及びパッドサイズを説明するための平面図である。補強配線を有する従来の半導体装置を示す断面図である。

符号の説明

１０保護素子
１１ダイオード
１２容量素子
１３電源配線
１４接地配線
１０１基板
１０２層間絶縁膜（シリコン酸化膜）
１０３低誘電率膜
１０４ａ，１０４ｂシリコン酸化膜
１０５パッシベーション膜（シリコン窒化膜）
１０６第１配線
１０７第２配線
１０８第３配線
１０９第４配線
１１０第５配線
１１１第６配線
１１２ボンディングパッド（アルミニウム配線）
１１３開口部
１１４ワイヤ
１１５接地配線
１１６電源配線
１１７ａ，１１７ｂ拡散層
１１８拡散層（ダイオード）
１１９容量素子
１２０プラグ
１２１素子分離
１２２ゲート電極
１２３第１ビア
１２４第２ビア
１２５第３ビア
２００電極
２０１フリップチップ素子

Claims

基板上に形成された保護素子と、
前記保護素子の上方に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記保護素子の上方かつ前記低誘電率膜内に、一定の配線幅及び配線間隔で規則的に形成されている電源配線及び接地配線を含み、前記保護素子と電気的に接続された第１配線と、
前記第１配線及び低誘電率膜上に形成されたシリコン酸化膜と、
前記第１配線の上方かつシリコン酸化膜上に形成されたボンディングパッドとを備え、
前記電源配線及び前記接地配線の配線幅が、前記配線間隔の２倍以上大きいことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記保護素子は、容量素子、ダイオード又はトランジスタであることを特徴とする半導体装置。
請求項１または２に記載の半導体装置において、
前記第１配線が前記低誘電率膜の補強構造として用いられたことを特徴とする半導体装置。
基板上に形成され、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜と、
前記低誘電率膜内に、一定の配線幅及び配線間隔で規則的に形成されている電源配線及び接地配線を含み、前記電源配線が保護素子を構成する第２配線と、
前記第２配線及び低誘電率膜上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたボンディングパッドとを備え、
前記電源配線及び前記接地配線の配線幅が、前記配線間隔の２倍以上大きいことを特徴とする半導体装置。
請求項４に記載の半導体装置において、
前記第２配線が前記低誘電率膜の補強構造として用いられたことを特徴とする半導体装置。