CN101030573B - 半导体晶片、半导体器件及半导体器件的制造方法 - Google Patents

半导体晶片、半导体器件及半导体器件的制造方法 Download PDF

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Abstract

本发明涉及一种半导体晶片，包括多个芯片区域、一划线区域、一键合焊盘、一探测焊盘和一焊盘连接线。多个芯片区域被配置成以矩阵形式排列。划线区域被配置成使多个芯片区域彼此分离。键合焊盘被配置成连接一外部端子。探测焊盘被配置成接触一探测线。焊盘连接线被配置成使键合焊盘电连接到探测焊盘。在多个芯片区域的每一个中，键合焊盘和探测焊盘彼此之间设置一给定距离。焊盘连接线的一部分位于划线区域中。

Description

半导体晶片、半导体器件及半导体器件的制造方法
技术领域
本发明的说明书涉及一种半导体器件及其制造方法，具体来说涉及一种能够有效抑制短路的半导体器件及其制造方法。
背景技术
通常，半导体晶片具有多个相互之间用划线区域分隔的芯片区域。每一个芯片区域提供有元件和组件以形成一个半导体器件。沿划线区域将半导体晶片切割成多个单独的半导体器件。
在现有的半导体晶片中，每一个芯片区域都提供有一个键合焊盘和一个探测焊盘。键合焊盘电连接到一个外部连接端子，例如键合线或焊料凸块。另一方面，在晶片测试期间探测焊盘与探测线相接触。在现有的半导体晶片中，如图1所示，键合焊盘9可以位于与芯片区域3中的输入输出单元7相邻的位置处。另一方面，近年来，多层金属布线结构已被越来越多地应用于半导体晶片。多层结构允许键合焊盘位于输入输出单元的顶部，从而有利于减小半导体器件的尺寸。
然而，当键合焊盘定位于输入输出单元的顶部上时，在晶片测试期间与探测线的接触会引起对键合焊盘下方各层的严重损伤。由于这个原因，探测焊盘不能被配置成还执行键合焊盘的功能。探测焊盘和键合焊盘分别提供在输入输出单元之上。
图2A和图2B示出了在另一现有的半导体晶片的芯片区域3中与键合焊盘9和探测焊盘11的相邻的部分(下文中为“焊盘邻接部分”)的示意图。图2A是焊盘邻接部分的平面图，图2B是沿图2A中A-A截面看到的焊盘邻接部分的截面图。顺便提及，在图2A和图2B中，未示出构成输入输出单元的最终的保护膜和元件，例如晶体管。
在现有的半导体晶片中，如图2A所示，键合焊盘9和探测焊盘11设置在输入输出单元7的顶部上。
接下来，参考图2B，描述图2A的焊盘邻接部分的截面结构。
现有的半导体晶片具有半导体衬底13、多晶金属层间绝缘膜15、金属布线层17-1到17-5以及层间绝缘层19-1到19-4。
多晶金属层间绝缘层15形成于半导体衬底13之上。多晶硅层和半导体衬底通过多晶金属层间绝缘层15与金属布线层17-1到17-5形成隔离。
金属布线层17-1到17-5依次自底向上形成在多晶金属层间绝缘层15之上。层间绝缘层19-1到19-4形成在金属布线层17-1到17-5中任意两个相邻的层之间。
键合焊盘9和探测焊盘11在金属布线层17-5中形成。金属布线层17-5c形成于键合焊盘9和探测焊盘11之间。通过金属布线层17-5c，在输入输出单元7之上键合焊盘9和探测焊盘5彼此电连接。
在上文描述的例子中，由于探测焊盘11被定位于输入输出单元7的顶部上，应当采取一些措施以抑制在晶片测试期间可能由探测线接触引起的探测焊盘的损伤。因此，在上述的现有的半导体晶片中，保护金属层17-4c作为金属布线层17-4的一部分形成在探测焊盘11之下。金属布线层17-4具有通孔，通过通孔探测焊盘11和保护金属层17-4c彼此电连接。
内部布线17-3c作为金属布线层17-3的一部分位于保护金属层17-4c的下方。内部布线17-3c被用作电源线、接地线、信号线等等。
如图2A和图2B所示的现有的半导体晶片中，键合焊盘9和探测焊盘11相互之间具有一给定的距离。作为选择，在另一现有的半导体晶片中，键合焊盘9和探测焊盘11可以相互邻接。
如上文所述，当键合焊盘9和探测焊盘11分别形成在半导体晶片之上时，探测焊盘11的接触伤痕可能被留在了探测焊盘11的表面上而不会留在键合焊盘9的表面上。因而增加了键合焊盘9和如键合线或焊料凸块的外部连接端子之间的连接可靠性。
更进一步，如图2A和图2B所示的半导体晶片，保护金属层17-4c位于在探测焊盘11的下方，从而可能由探测线的接触引起的探测焊盘11的损伤可能不会波及到保护金属层17-4c下方各层(例如，参见日本专利申请特开No.2002-329742)。
然而，当使用探测焊盘11在高温下执行探测操作时，在探测焊盘11中，可能会引起更加严重的损伤。因此，损伤可能会扩散到保护金属层17-4c下方各层。
例如，如图3所示，当探测焊盘11与探测线21相接触时，在层间绝缘膜19-4和层间绝缘膜19-3中可能会产生裂纹23。于是，随着时间裂纹23可能引起腐蚀，更进一步导致探测焊盘11和内部布线17-3c之间的短路。
也就是，甚至当一个故障在晶片测试期间未被发现时，使用探测焊盘11的探测操作可能引起探测焊盘11和内部布线17-3c之间的短路。如图2A，图2B和图3所示的在上文所述的现有的半导体晶片中，探测焊盘11通过金属布线层17-5c连接到键合焊盘9。因此，本来应当相互绝缘的键合焊盘9和内部布线17-3c之间可能产生短路。随后，短路可能引起对半导体器件中的集成电路的损伤，从而降低了其可靠性。
为了抑制这样的故障，例如，如图4所示，作为金属布线层17-3的一部分的保护金属层17-3d可位于保护金属层17-4c的下方。
然而，在如图4所示的结构中，增加的保护金属层17-3d可能会减少位于输入输出单元上的内部布线的布局的自由度。例如，简化或再定位位于输入输出单元上的电源线可能会对集成电路的性能产生影响。因此，在探测焊盘下方增加保护金属层不是十分有利。
于是，需要一种能够有效抑制可能由使用探测焊盘的探测操作引起的短路的半导体晶片、半导体器件及半导体器件的制造方法。
发明内容
本发明说明书提供了一种能够有效抑制可能由使用探测焊盘的探测操作引起的短路的半导体晶片、半导体器件及半导体器件的制造方法。
至少一个实施例提供了一种半导体晶片，其包括多个芯片区域，划线区域，键合焊盘，探测焊盘和焊盘连接线。多个芯片区域被配置以矩阵形式排列。划线区域被配置成使多个芯片区域彼此分隔。键合焊盘被配置成与外部端子连接。探测焊盘被配置成与探测线接触。焊盘连接线被配置成使键合焊盘电连接到探测焊盘。键合焊盘和探测焊盘相互之间以给定的间隔设置在多个芯片区域的每一个中。焊盘连接线具有位于划线区域的部分。
至少一个实施例提供了一种半导体器件，其包括上文所述半导体晶片。沿划线区域切割半导体晶片以形成半导体器件。键合焊盘和探测焊盘相互之间电隔离。划线区域具有一切割表面，切割表面包括连接到键合焊盘的焊盘连接线的一截面和连接到探测焊盘的焊盘连接线的一截面。
至少一个实施例提供了一种制造上文所述的半导体器件的方法。这种方法包括当探测线与探测焊盘接触时执行晶片测试、切割划线区域、切割焊盘连接线以及使键合焊盘和探测焊盘相互之间电隔离。
附图说明
通过参考下文结合附图的详细说明，随其被更好地了解，可以容易获得本发明的说明书的更完整的理解和本发明的许多存在的优点，其中：
图1示出根据现有技术中的半导体晶片的焊盘邻接部分的平面图；
图2A示出根据另一现有技术中的半导体晶片的焊盘邻接部分的平面图；
图2B示出沿图2A中A-A截面看到的焊盘邻接部分的截面图；
图3示出在晶片测试期间图2A所示的焊盘邻接部分的一个状态的截面图；
图4示出根据另一现有技术中的半导体晶片的焊盘邻接部分的平面图；
图5A示出根据本发明说明书的一个实施例的半导体晶片的焊盘邻接部分的放大平面图；
图5B示出沿图5A中B-B截面看到的焊盘邻接部分的截面图；
图6示出在晶片测试期间图5A所示的焊盘邻接部分的一个状态的截面图；
图7示出图5A所示的半导体晶片的总体平面图；
图8示出图7中由虚线圆4指示的部分的放大平面图；
图9示出通过切割图5A所示的半导体晶片形成的半导体器件的焊盘邻接部分的截面图；
图10A示出根据本发明说明书的另一实施例的半导体晶片的焊盘邻接部分的截面图；
图10B示出沿图10A中C-C截面看到的焊盘邻接部分的截面图；
图11示出通过切割图10A所示的半导体晶片形成的半导体器件的焊盘邻接部分的截面图；
图12A示出根据本说明书的另一实施例的半导体晶片的焊盘邻接部分的截面图；
图12B示出沿图12A中D-D截面看到的焊盘邻接部分的截面图；
图13示出通过切割图12A所示的半导体晶片形成的半导体器件的焊盘邻接部分的截面图；
图14A示出根据本发明说明书的另一实施例的半导体晶片的焊盘邻接部分的截面图；
图14B示出沿图14A中E-E截面看到的焊盘邻接部分的截面图；
图15示出通过切割图14A所示的半导体晶片形成的半导体器件的焊盘邻接部分的截面图；
图16A示出根据本说明书的另一实施例的半导体晶片的焊盘邻接部分的截面图。
图16B示出沿图16A中F-F截面看到的焊盘邻接部分的截面图；以及
图17示出通过切割图16A所示的半导体晶片形成的半导体器件的焊盘邻接部分的截面图。
具体实施方式
在附图所示的实施例的描述中，为了简洁而采用了专用术语。但是，本发明的说明书揭示的内容不是意在局限于所选择的专用术语，并且应该理解每个具体元件包括了以类似方式工作的所有技术等同物。现在参考附图，其中类似的参考数字在所有附图表示相同或相应的部分，并且介绍了本发明说明书的几个实施例。
首先，参考附图5A、5B、6、7和8，描述了根据本发明说明书的一个实施例的半导体晶片300。
图5A是根据当前实施例的半导体晶片300的焊盘邻接部分的放大平面图。图5B沿图5A中B-B截面看到的焊盘邻接部分的截面图。
图6是在晶片测试期间焊盘邻接部分的一个状态的截面图。图7是半导体晶片300的总体平面图。图8是图7中由虚线圆4指示的一部分的放大平面图。
顺便提及，元件，例如晶体管，在图5A、5B和6中未被示出。另外，最后的保护膜在图5A、5B、6和8中未被示出。
此外，如图7所示，半导体晶片300具有多个被排列成矩阵形式的芯片区域3。多个芯片区域3相互之间被划线区域5分隔开。用来工艺监测的多个元件和焊盘(未图示)位于划线区域5上。
如图8所示，在多个芯片区域3中的每一个的外围区域中设置有多个输入输出单元7。键合焊盘9和探测焊盘11位于多个输入输出单元7中的每一个上。键合焊盘9与外部端子电连接。探测焊盘11与探测线相接触。
其次，根据图5A和5B，描述焊盘邻接部分的结构。
半导体晶片300包含键合焊盘9、探测焊盘11、半导体衬底13、多晶金属层间绝缘膜15，金属布线层17-1到17-5和层间绝缘膜19-1到19-4。
半导体衬底13具有一元件，例如晶体管，和在元件上的元件隔离氧化膜(都未图示)。多晶金属层间绝缘膜15形成在半导体衬底13之上。多晶金属层间绝缘膜15在一给定的位置具有一接触孔。接触孔被一导电材料例如钨填充。
金属布线层17-1到17-5依次叠加在多晶金属层间绝缘层15之上。在金属布线层17-1到17-5之间形成层间绝缘层19-1到19-4。键合焊盘9和探测焊盘11在金属布线层17-5中形成，金属布线层17-5设定为最上层的金属布线层。键合焊盘9和探测焊盘11相互之间具有一给定的距离。
最后的保护层(未图示)形成在层间绝缘层19-4和金属布线层17-5之上。最后的保护层在对应于键合焊盘9和探测焊盘11的位置处具有开口。因此，金属布线层17-5部分地暴露在开口中。
金属布线层17-5包含金属布线层17-5a和金属布线层17-5b。金属布线层17-5a从键合焊盘9延伸出来，而且通过一通孔、金属布线层17-4a、一通孔、金属布线层17-3a、一通孔、金属布线层17-2a以及一通孔电连接到金属布线层17-1a。
金属布线层17-5b的一端从探测焊盘11延伸出来，并且位于划线区域5中。在划线区域5中，金属布线层17-4b、金属布线层17-3b以及金属布线层17-2b形成在金属布线层17-5b之下。金属布线层17-4b、金属布线层17-3b和金属布线层17-2b通过通孔电连接。
金属布线层17-2b连接到金属布线层17-2a，即与金属布线层17-2的相对的一端。另外，金属布线层17-2a电连接到键合焊盘9。具体而言，探测焊盘11通过金属布线层17-5b、17-4b、17-3b、17-2b、17-2a、17-3a、17-4a、17-5a和通孔电连接到探测焊盘11。金属布线层17-2b、17-3b、17-4b和17-5b构成一布线(下文中为“焊盘连接线”)使键合焊盘9和探测焊盘11相连接。
构成第四金属布线层的一部分的保护金属层17-4c形成在探测焊盘11之下。探测焊盘11和保护金属层17-4c通过通孔彼此电连接。
构成第三金属布线层的一部分的内部布线17-3c位于保护金属层17-4c下方。
如图6所示，在晶片测试期间，探测焊盘11和探测线21保持相互接触。于是，与探测线21的接触可能在层间绝缘层19-3和19-4中产生裂纹23。
顺便提及，如上文所述，如果随着时间推移保持以上状态，裂纹23可能引起腐蚀，导致金属布线层之间的短路。在如图6所示的结构中，在探测焊盘11和内部布线17-3a之间可能引起短路。
因此，根据当前的实施例，如下文所述，当划线区域5被切除时，键合焊盘9和探测焊盘11相互之间电隔离以抑制短路。
图9是通过切割图5A所示的半导体晶片300形成的半导体器件25的焊盘邻接部分的截面图。半导体器件25是通过沿如图5A所示的半导体晶片300的划线区域5切除芯片区域3而形成的。
下面，根据图6和9描述半导体器件25的制造方法。
当如图6所示的探测线21与探测焊盘11相接触的时候执行晶片测试之后，沿划线区域5切割半导体晶片300。这时，与探测焊盘11相对的金属布线层17-5b的一端、金属布线层17-4b、金属布线层17-3b和与金属布线层17-2a相对的金属布线层17-2b的一端和划线区域5一起被去除。从而，键合焊盘9和探测焊盘11相互之间电隔离。
接下来，根据图9描述半导体器件25的结构。
如上文所述，根据当前实施例的半导体器件25具有键合焊盘9和探测焊盘11相互之间电隔离的结构。而且，金属布线层17-5b和金属布线层17-2b的横截面被暴露于划线区域5的切割表面25a上。当金属布线层17-2b电连接到探测焊盘11时，金属布线层17-5b电连接到键合焊盘9。
半导体晶片300具有一种结构，在这种结构中键合焊盘9和探测焊盘11在芯片区域3中相互之间设置一给定距离。如图5A所示，半导体晶片300还包括金属布线层17-2b、17-3b、17-4b和17-5b。金属布线层17-2b和17-5b中每一个的一部分和金属布线层17-3b和17-4b中每一个的全部位于划线区域5中。
然后，沿划线区域5从半导体晶片300切除芯片区域3以形成半导体器件25。这时，金属布线层17-2b和17-5b中每一个的一部分和金属布线层17-3b和17-4b中每一个的全部被切除。因此，在半导体器件25中，键合焊盘9和探测焊盘11相互之间是电隔离的。
从而，如图9所示，即使当内部布线17-3c位于探测焊盘11下方，与探测线21的接触在探测焊盘11下方产生裂纹23时，内部布线17-3c和键合焊盘9之间的短路也能够被抑制。
这时，在内部布线17-3c和探测焊盘11之间可能由裂纹23引起短路。可是，如上文所述，内部布线17-3c和键合焊盘9之间的短路能够被抑制。更进一步，当切下半导体器件25，由于焊盘连接线被切断时，探测焊盘11变成电浮置状态。因此，在半导体器件25中可能由裂纹23引起的故障能够有效地被抑制。
根据当前的实施例，构成焊盘连接线的一部分的金属布线层17-2b位于探测焊盘11下方。作为选择，如图10A和图10B所示，为了在金属布线层17-2b和17-2a之间连接，金属布线层17-2b可以不位于探测焊盘11下方的位置。
图11是通过切割图10A和10B所示的半导体晶片300形成的半导体器件25的焊盘邻接部分的截面图。具体而言，通过沿如图10A和10B所示的半导体晶片300的划线区域5切下芯片区域3以形成半导体器件25。
下面，根据图10A，10B和11描述半导体器件25的制造方法。
当探测线和探测焊盘11相接触执行晶片测试之后，沿划线区域5切割半导体晶片300。这时，与探测焊盘11相对的金属布线层17-5b的一端、金属布线层17-4b、金属布线层17-3b以及与金属布线层17-2a相对的金属布线层17-2b的一端与划线区域5一起被去除。从而，如图11所示，键合焊盘9和探测焊盘11相互之间电隔离。
根据当前的实施例，即使当与探测线的接触在内部布线23下方引起裂纹23时，键合焊盘9和探测焊盘11之间的短路能够被抑制。
根据图10A、10B和11所示的当前的实施例，键合焊盘9和探测焊盘11相互之间的电连接通过设置金属布线层17-2b以使其跨过芯片区域3和划线区域5来实现。但是，本说明书的实施例不局限于如图10A、10B和11所示的结构。可以设置任何金属布线层以跨越芯片区域3和划线区域5从而电连接键合焊盘9和探测焊盘11。
图12A和12B是根据本说明书的另一实施例的半导体晶片300的焊盘邻接部分的放大视图。图12A是焊盘邻接部分的平面图，图12B是沿图12A中D-D截面看到的焊盘邻接部分的截面图。在图12A和12B中，与在图5A和5B中的元件功能基本上类似的元件使用相同的符号表示，不再重复描述这些元件。
在如图12A和12B所示的当前实施例中，金属布线层17-5b从探测焊盘11延伸出来，引入划线区域5，并且折回进入芯片区域3以与金属布线层17-5a连接。
此外，与图5A和5B中所示实施例不同，图12A和12B中所示的半导体晶片300不包含金属布线层17-2b、17-3b和17-4b以及金属布线层17-2b、17-3b和17-4b连接到金属布线层17-5b所穿过的通孔。因此，根据当前的实施例，金属布线层17-5b构成了连接键合焊盘9和探测焊盘11的焊盘连接线的一部分。
图13是通过切割图12A和12B所示的半导体晶片300形成的半导体器件25的截面图。具体而言，沿如图12A和12B所示的半导体晶片300的划线区域5切除芯片区域3以形成半导体器件25。
下面，参考图12A，12B和13描述半导体器件25的制造方法。
当探测线和探测焊盘11相接触执行晶片测试之后，沿划线区域5切割半导体晶片300。这时，位于划线区域5中的金属布线层17-5b的一部分与划线区域5一起被去除。从而，如图13所示，键合焊盘9和探测焊盘11相互之间电隔离。
根据当前的实施例，即使当与探测线的接触在探测焊盘11下方引起裂纹23时，键合焊盘9和探测焊盘11之间的短路也能够被抑制。
此外，由于键合焊盘9、探测焊盘11和金属布线层17-5b在最上层的金属布线层中形成，因此容易形成键合焊盘和探测焊盘。作为选择，键合焊盘9、探测焊盘11和焊盘连接线可以在除了最上层的金属布线层之外的任一金属布线层中形成。
此外，由于键合焊盘9、探测焊盘11和构成焊盘连接线的金属布线层17-5b在一个金属布线层中形成，焊盘连接线的布线结构能够被简化。从而，当前的实施例适用于具有芯片区域为单层金属布线结构的半导体器件。
根据如图12A、12B和13所示的当前实施例，键合焊盘9位于在输入输出单元7上的芯片区域3的中心附近。另一方面，探测焊盘11位于在输入输出单元7上的划线区域5附近。作为选择，探测焊盘11可以位于在输入输出单元7上的芯片区域3的中心附近，而键合焊盘9可以位于划线区域5附近。
此外，根据当前的实施例，键合焊盘9和探测焊盘11位于输入输出单元7上。但是，键合焊盘9和探测焊盘11的位置不局限于上述布置。
另外，根据当前的实施例，探测焊盘11全部位于芯片区域3中。作为选择，探测焊盘11的一部分可以位于划线区域5中。
图14A和14B是根据本说明书的另一实施例的半导体晶片300的焊盘邻接部分的放大图。图14A是焊盘邻接部分的平面图，图14B是沿图14A中E-E截面看到的焊盘邻接部分的截面图。
在图14A和14B中，与在图5A和5B中的元件功能基本类似的元件使用相同的符号表示，不再重复描述这些元件。顺便提及，根据当前的实施例，如上文所述，探测焊盘11的一部分位于划线区域5中。
图15是通过切割图14A和14B所示的半导体晶片300形成的半导体器件25的焊盘邻接部分的截面图。具体而言，沿如图14A和14B所示的半导体晶片300的划线区域5切除芯片区域3以形成半导体器件25。
下面，参考图14A、14B和15描述半导体器件25的制造方法。
当探测线和探测焊盘11相接触执行晶片测试之后，沿划线区域5切割半导体晶片300。这时，位于划线区域5的探测焊盘11的一部分、金属布线层17-5b、金属布线层17-4b、金属布线层17-3b以及与金属布线层17-2a相对的金属布线层17-2b的一端和划线区域5一起被去除。从而，如图15所示，键合焊盘9和探测焊盘11相互之间电隔离。
接下来，根据图15描述半导体器件25的结构。
如上文所述，在半导体器件25中，键合焊盘9和探测焊盘11相互之间电隔离。探测焊盘11剩余部分和金属布线层17-2b的横截面被暴露于划线区域5的切割表面25a。金属布线层17-2b电连接到键合焊盘9。
根据当前的实施例，即使当与探测线的接触在探测焊盘11下方产生裂纹23时，键合焊盘9和探测焊盘11之间的短路也能够被抑制。此外，由于探测焊盘11的一部分位于划线区域5中，在芯片区域3中被探测焊盘11占据的区域能够被减小。因此，芯片区域3能够缩小尺寸。
探测焊盘11的一部分位于划线区域5的上述结构适用于如图10A、10B、11、12A、12B和13所示的上文所述的实施例。在那些实施例中，和当前实施例一样芯片区域3能够有效地缩小尺寸。
作为选择，如图16A和16B所示，探测焊盘11的全部可以位于划线区域5中。
图16A和16B是根据本说明书的另一实施例的半导体晶片300的焊盘邻接部分的放大图。图16A是焊盘邻接部分的平面图，图16B是沿图16A中F-F截面看到的焊盘邻接部分的截面图。在图16A和16B中，与在图5A和5B中的元件功能基本类似的元件使用相同的符号表示，不再重复描述这些元件。
根据如图16A和16B所示的当前实施例，探测焊盘11的全部位于划线区域5中。此外，根据当前实施例的半导体器件300不包含金属布线层17-5b和保护金属层17-4c。金属布线层17-2b、17-3b、17-4b和通孔形成于探测焊盘11下方，并且构成焊盘连接线以连接键合焊盘9和探测焊盘11。由于探测焊盘11的全部位于划线区域5中，因此内部布线17-3c不位于探测焊盘11下方。
图17是通过切割图16A和16B所示的半导体晶片300形成的半导体器件25的焊盘邻接部分的截面图。具体而言，沿如图16A和16B所示的半导体晶片300的划线区域5切除芯片区域3以形成半导体器件25。
下面，根据图16A、16B和17描述半导体器件25的制造方法。
当探测线和探测焊盘11相接触执行晶片测试之后，沿划线区域5切割半导体晶片300。这时，如图17所示，探测焊盘11、金属布线层17-4b、金属布线层17-3b和与金属布线层17-2a相对的金属布线层17-2b的一端与划线区域5一起被移除。
接下来，根据图17描述半导体器件25的结构。
半导体器件25不包含探测焊盘11。金属布线层17-2b的横截面被暴露于划线区域5的切割表面25a。金属布线层17-2b电连接到键合焊盘9。
根据当前的实施例，内部布线17-3c不位于探测焊盘11的下方。此外，即使当与探测线的接触在探测焊盘11下方引起损伤时，因为探测焊盘11已经和划线区域5一起被切掉，所以内部布线23和键合焊盘9之间的短路也能够被抑制。
此外，在芯片区域3中被探测焊盘11占据的区域能够被省去。因此，芯片区域3能够有效地缩小尺寸。
根据如图16A、16B和17所示的当前实施例，构成焊盘连接线的金属布线层17-2b、17-3b、17-4b和通孔位于探测焊盘11的下方。此外，金属布线层17-2a和17-2b彼此连接以电连接探测焊盘11和键合焊盘9。
在这种结构中，通孔可以不位于探测焊盘11下方的位置。例如，金属布线层17-5从探测焊盘11中延伸，并且通孔配置在不在探测焊盘11下方的位置。从而，探测焊盘11和金属布线层17-2a彼此之间可以通过金属布线层17-5和金属布线层17-2b、17-3b、17-4b电连接。在这种结构中，通孔可以被形成在芯片区域3和划线区域5中的任一个。
探测焊盘11全部位于划线区域5的上述结构适用于如图10A、10B、11、12A、12B和13所示的上文所述的实施例。在那些实施例中，和当前实施例类似芯片区域3能够有效地缩小尺寸。
在当前的实施例中，上文所述的结构被应用于半导体晶片的五层金属布线结构。作为选择，上文所述的结构可以被应用于具有一层或更多层金属布线结构的半导体晶片。此外，上文所述的结构可以被应用于一种用半导体晶片制造的半导体器件的制造方法以及所得的半导体器件。
在上文所述的在芯片区域3中具有探测焊盘11的实施例中，保护金属层17-4c位于探测焊盘11的下方。作为选择，保护金属层17-4c可以被省略。
根据本说明书的教导，本发明说明书的上文所述的实施例可以使用常规的通用的数字计算机编程来方便地实施，这对计算机技术领域中熟练的人员来说是显而易见的。熟练的程序员基于当前揭示内容的教导可以很容易地编写出适当的软件代码，这对软件技术领域中熟练的人员来说是显而易见的。本发明还可以通过特殊集成电路的应用的准备或通过适当的常规元件电路的网络的互连进行实施，这对本领域的技术熟练的人员来说是显而易见的。
根据上文的教导，许多附加地修改和变化是可能的。因此，应该理解在所附权利要求的范围内，本发明说明书揭示的内容可以在本文所描述的特例之外进行实施。
本发明说明书是基于2006年3月2日在日本专利局申请的日本专利申请No.JP2006-055998，在此引入其全部内容作为参考。

Claims (10)

1.一种半导体晶片，包括；
多个芯片区域，配置得以矩阵形式排列，
划线区域，配置得以使多个芯片区域彼此分离；
键合焊盘，配置得与外部端子连接；
探测焊盘，配置得与探测线接触；和
焊盘连接线，配置得以使键合焊盘电连接到探测焊盘；
其中，在多个芯片区域的每一个中，键合焊盘和探测焊盘彼此之间设置一给定距离，和
其中，焊盘连接线具有位于划线区域中的一部分，且焊盘连接线不位于探测焊盘下方；且
所述焊盘连接线从探测焊盘延伸出来，引入划线区域，并且折回进入芯片区域以与键合焊盘连接。
2.根据权利要求1所述的半导体晶片，还包括至少一层金属布线层，
其中，键合焊盘、探测焊盘和焊盘连接线包含在至少一层金属布线层中的单层中。
3.根据权利要求2所述的半导体晶片，其中单层是至少一层金属布线层的最上面的层。
4.根据权利要求1所述半导体晶片，还包括多层金属布线层和一通孔，
其中，多层金属布线层通过通孔彼此电连接，和
其中，焊盘连接线包括多层金属布线层。
5.根据权利要求1所述的半导体晶片，还包括输入输出单元，
其中，键合焊盘和探测焊盘位于输入输出单元上。
6.根据权利要求1所述的半导体晶片，还包括在探测焊盘下方的保护金属层，其中配置保护金属层以阻止裂纹向下延伸。
7.根据权利要求1所述的半导体晶片，其中探测焊盘具有位于划线区域中的一部分。
8.一种半导体器件，包括：
根据权利要求1至6中任一项所述的半导体晶片，
其中，半导体器件通过沿划线区域切割半导体晶片形成，
其中，键合焊盘和探测焊盘彼此电隔离，和
其中，划线区域具有一切割表面，切割表面包括连接到键合焊盘的焊盘连接线的一截面和连接到探测焊盘的焊盘连接线的一截面。
9.一种半导体器件，包括：
根据权利要求7所述的半导体晶片，
其中，半导体器件通过沿划线区域切割半导体晶片形成，
其中，键合焊盘和在芯片区域上的剩余的探测焊盘彼此电隔离，和
其中，划线区域具有一切割表面，切割表面包括连接到键合焊盘的焊盘连接线的一截面和剩余的探测焊盘的一截面。
10.一种使用根据权利要求1至7中任一项所述的半导体晶片的半导体器件的制造方法，包括：
当探测线接触探测焊盘时执行晶片测试，
切割划线区域，
切割焊盘连接线，和
使键合焊盘和探测焊盘彼此电隔离。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789391B (zh) * 2009-01-23 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR20100099573A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US7852103B2 (en) * 2009-04-24 2010-12-14 International Business Machines Corporation Implementing at-speed Wafer Final Test (WFT) with complete chip coverage
TWI394221B (zh) * 2009-04-30 2013-04-21 Advanced Semiconductor Eng 具有測試銲墊之矽晶圓及其測試方法
US8581250B2 (en) * 2010-12-23 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of fabricating a pad structure for a semiconductor device
JP5999310B2 (ja) * 2012-03-26 2016-09-28 株式会社村田製作所 電子部品の製造方法
FR2996354A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Crolles 2 Dispositif semiconducteur comprenant une structure d'arret de fissure
KR102172786B1 (ko) * 2013-11-01 2020-11-02 에스케이하이닉스 주식회사 반도체 패키지 및 그의 제조방법
TWI620475B (zh) * 2015-01-12 2018-04-01 南亞電路板股份有限公司 印刷電路板及其製作方法
US20180190549A1 (en) * 2016-12-30 2018-07-05 John Jude O'Donnell Semiconductor wafer with scribe line conductor and associated method
US10276441B2 (en) 2017-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Protected chip-scale package (CSP) pad structure
DE102018100002B4 (de) 2017-06-30 2021-10-14 Taiwan Semiconductor Manufacturing Co. Ltd. Geschützte Anschlussstruktur eines chipgrossen gehäusten Bauteils (Chip-Scale Package - CSP)
US10867929B2 (en) 2018-12-05 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
CN110133240B (zh) * 2019-06-03 2021-04-06 浙江麦知网络科技有限公司 一种嵌入式生物芯片匣的制作设备
CN111128751B (zh) * 2019-10-25 2022-02-25 桂林电子科技大学 中介层的制造方法
CN113363240A (zh) * 2021-04-27 2021-09-07 北京智芯微电子科技有限公司 芯片金属线及其制作方法、晶圆
CN113437042B (zh) * 2021-06-21 2022-06-17 武汉新芯集成电路制造有限公司 焊盘结构、半导体测试结构及半导体测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1336687A (zh) * 2000-07-31 2002-02-20 日本电气株式会社 半导体晶片、半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61187354A (ja) * 1985-02-15 1986-08-21 Nec Corp 半導体集積回路装置
JPS62261139A (ja) * 1986-05-07 1987-11-13 Nippon Denso Co Ltd 半導体装置
JPH01276735A (ja) * 1988-04-28 1989-11-07 Fuji Electric Co Ltd 集積回路素子ウエハ
US5648661A (en) * 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
JPH10303259A (ja) 1997-04-28 1998-11-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11345847A (ja) * 1998-06-02 1999-12-14 Matsushita Electric Ind Co Ltd 半導体ウエハ及び半導体装置の製造方法
JP2001284394A (ja) * 2000-03-31 2001-10-12 Matsushita Electric Ind Co Ltd 半導体素子
JP2002093812A (ja) 2000-09-19 2002-03-29 Toshiba Corp 半導体装置
JP2002329742A (ja) 2001-05-07 2002-11-15 Mitsubishi Electric Corp 半導体装置
JP2003086707A (ja) 2001-09-13 2003-03-20 Ricoh Co Ltd 半導体装置
JP2003289104A (ja) 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
JP4492926B2 (ja) * 2003-11-28 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1336687A (zh) * 2000-07-31 2002-02-20 日本电气株式会社 半导体晶片、半导体器件及其制造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开2002-329742A 2002.11.15
JP特开2002-93812A 2002.03.29
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