DE102018100002B4 - Geschützte Anschlussstruktur eines chipgrossen gehäusten Bauteils (Chip-Scale Package - CSP) - Google Patents

Geschützte Anschlussstruktur eines chipgrossen gehäusten Bauteils (Chip-Scale Package - CSP) Download PDF

Info

Publication number
DE102018100002B4
DE102018100002B4 DE102018100002.2A DE102018100002A DE102018100002B4 DE 102018100002 B4 DE102018100002 B4 DE 102018100002B4 DE 102018100002 A DE102018100002 A DE 102018100002A DE 102018100002 B4 DE102018100002 B4 DE 102018100002B4
Authority
DE
Germany
Prior art keywords
connection
chip
layer
forming
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018100002.2A
Other languages
English (en)
Other versions
DE102018100002A1 (de
Inventor
Yueh-Chuan Lee
Chia-Chan Chen
Ching-Heng Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/825,313 external-priority patent/US10276441B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018100002A1 publication Critical patent/DE102018100002A1/de
Application granted granted Critical
Publication of DE102018100002B4 publication Critical patent/DE102018100002B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0232—Optical elements or arrangements associated with the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

Verfahren zur Ausbildung eines eine integrierte Schaltung, im Folgenden IC genannt, beinhaltenden gehäusten Bauteils wobei das Verfahren umfasst:Ausbilden eines Halbleiterwerkstücks, das einen Ritzrahmenbereich (106), einen ersten IC-Chip (104a) und einen zweiten IC-Chip (104b) umfasst, wobei der Ritzrahmenbereich (106) den ersten (104a) und zweiten IC-Chip (104b) trennt und an diese grenzt, wobei der erste IC-Chip (104a) eine Schaltung (108) und eine Anschlussstruktur (110), die elektrisch mit der Schaltung (108) gekoppelt ist, umfasst, wobei die Anschlussstruktur (110) einen ersten Anschluss (110f), einen zweiten Anschluss (110s) und eine Brücke (110b) umfasst und wobei die Brücke (110b) sich innerhalb des Ritzrahmenbereichs (106) befindet und sich von dem ersten Anschluss (110f) zu dem zweiten Anschluss (110s) erstreckt, um den ersten Anschluss (110f) mit dem zweiten Anschluss (110s) zu verbinden; undSchneiden des Halbleiterwerkstücks entlang des Ritzrahmenbereichs (106), um den ersten (104a) und zweiten IC-Chip (104b) zu vereinzeln, wobei das Schneiden die Brücke (110b) entfernt, um den ersten (110f) und zweiten Anschluss (110s) zu trennen, wobei das Halbleiterwerkstück eine Passivierungsschicht (122) umfasst, die den ersten Anschluss (110f) und den zweiten Anschluss (110s) bedeckt, und wobei das Verfahren ferner umfasst:Durchführen einer Ätzung in die Passivierungsschicht (122) hinein, um eine Öffnung (202) auszubilden, die den ersten Anschluss (110f), aber nicht den zweiten Anschluss (110s) freilegt, und wobei das Schneiden durchgeführt wird, während der zweite Anschluss (110s) vollständig von der Passivierungsschicht (122) bedeckt ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Während der Großproduktion einer integrierten Schaltung (integrated circuit - IC) werden auf einem Halbleitersubstrat mehrere IC-Chips ausgebildet. Die IC-Chips werden dann getrennt und gehäust. Ein Verfahren zum Häusen eines IC-Chips ist ein Verfahren zum Häusen in Chipgröße (chip-scale packaging - CSP). Ein CSP-Verfahren kann beispielsweise ein Häusungsverfahren sein, bei dem ein einziger IC-Chip in einem direkt oberflächenmontierbaren Gehäuse gehäust wird, das etwa das 1,0-1,2Fache einer Chipfläche des IC-Chips misst.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2008/ 0 210 935 A1 und US 2014/ 0 113 396 A1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein eine integrierte Schaltung beinhaltendes gehäustes Bauteil gemäß Anspruch 9 und ein Verfahren gemäß Anspruch 16 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung erschließen sich am besten aus der folgenden ausführlichen Beschreibung in Zusammenschau mit den beigefügten Figuren. Man beachte, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können der Klarheit der Erörterung halber willkürlich vergrößert oder verkleinert sein.
    • 1A-1C bis 4A-4C stellen eine Reihe von Ansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden eines eine integrierte Schaltung (integrated circuit - IC) beinhaltenden gehäusten Bauteils unter Benutzung einer geschützten Anschlussstruktur eines chipgroßen gehäusten Bauteils (chip-scale packaging - CSP) dar.
    • 5 stellt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens von 1A-1C bis 4A-4C dar.
    • 6-9, 10A, 10B, 11, 12A, 12B, 13-19, 20A, 20B und 21-26 stellen eine Reihe von Ansichten einiger detaillierterer Ausführungsformen des Verfahrens von 1A-1C bis 4A-4C dar.
    • 27 stellt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens von 6-9, 10A, 10B, 11, 12A, 12B, 13-19, 20A, 20B und 21-26 dar.
    • 28A-28C stellen Ansichten einiger Ausführungsformen des gehäusten IC-Bauteils dar, das gemäß dem Verfahren von 27 ausgebildet wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Viele elektronische Vorrichtungen umfassen auf einem komplementären Metall-Oxid-Halbleiter (complementary metal-oxide-semiconductor - CMOS) basierende Bildsensoren (image sensors - CISs). Gemäß einem Verfahren zum Ausbilden gehäuster CIS-Bauteile werden auf einem Halbleitersubstrat mehrere eine integrierte Schaltung (integrated circuit - IC) beinhaltende Chips ausgebildet. Jeder IC-Chip umfasst eine Bilderfassungsschaltung und mehrere Anschlüsse. Die Anschlüsse erstrecken sich seitlich entlang eines Rands des IC-Chips und sind von einer Passivierungsschicht bedeckt. Ferner sind die Anschlüsse elektrisch mit der Bilderfassungsschaltung gekoppelt. Nachdem die IC-Chips ausgebildet wurden, werden in der Passivierungsschicht Öffnungen ausgebildet, um die Anschlüsse freizulegen, und unter Benutzung der Anschlüsse wird an den Bilderfassungsschaltungen ein erster Durchgang eines Schaltungskontaktstift- (circuit probe - CP-) Prüfens durchgeführt. Davon ausgehend, dass der erste Durchgang des CP-Prüfens positiv ausfällt, werden eine Anordnung von Farbfiltern und eine Anordnung von Mikrolinse gestapelt auf jedem der IC-Chips ausgebildet. Ferner wird unter Benutzung der Anschlüsse ein zweiter Durchgang eines CP-Prüfens durchgeführt. Davon ausgehend, dass der zweite Durchgang des CP-Prüfens positiv ausfällt, wird ein Verfahren zum Häusen in Chipgröße (chip-scale packaging - CSP) durchgeführt. Das Halbleitersubstrat wird in Rechtecke zerlegt, um die IC-Chips zu vereinzeln und Seitenwände der Anschlüsse freizulegen. Ferner werden externe Verbindungen ausgebildet, die sich entlang von Seitenwänden der IC-Chips, von einem direkten Kontakt mit den Seitenwänden der Anschlüsse zu Unterseiten der IC-Chips, erstrecken.
  • Eine Herausforderung bei dem Verfahren ist es, dass die Anschlüsse anfällig für Korrosion und andere Beschädigung sind, nachdem sie für den ersten Durchgang des CP-Prüfens geöffnet wurden. Beispielsweise können Chlorionen und andere Verunreinigungen, die während einer nachfolgenden Verarbeitung (z. B. des ersten Durchgangs des CP-Prüfens oder der Ausbildung der Farbfilteranordnungen) erzeugt werden, die Anschlüsse korrodieren. Ein Beschädigen der Anschlüsse kann die Funktionalität und Leistung der CISs beeinträchtigen. Beispielsweise kann die Beschädigung einen Kontaktwiderstand der Anschlüsse bis zu einem Punkt erhöhen, an dem die Bilderfassungsschaltungen den zweiten Durchgang des CP-Prüfens nicht bestehen. Ferner kann ein Beschädigen der Anschlüsse die Zuverlässigkeit der CISs beeinträchtigen. Beispielsweise können aufgrund der Beschädigung der Anschlüsse die externen Verbindungen unzureichend an den Anschlüssen haften, was im Laufe der Zeit eine Ablösung bewirkt. Dies kann dadurch verschlimmert werden, dass Chlorionen oder andere Verunreinigungen von den Anschlüssen in die externen Verbindungen wandern und die externen Verbindungen beschädigen.
  • Angesichts des Vorstehenden stellen verschiedene Ausführungsformen der vorliegenden Patentanmeldung ein Verfahren zum Ausbilden eines gehäusten IC-Bauteils (z. B. eines gehäusten CIS-Bauteils) unter Benutzung einer geschützten CSP-Anschlussstruktur bereit. In einigen Ausführungsformen wird ein Halbleiterwerkstück ausgebildet, das einen Ritzrahmenbereich, einen ersten IC-Chip, einen zweiten IC-Chip und eine Passivierungsschicht umfasst. Der Ritzrahmenbereich trennt den ersten und zweiten IC-Chip und grenzt an diese an, und die Passivierungsschicht bedeckt den ersten und zweiten IC-Chip. Der erste IC-Chip umfasst eine Schaltung und eine Anschlussstruktur, die elektrisch mit der Schaltung gekoppelt ist. Die Anschlussstruktur umfasst einen ersten Anschluss, einen zweiten Anschluss und eine Brücke. Die Brücke befindet sich innerhalb des Ritzrahmenbereichs und erstreckt sich von dem ersten Anschluss zu dem zweiten Anschluss, um den ersten Anschluss mit dem zweiten Anschluss zu verbinden. Die Passivierungsschicht wird strukturiert, um den ersten Anschluss, aber nicht den zweiten Anschluss freizulegen, und über den ersten Anschluss wird ein Prüfen (z. B. CP-Prüfen) an der Schaltung durchgeführt. Das Halbleiterwerkstück wird entlang des Ritzrahmenbereichs geschnitten, um den ersten und zweiten IC-Chip zu vereinzeln und die Brücke zu entfernen, während die Passivierungsschicht den zweiten Anschluss bedeckt.
  • Nachdem die Passivierungsschicht strukturiert wurde, um den ersten Anschluss freizulegen, unterliegt der erste Anschluss während einer nachfolgenden Verarbeitung einer Korrosion und anderer Beschädigung. Da jedoch der zweite Anschluss während der nachfolgenden Verarbeitung von der Passivierungsschicht bedeckt bleibt, ist der zweite Anschluss frei oder im Wesentlichen frei von Korrosion und anderer Beschädigung. Ferner ist, da das Schneiden die Brücke entfernt, der zweite Anschluss unabhängig von dem ersten Anschluss und von der Beschädigung des ersten Anschlusses nicht betroffen. Dementsprechend kann der zweite Anschluss ohne Bedenken bezüglich Korrosion und anderer Beschädigung benutzt werden, um den ersten IC-Chip zu häusen. Beispielsweise kann eine externe Verbindung ausgebildet werden, die sich entlang einer Seitenwand des ersten IC, von einem seitlichen Kontakt mit dem zweiten Anschluss aus, zu einer Unterseite des ersten IC-Chips erstreckt. Dies wiederum erhöht die Funktionalität und Zuverlässigkeit des gehäusten ersten IC-Chips. Beispielsweise kann der Kontaktwiderstand zwischen dem zweiten Anschluss und der externen Verbindung niedrig sein. Als anderes Beispiel kann eine Haftung zwischen dem zweiten Anschluss und der externen Verbindung stark sein.
  • Bezug nehmend auf 1A-1C bis 4A-4C, ist eine Reihe von Ansichten 100A-100C bis 400A-400C einiger Ausführungsformen eines Verfahrens zum Ausbilden eines gehäusten IC-Bauteils unter Benutzung einer geschützten CSP-Anschlussstruktur bereitgestellt. Figuren mit einem Zusatz „A“ sind Layout-Ansichten 100A, 200A, 300A, 400A in verschiedenen Phasen des Verfahrens. Figuren mit einem Zusatz „B“ sind Querschnittsansichten 100B, 200B, 300B, 400B entlang einer Linie A-A' in Figuren mit einem Zusatz „A“. Figuren mit einem Zusatz „C“ sind Querschnittsansichten 100C, 200C, 300C, 400C entlang einer Linie B-B' in Figuren mit einem Zusatz „A“.
  • Wie durch die Layoutansicht 100A von 1A dargestellt, wird ein Halbleiterwerkstück 102 ausgebildet, das einen ersten IC-Chip 104a und einen zweiten IC-Chip 104b umfasst. In einigen Ausführungsformen umfasst das Halbleiterwerkstück 102 zusätzliche IC-Chips (nicht gezeigt). Der erste und zweite IC-Chip 104a, 104b sind von einem Ritzrahmenbereich 106 des Halbleiterwerkstücks 102 umschlossen und durch diesen seitlich voneinander beabstandet. Der Ritzrahmenbereich 106 ist ein Bereich des Halbleiterwerkstücks 102, durch den sich eine Chipsäge bewegt, um den ersten IC-Chip 104a und den zweiten IC-Chip 104b während einer nachfolgenden Verarbeitung zu vereinzeln.
  • Der erste und zweite IC-Chip 104a, 104b umfassen jeweils eine Schaltung 108 und mehrere Anschlussstrukturen 110. Der Einfachheit der Darstellung halber sind nur einige der Anschlussstrukturen 110 mit 110 bezeichnet. Die Schaltung 108 befindet sich in einer Mitte des IC-Chips (z. B. 104a oder 104b) und kann beispielsweise eine Bilderfassungsschaltung oder eine andere Schaltung sein. In einigen Ausführungsformen umfasst die Schaltung 108 eine Pixelsensoranordnung 108p und eine Hilfsschaltungsanordnung 108s. Man beachte, dass die Schraffur für jede der Schaltungen 108 zwischen der Pixelsensoranordnung 108p und der Hilfsschaltungsanordnung 108s unterschiedlich gestaltet wurde, um es einfacher zu machen, zwischen diesen Bereichen zu unterscheiden. Die Pixelsensoranordnung 108p kann sich beispielsweise in einer Mitte der Schaltung 108 befinden, und die Hilfsschaltungsanordnung 108s kann sich beispielsweise an einem Rand der Schaltung 108 befinden. Ferner unterstützt die Hilfsschaltungsanordnung 108s den Betrieb der Pixelsensoranordnung 108p und kann beispielsweise einen Bildsignalprozessor (image signal processor - ISP), eine Lese-/Schreib-Schaltungsanordnung und eine andere Hilfsschaltungsanordnung umfassen. Die Anschlussstrukturen 110 umgeben die Schaltung 108 seitlich, entlang einer Grenze des IC-Chips, und befinden sich teilweise innerhalb des Ritzrahmenbereichs 106. Ferner können die Anschlussstrukturen 110 beispielsweise Kupfer, Aluminium, Aluminium-Kupfer, ein anderes leitfähiges Material oder eine beliebige Kombination der Vorstehenden sein oder anderweitig umfassen.
  • Jede der Anschlussstrukturen 110 umfasst einen ersten Anschluss 110f, einen zweiten Anschluss 110s und eine Brücke 110b. Der Einfachheit der Darstellung halber ist der erste Anschluss 110f nur für einige der Anschlussstrukturen 110 mit 110f bezeichnet, der zweite Anschluss 110s nur für einige der Anschlussstrukturen 110 mit 110s bezeichnet und die Brücke 110b nur für einige der Anschlussstrukturen 110 mit 110b bezeichnet. Ferner wurde die Schraffur für jede der Anschlussstrukturen 110 zwischen dem ersten Anschluss 110f, dem zweiten Anschluss 110s und der Brücke 110b unterschiedlich gestaltet, um es einfacher zu machen, zwischen diesen Bereichen der Anschlussstruktur zu unterscheiden. Ungeachtet dessen versteht es sich, dass der erste Anschluss 110f, der zweite Anschluss 110S und die Brücke 110b beispielsweise durchgehend sein können (z. B. aus einer gemeinsamen Abscheidung oder einem gemeinsamen Stück Material ausgebildet). Wie nachstehend klar wird, kann der erste Anschluss 110f auch als CP-Anschluss bezeichnet werden und der zweite Anschluss 110S auch als Anschluss des gehäusten Bauteils bezeichnet werden. Der erste und zweite Anschluss 110f, 110S sind entlang einer Grenze eines IC-Chips (z. B. 104a oder 104b) seitlich beabstandet, und die Brücke 110b erstreckt sich von dem ersten Anschluss 110f zu dem zweiten Anschluss 110s, entlang der Grenze, um den ersten und zweiten Anschluss 110f, 110s elektrisch zu koppeln. Ferner befindet sich die Brücke 110b vollständig innerhalb des Ritzrahmenbereichs 106, wohingegen der erste und zweite Anschluss 110f, 110s sich wenigstens teilweise außerhalb des Ritzrahmenbereichs 106 befinden. In einigen Ausführungsformen weist jede der Anschlussstrukturen 110 ein U-förmiges Layout oder ein anderes Layout auf.
  • Wie durch die Querschnittsansicht 100B von 1B dargestellt, umfasst das Halbleiterwerkstück 102 ein Halbleitersubstrat 112 und eine Verbindungsstruktur 114. Das Halbleitersubstrat 112 und die Verbindungsstruktur 114 nehmen die Schaltungen 108 auf und definieren diese wenigstens teilweise. Beispielsweise kann das Halbleitersubstrat 112 wenigstens teilweise Halbleitervorrichtungen der Schaltungen 108 definieren, und die Verbindungsstruktur 114 kann die Halbleitervorrichtungen der Schaltungen 108 miteinander verbinden. Die Halbleitervorrichtungen können beispielsweise Transistoren, Photodioden und andere Halbleitervorrichtungen umfassen.
  • In einigen Ausführungsformen, in denen die Schaltungen 108 die Pixelsensoranordnungen 108p umfassen, umfassen die Schaltungen 108 mehrere Pixelsensoren 116, die in Reihen und Spalten angeordnet sind, um die Pixelsensoranordnungen 108p zu definieren. Der Einfachheit der Darstellung halber sind nur einige der Pixelsensoren 116 mit 116 bezeichnet. Die Pixelsensoren 116 können beispielsweise aktive Pixelsensoren (active pixel sensors - APSs) oder eine andere Art von Pixelsensor sein. Ferner umfassen die Schaltungen 108 in einigen Ausführungsformen, in denen die Schaltungen 108 die Hilfsschaltungsanordnung 108s umfassen, mehrere Hilfsvorrichtungen 118, um die Hilfsschaltungsanordnung 108s wenigstens teilweise zu definieren. Die Hilfsvorrichtungen 118 können beispielsweise Metall-Oxid-Halbleiter- (metal-oxide-semiconductor - MOS-) Feldeffekttransistoren (field-effect transistors - MOFSETs), Isolierschicht-Feldeffekttransistoren (insulated-gate field-effect transistors - IGFETs), eine andere Art von Transistor, eine andere Art von Halbleitervorrichtung oder eine beliebige Kombination der Vorstehenden sein oder anderweitig umfassen.
  • Das Halbleitersubstrat 112 liegt unter der Verbindungsstruktur 114 und kann beispielsweise ein massives Siliciumsubstrat, ein Silicium-auf-Isolator (silicon-on-insulator - SOI-) Substrat oder eine andere Art von Halbleitersubstrat sein. Die Verbindungsstruktur 114 umfasst eine Zwischendielektrikums- (interlayer dielectric - ILD-) Schicht 120 und eine Passivierungsschicht 122, welche die ILD-Schicht 120 bedeckt. Die ILD-Schicht 120 kann beispielsweise Siliciumdioxid, ein Dielektrikum mit niedrigem κ, ein anderes Dielektrikum oder eine beliebige Kombination der Vorstehenden sein oder anderweitig umfassen. Wie hierin benutzt, ist ein Dielektrikum mit niedrigem κ ein Dielektrikum mit einer Dielektrizitätskonstante κ kleiner als etwa 3,9, 3,0, 2,0 oder 1,0. Die Passivierungsschicht 122 kann beispielsweise Siliciumdioxid, Siliciumnitrid, ein anderes Dielektrikum oder eine beliebige Kombination der Vorstehenden sein oder anderweitig umfassen. Die Verbindungsstruktur 114 umfasst ferner mehrere leitfähige Merkmale.
  • Die leitfähigen Merkmale und die Anschlussstrukturen 110 sind innerhalb der ILD-Schicht 120 und der Passivierungsschicht 122 gestapelt. Die leitfähigen Merkmale definieren Leiterbahnen, die Vorrichtungen der Schaltung 108 (z. B. die Pixelsensoren 116 und/oder die Hilfsvorrichtungen 118) miteinander verbinden und ferner die Anschlussstrukturen 110 elektrisch mit der Schaltung 108 koppeln. In einigen Ausführungsformen koppeln die leitfähigen Merkmale elektrisch direkt an die zweiten Anschlüsse 110s der Anschlussstrukturen 110 und indirekt, über die zweiten Anschlüsse 110s und die Brücken 110b der Anschlussstrukturen 110 (siehe 1A), an die ersten Anschlüsse 110f der Anschlussstrukturen 110 (siehe 1A). Die leitfähigen Merkmale umfassen Drähte 124w und Durchkontaktierungen 124v. Der Einfachheit der Darstellung halber sind nur einige der Drähte 124w mit 124w bezeichnet und nur einige der Durchkontaktierungen 124v mit 124v bezeichnet. Die Drähte 124w und/oder die Durchkontaktierungen 124v sind Kupfer, Aluminium, Aluminium-Kupfer, Wolfram, ein anderes leitfähiges Material oder eine beliebige Kombination der Vorstehenden oder umfassen diese anderweitig.
  • Wie durch die Querschnittsansicht 100C von 1C dargestellt, sind der erste und zweite Anschluss 110f, 110s einer Anschlussstruktur 110 von der Passivierungsschicht 122 bedeckt. Die Anschlussstruktur 110 kann beispielsweise repräsentativ für jede andere Anschlussstruktur in 1A und 1B sein. Da die Passivierungsschicht 122 den ersten und zweiten Anschluss 110f, 110s bedeckt, sind der erste und zweite Anschluss 110f, 110s vor einem umgebenden Umfeld des Halbleiterwerkstücks 102 geschützt, das den ersten und zweiten Anschluss 110f, 110s korrodieren oder anderweitig beschädigen kann.
  • Wie durch die Ansichten 200A-200C von 2A-2C dargestellt, sind in der Passivierungsschicht 122 (siehe 2B und 2C) CP-Öffnungen 202 (siehe 2A oder 2C) ausgebildet, um die ersten Anschlüsse 110f der Anschlussstrukturen 110 freizulegen, ohne die zweiten Anschlüsse 110S der Anschlussstrukturen 110 freizulegen. Der Einfachheit der Darstellung halber sind nur einige der CP-Öffnungen 202 mit 202 bezeichnet. In einigen Ausführungsformen umfassen die CP-Öffnungen 202 eine CP-Öffnung für jeden der ersten Anschlüsse 110f, und/oder die CP-Öffnungen 202 überlagern den Ritzrahmenbereich 106. Ferner werden in einigen Ausführungsformen die CP-Öffnungen 202 durch Photolithographie und ein Ätzverfahren ausgebildet.
  • In einigen Ausführungsformen wird, nachdem die CP-Öffnungen 202 ausgebildet wurden, unter Benutzung der ersten Anschlüsse 110f der Anschlussstrukturen 110 ein erster Durchgang eines CP-Prüfens an den Schaltungen 108 durchgeführt. Abhängig von Ergebnissen des ersten Durchgangs des CP-Prüfens wird das Halbleiterwerkstück 102 verworfen oder nachgearbeitet oder einer nachfolgenden Verarbeitung zugeführt, die nachstehend beschrieben wird. Ferner kommt es in einigen Ausführungsformen zu einem Korrodieren oder anderweitigen Beschädigen der ersten Anschlüsse 110f während des ersten Durchgangs des CP-Prüfens aufgrund eines Ausgesetztseins gegenüber einem umgebenden Umfeld des Halbleiterwerkstücks 102. Beispielsweise können die ersten Anschlüsse 110f aufgrund dieses Ausgesetztseins oxidieren. Selbst wenn die ersten Anschlüsse 110f korrodieren oder anderweitig beschädigt werden, bleiben die zweiten Anschlüsse 110s der Anschlussstrukturen 110 unbeschädigt und korrosionsfrei, da die zweiten Anschlüsse 110s während des ersten Durchgangs des CP-Prüfens von der Passivierungsschicht 122 bedeckt bleiben.
  • Wie durch die Ansichten 300A-300C von 3A-3C dargestellt, sind in einigen Ausführungsformen eine Anordnung 302 von Farbfiltern 304 (siehe 3B) und eine Anordnung 306 von Mikrolinsen 308 (siehe 3B) auf der Passivierungsschicht 122, über jeder der Pixelsensoranordnungen 108p liegend, gestapelt ausgebildet. Der Einfachheit der Darstellung halber sind nur einige der Farbfilter 304 mit 304 bezeichnet und nur einige der Mikrolinsen 308 mit 308 bezeichnet. Ferner ist der Einfachheit der Darstellung halber die Anordnung 302 von Farbfiltern 304 nur für eine der Pixelsensoranordnungen 108p mit 302 bezeichnet und die Anordnung 306 von Mikrolinsen 308 nur für eine der Pixelsensoranordnungen 108p mit 306 bezeichnet.
  • Ferner wird in einigen Ausführungsformen, nachdem die Anordnung 302 von Farbfiltern 304 und die Anordnung 306 von Mikrolinsen 308 ausgebildet wurden, unter Benutzung der ersten Anschlüsse 110f der Anschlussstrukturen 110 ein zweiter Durchgang eines CP-Prüfens an den Schaltungen 108 durchgeführt. Abhängig von Ergebnissen des zweiten Durchgangs des CP-Prüfens wird das Halbleiterwerkstück 102 verworfen oder nachgearbeitet oder einer nachfolgenden Verarbeitung zugeführt, die nachstehend beschrieben wird.
  • Ebenfalls durch die Ansichten 300A-300C von 3A-3C dargestellt, bildet sich über die CP-Öffnungen 202 eine Beschädigung 310 (siehe 3A und 3C) auf den ersten Anschlüssen 110f der Anschlussstrukturen 110 aus. Die Beschädigung 310 kann beispielsweise Korrosion und andere Beschädigung umfassen. In einigen Ausführungsformen bildet sich die Beschädigung 310 während des ersten Durchgangs des CP-Prüfens, des zweiten Durchgangs des CP-Prüfens, während des Ausbildens der Anordnung 302 von Farbfiltern 304 (siehe 3B) und der Anordnung 306 von Mikrolinsen 308 (siehe 3B) oder einer beliebigen Kombination der Vorstehenden aus. Beispielsweise kann bei dem Verfahren zum Ausbilden der Anordnung 302 von Farbfiltern 304 und einer Anordnung 306 von Mikrolinsen 308 Chlorgas benutzt werden, das die Beschädigung 310 verursacht. Da die zweiten Anschlüsse 110s der Anschlussstrukturen 110 nicht durch die CP-Öffnungen 202 zum CP-Prüfen freigelegt wurden und von der Passivierungsschicht 122 bedeckt bleiben, bleiben die zweiten Anschlüsse 110s unbeschädigt und korrosionsfrei.
  • Wie durch die Ansichten 400A-400C von 4A-4C dargestellt, wird ein CSP-Verfahren durchgeführt, um den ersten und zweiten IC-Chip 104a, 104b (siehe 3A-3C) zu häusen. Der Einfachheit der Darstellung halber ist nur der erste IC-Chip 104a gezeigt. Das CSP-Verfahren umfasst ein Vereinzeln des ersten und zweiten IC-Chips 104a, 104b durch Schneiden des Halbleiterwerkstücks 102 (siehe 3A-3C) entlang des Ritzrahmenbereichs 106 (siehe 3A-3C). Die Vereinzelung entfernt die Brücken 110b der Anschlussstrukturen 110 (siehe 3A-3C) und trennt dadurch die ersten Anschlüsse 110f materiell und elektrisch von den zweiten Anschlüssen 110s. Die Vereinzelung kann beispielsweise mittels einer Chipsäge oder eines anderen Schneidwerkzeugs erfolgen. In einigen Ausführungsformen verursachen ferner Verfahren, die zwischen der Vereinzelung und dem zweiten Durchgang des CP-Prüfens durchgeführt werden, eine Korrosion oder Beschädigung der ersten Anschlüsse 110f.
  • Außerdem umfasst das CSP-Verfahren für jeden wenigstens einiger (z. B. aller) der zweiten Anschlüsse 110s ein Ausbilden einer externen Verbindung 402 (siehe 4A und 4B), die sich entlang einer Seitenwand eines entsprechenden IC-Chips (z. B. des ersten IC-Chips 104a oder des zweiten IC-Chips 104b), von einem seitlichen Kontakt mit einer Seitenwand des zweiten Anschlusses zu einer Unterseite des entsprechenden IC-Chips, erstreckt. Der Einfachheit der Darstellung halber ist die externe Verbindung 402 nur für einige der zweiten Anschlüsse 110S mit 402 bezeichnet. Ferner wird der Einfachheit der Darstellung halber das Verfahren, durch das die externe Verbindung 402 ausgebildet wird, nachstehend mit Bezug auf eine andere Reihe von Figuren beschrieben. Die externe Verbindung 402 kann beispielsweise Aluminium-Kupfer, Aluminium, Kupfer, ein anderes Metall oder ein anderes leitfähiges Material sein.
  • Durch Trennen der ersten Anschlüsse 110f von den zweiten Anschlüssen 110s sind die ersten Anschlüsse 110f elektrisch schwimmend. Ferner können die zweiten Anschlüsse 110s während des CSP-Verfahrens ohne Bedenken bezüglich Beschädigung oder anderer Beschädigung benutzt werden. Die zweiten Anschlüsse 110s sind von der Passivierungsschicht 122 bedeckt und folglich frei von Korrosion und anderer Korrosion. Ferner sind, da die zweiten Anschlüsse 110s von den ersten Anschlüssen 110f getrennt sind, die zweiten Anschlüsse 110s von der Beschädigung 310 an den ersten Anschlüssen 110f nicht betroffen. Dementsprechend ist der Kontaktwiderstand bei den zweiten Anschlüssen 110s niedrig, und die Haftstärke zwischen den zweiten Anschlüssen und den externen Verbindungen 402 ist hoch. Dies wiederum verbessert die Funktionalität und Zuverlässigkeit des ersten und zweiten IC-Chips 104a, 104b.
  • In einigen Ausführungsformen sind die externen Verbindungen 402 von Seitenwänden des Halbleitersubstrats 112 durch eine Klebstoffschicht 404, welche die Seitenwände zwischen dem Halbleitersubstrat 112 und jeder der externen Verbindungen 402 seitlich überzieht, elektrisch isoliert. Die Klebstoffschicht 404 kann beispielsweise ein dielektrisches Epoxidharz oder ein anderer dielektrischer Klebstoff sein. Ferner befestigt in einigen Ausführungsformen die Klebstoffschicht 404 eine untere Isolierplatte 406 an der Unterseite des Halbleitersubstrats 112, derart dass die Klebstoffschicht 404 sich vertikal zwischen der unteren Isolierplatte 406 und dem Halbleitersubstrat 112 befindet. Die untere Isolierplatte 406 kann beispielsweise transparent und/oder beispielsweise Glas oder ein anderes Isoliermaterial sein. In einigen Ausführungsformen erstrecken sich die externen Verbindungen 402 jeweils entlang einer Seitenwand der unteren Isolierplatte 406 und seitlich entlang einer Unterseite der unteren Isolierplatte 406, bis nach vertikal zwischen einem Barriereelement 408 und einer leitfähigen Vorwölbung 410 auf der Unterseite. Das Barriereelement 408 hindert Material der leitfähigen Vorwölbung 410 daran, zu der unteren Isolierplatte 406 zu wandern, und kann beispielsweise Siliciumoxid, Siliciumnitrid oder ein anderes Dielektrikum sein. Die leitfähige Vorwölbung 410 ist über eine entsprechende externe Verbindungen elektrisch mit einem der zweiten Anschlüsse 110s gekoppelt und kann beispielsweise Lot oder ein anderes leitfähiges Material sein.
  • Bezug nehmend auf 5, ist ein Ablaufdiagramm 500 einiger Ausführungsformen des Verfahrens von 1A-1C bis 4A-4C bereitgestellt.
  • Bei 502 wird ein Halbleiterwerkstück ausgebildet, das einen ersten IC-Chip und einen zweiten IC-Chip umfasst. Der erste und zweite IC-Chip sind durch einen Ritzrahmenbereich getrennt und können beispielsweise CISs sein oder solche anderweitig umfassen. Der erste IC-Chip weist einen Anschluss des gehäusten Bauteils und einen CP-Anschluss auf, die durch eine leitfähige Brücke verbunden sind. Ferner befindet sich die leitfähige Brücke innerhalb des Ritzrahmenbereichs. Siehe beispielsweise 1A-1C.
  • Bei 504 wird eine Ätzung in eine Passivierungsschicht hinein durchgeführt, die den Anschluss des gehäusten Bauteils und den CP-Anschluss bedeckt, um eine CP-Öffnung auszubilden, die den CP-Anschluss, aber nicht den Anschluss des gehäusten Bauteils freilegt. Siehe beispielsweise 2A-2C.
  • Bei 506 wird unter Benutzung des CP-Anschlusses über die CP-Öffnung ein erster Durchgang eines CP-Prüfens an dem ersten IC-Chip durchgeführt.
  • Bei 508 werden Farbfilter und Mikrolinsen ausgebildet, die eine Pixelsensoranordnung des ersten IC-Chips bedecken. Die Farbfilter und die Mikrolinsen werden ausgebildet, während der CP-Anschluss durch die CP-Öffnung freiliegt. Siehe beispielsweise 3A-3C.
  • Bei 510 wird unter Benutzung des CP-Anschlusses über die CP-Öffnung ein zweiter Durchgang eines CP-Prüfens an dem ersten IC-Chip durchgeführt.
  • Bei 512 wird ein CSP-Verfahren durchgeführt, um den ersten und zweiten IC-Chip zu häusen. Siehe beispielsweise 4A-4C. Das CSP-Verfahren umfasst bei 512a ein Schneiden des Halbleiterwerkstücks entlang des Ritzrahmenbereichs, um den ersten und zweiten IC-Chip zu trennen und die leitfähige Brücke zu entfernen, die den CP-Anschluss und den Anschluss des gehäusten Bauteils verbindet. Ferner umfasst das CSP-Verfahren bei 512b ein Ausbilden einer externen Verbindung, die sich entlang einer Seitenwand des ersten IC-Chips, von einem seitlichen Kontakt mit einer Seitenwand des Anschlusses des gehäusten Bauteils zu einer Unterseite des ersten IC-Chips, erstreckt.
  • Der CP-Anschluss wird zum CP-Prüfen benutzt, nachdem er durch die CP-Öffnung freigelegt wurde, während der Anschluss des gehäusten Bauteils von der Passivierungsschicht bedeckt und folglich frei von Korrosion und anderer Beschädigung bleibt. Ferner trennt das Schneiden den CP-Anschluss und den Anschluss des gehäusten Bauteils, derart dass der Anschluss des gehäusten Bauteils während des CSP-Verfahrens ohne Bedenken bezüglich Korrosion oder anderer Beschädigung benutzt werden kann. Dies wiederum kann die Funktionalität und die Zuverlässigkeit des ersten und zweiten IC-Chips verbessern und kann wiederum eine Haftung zwischen dem Anschluss des gehäusten Bauteils und der externen Verbindung verstärken.
  • Zwar ist das Ablaufdiagramm 500 von 5 hierin als eine Abfolge von Handlungen oder Ereignissen dargestellt und beschrieben, aber es versteht sich, dass die dargestellte Reihenfolge dieser Handlungen oder Ereignisse nicht in einem einschränkenden Sinne auszulegen ist. Beispielsweise können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen, neben den hierin dargestellten und/oder beschriebenen, vorkommen. Ferner sind möglicherweise nicht alle dargestellten Handlungen erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der hierin enthaltenen Beschreibung zu realisieren, und eine oder mehrere der hierin abgebildeten Handlungen kann/können in einer oder mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
  • Bezug nehmend auf 6-9, 10A, 10B, 11, 12A, 12B, 13-19, 20A, 20B und 21-26, ist eine Reihe von Ansichten 600-900, 1000A, 1000B, 1100, 1200A, 1200B, 1300-1900, 2000A, 2000B, 2100-2600 einiger detaillierterer Ausführungsformen eines Verfahrens zum Ausbilden eines gehäusten IC-Bauteils unter Benutzung einer geschützten CSP-Anschlussstruktur bereitgestellt.
  • Wie durch die Querschnittsansicht 600 von 6 dargestellt, wird ein Halbleiterwerkstück 102a bereitgestellt, das einen ersten IC-Chip 104a und einen zweiten IC-Chip 104b umfasst. Der erste und zweite IC-Chip 104a, 104b sind durch einen Ritzrahmenbereich 106 seitlich voneinander beabstandet, und jeder umfasst eine Schaltung 108. In einigen Ausführungsformen umfasst die Schaltung 108 eine Pixelsensoranordnung 108p und eine Hilfsschaltungsanordnung 108s. Die Pixelsensoranordnungen 108p kann beispielsweise mehrere Pixelsensoren 116 umfassen, die in Reihen und Spalten angeordnet sind. Der Einfachheit der Darstellung halber sind nur einige der Pixelsensoren 116 mit 116 bezeichnet. Die Hilfsschaltungsanordnung 108s unterstützt den Betrieb der Pixelsensoranordnung 108p und kann beispielsweise mehrere Hilfsvorrichtungen 118 umfassen.
  • Das Halbleiterwerkstück 102a umfasst ferner ein Halbleitersubstrat 112 und eine Verbindungsstruktur 114a. Das Halbleitersubstrat 112 und die Verbindungsstruktur 114a nehmen die Schaltungen 108 auf und definieren diese wenigstens teilweise. Beispielsweise kann das Halbleitersubstrat 112 wenigstens teilweise Vorrichtungen der Schaltungen 108 (z. B. die Pixelsensoren 116 und/oder die Hilfsvorrichtungen 118) definieren, und die Verbindungsstruktur 114a kann die Vorrichtungen der Schaltungen 108 miteinander verbinden. Die Verbindungsstruktur 114a liegt über dem Halbleitersubstrat 112 und umfasst eine untere ILD-Schicht 120a und mehrere leitfähige Merkmale. Die untere ILD-Schicht 120a kann beispielsweise Siliciumdioxid, ein Dielektrikum mit niedrigem κ, ein anderes Dielektrikum oder eine beliebige Kombination der Vorstehenden sein oder anderweitig umfassen. Die leitfähigen Merkmale sind innerhalb der unteren ILD-Schicht 120 gestapelt und definieren Leiterbahnen, welche die Vorrichtungen der Schaltungen 108 miteinander verbinden. Die leitfähigen Merkmale umfassen erste Drähte 124w1 und erste Durchkontaktierungen 124v1. Der Einfachheit der Darstellung halber sind nur einige der ersten Drähte 124w1 mit 124w1 bezeichnet und nur einige der ersten Durchkontaktierungen 124v1 mit 124v1 bezeichnet.
  • Wie durch die Querschnittsansicht 700 von 7 dargestellt, ist eine obere ILD-Schicht 120b ausgebildet, welche die untere ILD-Schicht 120a bedeckt. Ferner ist die obere ILD-Schicht 120b mit einer oberen Oberfläche ausgebildet, die plan oder im Wesentlichen plan ist. Die obere ILD-Schicht 120b kann beispielsweise Siliciumdioxid, ein Dielektrikum mit niedrigem κ, ein anderes Dielektrikum oder eine beliebige Kombination der Vorstehenden sein oder anderweitig umfassen. In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden der oberen ILD-Schicht 120b ein Abscheiden der oberen ILD-Schicht 120b auf der unteren ILD-Schicht 120a und ein nachfolgendes Durchführen einer Planarisierung in eine Oberseite der oberen ILD-Schicht 120b hinein, um die obere Oberfläche der oberen ILD-Schicht 120b zu glätten. Die Abscheidung kann beispielsweise durch chemische Gasphasenabscheidung (chemical vapor deposition - CVD), physikalische Gasphasenabscheidung (physical vapor deposition - PVD), Sputtern oder ein anderes Abscheidungsverfahren erfolgen. Die Planarisierung kann beispielsweise durch ein chemisch-mechanisches Polier- (chemical mechanical polish - CMP-) oder ein anderes Planarisierungsverfahren erfolgen.
  • Wie durch die Querschnittsansicht 800 von 8 dargestellt, wird die obere ILD-Schicht 120b strukturiert, um im Zuge der Herstellung mehrere Merkmalsöffnungen 802 mit einem Layout zusätzlicher leitfähiger Merkmale (z. B. Anschlussstrukturen, Durchkontaktierungen und Drähte) zu definieren. Der Einfachheit der Darstellung halber sind nur einige der Merkmalsöffnungen 802 mit 802 bezeichnet. Ferner legen die Merkmalsöffnungen 802 leitfähige Merkmale entlang einer unteren Oberfläche der oberen ILD-Schicht 120b frei. In einigen Ausführungsformen erfolgt das Strukturieren durch ein oder mehrere Photolithographie-/Ätzverfahren. Beispielsweise kann auf der oberen ILD-Schicht 120b unter Benutzung von Photolithographie eine erste Fotolackmaske (nicht gezeigt) ausgebildet werden und - mit der ersten Fotolackmaske an Ort und Stelle - eine erste Ätzung in die obere ILD-Schicht 120 hinein durchgeführt werden. Die erste Ätzung kann sich bis zu einer Tiefe D in die obere ILD-Schicht 120b hinein erstrecken, die geringer ist als eine Dicke Ti der oberen ILD-Schicht 120b, um die Merkmalsöffnungen 802 teilweise auszubilden. Danach kann die erste Fotolackmaske abgezogen werden und unter Benutzung von Photolithographie eine zweite Fotolackmaske (nicht gezeigt) auf der oberen ILD-Schicht 120b ausgebildet werden. Ferner kann - mit der zweiten Fotolackmaske an Ort und Stelle - eine zweite Ätzung in die obere ILD-Schicht 120 hinein durchgeführt werden, und danach kann die zweite Fotolackmaske abgezogen werden. Die zweite Ätzung erstreckt sich in die obere ILD-Schicht 120b hinein, durch die Merkmalsöffnungen 802, wie teilweise ausgebildet, hindurch, um die Merkmalsöffnungen 802 zu erweitern und die leitfähigen Merkmale entlang der unteren Oberfläche der oberen ILD-Schicht 120b freizulegen.
  • Wie durch die Querschnittsansicht 900 von 9 dargestellt, wird eine erste leitfähige Schicht 902 ausgebildet, welche die obere ILD-Schicht 120b bedeckt und die Merkmalsöffnungen 802 (siehe 8) füllt. Die erste leitfähige Schicht 902 kann beispielsweise Aluminium-Kupfer, Kupfer, Aluminium, ein anderes Metall, ein anderes leitfähiges Material oder eine beliebige Kombination der Vorstehenden sein. Ferner kann die erste leitfähige Schicht 902 beispielsweise durch CVD, PVD, Sputtern, nichtelektrisches Plattieren, Elektroplattieren, ein anderes Abscheidungs- oder Plattierungsverfahren oder eine beliebige Kombination der Vorstehenden ausgebildet werden.
  • Wie durch die Ansichten 1000A, 1000B von 10A und 10B dargestellt, wird eine Planarisierung in die erste leitfähige Schicht 902 (siehe 9) hinein bis etwa gleichauf mit einer oberen Oberfläche der oberen ILD-Schicht 120b durchgeführt. 10A stellt eine Querschnittsansicht 1000A entlang einer Linie A in 10B bereit, und 10B stellt eine Draufsicht 1000B innerhalb eines Kastens BX in 10A bereit. Ferner kann, obwohl bei 10A und 10B nicht beschrieben, beispielsweise 1A repräsentativ für das allgemeinere Layout der Struktur in 10A und 10B sein. Die Planarisierung bildet innerhalb der Merkmalsöffnungen 802 (siehe 8) mehrere zusätzliche leitfähige Merkmale aus und kann beispielsweise durch ein CMP- oder ein anderes Planarisierungsverfahren erfolgen.
  • Die zusätzlichen leitfähigen Merkmale umfassen zweite Drähte 124w2, Anschlussstrukturen 110 und zweite Durchkontaktierungen 124v2. Der Einfachheit der Darstellung halber sind nur einige der zweiten Drähte 124w2 mit 124w2 bezeichnet. Die Anschlussstrukturen 110 sind durch darunter liegende leitfähige Merkmale, die beispielsweise wenigstens einige der ersten und/oder zweiten Durchkontaktierungen 124v1, 124v2 und/oder wenigstens einige der ersten und zweiten Drähte 124w1, 124w2 umfassen können, elektrisch mit den Schaltungen 108 gekoppelt. Wie in 10B zu sehen, umfasst jede der Anschlussstrukturen 110 einen ersten Anschluss 110f, einen zweiten Anschluss 110s und eine Brücke 110b. Der Einfachheit der Darstellung halber wurde die Schraffur zwischen dem ersten Anschluss 110f, dem zweiten Anschluss 110s und der Brücke 110b unterschiedlich gestaltet, um es einfacher zu machen, zwischen diesen Bereichen der Anschlussstrukturen 110 zu unterscheiden. Ungeachtet dessen versteht es sich, dass der erste Anschluss 110f, der zweite Anschluss 110s und die Brücke 110b innerhalb jeder der Anschlussstruktur 110 durchgehend sind (z. B. aus einem gemeinsamen Stück Material ausgebildet).
  • Der erste und zweite Anschluss 110f, 110s für jede der Anschlussstruktur 110 sind entlang einer Grenze eines entsprechenden IC-Chips (z. B. 104a oder 104b) seitlich beabstandet, und die Brücke 110b der Anschlussstruktur erstreckt sich von dem ersten Anschluss 110f zu dem zweiten Anschluss 110s, um den ersten und zweiten Anschluss 110f, 110s elektrisch zu koppeln. Ferner befindet sich die Brücke 110b vollständig innerhalb des Ritzrahmenbereichs 106, wohingegen der erste und zweite Anschluss 110f, 110s sich wenigstens teilweise außerhalb des Ritzrahmenbereichs 106 befinden. So wird während der Vereinzelung (z. B. Schneiden oder Zerlegen in Rechtecke) des ersten und zweiten IC-Chips 104a, 104b die Brücke 110b vollständig entfernt, wohingegen der erste und zweite Anschluss 110f, 110s nur teilweise entfernt werden.
  • In einigen Ausführungsformen weisen die Brücken 110b der Anschlussstrukturen 110 jeweils eine Brückenbreite Wb von etwa 5-10 Mikrometer, etwa 5-20 Mikrometers, etwa 10-20 Mikrometer oder etwa 10-30 Mikrometer auf. Beispielsweise kann die Brückenbreite Wb etwa 20 Mikrometer betragen. In einigen Ausführungsformen weist der Ritzrahmenbereich 106 eine Ritzrahmenbreite Ws von etwa 100-140 Mikrometer, etwa 110-130 Mikrometer oder etwa 75-150 Mikrometer auf. Beispielsweise kann die Ritzrahmenbreite Ws etwa 120 Mikrometer betragen. Ferner liegen in einigen Ausführungsformen die Anschlussstrukturen 110 jeweils mit einer überlagernden Anschlussbreite Wo von etwa 10-30 Mikrometer, etwa 15-25 Mikrometer oder etwa 5-50 Mikrometer über dem Ritzrahmenbereich 106. Beispielsweise kann die überlagernde Anschlussbreite Wo etwa 20 Mikrometer betragen und/oder gleich der oder größer als die Brückenbreite Wb sein. In einigen Ausführungsformen weisen der erste und zweite Anschluss 110f, 110s der Anschlussstrukturen 110 jeweils eine effektive Anschlussbreite Wp von etwa 50-100 Mikrometer, etwa 80-100 Mikrometer, etwa 85-95 Mikrometer oder etwa 75-125 Mikrometer auf und/oder eine Anschlusshöhe Hp von etwa 40-80 Mikrometer, 50-70 Mikrometer oder etwa 50-120 Mikrometer auf. Beispielsweise kann die effektive Anschlussbreite Wp etwa 90 oder 120 Mikrometer betragen und die Anschlusshöhe Hp etwa 60 Mikrometer betragen, oder umgekehrt. Die effektive Anschlussbreite Wp ist eine Gesamtbreite des ersten oder zweiten Anschlusses abzüglich der überlagernden Anschlussbreite Wo. In einigen Ausführungsformen beträgt der Anschluss-zu-Anschluss-Abstand Dp zwischen entsprechend benachbarten Anschlussstrukturen des ersten und zweiten IC-Chips 104a, 104b etwa 250-350 Mikrometer, etwa 290-310 Mikrometer oder etwa 275-325 Mikrometer. Der Anschluss-zu-Anschluss-Abstand Dp kann beispielsweise die Ritzrahmenbreite Ws plus zweimal die effektive Anschlussbreite Wp sein.
  • Man beachte, dass 7-9, 10A, 10B und 11 zwar ein dual-damascene-artiges Verfahren zum Ausbilden der zweiten Drähte 124w2, der Anschlussstrukturen 110 und der zweiten Durchkontaktierungen 124v2 darstellen, aber alternativ ein anderes dual-damascene-artiges Verfahren oder ein single-damascene-artiges Verfahren verwendet werden kann. Ein dual-damascene-artiges Verfahren und ein single-damascene-artiges Verfahren sind entsprechend ein Dual-Damascene- und Single-Damascene-Verfahren, die nicht auf Kupfer beschränkt sind.
  • Wie durch die Querschnittsansicht 1100 von 11 dargestellt, wird eine obere Passivierungsschicht 122 ausgebildet, welche die obere ILD-Schicht 120b, die zweiten Drähte 124w2, die Anschlussstrukturen 110 und die zweiten Durchkontaktierungen 124v2 bedeckt. Ferner wird die obere Passivierungsschicht 122 mit einer oberen Oberfläche ausgebildet, die plan oder im Wesentlichen plan ist. Die obere Passivierungsschicht 122 kann beispielsweise Siliciumdioxid, Siliciumnitrid, ein anderes Dielektrikum oder eine beliebige Kombination der Vorstehenden sein. In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden der oberen Passivierungsschicht 122 ein Abscheiden der oberen Passivierungsschicht 122 auf der oberen ILD-Schicht 120b und ein nachfolgendes Durchführen einer Planarisierung in die obere Passivierungsschicht 122 hinein, um die obere Oberfläche der oberen Passivierungsschicht 122 zu glätten. Die Abscheidung kann beispielsweise durch CVD, PVD, Sputtern oder ein anderes Abscheidungsverfahren erfolgen. Die Planarisierung kann beispielsweise durch ein CMP- oder ein anderes Planarisierungsverfahren erfolgen.
  • Wie durch die Ansichten 1200A, 1200B von 12A und 12B dargestellt (am besten in 12B zu sehen), wird die obere Passivierungsschicht 122 strukturiert, um CP-Öffnungen 202 auszubilden, die über den ersten Anschlüssen 110f (siehe 12B) der Anschlussstrukturen 110 liegen und diese freilegen. 12A stellt eine Querschnittsansicht 1200A entlang einer Linie A in 12B bereit, und 12B stellt eine Draufsicht 1200B innerhalb eines Kastens BX in 12A bereit. Ferner kann, obwohl bei 12A und 12B nicht beschrieben, beispielsweise 2A repräsentativ für das allgemeinere Layout der Struktur in 12A und 12B sein. In einigen Ausführungsformen erfolgt das Strukturieren durch (ein) Photolithographie-/Ätzverfahren. Beispielsweise kann auf der oberen Passivierungsschicht 122 eine Fotolackmaske (nicht gezeigt) ausgebildet werden und - mit der Fotolackmaske an Ort und Stelle - eine Ätzung in die obere Passivierungsschicht 122 hinein durchgeführt werden. Die Fotolackmaske kann beispielsweise ein Layout der CP-Öffnungen 202 aufweisen und beispielsweise unter Benutzung von Photolithographie ausgebildet werden. Die Ätzung erstreckt sich durch die obere Passivierungsschicht 122 hindurch und endet an den ersten Anschlüssen 110f der Anschlussstrukturen 110.
  • In einigen Ausführungsformen wird, nachdem die CP-Öffnungen 202 ausgebildet wurden, unter Benutzung der ersten Anschlüsse 110f der Anschlussstruktur 110 ein erster Durchgang eines CP-Prüfens an den Schaltungen 108 durchgeführt. Abhängig von Ergebnissen des ersten Durchgangs des CP-Prüfens wird das Halbleiterwerkstück 102a verworfen oder nachgearbeitet oder einer nachfolgenden Verarbeitung zugeführt, die nachstehend beschrieben wird. Ferner kommt es in einigen Ausführungsformen zu einem Korrodieren oder anderweitigen Beschädigen der ersten Anschlüsse 110f während des ersten Durchgangs des CP-Prüfens aufgrund eines Ausgesetztseins gegenüber einem umgebenden Umfeld des Halbleiterwerkstücks 102a. Beispielsweise können die ersten Anschlüsse 110f aufgrund dieses Ausgesetztseins oxidieren.
  • Wie durch die Querschnittsansicht 1300 von 13 dargestellt, sind in einigen Ausführungsformen eine Anordnung 302 von Farbfiltern 304 und eine Anordnung 306 von Mikrolinsen 308 auf der oberen Passivierungsschicht 122, über jeder der Pixelsensoranordnungen 108p liegend, gestapelt ausgebildet. Der Einfachheit der Darstellung halber sind nur einige der Farbfilter 304 mit 304 bezeichnet und nur einige der Mikrolinsen 308 mit 308 bezeichnet. Ferner ist der Einfachheit der Darstellung halber die Anordnung 302 von Farbfiltern 304 nur für eine der Pixelsensoranordnungen 108p mit 302 bezeichnet und die Anordnung 306 von Mikrolinsen 308 nur für eine der Pixelsensoranordnungen 108p mit 306 bezeichnet.
  • Ferner wird in einigen Ausführungsformen, nachdem die Anordnung 302 von Farbfiltern 304 und die Anordnung 306 von Mikrolinsen 308 ausgebildet wurden, unter Benutzung der ersten Anschlüsse 110f der Anschlussstrukturen 110 (siehe 12B) ein zweiter Durchgang eines CP-Prüfens an den Schaltungen 108 durchgeführt. Abhängig von Ergebnissen des zweiten Durchgangs des CP-Prüfens wird das Halbleiterwerkstück 102a verworfen oder nachgearbeitet oder einer nachfolgenden Verarbeitung zugeführt, die nachstehend beschrieben wird. In einigen Ausführungsformen kommt es zu einem Korrodieren oder anderweitigen Beschädigen der ersten Anschlüsse 110f während des Ausbildens der Anordnung 302 von Farbfiltern 304 und der Anordnung 306 von Mikrolinsen 308 und/oder während des zweiten Durchgangs des CP-Prüfens aufgrund eines Ausgesetztseins gegenüber einem umgebenden Umfeld des Halbleiterwerkstücks 102a. Beispielsweise können Chlorionen, die während des Ausbildens der Farbfilter 304 und der Mikrolinsen 308 benutzt werden, die ersten Anschlüsse 110f beschädigen.
  • Wie durch die Querschnittsansicht 1400 von 14 dargestellt, ist auf der oberen Passivierungsschicht 122 eine Dammschicht 1402 ausgebildet, die über dem Ritzrahmenbereich 106 liegt. Die Dammschicht 1402 ist dielektrisch und kann beispielsweise ein Fotolack oder ein anderes dielektrisches Material sein. Ferner kann die Dammschicht 1402 beispielsweise ein ringförmiges Layout (in der Querschnittsansicht 1400 nicht sichtbar) mit einem Paar ringförmiger Segmente aufweisen, die entsprechend den ersten und zweiten IC-Chip 104a, 104b umschließen. In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden der Dammschicht 1402 ein Abscheiden der Dammschicht 1402 und anschließend ein Strukturieren der Dammschicht. Das Abscheiden kann beispielsweise durch Rotationsbeschichtung oder ein anderes Abscheidungsverfahren erfolgen, und/oder das Strukturieren kann beispielsweise unter Benutzung von Photolithographie erfolgen.
  • Ebenfalls durch die Querschnittsansicht 1400 von 14 dargestellt, ist eine obere Klebstoffschicht 1404 ausgebildet, die über der Dammschicht 1402 liegt. Die obere Klebstoffschicht 1404 kann beispielsweise ein Epoxidharz oder ein anderer Klebstoff sein. Ferner kann die obere Klebstoffschicht 1404 beispielsweise das gleiche oder im Wesentlichen das gleiche Layout aufweisen wie die Dammschicht 1402. In einigen Ausführungsformen wird die obere Klebstoffschicht 1404 durch ein Druckverfahren oder ein anderes Abscheidungsverfahren ausgebildet.
  • Wie durch die Querschnittsansicht 1500 von 15 dargestellt, haftet eine obere Isolierplatte 1502 über die Dammschicht 1402 und die obere Klebstoffschicht 1404 an der oberen Passivierungsschicht 122. Die obere Klebstoffschicht 1404 klebt die obere Isolierplatte 1502 über die Dammschicht 1402 an die obere Passivierungsschicht 122. Die obere Isolierplatte 1502 ist transparent und kann beispielsweise Glas oder ein anderes Isoliermaterial sein. Obwohl in der Querschnittsansicht 1500 nicht sichtbar, dichtet in einigen Ausführungsformen das Haften einen Hohlraum 1506, der über jeder der Schaltungen 108 liegt, (z. B. hermetisch) ab.
  • Wie durch die Querschnittsansicht 1600 von 16 dargestellt, wird das Halbleitersubstrat 112 dünner gemacht, um eine Dicke Ts des Halbleitersubstrats 112 zu verringern. In einigen Ausführungsformen wird das Halbleitersubstrat 112 durch ein CMP-, ein anderes Planarisierungsverfahren oder ein anderes Dünnermachverfahren dünner gemacht.
  • Wie durch die Querschnittsansicht 1700 von 17 dargestellt, wird das Halbleitersubstrat 112 strukturiert, um in dem Ritzrahmenbereich 106 eine Ritzrahmenöffnung 1702 zu definieren. Die Ritzrahmenöffnung 1702 legt die untere ILD-Schicht 120a frei und kann beispielsweise auf den Ritzrahmenbereich 106 begrenzt sein. In einigen Ausführungsformen erfolgt das Strukturieren durch (ein) Photolithographie-/Ätzverfahren. Beispielsweise kann auf dem Halbleitersubstrat 112 eine Fotolackmaske (nicht gezeigt) ausgebildet werden, und danach kann durch die Fotolackmaske hindurch ein Ätzmittel auf das Halbleitersubstrat 112 aufgebracht werden. Die Fotolackmaske kann beispielsweise durch Abscheiden einer Fotolackschicht auf dem Halbleitersubstrat 112 und Strukturieren der Fotolackschicht mit einem Layout der Ritzrahmenöffnung 1702 ausgebildet werden. Das Abscheiden kann beispielsweise durch Rotationsbeschichtung oder ein anderes Abscheidungsverfahren erfolgen, und/oder das Strukturieren kann beispielsweise durch Photolithographie erfolgen. Danach kann die Fotolackmaske abgezogen werden. Das Ätzmittel kann eine hohe Ätzrate für das Halbleitersubstrat 112, bezogen auf die untere ILD-Schicht 120a, aufweisen, derart dass die untere ILD-Schicht 120a als Ätzanschlag dient.
  • Wie durch die Querschnittsansicht 1800 von 18 dargestellt, ist auf dem Halbleitersubstrat 112 eine untere Klebstoffschicht 404 ausgebildet, die ferner die Ritzrahmenöffnung 1702 (siehe 17) füllt. Die untere Klebstoffschicht 404 kann beispielsweise ein Epoxidharz oder ein anderer Klebstoff sein. In einigen Ausführungsformen wird die untere Klebstoffschicht 404 durch ein Druckverfahren oder ein anderes Abscheidungsverfahren ausgebildet.
  • Ebenfalls durch die Querschnittsansicht 1800 von 18 dargestellt, haftet eine untere Isolierplatte 406 über die untere Klebstoffschicht 404 an dem Halbleitersubstrat 112. Die untere Isolierplatte 406 kann beispielsweise transparent und/oder beispielsweise Glas oder ein anderes Isoliermaterial sein.
  • Ebenfalls durch die Querschnittsansicht 1800 von 18 dargestellt, ist auf der unteren Isolierplatte 406 eine Barriereschicht 1802 ausgebildet, derart dass die untere Isolierplatte 406 die Barriereschicht 1802 vertikal von der unteren Klebstoffschicht 404 beabstandet. Die Barriereschicht 1802 kann beispielsweise Siliciumoxid, Siliciumnitrid oder ein anderes Dielektrikum sein und/oder beispielsweise durch CVD, PVD oder ein anderes Abscheidungsverfahren ausgebildet werden.
  • Wie durch die Querschnittsansicht 1900 von 19 dargestellt, wird die Barriereschicht 1802 (siehe 18) strukturiert, um entsprechend unter den Schaltungen 108 ein Paar von Barriereelementen 408 an der unteren Isolierplatte 406 auszubilden. Wie nachstehend zu sehen, entsprechen die Barriereelemente 408 leitfähigen Vorwölbungen (oder Kugeln), die danach ausgebildet werden. In einigen Ausführungsformen erfolgt das Strukturieren durch (ein) Photolithographie-/Ätzverfahren. Beispielsweise kann auf der Barriereschicht 1802 eine Fotolackmaske (nicht gezeigt) ausgebildet werden, und danach kann durch die Fotolackmaske hindurch ein Ätzmittel auf die Barriereschicht 1802 aufgebracht werden. Die Fotolackmaske kann beispielsweise durch Abscheiden einer Fotolackschicht auf der Barriereschicht 1802 und Strukturieren der Fotolackschicht mit einem Layout der Barriereelemente 408 ausgebildet werden. Das Abscheiden kann beispielsweise durch Rotationsbeschichtung oder ein anderes Abscheidungsverfahren erfolgen, und/oder das Strukturieren kann beispielsweise durch Photolithographie erfolgen. Danach kann die Fotolackmaske abgezogen werden. Das Ätzmittel kann eine hohe Ätzrate für die Barriereschicht 1802, bezogen auf die untere Isolierplatte 406, aufweisen, derart dass die untere Isolierplatte 406 als Ätzanschlag dient.
  • Wie durch die Ansichten 2000A, 2000B von 20A und 20B dargestellt, werden die untere Klebstoffschicht 404, die untere Isolierplatte 406, das Halbleiterwerkstück 102a, die obere ILD-Schicht 122b, die obere Passivierungsschicht 122, die Anschlussstrukturen 110, die Dammschicht 1402 und die obere Klebstoffschicht 1404 entlang des Ritzrahmenbereichs 106 geschnitten, um eine Kerbe 2002 zu definieren, die sich mit dem Ritzrahmenbereich 106 überlagert. 20A stellt eine Querschnittsansicht 2000A entlang einer Linie A in 20B bereit, und 20B stellt eine Draufsicht 2000B bereit, die innerhalb eines Kastens BX in 20A aufgenommen ist. Ferner kann, obwohl bei 20A und 20B nicht beschrieben, beispielsweise 4A repräsentativ für das allgemeinere Layout jedes des ersten und zweiten IC-Chips 104a, 104b nach Abschluss des Schneidens sein. Das Schneiden vereinzelt/individualisiert den ersten und zweiten IC-Chip 104a, 104b und kann beispielsweise mittels einer Chipsäge oder eines anderen Schneidwerkzeugs erfolgen. Ferner entfernt das Schneiden die Brücken 110b der Anschlussstrukturen 110 (siehe 10B), um die ersten Anschlüsse 110f materiell und elektrisch von den zweiten Anschlüssen 110s zu trennen.
  • Durch Trennen der ersten Anschlüsse 110f von den zweiten Anschlüssen 110s sind die ersten Anschlüsse 110f elektrisch schwimmend. Ferner sind, da die zweiten Anschlüsse 110s von den ersten Anschlüssen 110f getrennt sind, die zweiten Anschlüsse 110s von einer Beschädigung an den ersten Anschlüssen 110f nicht betroffen. Eine derartige Beschädigung kann während vorhergehender Verfahren durch die CP-Öffnungen 202 hindurch vorkommen. Ferner sind, da die zweiten Anschlüsse 110s während der vorhergehenden Verfahren von der oberen Passivierungsschicht 122 bedeckt blieben, die zweiten Anschlüsse 110s frei von Korrosion und anderer Beschädigung.
  • Wie durch die Querschnittsansicht 2100 von 21 dargestellt, ist eine zweite leitfähige Schicht 2102 ausgebildet, welche die Barriereelemente 408 und die Kerbe 2002 überzieht und ferner seitlich mit Seitenwänden der Anschlussstrukturen 110 in Kontakt steht. Die zweite leitfähige Schicht 2102 kann beispielsweise Aluminium-Kupfer, Kupfer, Aluminium, ein anderes Metall oder ein anderes leitfähiges Material sein oder umfassen. Die zweite leitfähige Schicht 2102 kann beispielsweise konform ausgebildet werden und/oder beispielsweise durch CVD, PVD, nichtelektrisches Plattieren, Elektroplattieren oder ein anderes Abscheidungs- oder Plattierungsverfahren ausgebildet werden.
  • Wie durch die Querschnittsansicht 2200 von 22 dargestellt, wird die zweite leitfähige Schicht 2102 (siehe 21) strukturiert, um eine externe Verbindung 402 zu definieren, die sich von einem der Barriereelemente 408, das dem ersten IC-Chip 104a entspricht, entlang von Seitenwänden der Kerbe 2002 und Seitenwänden der Anschlussstrukturen 110 zu einem anderen der Barriereelemente 408, das dem zweiten IC-Chip 104b entspricht, erstreckt. In einigen Ausführungsformen erfolgt das Strukturieren durch (ein) Photolithographie-/Ätzverfahren. Beispielsweise kann auf der zweiten leitfähigen Schicht 2102 eine Fotolackmaske (nicht gezeigt) ausgebildet werden, und danach kann durch die Fotolackmaske hindurch ein Ätzmittel auf die zweite leitfähige Schicht 2102 aufgebracht werden. Die Fotolackmaske kann beispielsweise durch Abscheiden einer Fotolackschicht auf der zweiten leitfähigen Schicht 2102 und Strukturieren der Fotolackschicht mit einem Layout der externen Verbindung 402 ausgebildet werden. Das Abscheiden kann beispielsweise durch Rotationsbeschichtung oder ein anderes Abscheidungsverfahren erfolgen, und/oder das Strukturieren kann beispielsweise durch Photolithographie erfolgen. Danach kann die Fotolackmaske abgezogen werden.
  • Wie durch die Querschnittsansicht 2300 von 23 dargestellt, ist eine untere Passivierungsschicht 2302 ausgebildet, welche die Kerbe 2002 an der externen Verbindung 402 überzieht und ferner die untere Isolierplatte 406 und die Barriereelemente 408 überzieht. Die untere Passivierungsschicht 2302 kann beispielsweise Siliciumnitrid, Siliciumoxid oder ein anderes Dielektrikum sein oder anderweitig umfassen. Die untere Passivierungsschicht 2302 kann beispielsweise durch CVD, PVD oder ein anderes Abscheidungsverfahren ausgebildet werden.
  • Wie durch die Querschnittsansicht 2400 von 24 dargestellt, wird die untere Passivierungsschicht 2302 strukturiert, um Barriereöffnungen 2402 zu definieren, die entsprechend Abschnitte der externen Verbindung 402 auf den Barriereelementen 408 freilegen. In einigen Ausführungsformen erfolgt das Strukturieren durch ein Photolithographie-/Ätzverfahren. Beispielsweise kann auf der unteren Passivierungsschicht 2302 eine Fotolackmaske (nicht gezeigt) ausgebildet werden, und danach kann durch die Fotolackmaske hindurch ein Ätzmittel auf die untere Passivierungsschicht 2302 aufgebracht werden. Die Fotolackmaske kann beispielsweise durch Abscheiden einer Fotolackschicht auf der unteren Passivierungsschicht 2302 und Strukturieren der Fotolackschicht mit einem Layout der Barriereöffnungen 2402 ausgebildet werden. Das Abscheiden kann beispielsweise durch Rotationsbeschichtung oder ein anderes Abscheidungsverfahren erfolgen, und/oder das Strukturieren kann beispielsweise durch Photolithographie erfolgen. Danach kann die Fotolackmaske abgezogen werden.
  • Wie durch die Querschnittsansicht 2500 von 25 dargestellt, sind auf der externen Verbindung 402, innerhalb der Barriereöffnungen 2402 (siehe 24), leitfähige Vorwölbungen 410 ausgebildet, um eine BGA 2502 zu definieren, die unter jeder der Schaltungen 108 liegt. Die leitfähigen Vorwölbungen 410 sind können beispielsweise Lot oder ein anderes leitfähiges Material sein und/oder beispielsweise durch Abscheiden von Lot in den Barriereöffnungen 2402 und nachfolgendes Durchführen eines Reflow-Verfahrens, um das abgeschiedene Lot zu den leitfähigen Vorwölbungen 410 umzuformen, ausgebildet werden. Die leitfähigen Vorwölbungen 410 sind elektrisch mit der externen Verbindung 402 gekoppelt und ferner über die externe Verbindung 402 elektrisch mit den Anschlussstrukturen 110 gekoppelt. Ferner sind die leitfähigen Vorwölbungen 410 über die Anschlussstrukturen 110 elektrisch mit den Schaltungen 108 gekoppelt.
  • Wie durch die Querschnittsansicht 2600 von 26 dargestellt, werden die obere Isolierplatte 1502, die externe Verbindung 402 und die untere Passivierungsschicht 2302 entlang des Ritzrahmenbereichs 106 geschnitten. Das Schneiden trennt die obere Isolierplatte 1502 in ein Paar von Plattensegmenten, die jedes für sich dem ersten und zweiten IC-Chip 104a, 104b zugehörig sind. In ähnlicher Weise trennt das Schneiden die externe Verbindung 402 in ein Paar von Segmenten der externen Verbindung, die jedes für sich dem ersten und zweiten IC-Chip 104a, 104b zugehörig sind, und trennt die untere Passivierungsschicht 2302 in ein Paar unterer Passivierungssegmente, die jedes für sich dem ersten und zweiten IC-Chip 104a, 104b zugehörig sind. Das Schneiden kann beispielsweise mittels einer Chipsäge oder eines anderen Schneidwerkzeugs erfolgen.
  • Bezug nehmend auf 27, ist ein Ablaufdiagramm 2700 einiger Ausführungsformen des Verfahrens von 6-9, 10A, 10B, 11, 12A, 12B, 13-19, 20A, 20B und 21-26 bereitgestellt.
  • Bei 2702 wird ein Halbleiterwerkstück ausgebildet, das einen ersten IC-Chip und einen zweiten IC-Chip umfasst. Der erste und zweite IC-Chip sind durch einen Ritzrahmenbereich getrennt. Der erste IC-Chip weist einen Anschluss des gehäusten Bauteils und einen CP-Anschluss auf, die durch eine leitfähige Brücke verbunden sind. Siehe beispielsweise 6-9, 10A, 10B und 11.
  • Bei 2704 wird eine Ätzung in eine Passivierungsschicht hinein durchgeführt, die den Anschluss des gehäusten Bauteils und den CP-Anschluss bedeckt, um eine CP-Öffnung auszubilden, die den CP-Anschluss, aber nicht den Anschluss des gehäusten Bauteils freilegt. Siehe beispielsweise 12A und 12B. In einigen Ausführungsformen wird danach über die CP-Öffnung ein erster Durchgang eines CP-Prüfens an dem ersten IC-Chip durchgeführt.
  • Bei 2706 werden nach der Ätzung und, in einigen Ausführungsformen, nach dem ersten Durchgang des CP-Prüfens Farbfilter und Mikrolinsen ausgebildet, die eine Pixelsensoranordnung des ersten IC-Chips bedecken. Die Farbfilter und die Mikrolinsen werden ausgebildet, während der CP-Anschluss durch die CP-Öffnung freiliegt. Siehe beispielsweise 13. In einigen Ausführungsformen wird danach über die CP-Öffnung ein zweiter Durchgang eines CP-Prüfens an dem ersten IC-Chip durchgeführt.
  • Bei 2708 wird nach dem Ausbilden der Farbfilter und der Mikrolinsen und, in einigen Ausführungsformen, nach dem zweiten Durchgang des CP-Prüfens ein CSP-Verfahren durchgeführt, um den ersten und zweiten IC-Chip zu häusen. Siehe beispielsweise 14-19, 20A, 20B und 21-26.
  • Bei 2708a wird eine erste Isolierplatte so angebracht, dass sie an einer Vorderseite des Halbleiterwerkstücks haftet. Siehe beispielsweise 14 und 15. Bei 2708b wird eine Rückseite des Halbleiterwerkstücks dünner gemacht. Siehe beispielsweise 16. Bei 2708c wird eine Ätzung in die Rückseite des Halbleiterwerkstücks hinein durchgeführt, um in dem Ritzrahmenbereich eine Ritzrahmenöffnung auszubilden. Siehe beispielsweise 17. Bei 2708d wird eine zweite Isolierplatte so angebracht, dass sie an der Rückseite des Halbleiterwerkstücks haftet. Siehe beispielsweise 18. Bei 2708e werden die zweite Isolierplatte und das Halbleiterwerkstück entlang des Ritzrahmenbereichs geschnitten, um den ersten und zweiten IC-Chip zu trennen und die leitfähige Brücke zu entfernen. Siehe beispielsweise 20A und 20B. Bei 2708f wird eine externe Verbindung ausgebildet, die sich entlang einer Seitenwand des ersten IC-Chips, von einem seitlichen Kontakt mit einer Seitenwand des Anschlusses des gehäusten Bauteils zu einer Unterseite der zweiten Isolierplatte erstreckt. Siehe beispielsweise 21 und 22. Bei 2708g wird auf der Unterseite der zweiten Isolierplatte eine BGA ausgebildet, die durch den Anschluss des gehäusten Bauteils und die externe Verbindung elektrisch mit dem ersten IC-Chip gekoppelt ist. Siehe beispielsweise 23-25. Bei 2708h wird die zweite Isolierplatte entlang des Ritzrahmenbereichs geschnitten. Siehe beispielsweise 26.
  • Der CP-Anschluss wird zum CP-Prüfen benutzt, nachdem er durch die CP-Öffnung freigelegt wurde, während der Anschluss des gehäusten Bauteils von der Passivierungsschicht bedeckt und folglich frei von Korrosion und anderer Beschädigung bleibt. Ferner trennt das Schneiden den CP-Anschluss und den Anschluss des gehäusten Bauteils, derart dass der Anschluss des gehäusten Bauteils während des CSP-Verfahrens ohne Bedenken bezüglich Korrosion und anderer Beschädigung benutzt werden kann. Dies wiederum kann die Funktionalität und die Zuverlässigkeit des ersten und zweiten IC-Chips verbessern und kann wiederum eine Haftung zwischen dem Anschluss des gehäusten Bauteils und der externen Verbindung verstärken.
  • Zwar ist das Ablaufdiagramm 2700 von 27 hierin als eine Abfolge von Handlungen oder Ereignissen dargestellt und beschrieben, aber es versteht sich, dass die dargestellte Reihenfolge dieser Handlungen oder Ereignisse nicht in einem einschränkenden Sinne auszulegen ist. Beispielsweise können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen, neben den hierin dargestellten und/oder beschriebenen, vorkommen. Ferner sind möglicherweise nicht alle dargestellten Handlungen erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der hierin enthaltenen Beschreibung zu realisieren, und eine oder mehrere der hierin abgebildeten Handlungen kann/können in einer oder mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
  • Bezug nehmend auf 28A-28C sind Ansichten 2800A-2800C einiger Ausführungsformen des gehäusten IC-Bauteils bereitgestellt, das gemäß dem Verfahren von 27 ausgebildet wird. 28A stellt eine Querschnittsansicht 2800A entlang einer Linie A in 28B und 28C bereit. 28B und 28C stellen Draufsichten 2800B, 2800C, entsprechend innerhalb eines Kastens BX1 in 28A und eines Kastens BX2 in 28A, bereit. Wie dargestellt, haftet eine untere Isolierplatte 406 durch eine untere Klebstoffschicht 404 an eine Rückseite 112b eines Halbleitersubstrats 112. In einigen Ausführungsformen umschließt die untere Klebstoffschicht 404 die Rückseite 112b des Halbleitersubstrats 112, derart dass die untere Klebstoffschicht 404 eine untere Oberfläche des Halbleitersubstrats 112 und Seitenwände des Halbleitersubstrats 112 überzieht.
  • Unter der unteren Isolierplatte 406, auf einer dem Halbleitersubstrat 112 gegenüberliegenden Seite der unteren Isolierplatte 406, liegt eine BGA 2502. Die BGA 2502 umfasst mehrere leitfähige Vorwölbungen 410, die jeweils durch ein Barriereelement 408 und eine externe Verbindung 402 von der unteren Isolierplatte 406 vertikal beabstandet sind. Der Einfachheit der Darstellung halber sind nur einige der leitfähigen Vorwölbungen 410 mit 410 bezeichnet. Ferner sind der Einfachheit der Darstellung halber die externe Verbindung 402 und das Barriereelement 408 nur für einige der leitfähigen Vorwölbungen 410 bezeichnet. Die externe Verbindung 402 befindet sich vertikal zwischen dem Barriereelement 408 und der entsprechenden der leitfähigen Vorwölbungen 410 und koppelt die Lotvorwölbung elektrisch mit wenigstens einer mehrerer Anschlussstrukturen 110, die über dem Halbleitersubstrat 112 liegen. Ferner ist die externe Verbindung 402 von einer unteren Passivierungsschicht 2302 überzogen.
  • Die Anschlussstrukturen 110 sind elektrisch mit einer Schaltung 108 auf einer Vorderseite 112f des Halbleitersubstrats 112 gekoppelt, derart dass die leitfähigen Vorwölbungen 410 über die externen Verbindungen 402 und die Anschlussstrukturen 110 elektrisch mit der Schaltung 108 gekoppelt sind. Die Schaltung 108 kann beispielsweise eine Bilderfassungsschaltung oder eine andere Schaltung sein. In einigen Ausführungsformen umfasst die Schaltung 108 eine Pixelsensoranordnung 108p und eine Hilfsschaltungsanordnung 108s. Die Pixelsensoranordnungen 108p kann beispielsweise mehrere Pixelsensoren 116 umfassen, die in Reihen und Spalten angeordnet sind. Der Einfachheit der Darstellung halber ist nur einer der Pixelsensoren 116 mit 116 bezeichnet. Die Hilfsschaltungsanordnung 108s unterstützt den Betrieb der Pixelsensoranordnung 108p und kann beispielsweise mehrere Hilfsvorrichtungen 118 umfassen. Die Hilfsvorrichtungen 118 können beispielsweise einen ISP, Lese-/Schreibvorrichtungen und andere Hilfsvorrichtungen umfassen.
  • Das Halbleitersubstrat 112 und eine Verbindungsstruktur 114 definieren wenigstens teilweise die Schaltung 108. Die Verbindungsstruktur 114 liegt über dem Halbleitersubstrat 112 und umfasst eine untere ILD-Schicht 120a, eine obere ILD-Schicht 120b und eine obere Passivierungsschicht 122. Die obere ILD-Schicht 120b liegt über der unteren ILD-Schicht 120a, und die obere Passivierungsschicht 122 liegt über der oberen ILD-Schicht 120b. Ferner umfasst die Verbindungsstruktur 114 mehrere leitfähige Merkmale. Die leitfähigen Merkmale sind innerhalb der unteren ILD-Schicht 120a, der oberen ILD-Schicht 120b und der oberen Passivierungsschicht 122 gestapelt und definieren Leiterbahnen, welche Vorrichtungen der Schaltung 108 miteinander verbinden. Die leitfähigen Merkmale umfassen Drähte 124w, Durchkontaktierungen 124v und die Anschlussstrukturen 110. Der Einfachheit der Darstellung halber sind nur einige der Drähte 124w mit 124w bezeichnet und nur einige der Durchkontaktierungen 124v mit 124v bezeichnet.
  • In einigen Ausführungsformen sind eine Anordnung 302 von Farbfiltern 304 und eine Anordnung 306 von Mikrolinsen 308 direkt über der Pixelsensoranordnung 108p gestapelt. In einigen Ausführungsformen sind die Farbfilter 304 in eine Oberseite der oberen Passivierungsschicht 122 eingelassen, und/oder die Mikrolinsen 308 liegen entsprechend über den Farbfiltern 304. Die Farbfilter 304 lassen jeweils einen zugewiesenen Bereich von Wellenlängen (z. B. rote Wellenlängen) passieren, während sie Wellenlängen außerhalb des zugewiesenen Bereichs blockieren. Die Farbfilter 304 können beispielsweise ein Bayer-Farbfiltermosaik definieren. Die Mikrolinsen fokussieren jeweils einfallende Strahlung entsprechend auf einen darunter liegenden der Pixelsensoren 116.
  • Eine Dammschicht 1402 liegt über der oberen Passivierungsschicht 122 und erstreckt sich seitlich entlang eines Randes der oberen Passivierungsschicht 122, um die Schaltung 108 seitlich zu umgeben. In einigen Ausführungsformen weist die Dammschicht 1402 ein ringförmiges Layout oder ein anderes in sich geschlossenes Layout auf. Ferner liegt eine obere Isolierplatte 1502 über der Dammschicht 1402 und haftet durch eine obere Klebstoffschicht 1404 an dieser. Die obere Isolierplatte 1502 ist transparent und bedeckt die Schaltung 108. In einigen Ausführungsformen ist ein Hohlraum 1506 (z. B. hermetisch) zwischen der oberen Isolierplatte 1502 und der oberen Passivierungsschicht 122 abgedichtet.
  • Wie durch die Draufsichten 2800B, 2800C von 28B und 28C dargestellt, umfasst jede der Anschlussstrukturen 110 einen ersten Anschluss 110f und einen zweiten Anschluss 110s. Die ersten Anschlüsse 110f weisen aufgrund eines Ausgesetztseins über CP-Öffnungen 202 in der oberen Passivierungsschicht 122 (siehe 28A) während der Ausbildung des gehäusten IC-Bauteils eine Beschädigung 310 auf. In einigen Ausführungsformen sind die CP-Öffnungen 202 durch die Dammschicht 1402 (siehe 28A) und/oder die obere Klebstoffschicht 1404 (siehe 28A) gefüllt. Ferner sind die ersten Anschlüsse 110f elektrisch schwimmend und aufgrund einer Entfernung leitfähiger Brücken (nicht gezeigt) der Anschlussstrukturen 110 während der Ausbildung des gehäusten IC-Bauteils unabhängig von den zweiten Anschlüssen 110s. Die zweiten Anschlüsse 110s sind vollständig oder im Wesentlichen von der oberen Passivierungsschicht 122 (siehe 28A) bedeckt und folglich frei von Korrosion oder anderer Beschädigung. Ferner sind die zweiten Anschlüsse 110s elektrisch mit den externen Verbindungen 402 und einigen der Durchkontaktierungen 124v gekoppelt, wohingegen die ersten Anschlüsse 110f elektrisch schwimmend sind.

Claims (19)

  1. Verfahren zur Ausbildung eines eine integrierte Schaltung, im Folgenden IC genannt, beinhaltenden gehäusten Bauteils wobei das Verfahren umfasst: Ausbilden eines Halbleiterwerkstücks, das einen Ritzrahmenbereich (106), einen ersten IC-Chip (104a) und einen zweiten IC-Chip (104b) umfasst, wobei der Ritzrahmenbereich (106) den ersten (104a) und zweiten IC-Chip (104b) trennt und an diese grenzt, wobei der erste IC-Chip (104a) eine Schaltung (108) und eine Anschlussstruktur (110), die elektrisch mit der Schaltung (108) gekoppelt ist, umfasst, wobei die Anschlussstruktur (110) einen ersten Anschluss (110f), einen zweiten Anschluss (110s) und eine Brücke (110b) umfasst und wobei die Brücke (110b) sich innerhalb des Ritzrahmenbereichs (106) befindet und sich von dem ersten Anschluss (110f) zu dem zweiten Anschluss (110s) erstreckt, um den ersten Anschluss (110f) mit dem zweiten Anschluss (110s) zu verbinden; und Schneiden des Halbleiterwerkstücks entlang des Ritzrahmenbereichs (106), um den ersten (104a) und zweiten IC-Chip (104b) zu vereinzeln, wobei das Schneiden die Brücke (110b) entfernt, um den ersten (110f) und zweiten Anschluss (110s) zu trennen, wobei das Halbleiterwerkstück eine Passivierungsschicht (122) umfasst, die den ersten Anschluss (110f) und den zweiten Anschluss (110s) bedeckt, und wobei das Verfahren ferner umfasst: Durchführen einer Ätzung in die Passivierungsschicht (122) hinein, um eine Öffnung (202) auszubilden, die den ersten Anschluss (110f), aber nicht den zweiten Anschluss (110s) freilegt, und wobei das Schneiden durchgeführt wird, während der zweite Anschluss (110s) vollständig von der Passivierungsschicht (122) bedeckt ist.
  2. Verfahren nach Anspruch 1, ferner umfassend: Durchführen eines Schaltungskontaktstift-Prüfens, im Folgenden CP-Prüfens genannt, unter Benutzung des ersten Anschlusses (110f) über die Öffnung (202).
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste IC-Chip (104a) ferner eine Anordnung von Pixelsensoren umfasst und wobei das Verfahren ferner umfasst: Ausbilden einer Anordnung (302) von Farbfiltern (304), die über der Anordnung von Pixelsensoren liegt und in eine Oberseite der Passivierungsschicht (122) eingelassen ist; und Ausbilden einer Anordnung (306) von Mikrolinsen (308), die über der Anordnung (302) von Farbfiltern (304) liegt.
  4. Verfahren nach Anspruch 3, ferner umfassend: Durchführen eines ersten Durchgangs eines Schaltungskontaktstift-Prüfens, im Folgenden CP-Prüfens genannt, an der Schaltung unter Benutzung des ersten Anschlusses (110f) über die Öffnung (202), wobei der erste Durchgang des CP-Prüfens zwischen dem Durchführen der Ätzung und dem Ausbilden der Anordnung von Farbfiltern (304) durchgeführt wird; und Durchführen eines zweiten Durchgangs eines CP-Prüfens an der Schaltung unter Benutzung des ersten Anschlusses(110f) über die Öffnung (202), wobei der zweite Durchgang des CP-Prüfens zwischen dem Ausbilden der Anordnung (306) von Mikrolinsen (308) und dem Schneiden des Halbleiterwerkstücks durchgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, ferner umfassend: Ausbilden von Korrosion auf dem ersten Anschluss (110f) zwischen dem Durchführen der Ätzung und dem Schneiden des Halbleiterwerkstücks, wobei die Korrosion sich auf dem ersten Anschluss (110f) über die Öffnung (202) ausbildet und wobei der zweite Anschluss (110s) während des Schneidens des Halbleiterwerkstücks im Wesentlichen frei von Korrosion ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Anschluss (110f) über den zweiten Anschluss (110s) und die Brücke (110b) elektrisch mit der Schaltung (108) gekoppelt ausgebildet wird und wobei der erste Anschluss (110f) nach Abschluss des Schneidens elektrisch schwimmend ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Anschlussstruktur (110) vor dem Schneiden ein U-förmiges Layout aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: nach dem Schneiden, Ausbilden einer externen Verbindung (402), die sich entlang einer Seitenwand des ersten IC-Chips (104a), von einem seitlichen Kontakt mit einer Seitenwand des zweiten Anschlusses (110s) zu einer Unterseite des ersten IC-Chips (104a), erstreckt; und Ausbilden einer Lotvorwölbung auf der Unterseite des ersten IC-Chips (104a), wobei die Lotvorwölbung über den zweiten Anschluss (110s) und die externe Verbindung (402) elektrisch mit der Schaltung (108) gekoppelt ist.
  9. Eine integrierte Schaltung, im Folgenden IC genannt, beinhaltendes gehäustes Bauteil, umfassend: einen IC-Chip (104a), der eine Schaltung (108), einen ersten Anschluss (110f), einen zweiten Anschluss (110s) und eine Passivierungsschicht (122) umfasst, wobei die Passivierungsschicht (122) den zweiten Anschluss (110s) bedeckt und eine Öffnung (202) definiert, die über dem ersten Anschluss (110f) liegt, wobei der erste Anschluss (110f) elektrisch schwimmend ist und eine obere Oberfläche aufweist, die beschädigt ist, wobei der zweite Anschluss (110s) elektrisch mit der Schaltung (108) gekoppelt ist und eine obere Oberfläche aufweist, die im Wesentlichen frei von Beschädigung (310) ist, und wobei der erste Anschluss (110f), der zweite Anschluss (110s) und die Passivierungsschicht (122) teilweise eine gemeinsame Seitenwand des IC-Chips (104a) definieren; und eine externe Verbindung (402), die sich von einer Unterseite des IC-Chips (104a), entlang der gemeinsamen Seitenwand, zu einem seitlichen Kontakt mit dem zweiten Anschluss (110s) erstreckt.
  10. Gehäustes IC-Bauteil nach Anspruch 9, wobei der IC-Chip (104a) ferner eine Pixelsensoranordnung umfasst und wobei das gehäuste IC-Bauteil ferner umfasst: eine Anordnung (302) von Farbfiltern (304), die über der Pixelsensoranordnung liegt und in eine Oberseite der Passivierungsschicht (122) eingelassen ist; und eine Anordnung (306) von Mikrolinsen (308), die über der Anordnung (302) von Farbfiltern (304) liegt.
  11. Gehäustes IC-Bauteil nach Anspruch 9 oder 10, ferner umfassend: eine Klebstoffschicht, die über der Passivierungsschicht (122) liegt und teilweise die gemeinsame Seitenwand definiert; und eine transparente Platte, welche die Mikrolinsen (308) und die Passivierungsschicht (122) bedeckt und ferner über die Klebstoffschicht an der Passivierungsschicht (122) haftet.
  12. Gehäustes IC-Bauteil nach einem der vorhergehenden Ansprüche 9 bis 11, wobei der IC-Chip (104a) umfasst: ein Halbleitersubstrat; und eine Verbindungsstruktur, die über dem Halbleitersubstrat liegt, wobei die Verbindungsstruktur eine Zwischendielektrikums-Schicht, im Folgenden ILD-Schicht genannt, mehrere Drähte und mehrere Durchkontaktierungen umfasst, wobei die Drähte und die Durchkontaktierungen abwechselnd innerhalb der ILD-Schicht gestapelt sind; wobei die Passivierungsschicht (122) die ILD-Schicht bedeckt, wobei die Schaltung (108) wenigstens teilweise durch das Halbleitersubstrat und die Verbindungsstruktur definiert wird und wobei die ILD-Schicht teilweise die gemeinsame Seitenwand definiert.
  13. Gehäustes IC-Bauteil nach Anspruch 12, wobei die externe Verbindung (402) an der gemeinsamen Seitenwand seitlich mit der ILD-Schicht, der Passivierungsschicht (122) und dem zweiten Anschluss (110s) in Kontakt steht.
  14. Gehäustes IC-Bauteil nach einem der vorhergehenden Ansprüche 9 bis 13, ferner umfassend: eine Klebstoffschicht, die eine Unterseite des Halbleitersubstrats umgibt, derart dass die Klebstoffschicht Seitenwände des Halbleitersubstrats überzieht, wobei die Klebstoffschicht teilweise die gemeinsame Seitenwand definiert; und eine Isolierplatte, die über die Klebstoffschicht an der Unterseite des Halbleitersubstrats haftet, wobei die externe Verbindung sich von einer Unterseite der Isolierplatte zu dem zweiten Anschluss (110s) erstreckt.
  15. Gehäustes IC-Bauteil nach Anspruch 14, ferner umfassend: eine Kugelgitteranordnung, im Folgenden BGA genannt, auf der Unterseite der Isolierplatte, wobei die externe Verbindung (402) sich von dem zweiten Anschluss (110s) zu der BGA erstreckt und die BGA elektrisch mit dem zweiten Anschluss (110s) koppelt.
  16. Verfahren zur Ausbildung eines eine integrierte Schaltung, im Folgenden IC genannt, beinhaltenden gehäusten Bauteils, wobei das Verfahren umfasst: Ausbilden eines Halbleiterwerkstücks, das einen Ritzrahmenbereich (106), einen ersten IC-Chip (104a) und einen zweiten IC-Chip (104b) umfasst, wobei der Ritzrahmenbereich (106) den ersten (104a) und zweiten IC-Chip (104b) trennt und an diese grenzt und wobei der erste IC-Chip (104a) eine Schaltung (108) umfasst; Ausbilden einer U-förmigen Anschlussstruktur (110) auf dem ersten IC-Chip (104a), wobei die U-förmige Anschlussstruktur (110) einen ersten Anschluss (110f), einen zweiten Anschluss (110s) und eine Brücke (110b) umfasst, wobei die Brücke (110b) sich innerhalb des Ritzrahmenbereichs (106) befindet und sich von dem ersten Anschluss (110f) zu dem zweiten Anschluss (110s) erstreckt, um den ersten (110f) und zweiten Anschluss (110s) zu verbinden, und wobei der erste Anschluss (110f) über die Brücke (110b) und den zweiten Anschluss (110s) elektrisch mit der Schaltung (108) gekoppelt ist; Ausbilden einer Passivierungsschicht (122), die das Halbleiterwerkstück und die U-förmige Anschlussstruktur (110) bedeckt; Durchführen einer Ätzung in die Passivierungsschicht (122) hinein, um eine Schaltungskontaktstift-Öffnung, im Folgenden CP-Öffnung (202) genannt, auszubilden, die den ersten Anschluss (110f), aber nicht den zweiten Anschluss (110s) freilegt; Durchführen eines ersten Durchgangs eines CP-Prüfens an der Schaltung (108) unter Benutzung des ersten Anschlusses (110f) über die CP-Öffnung (202); Ausbilden einer Anordnung (302) von Farbfiltern (304), die über der Schaltung (108) und der Passivierungsschicht (122) liegt; Ausbilden einer Anordnung (306) von Mikrolinsen (308), die über der Anordnung (302) von Farbfiltern (304) liegt; Durchführen eines zweiten Durchgangs eines CP-Prüfens an der Schaltung (108) unter Benutzung des ersten Anschlusses (110f) über die CP-Öffnung (202); Schneiden des Halbleiterwerkstücks entlang des Ritzrahmenbereichs (106), um den ersten (110f) und zweiten IC-Chip (110s) zu vereinzeln, wobei das Schneiden die Brücke (110b) entfernt, um den ersten (110f) und zweiten Anschluss (110s) zu trennen, und wobei der erste Anschluss (110f) nach Abschluss des Schneidens elektrisch schwimmend ist; und Ausbilden einer externen Verbindung (402), die sich entlang einer Seitenwand des ersten IC-Chips (104a), von einem seitlichen Kontakt mit einer Seitenwand des zweiten Anschlusses (110s) zu einer Unterseite des ersten IC-Chips (104a), erstreckt.
  17. Verfahren nach Anspruch 16, ferner umfassend: Ausbilden von Korrosion auf dem ersten Anschluss (110f) zwischen dem Durchführen der Ätzung und dem Schneiden, wobei der zweite Anschluss (110s) bei dem Schneiden frei von Korrosion ist.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Ausbilden des Halbleiterwerkstücks umfasst: Ausbilden von Halbleitervorrichtungen in einer Oberseite eines Halbleitersubstrats; und Ausbilden einer Verbindungsstruktur, welche die Halbleitervorrichtungen und das Halbleitersubstrat bedeckt, wobei die Verbindungsstruktur eine untere Zwischendielektrikums-Schicht, im Folgenden ILD-Schicht genannt, mehrere Drähte und mehrere Durchkontaktierungen umfasst, wobei die Drähte und die Durchkontaktierungen abwechselnd in der unteren ILD-Schicht gestapelt sind und wobei die Halbleitervorrichtungen und die Verbindungsstruktur wenigstens teilweise die Schaltung definieren.
  19. Verfahren nach Anspruch 18, wobei das Ausbilden der Anschlussstruktur umfasst: Ausbilden einer oberen ILD-Schicht, welche die untere ILD-Schicht bedeckt; Strukturieren der oberen ILD-Schicht, um in der oberen ILD-Schicht Merkmalsöffnungen mit einem Layout der Anschlussstruktur zu definieren; Ausbilden einer leitfähigen Schicht, welche die Merkmalsöffnungen füllt und die obere ILD-Schicht bedeckt; und Durchführen einer Planarisierung in die leitfähige Schicht hinein bis etwa gleichauf mit einer oberen Oberfläche der oberen ILD-Schicht, um die Anschlussstruktur (110) auszubilden, von der leitfähigen Schicht aus, wobei die Anschlussstruktur (110) über die Drähte und die Durchkontaktierungen elektrisch mit den Halbleitervorrichtungen gekoppelt ist.
DE102018100002.2A 2017-06-30 2018-01-01 Geschützte Anschlussstruktur eines chipgrossen gehäusten Bauteils (Chip-Scale Package - CSP) Active DE102018100002B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527164P 2017-06-30 2017-06-30
US62/527,164 2017-06-30
US15/825,313 US10276441B2 (en) 2017-06-30 2017-11-29 Protected chip-scale package (CSP) pad structure
US15/825,313 2017-11-29

Publications (2)

Publication Number Publication Date
DE102018100002A1 DE102018100002A1 (de) 2019-01-03
DE102018100002B4 true DE102018100002B4 (de) 2021-10-14

Family

ID=64662143

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018100002.2A Active DE102018100002B4 (de) 2017-06-30 2018-01-01 Geschützte Anschlussstruktur eines chipgrossen gehäusten Bauteils (Chip-Scale Package - CSP)

Country Status (1)

Country Link
DE (1) DE102018100002B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11699663B2 (en) 2020-04-27 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation scheme design for wafer singulation
CN113517205A (zh) * 2020-04-27 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080210935A1 (en) 2006-03-02 2008-09-04 Atsushi Ebara Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method
US20140113396A1 (en) 2007-03-01 2014-04-24 Micrel, Incorporated Esd protection for mems resonator devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080210935A1 (en) 2006-03-02 2008-09-04 Atsushi Ebara Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method
US20140113396A1 (en) 2007-03-01 2014-04-24 Micrel, Incorporated Esd protection for mems resonator devices

Also Published As

Publication number Publication date
DE102018100002A1 (de) 2019-01-03

Similar Documents

Publication Publication Date Title
DE102015110731B4 (de) Hybride bondinselstruktur
DE102014114630B4 (de) Metall-Platte für Lasermarkierung
DE102015106576B4 (de) Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102015106723B4 (de) Package mit einem Bauelementchip und Verfahren zur Herstellung eines Packages
DE19580514B4 (de) Halbleiterbauelement mit einer umgreifenden Flanschverbindung und Verfahren zu dessen Herstellung
DE102011056315B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102016101287B4 (de) Halbleitervorrichtungsstruktur und verfahren zu deren bildung
DE102009035437B4 (de) Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
DE102019117352B4 (de) Padstruktur zur verbesserten bondfähigkeit
DE102004039906A1 (de) Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
DE102016100021A1 (de) Gehäusestrukturen und Verfahren ihrer Herstellung
DE102008003156A1 (de) Mehrchip-Packung und Verfahren zu ihrer Ausbildung
DE202015102619U1 (de) Chip-Scale Sensorchip-Packung
DE102004052921A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
DE102014115775B4 (de) Halbleiterbauelemente und Verfahren zu deren Ausbildung
DE10356885B4 (de) Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
CN109216209B (zh) 集成电路封装件及其形成方法
DE102018100002B4 (de) Geschützte Anschlussstruktur eines chipgrossen gehäusten Bauteils (Chip-Scale Package - CSP)
DE102016114814B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102020115751A1 (de) Halbleiter-Chip und Halbleitergehäuse, welches diesen umfasst
DE19856573C1 (de) Verfahren zur vertikalen Integration von aktiven Schaltungsebenen und unter Verwendung desselben erzeugte vertikale integrierte Schaltung
EP0152557B1 (de) Halbleiterbauelement mit höckerartigen, metallischen Anschlusskontakten und Mehrlagenverdrahtung
DE102009005458B4 (de) Halbleiterbauelement mit Durchkontaktierung und Verfahren zu dessen Herstellung
DE102018125106B4 (de) Hybridgebondete Struktur und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final