DE102008003156A1 - Mehrchip-Packung und Verfahren zu ihrer Ausbildung - Google Patents

Mehrchip-Packung und Verfahren zu ihrer Ausbildung Download PDF

Info

Publication number
DE102008003156A1
DE102008003156A1 DE102008003156A DE102008003156A DE102008003156A1 DE 102008003156 A1 DE102008003156 A1 DE 102008003156A1 DE 102008003156 A DE102008003156 A DE 102008003156A DE 102008003156 A DE102008003156 A DE 102008003156A DE 102008003156 A1 DE102008003156 A1 DE 102008003156A1
Authority
DE
Germany
Prior art keywords
chip
dielectric layer
redistribution layer
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102008003156A
Other languages
English (en)
Inventor
Wen-Kun Yang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Chip Engineering Technology Inc
Original Assignee
Advanced Chip Engineering Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Chip Engineering Technology Inc filed Critical Advanced Chip Engineering Technology Inc
Publication of DE102008003156A1 publication Critical patent/DE102008003156A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Die vorliegende Erfindung stellt eine Mehrchip-Packungsstruktur bereit, die umfasst: ein Substrat mit einem Chipaufnahmehohlraum, der innerhalb einer oberen Oberfläche des Substrats ausgebildet ist, und einer ersten Durchgangslochstruktur, wobei Anschlusskontaktbahnen unter der ersten Durchgangslochstruktur ausgebildet sind. Ein erster Chip ist innerhalb des Aufnahmehohlraums angeordnet, und eine erste dielektrische Schicht ist auf dem ersten Chip und dem Substrat ausgebildet. Eine erste leitende Umverteilungsschicht ist auf der ersten dielektrischen Schicht ausgebildet. Eine zweite dielektrische Schicht ist über der ersten Umverteilungsschicht ausgebildet. Eine dritte dielektrische Schicht ist unter einem zweiten Chip ausgebildet. Eine zweite leitende Umverteilungsschicht ist unter der dritten dielektrischen Schicht ausgebildet. Eine vierte dielektrische Schicht ist unter der zweiten Umverteilungsschicht ausgebildet. Leitende Kontaktkugeln sind mit der ersten Umverteilungsschicht und der zweiten Umverteilungsschicht verbunden. Ein Umgebungsmaterial umgibt den zweiten Chip. Der zweite Chip ist ist durch die erste Umverteilungsschicht, die zweite Umverteilungsschicht und die leitenden Kontaktkugeln mit dem ersten Chip verbunden.

Description

  • Gebiet der Erfindung
  • Die Erfindung betrifft eine Struktur für eine Systempackung (SIP) und insbesondere eine Packung in Plattengröße (PSP) mit SIP.
  • Beschreibung des Standes der Technik
  • Auf dem Gebiet der Halbleiterbauelemente wird die Bauelementdichte kontinuierlich erhöht und die Bauelementabmessung kontinuierlich verkleinert. Auch die Nachfrage nach Packungs- und Verbindungstechniken für solche dicht gepackten Bauelemente steigt, um der zuvor erwähnten Situation gerecht zu werden. Herkömmlicherweise wird im Flip-Chip-Montageverfahren eine Anordnung von Lötkontaktkugeln auf der Oberfläche des Chips gebildet. Die Bildung der Lötkontaktkugeln kann durch Verwenden eines Lötmittelverbundmaterials durch eine Lötmaske zum Erzeugen eines gewünschten Musters von Lötkontaktkugeln erfolgen. Die Funktion einer Chip-Packung umfasst Leistungsverteilung, Signalverteilung, Wärmeableitung, Schutz und Unterstützung. Da Halbleiter immer komplizierter werden, können die herkömmlichen Packungstechniken, wie beispielsweise die Technik der Leiterrahmenpackung, der flexiblen Packung oder der starren Packung, die Anforderung zum Herstellen kleinerer Chips mit hoher Elementdichte auf dem Chip nicht mehr erfüllen.
  • Gegenwärtig werden Mehrchip-Module und Hybridschaltungen normalerweise auf einem Substrat montiert, und die Komponenten werden normalerweise in einem Gehäuse eingeschlossen. Es ist üblich, ein Mehrschichtsubstrat zu verwenden, das mehrere Leiterschichten umfasst, die zwischen mehreren Schichten aus dielektrischem Material angeordnet sind. Mehrschichtsubstrate werden herkömmlicherweise durch Schichtbildungstechniken hergestellt, bei welchen Metallleiter auf einzelnen dielektrischen Schichten gebildet und die dielektrischen Schichten dann gestapelt und aneinander gebondet werden.
  • Das Erfordernis höher Dichte und hoher Leistung beschleunigt die Entwicklungen von Systemchips (SOC – System On Chip) und Systempackungen (SIP – System In Package). Mehrchip-Module (MCM) werden sehr häufig verwendet, um Chips mit verschiedenen Funktionen zusammenzufassen. Mehrchip-Packungs (MOP)- oder Mehrchip-Modul(MCM)-Technologie bezieht sich auf die Technik des Montierens von mehreren unverpackten integrierten Schaltungen (ICs) („Nacktchip") auf einem Basismaterial. Die mehreren Chips werden in einem Gesamteinkapselungsmaterial oder anderen Polymer „verpackt". Ein MCM stellt ein Modul mit hoher Packungsdichte bereit, das weniger Platz auf der Hauptplatine eines Computers benötigt. Das MCM bietet auch den Vorteil einer integrierten Funktionsprüfung.
  • Da die herkömmlichen Packungstechnologien außerdem ein Siliziumplättchen auf einer Halbleiterscheibe in einzelne Chips teilen und dann den Chip jeweils verpacken müssen, sind diese Techniken für das Herstellungsverfahren zeitraubend. Da die Chip-Packungstechnik durch die Entwicklung von integrierten Schaltungen stark beeinflusst wird, betrifft die immer anspruchsvoller werdende Größe der Elektronik auch die Packungstechnik. Aus den zuvor erwähnten Gründen geht die Tendenz heute zu Packungen mit Kontaktierungsmatrix oder Kugelrasteranordnung (BGA – ball grid array), Flip-Chip-Packungen (FC-BGA), Packungen in Chipgröße (CSP – chip scale package) und Waferebenenpackungen (WLP – wafer level package). „Waferebenenpackung" ist so zu verstehen, dass damit gemeint ist, dass das gesamte Verpacken und sämtliche Verbindungen auf dem Wafer, sowie alle anderen Verarbeitungsschritte vor dem Vereinzeln (Chip-Trennen) in Chips (Einzelchips) durchgeführt werden. Im Allgemeinen werden nach der Beendigung aller Montageverfahren oder Packungsverfahren einzelne Halbleiterpackungen von einem Wafer mit einer Mehrzahl von Halbleiterchips getrennt. Die Waferebenenpackung weist äußerst kleine Abmessungen zusammen mit sehr guten elektrischen Eigenschaften auf.
  • WLP-Technik ist eine fortschrittliche Packungstechnologie, durch welche die Chips auf dem Wafer hergestellt und geprüft und dann durch Chip-Trennen zur Montage in einer Oberflächenmontagestraße vereinzelt werden. Da die Waferebenenpackungstechnik den gesamten Wafer als ein Objekt verwendet, ohne einen verpackten oder unverpackten Einzelchip zu verwenden, wird das Verpacken und Prüfen bereits vor dem Durchführen eines Ritzprozesses durchgeführt; außerdem ist WLP solch eine fortschrittliche Technik, dass des Verfahren des Leiterbondens, Chipmontierens und Unterfüllens weggelassen werden kann. Durch Verwenden der WLP-Technik können die Kosten gesenkt und die Fertigungszeit verkürzt werden, und die resultierende WLP-Struktur kann dem Chip gleich sein; diese Technik kann daher die Anforderungen der Miniaturisierung von elektronischen Bauelementen erfüllen.
  • Trotz der Vorteile der zuvor erwähnten WLP-Technik gibt es noch einige Probleme, welche die Akzeptanz der WLP-Technik beeinflussen. Obwohl zum Beispiel ein Verwenden der WLP- Technik die CTE-Nichtübereinstimmung zwischen einer IC und dem Verbindungssubstrat (Aufbauschichten – RDL) reduzieren kann, ist diese jedoch nicht imstande, die höhere Kugelanzahl bei der Chipgröße zu ermöglichen. Aufgrund der Minimierung der Größe des Bauelements wird die Anzahl von Anschlusskontaktbahnen begrenzt. Außerdem wird bei dieser Waferebenenpackung in Chipgröße (WLP – CSP) eine Vielzahl von Bondbahnen, die auf dem Halbleiterchip ausgebildet sind, durch herkömmliche Umverteilungsverfahren, die eine Umverteilungsschicht (RDL – redistribution layer) einbeziehen, in eine Vielzahl von Metallkontaktbahnen in einer Art von Flächenanordnung umverteilt. Lotkugeln werden direkt auf die Metallkontaktbahnen geschmolzen, welche mittels des Umverteilungsverfahren in der Art der Flächenanordnung ausgebildet sind. Normalerweise werden alle gestapelten Umverteilungsschichten über der Aufbauschicht über dem Chip gebildet. Daher wird die Dicke der Packung vergrößert. Dies kann zu der Anforderung eines Verkleinerns der Größe eines Chips in Widerspruch stehen.
  • Die vorliegende Erfindung stellt daher eine Mehrchip-Packung für eine WLP (Platten-Wafer) mit Ausgangsverzweigung und Stapel- und Nebeneinanderstruktur bereit.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Ein Aspekt der vorliegenden Erfindung ist die Bereitstellung einer SIP mit den Vorteilen höherer Zuverlässigkeit und niedrigerer Kosten.
  • Die vorliegende Erfindung stellt eine Mehrchip-Packungsstruktur bereit, die umfasst: ein Substrat mit einem Chipaufnahmehohlraum, der innerhalb einer oberen Oberfläche des Substrats ausgebildet ist, und einer Durchgangslochstruktur, die darin ausgebildet ist, wobei eine Leiterschaltung mit Anschlusskontaktbahn unter der Durchgangslochstruktur ausgebildet ist. Ein erster Chip ist innerhalb des Aufnahmehohlraums angeordnet (befestigt). Eine erste dielektrische Schicht ist auf dem ersten Chip und dem Substrat ausgebildet und in die Lücke zwischen der Chipkante und der Seitenwand des Hohlraums gefüllt. Eine erste leitende Umverteilungsschicht (RDL) ist auf der ersten dielektrischen Schicht ausgebildet, wobei die erste RDL durch die Durchgangslochstruktur mit dem ersten Chip und der Anschlusskontaktbahn verbunden ist. Eine zweite dielektrische Schicht ist über der ersten RDL ausgebildet, um die Kontaktbahnen (umfasst UBM-Struktur – in der Zeichnung nicht dargestellt) freizulegen. Ein zweiter Chip ist vorgesehen. Eine dritte dielektrische Schicht ist unter dem zweiten Chip (auf der aktiven Oberflächenseite) ausgebildet. Eine zweite leitende Umverteilungsschicht (RDL) ist unter der dritten dielektrischen Schicht ausgebildet, wobei die zweite RDL mit dem zweiten Chip verbunden ist. Eine vierte dielektrische Schicht ist unter der zweiten RDL ausgebildet, um die Kontaktbahnen (umfasst UBM-Struktur – in der Zeichnung nicht dargestellt) freizulegen. Leitende Kontaktkugeln sind zwischen dem ersten Chip und dem zweiten Chip ausgebildet, um die Kontaktbahnen der ersten RDL und die Kontaktbahnen der zweiten RDL zu verbinden. Ein Umgebungsmaterial umgibt den zweiten Chip, was eine optionale Struktur sein kann.
  • Die erste RDL verzweigt sich vom ersten Chip und verbindet das elektrische Signal von den Metall (Al)-Kontaktbahnen des ersten Chips mit den Anschlusskontaktbahnen durch das Metall von Durchgangslöchern des Substrats.
  • Der zweite Chip der zuvor beschriebenen Struktur kann durch ein Silizium-Waferebenen-Packungsverfahren (WLP) hergestellt werden, um die Aufbauschichten (zweite RDL) und die leitende Kontaktkugel vor dem Chip-Zersägen aufgebaut zu haben. Nach dem Chip-Zerteilungssägen wird der zweite Chip (WLP-CSP) unter Verwendung des Flip-Chip-Montageverfahrens auf dem verarbeiteten Platten-Wafer (mit der ersten RDL und den Kontaktbahnen – schließt die UBM-Struktur ein) montiert.
  • Alternativ umfasst die Mehrchip-Packungsstruktur ein Substrat mit wenigstens zwei Chipaufnahmehohlräumen, die innerhalb einer oberen Oberfläche des Substrats ausgebildet sind, um wenigstens zwei Chips aufzunehmen, und Durchgangslochstrukturen, die darin ausgebildet sind, wobei Leiterschaltungen mit Anschlusskontaktbahnen unter den Durchgangslochstrukturen ausgebildet sind. Ein erster Chip und ein zweiter Chip sind jeweils innerhalb eines der wenigstens zwei Chipaufnahmehohlräume angeordnet (befestigt). Eine erste dielektrische Schicht ist auf dem ersten Chip, dem zweiten Chip und dem Substrat ausgebildet und in die Lücke zwischen der Chipkante und der Seitenwand des Hohlraums gefüllt. Eine erste leitende Umverteilungsschicht (RDL) ist auf der ersten dielektrischen Schicht ausgebildet, wobei die erste RDL durch die Durchgangslochstruktur mit dem ersten Chip, dem zweiten Chip und den Anschlusskontaktbahnen verbunden ist. Eine zweite dielektrische Schicht ist über der ersten RDL ausgebildet, um die Kontaktbahnen (schließt die UBM-Struktur ein – in der Zeichnung nicht dargestellt) freizulegen. Ein dritter Chip ist vorgesehen. Eine dritte dielektrische Schicht ist unter dem dritten Chip (auf der aktiven Oberflächenseite) ausgebildet. Eine zweite leitende Umverteilungsschicht (RDL) ist unter der dritten dielektrischen Schicht ausgebildet, wobei die zweite RDL mit dem dritten Chip verbunden ist. Eine vierte dielektrische Schicht ist unter der zweiten RDL ausgebildet, um die Kontaktbahnen (schließt die UBM-Struktur ein – in der Zeichnung nicht dargestellt) freizulegen. Leitende Kontaktkugeln sind zwischen dem ersten Chip und/oder dem zweiten Chip und dem dritten Chip ausgebildet, um die erste RDL und die zweite RDL zu verbinden. Außerdem umgibt ein Umgebungsmaterial den dritten Chip, was eine optionale Struktur sein kann.
  • Der dritte Chip der zuvor beschriebenen Struktur kann durch ein Silizium-Waferebenen-Packungsverfahren (WPL) hergestellt werden, um die Aufbauschichten (zweite RDL) und die leitenden Kontaktkugeln vor dem Chip-Zerteilungssägen aufgebaut zu haben. Nach dem Chip-Zerteilungssägen wird der zweite Chip (WLP-CSP) unter Verwendung des Flip-Chip-Montageverfahrens auf dem verarbeiteten Platten-Wafer (mit der ersten RDL und den Kontaktkugeln – schließt die UBM-Struktur ein) montiert.
  • Die erste dielektrische Schicht umfasst eine elastische dielektrische Schicht. Alternativ umfassen die ersten und zweiten dielektrischen Schichten dielektrikumbasiertes Silikonmaterial, BCB oder PI, wobei das dielektrikumbasierte Silikonmaterial Siloxanpolymere (SINR), Dow Corning Serie WL5000, oder Verbundstoffe davon umfasst. Die ersten und zweiten dielektrischen Schichten umfassen eine lichtempfindliche (photostrukturierbare) Schicht.
  • Das Material des Substrats umfasst Epoxid Typ FR5, FR4, BT, PCB (gedruckte Leiterplatte – printed circuit board), Legierung, Glas, Silizium, Keramik oder Metall. Alternativ umfasst das Material des Substrats Legierung 42 (42% Ni–58% Fe) oder Kovar (29% Ni–17% Co–54% Fe).
  • Außerdem stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Halbleiterbausteinpackung bereit, das umfasst: Bereitstellen eines Substrats mit einem Chipaufnahmehohlraum, der innerhalb einer oberen Oberfläche des Substrats ausgebildet ist, und einer Durchgangslochstruktur, die darin ausgebildet ist, wobei eine Leiterschaltung mit Anschlusskontaktbahnen unter dem Durchgangsloch ausgebildet ist. Als Nächstes wird wenigstens ein erster Chip auf einem Werkzeug in einem gewünschten Abstand unter Verwendung eines Aufnahme- und Anordnungs-Feinausrichtungssystems umverteilt. Klebematerial wird auf die Rückseite des wenigstens einen ersten Chips aufgebracht. Und dann werden das Substrat (unter Vakuumbedingung) an die Chiprückseite und der Chip in den Substrathohlraum gebondet, und die Platte wird vom Werkzeug getrennt. Anschließend wird eine erste dielektrische Schicht auf den ersten Chip und das Substrat aufgetragen und in die Lücke zwischen der Chipkante und der Seitenwand des Hohlraums gefüllt. Dann wird eine erste RDL auf der ersten dielektrischen Schicht gebildet. Als Nächstes werden eine zweite dielektrische Schicht über der ersten RDL gebildet, die Kontaktbahnen freigelegt und die UBM-Struktur aufgebaut. Ein zweiter Chip wird bereitgestellt. Und eine dritte dielektrische Schicht wird unter dem zweiten Chip (auf der aktiven Oberflächenseite) gebildet. Eine zweite RDL wird dann unter der dritten dielektrischen Schicht gebildet. Anschließend wird eine vierte dielektrische Schicht unter der zweiten RDL gebildet, um die Metallkontaktbahnen (schließt UBM-Verfahren ein) zu bilden und die zweite RDL zu schützen. Leitende Kontaktkugeln werden zwischen dem ersten Chip und dem zweiten Chip gebildet, um die erste RDL und die zweite RDL zu verbinden. Schließlich wird ein Umgebungsmaterial gebildet, um den zweiten Chip zu umgeben, was ein optionales Verfahren sein kann.
  • Das Verfahren zur Herstellung eines zweiten Chips des zuvor beschriebenen Verfahrens umfasst eine Silizium-Halbleiterscheibe mit einem zweiten Chip.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 veranschaulicht eine Querschnittsansicht einer SIP-Stapelstruktur mit Ausgangsverzweigung gemäß der vorliegenden Erfindung.
  • 2 veranschaulicht eine Querschnittsansicht einer SIP-Parallel (Nebeneinander)-Struktur mit Ausgangsverzweigung gemäß der vorliegenden Erfindung.
  • 3 veranschaulicht eine Querschnittsansicht einer SIP-Stapelstruktur mit Ausgangsverzweigung gemäß der vorliegenden Erfindung.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Die Erfindung wird nun anhand von bevorzugten Ausführungsformen der Erfindung und beiliegenden Abbildungen ausführlicher beschrieben. Es sollte jedoch klar sein, dass die bevorzugten Ausführungsformen der Erfindung lediglich der Veranschaulichung dienen. Abgesehen von der hierin erwähnten bevorzugten Ausführungsform kann die vorliegende Erfindung neben den detailliert beschriebenen in zahlreichen anderen Ausführungsformen realisiert werden, wobei der Rahmen der vorliegenden Erfindung ausdrücklich nicht beschränkt ist, außer wie in den beiliegenden Ansprüchen spezifiziert.
  • Die vorliegende Erfindung offenbart eine WLP-Struktur, die ein Substrat mit einer vorbestimmten Schaltung mit darin ausgebildeten Durchgangslöchern und einem in dem Substrat gebildeten Hohlraum verwendet. Ein lichtempfindliches Material ist auf dem Chip und das vorgeformte Substrat aufgetragen. Vorzugsweise ist das Material des lichtempfindlichen Materials aus elastischem Material gebildet.
  • 1 veranschaulicht eine Querschnittsansicht einer Packung in Plattengröße (PSP – panel scale package) für eine Systempackung (SIP) gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 1 dargestellt, umfasst die SIP-Struktur ein Substrat 2 mit einem Chipaufnahmehohlraum 4, der darin ausgebildet ist, um einen Chip 18 aufzunehmen. Das Substrat 2 könnte von einer runden Form sein, wie beispielsweise ein Halbleiterscheibentyp, der Durchmesser könnte 200, 300 mm oder größer sein. Es könnte auch eine rechteckige Form, wie beispielsweise eine Plattenform, eingesetzt werden. 1 veranschaulicht das vorgeformte Substrat 2 im Querschnitt. Eine Ritzlinie 28a ist der Schnittpunkt oder die Schnittfläche einer Packung auf Halbleiterscheibenebene. Wie aus den Zeichnungen ersichtlich ist, sind die Substrate 2 mit Hohlräumen 4, einer eingebauten Schaltungsbahn 10 und einer Struktur von Durchgangslöchern 6 mit darin eingefülltem Metall ausgebildet. Eine Vielzahl von Durchgangslöchern 6 ist über das Substrat 2 von der oberen Oberfläche zur unteren Oberfläche des Substrats 2 ausgebildet. Ein leitendes Material wird zur elektrischen Verbindung in die Durchgangslöcher 6 gefüllt. Anschlusskontaktbahnen 8 befinden sich auf der unteren Oberfläche des Substrats und sind mit den Durchgangslöchern 6 mit leitendem Material verbunden. Eine leitende Schaltungsbahn 10 ist auf der unteren Oberfläche des Substrats 2 konfiguriert. Eine Schutzschicht 12, zum Beispiel Lötmasken-Epoxid, ist über der leitenden Schaltungsbahn 10 zum Schutz ausgebildet.
  • Der Chip 18 ist innerhalb des Hohlraums 4 für die Aufnahme des Chips auf dem Substrat 2 angeordnet und durch ein Klebstoff-(Chipbefestigungs-)-Material 14 befestigt. Bekanntlich sind Kontaktbahnen (Metallverbindungsbahnen) 20 auf dem Chip 18 ausgebildet. Eine lichtempfindliche oder dielektrische Schicht 22 ist über dem Chip 18 ausgebildet und in den Zwischenraum zwischen dem Chip 18 und den Seitenwänden des Hohlraums 4 gefüllt. Eine Vielzahl von Öffnungen ist innerhalb der dielektrischen Schicht 22 durch das Lithografieverfahren oder das Belichtungs– und Entwicklungsverfahren ausgebildet. Die Vielzahl von Öffnungen ist mit den Durchgangslöchern 6 beziehungsweise den Kontakt- oder I/O-Bahnen 20 des Chips 18 ausgerichtet. Die RDL (redistribution layer) 24, auch als Leiterbahn 24 bezeichnet, ist auf der dielektrischen Schicht 22 durch Entfernen von ausgewählten Schichtabschnitten der Schicht ausgebildet, die über der Schicht 22 ausgebildet ist, wobei die RDL 24 durch die I/O-Bahnen 20 mit dem Chip 18 elektrisch verbunden bleibt. Ein Teil des Materials der RDL wird in die Öffnungen in der dielektrischen Schicht 22 gefüllt, um dadurch einen Kontakt über Metall über die Durchgangslöcher 6 und über die Verbindungsbahn 20 zu bilden. Eine dielektrische Schicht 26 ist zum Bedecken der RDL 24 ausgebildet. Die dielektrische Schicht 26 ist über dem Chip 18, dem Substrat 2 und der dielektrischen Schicht 22 ausgebildet. Eine Vielzahl von Öffnungen ist innerhalb der dielektrischen Schicht 26 ausgebildet und mit der RDL 24 ausgerichtet, um einen Abschnitt der RDL 24 freizulegen.
  • Ein zweiter Chip 30 weist zweite Kontaktbahnen 36 auf, die darin ausgebildet sind. Ein dielektrisches Material 32 ist über einer Oberfläche des Chips ausgebildet (aufgetragen), um die Kontaktbahnen 36 des Chips 30 freizulegen. Eine Keimkristallmetallschicht und eine zweite leitende Umverteilungsschicht 34 sind über der dielektrischen Schicht 32 zur Verbindung mit den Kontaktbahnen 36 ausgebildet. Die leitende Umverteilungsschicht 34 dient als eine leitende Verbindung des Chips 30. Ein anderes dielektrisches Material 38 mit Öffnungen ist über der leitenden Umverteilungsschicht 34 ausgebildet (aufgetragen), um Kontaktbahnen (Lotkugelkontakt) der leitenden Umverteilungsschicht 34 freizulegen und den Chip 30 zu schützen. Die Öffnungen sind auf herkömmliche Weise hergestellt und mit der leitenden Umverteilungsschicht 34 ausgerichtet. Die Unter-Stoß-Metallisation (UBM – Under Bump Metallization) ist auf den Öffnungen der Kontaktbahnen ausgebildet. Leitende (Löt-) Kontaktkugeln 40 sind mit der RDL 24 und der RDL 34 verbunden. Die Struktur mit den Anschlusskontaktbahnen 8 bezieht sich auf die SIP (system in package) des LGA-Typs oder SIP-LGA. Wenn die leitenden Kontaktkugeln hinzugefügt werden, bezieht sie sich auf die SIP (system in package) des BGA(Ball Grid Array – Kugelrasteranordnung)-Typs oder SIP-BGA. Es ist zu erwähnen, dass die Oberflächen mit Kontaktbahnen der zwei Chips einander gegenüberliegen.
  • Eine Schutzschicht 42 ist über dem zweiten Chip 30 und den leitenden Kontaktkugeln 40 ausgebildet. Das Material für die Schutzschicht 42 könnte Epoxid, Gummi, Harz, Kunststoff, Keramik usw. sein.
  • Es ist zu beachten, dass der erste Chip 18 über die leitenden Kontaktkugeln 40, die erste RDL 24 und die zweite RDL 34 mit dem zweiten Chip 30 in Verbindung stehen kann. Die Anordnung ist optional. Wie zu sehen ist, ist der erste Chip 18 innerhalb eines Hohlraums 4 ausgebildet, um die Höhe der gesamten SIP zu verringern. Die Konfiguration der ersten RDL ist vom Ausgangsverzweigungstyp, um den Kugelabstand zu vergrößern und dadurch die Zuverlässigkeit und die Wärmeableitung zu erhöhen.
  • Vorzugsweise ist das Material des Substrats 2 ein organisches Substrat, wie beispielsweise Epoxid Typ FR5, BT (Bismaleinimidtriazin), PCB mit definiertem Hohlraum oder Metall, Legierung 42 mit Vor-Ätzschaltung. Das organische Substrat mit einer hohen Glasübergangstemperatur (Tg) ist ein Substrat vom Typ Epoxid Typ FR5 oder BT (Bismaleinimidtrizan), die infolge der Aushärtungstemperatur von dielektrischen Materialien bevorzugt werden, die nicht höher als die Tg des Substrats 2 sein kann, um eine Änderung der Eigenschaften des Substrats zu verhindern. Die Legierung 42 setzt aus 42% Ni und 58% Fe zusammen. Kovar kann ebenfalls verwendet werden und setzt sich aus 28% Ni, 17% Co und 54% Fe zusammen. Auch das Metall Kupfer (Cu) kann verwendet werden. Glas, Keramik und Silizium können infolge eines niedrigeren CTE als das Substrat verwendet werden.
  • In einer Ausführungsform der vorliegenden Erfindung ist die dielektrische Schicht 22 vorzugsweise ein elastisches dielektrisches Material, das durch dielektrikumbasierte Silikonmaterialien hergestellt ist, die Siloxanpolymere (SINR), Dow Corning Serie WL5000 und Verbundstoffe davon umfassen, und die elastischen Materialien können als Abfangpuffer von thermomechanischer Beanspruchung verwendet werden. In einer anderen Ausführungsform ist die dielektrische Schicht durch ein Material hergestellt, das Polyimide (PI) oder Silikonharz umfasst. Vorzugsweise ist sie eine lichtempfindliche Schicht für ein einfaches Verfahren.
  • In einer Ausführungsform der vorliegenden Erfindung ist die elastische dielektrische Schicht 22 eine Art von Material mit einem CTE von über 100 (ppm/°C) und einer Dehnungsrate von etwa 40 Prozent (vorzugsweise 30 Prozent bis 50 Prozent), und die Härte des Materials liegt zwischen Kunststoff und Gummi. Die Dicke der elastischen dielektrischen Schicht 22 hängt von der Beanspruchung ab, die sich an der Grenzfläche zwischen der RDL und der dielektrischen Schicht während der Prüfung der zyklischen Temperaturbeanspruchung summiert.
  • In einer Ausführungsform der Erfindung umfasst das Material der RDL 24, 34 eine Ti/Cu/Au-Legierung oder eine Ti/Cu/Ni/Au-Legierung; die Dicke der RDL 24 ist zwischen 2 μm und 15 μm. Die Ti/Cu-Legierung wird durch Zerstäubungstechnik auch als Keimkristallmetallschicht gebildet, und die Cu/Au- oder Cu/Ni/Au-Legierung wird durch Elektroplattieren gebildet; durch Ausnutzen des Elektroplattierungsverfahrens zur Bildung der RDL kann die RDL dick genug gemacht werden, um einer CTE-Nichtübereinstimmung während zyklischer Temperaturbeanspruchung standzuhalten. Die Metallkontaktbahnen 20, 36 können Al oder Cu oder eine Kombination davon sein. Wenn die FO-WLP-Struktur SINR als die elastische dielektrische Schicht und Cu als das RDL-Metall verwendet, wird die Beanspruchung, die sich an der Grenzfläche zwischen der RDL und der dielektrischen Schicht summiert, reduziert.
  • Unter Bezugnahme auf 2 sind der erste Chip 18 und der zweite Chip 30 innerhalb des Aufnahmehohlraums 4 mit verschiedener Größe auf dem Substrat 2 angeordnet und durch ein Klebstoff-(Chipbefestigungs-)-Material 14 beziehungsweise 28 befestigt. Im oberen Abschnitt von 2 sind der erste Chip 18 und der zweite Chip 30 nicht in gestapelter Konfiguration angeordnet. Der zweite Chip 30 befindet sich benachbart zum ersten Chip 18, und die beiden Chips stehen über eine horizontale Verbindungsleitung 24a anstelle einer Durchgangslochstruktur miteinander in Verbindung. Wie zu sehen ist, umfasst das Substrat wenigstens zwei Hohlräume, um den ersten beziehungsweise zweiten Chip aufzunehmen. Die BGA mit leitenden Kontaktkugeln 8a beziehungsweise der LGA-Typ mit Anschlusskontaktbahnen 8 sind in der Darstellung veranschaulicht. Wenn die leitenden Kontaktkugeln weggelassen werden, handelt es sich um die SIP (system in package) vom LGA-Typ oder SIP-LGA. Die anderen Teile sind ähnlich wie 1, weshalb die Bezugszeichen der ähnlichen Teile weggelassen sind.
  • Alternativ verbindet die Ausführungsform von 3 die Aspekte von 1 und 2. Es sind wenigstens drei Chips in der SIP angeordnet. Die Chips 30 der oberen Schicht können über die RDL 24, 34 und die leitenden Kontaktkugeln 40 mit dem Chip 18 in Verbindung stehen. Die Chips 18 und 70 der unteren Schicht können über die RDL 24a verbunden sein, und die passiven Komponenten 50 und 60 der oberen Schicht können mit dem Chip 70 der unteren Schicht über die RDL 24, 24a in Verbindung stehen.
  • Die Chips 30 der oberen Schicht mit Aufbauschichten und Lötkontaktkugeln können durch ein Waferebenenpackungsverfahren vor dem Zerteilungssägen des Wafers (Nach-Wafer-Verfahren) hergestellt werden, und es handelt sich um die Struktur und das Verfahren der Waferebenenpackung in Chipgröße (wafer level chip size packaging – WLP-CSP). Die Chips 30 der oberen Schicht können durch das Flip-Chip-Montageverfahren mit einem Flip-Chip-Bonder an die Chips der unteren Schicht (verarbeitete Platten-Wafer) gebondet werden, und die passiven Komponenten 50 und 60 können ebenfalls montiert und IR-aufgeschmolzen werden, um mit den Chips der unteren Schicht durch ein Verfahren der Oberflächenmontagetechnologie (STM – surface mounting technology) lötverbunden zu werden.
  • Eine Schutzschicht 42 ist als optionale Struktur darüber ausgebildet, um den zweiten Chip 30, die passiven Komponenten 50, 60 und die leitenden Kontaktkugeln 40 einzuschließen. Das Material für die Schutzschicht 42 könnte Epoxid, Gummi, Harz, Kunststoff, Keramik und so weiter sein.
  • Wie in 1 bis 3 dargestellt, verzweigen sich die RDLs 24, 24a aus den Chips und stehen über eine Lochstruktur nach unten mit den Anschlusskontaktbahnen 8 unter der Packung in Verbindung. Dies unterscheidet sich von der MCP-Technologie des Standes der Technik, welche die Schichten über dem Chip stapelt und dadurch die Dicke der Packung vergrößert. Es verstößt jedoch gegen die Regeln, die Dicke der Chip-Packung zu reduzieren. Im Gegenteil befinden sich die Anschlusskontaktbahnen auf der Oberfläche, die der Seite mit den Chipkontaktbahnen gegenüberliegt. Die Übertragungsbahnen treten durch das Substrat 2 über die Durchgangslöcher durch und führen das Signal zur Anschlusskontaktbahn 8. Daher ist die Dicke der Chip-Packung anscheinend geschrumpft. Die Packung der vorliegenden Erfindung ist dünner als die des Standes der Technik. Außerdem wird das Substrat im voraus vorbereitet, bevor es gestapelt wird. Der Hohlraum 4 und die Schaltungsbahn 10 sind ebenfalls vorbestimmt. Demnach wird der Durchsatz besser denn je. Die vorliegende Erfindung offenbart eine WLP mit Ausgangsverzweigung ohne gestapelte Aufbauschichten über der RDL.
  • Nach dem Verarbeiten und Rückseitenläppen der Halbleiterscheibe auf eine gewünschte Dicke wird die Halbleiterscheibe in Chips geteilt. Das Substrat ist mit der darin eingebauten Schaltung und wenigstens einem Hohlraum eines Größentyps vorgeformt. Vorzugsweise ist das Material für das Substrat eine gedruckte FR5/BT-Leiterplatte mit der Eigenschaft einer höheren Tg (Glasübergangstemperatur). Das Substrat kann Hohlräume mit unterschiedlicher Größe (zum Beispiel gleich Chipgröße plus ~100 μm/Seite) aufweisen, um verschiedene Chips aufzunehmen, und die Tiefe der Hohlräume ist ungefähr 20 μm bis 30 μm tiefer als die Dicke der Chipdicke für Chipbefestigungsmaterial. Die miteinander verbundenen Kontaktbahnen können auf eine geeignete Fläche umverteilt werden, um das Abstandsmaß für eine bessere Ausbeute zu verringern.
  • Das Verfahren der vorliegenden Erfindung umfasst das Bereitstellen eines Ausrichtungswerkzeugs (Platte) mit einem darauf ausgebildeten Ausrichtungsmuster. Dann wird der Musterklebstoff auf das Werkzeug gedruckt (verwendet zum Ankleben der Oberfläche der Chips), woraufhin die Verwendung eines Aufnahme- und Anordnungs-Feinausrichtungssystems mit Flip-Chip-Funktion folgt, um die bekannten guten Chips auf dem Werkzeug im gewünschten Abstand umzuverteilen. Mit Hilfe des Musterklebstoff werden die Chips auf das Werkzeug geklebt. Anschließend werden die Chipbefestigungsmaterialien auf die Chiprückseite gedruckt. Dann wird der Vakuumplattenbonder verwendet, um das Substrat an die Chiprückseite zu bonden; die obere Oberfläche des Substrats mit Ausnahme der Hohlräume wird ebenfalls auf den Musterklebstoff geklebt, dann wird das Chipbefestigungsmaterial vakuumgehärtet und anschließend wird das Werkzeug mit der Platten-Halbleiterscheibe getrennt (Platten-Halbleiterscheibe bedeutet, dass der Chip in dem Hohlraum des Substrats befestigt wird). Die Chipbefestigungsmaterialien werden wärmegehärtet, um zu gewährleisten, dass der Chip auf dem Substrat befestigt ist.
  • Alternativ wird das Chip-Bondgerät mit Feinausrichtung eingesetzt, und die Chip-Befestigungsmaterialien werden in dem Hohlraum des Substrats verteilt. Der Chip wird in dem Hohlraum des Substrats angeordnet. Das heißt, der Chip der oberen Schicht wird im Flip-Chip-Verfahren auf der verarbeiteten Platten-Halbleiterscheibe (Chips der unteren Schicht mit Aufbauschichten) angeordnet und dann zum Flip-Chip-Löten und/oder Montieren der passiven Komponenten auf der verarbeiteten Platten-Halbleiterscheibe aufgeschmolzen. Der obere Schicht-Chip (Plättchen) wird als Flip-Chip-Kontaktkugelstruktur (WLP-CSP) verarbeitet.
  • Sobald der Chip auf dem Substrat umverteilt ist, wird ein Reinigungsverfahren durchgeführt, um die Chipoberfläche durch Nass- und/oder Trockenreinigung zu reinigen. Der nächste Schritt ist das Auftragen der dielektrischen Materialien auf die Plattenoberfläche, worauf die Durchführung eines Vakuumverfahrens folgt, um zu gewährleisten, dass kein Bläschen innerhalb der Platte ist. Anschließend wird ein Lithografieverfahren durchgeführt, um Kontaktdurchgangslöcher und Metall (Al)-Bondbahnen und/oder eine Ritzlinie zu öffnen. Dann wird ein Plasmareinigungsschritt ausgeführt, um die Oberfläche von Durchgangslöchern und Metall (Al)-Bondbahnen zu reinigen. Der nächste Schritt ist das Zerstäuben von Ti/Cu als Keimkristallmetallschichten, und dann wird ein Fotolack (PR-Photo Resistor) über die dielektrische Schicht und die Keimkristallmetallschichten aufgetragen, um die Muster von Umverteilungsmetallschichten (RDL re-distributed layers) zu bilden. Dann wird das Elektroplattieren durchgeführt, um Cu/Au oder Cu/Ni/Au als das RDL-Metall zu bilden, woraufhin das Ablösen des PRs und Nassätzen des Metalls folgt, um die RDL-Metallbahn zu bilden. Danach ist der nächste Schritt das Auftragen oder Drucken der obersten dielektrischen Schicht und das Öffnen der Metallkontaktbahnen von Lötkontaktkugeln und/oder der Ritzlinie, um dadurch das Plattenverfahren der ersten Schicht zu vervollständigen.
  • Das nächste Verfahren könnte die zuvor erwähnten Schritte wiederholen, um mehrlagige Metall- und dielektrische Schichten zu bilden, um den Chip der zweiten Schicht fertig zu stellen. Es werden die Schritte des Zerstäubens von Ti/Cu, um die Keimkristallmetallschichten zu bilden, und des Auftragens von PR, um das RDL-Muster zu bilden, ausgeführt. Dann wird ein Elektroplattierschritt durchgeführt, um Cu/Au in das RDL-Muster umzuformen, woraufhin der PR abgelöst wird und das Keimkristallmetall nassgeätzt wird, um die Metallbahn der zweiten RDL zu bilden. Eine oberste dielektrische Schicht wird gebildet, um die Bahn der zweiten RDL zu schützen.
  • Vorzugsweise kann der dünnere Chip (ungefähr 50 μm bis 127 μm) eine bessere Arbeitsleistung und Zuverlässigkeit erreichen. Das Verfahren umfasst ferner das Montieren der Chips der oberen Schicht (CSP) durch einen Flip-Chip-Sonder. Nach dem Montieren des Chips der oberen Schicht (CSP) wird das Wärmeaufschmelzverfahren zum Aufschmelzen durchgeführt, und dann werden leitende (Löt-) Kontaktkugeln (Kugeln) mit der ersten RDL und der zweiten RDL verbunden.
  • Die Prüfung wird durchgeführt. Die Endprüfung der Platten-Halbleiterscheibenebene wird unter Verwendung einer vertikalen Nadelkarte durchgeführt. Nach der Prüfung wird das Substrat zersägt, um die Packung in einzelne SIP-Einheiten mit mehreren Chips zu vereinzeln. Dann werden die Packungen jeweils aufgenommen, und die Packung (Bauelement) wird auf der Ablage oder dem Band und der Rolle angeordnet.
  • Die vorliegende Erfindung weist folgende Vorteile auf:
    Das Substrat wird mit vorgeformten Hohlräumen im Voraus hergestellt; die Hohlraumgröße ist gleich der Chipgröße plus ungefähr 50 μm bis 100 μm je Seite; es kann durch Einfüllen der elastischen dielektrischen Materialien als Beanspruchungspufferabfangfläche verwendet werden, um die thermomechanische Beanspruchung infolge des CTE-Unterschieds zwischen dem Siliziumchip und dem Substrat (FR5/BT) zu absorbieren. Der SIP-Packungsdurchsatz wird infolge des Auftragens der einfachen Aufbauschichten auf der Oberseite der Oberfläche von Chip und Substrat erhöht (Herstellungszykluszeit wird verkürzt). Die Leiterschaltungen mit Anschlusskontaktbahnen sind auf der gegenüberliegenden Oberfläche zur aktiven Chip-Oberfläche (vorgeformt) ausgebildet. Das Chip-Anordnungsverfahren ist dasselbe wie das gegenwärtige Verfahren. Für die vorliegende Erfindung ist kein Kernpastenfüllen (Harz, Epoxidverbindung, Silicongummi usw.) erforderlich. Es gibt kein Problem der CTE-Nichtübereinstimmung, sobald mit der Mutterleiterplatte PCB lötverbunden. Die Tiefe zwischen Chip und Substrat FR4 beträgt nur ungefähr 20 μm~30 μm (für die Dicke von Chipbefestigungsmaterialien), die Oberflächenebene von Chip und Substrat kann nach dem Befestigen des Chips in den Hohlräumen des Substrats für das Schichtaufbauverfahren gleich sein. Es wird nur dielektrisches Silikonmaterial (vorzugsweise SINR) auf die aktive Oberfläche und die Substrat (vorzugsweise FR45 oder BT)-Oberfläche aufgetragen. Die Kontaktdurchgangslöcherstruktur wird nur infolgedessen, dass die dielektrische Schicht (SINR) eine lichtempfindliche Schicht zum Öffnen der Kontaktdurchgangslöcher ist, durch Verwenden eines Fotomaskierungsverfahrens geöffnet. Während der SINR-Beschichtung wird ein Vakuumverfahren durchgeführt, um das Bläschenproblem zu beseitigen. Das Chipbefestigungsmaterial wird auf die Chiprückseite gedruckt, bevor das Substrat an Einzelchips (Chips) gebondet wird. Die Zuverlässigkeit sowohl für die Packungs- als auch die Leiterplattenebene ist besser denn je, insbesondere für die Prüfung der zyklischen Temperaturbeanspruchung auf Leiterplattenebene liegt das daran, dass der CTE des Substrats und der PCB-Mutterleiterplatte identisch ist, so dass keine thermomechanische Beanspruchung auf die Lötkontaktkugeln ausgeübt wird. Die Kosten sind niedrig, und das Verfahren ist einfach. Es ist leicht, die Kombinationspackung (Mehrchip-Packung) zu bilden.
  • Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben werden, ist für Fachleute zu erkennen, dass die vorliegende Erfindung nicht auf die beschriebenen bevorzugten Ausführungsformen beschränkt werden sollte. Vielmehr können verschiedene Änderungen und Modifikationen innerhalb des Geistes und des Umgangs der vorliegenden Erfindung, wie durch die folgenden Ansprüche definiert, vorgenommen werden.

Claims (9)

  1. Mehrchip-Packungsstruktur, umfassend: ein Substrat mit einem Chipaufnahmehohlraum, der innerhalb einer oberen Oberfläche des Substrats ausgebildet ist, und einer Durchgangslochstruktur, die dort ausgebildet ist, wobei eine Leiterschaltung mit Anschlusskontaktbahn unter der Durchgangslochstruktur ausgebildet ist; einen ersten Chip, der innerhalb des Chipaufnahmehohlraums angeordnet ist; eine erste dielektrische Schicht, die auf dem ersten Chip und dem Substrat ausgebildet ist; eine erste leitende Umverteilungsschicht, die auf der ersten dielektrischen Schicht ausgebildet ist, wobei die erste Umverteilungsschicht durch die Durchgangslochstruktur mit dem ersten Chip und der Anschlusskontaktbahn verbunden ist; eine zweite dielektrische Schicht, die über der ersten Umverteilungsschicht ausgebildet ist; einen zweiten Chip; eine dritte dielektrische Schicht, die unter dem zweiten Chip ausgebildet ist; eine zweite leitende Umverteilungsschicht, die unter der dritten dielektrischen Schicht ausgebildet ist, wobei die zweite Umverteilungsschicht mit dem zweiten Chip verbunden ist; eine vierte dielektrische Schicht, die unter der zweiten Umverteilungsschicht ausgebildet ist; und leitende Kontaktkugeln, die zwischen dem ersten Chip und dem zweiten Chip ausgebildet sind, um die erste Umverteilungsschicht und die zweite Umverteilungsschicht zu verbinden.
  2. Struktur nach Anspruch 1, wobei die erste dielektrische Schicht eine elastische dielektrische Schicht umfasst.
  3. Struktur nach Anspruch 1, ferner umfassend ein Umgebungsmaterial, das ausgebildet ist, um den zweiten Chip zu umgeben.
  4. Mehrchip-Packungsstruktur, umfassend: ein Substrat mit wenigstens zwei Chipaufnahmehohlräumen, die innerhalb einer oberen Oberfläche des Substrats ausgebildet sind, um wenigstens zwei Chips aufzunehmen, und Durchgangslochstrukturen, die darin ausgebildet sind, wobei Leiterschaltungen mit Anschlusskontaktbahnen unter den Durchgangslochstrukturen ausgebildet sind; einen ersten Chip und einen zweiten Chip, die jeweils innerhalb eines der wenigstens zwei Chipaufnahmehohlräume angeordnet sind; eine erste dielektrische Schicht, die auf dem ersten Chip, dem zweiten Chip und dem Substrat ausgebildet ist; eine erste leitende Umverteilungsschicht, die auf der ersten dielektrischen Schicht ausgebildet ist, wobei die erste Umverteilungsschicht durch die Durchgangslochstruktur mit dem ersten Chip, dem zweiten Chip und den Anschlusskontaktbahnen verbunden ist; eine zweite dielektrische Schicht, die über der ersten Umverteilungsschicht ausgebildet ist; einen dritten Chip; eine dritte dielektrische Schicht, die unter dem dritten Chip ausgebildet ist; eine zweite leitende Umverteilungsschicht, die unter der dritten dielektrischen Schicht ausgebildet ist, wobei die zweite Umverteilungsschicht mit dem dritten Chip verbunden ist; eine vierte dielektrische Schicht, die unter der zweiten Umverteilungsschicht ausgebildet ist; und leitende Kontaktkugeln, die zwischen dem ersten Chip und dem dritten Chip ausgebildet sind, um die erste Umverteilungsschicht und die zweite Umverteilungsschicht zu verbinden.
  5. Struktur nach Anspruch 4, ferner umfassend wenigstens eine passive Komponente, die montiert und mit den Kontaktbahnen der ersten Umverteilungsschicht verbunden ist
  6. Struktur nach Anspruch 4, ferner umfassend ein Umgebungsmaterial, das ausgebildet ist, um den dritten Chip und/oder die passiven Komponenten zu umgeben.
  7. Verfahren zur Herstellung einer Halbleiterbausteinpackung, umfassend: Bereitstellen eines Substrats mit einem Chipaufnahmehohlraum, der innerhalb einer oberen Oberfläche des Substrats ausgebildet ist, und einer Durchgangslochstruktur, die darin ausgebildet ist, wobei eine Leiterschaltung mit Anschlusskontaktbahnen unter der Durchgangslochstruktur ausgebildet ist; Umverteilen wenigstens eines ersten Chips auf einem Werkzeug (Platte) in einem gewünschten Abstand unter Verwendung eines Aufnahme- und Anordnungs-Feinausrichtungssystems; Aufbringen von Klebematerial wenigstens auf die Rückseite des ersten Chips; Bonden des Substrats an die Chiprückseite, und Anordnen des Chips in dem Hohlraum des Substrats, und Trennen der Platte, um eine Platten-Halbleiterscheibe zu bilden; Auftragen einer ersten dielektrischen Schicht auf wenigstens den ersten Chip und das Substrat und Einfüllen in den Spalt zwischen der Chipkante und der Seitenwand des Hohlraums; Bilden einer ersten Umverteilungsschicht auf der ersten dielektrischen Schicht; Bilden einer zweiten dielektrischen Schicht über der ersten Umverteilungsschicht, um erste Kontaktbahnen freizulegen; Bereitstellen eines zweiten Chips; Bilden einer dritten dielektrischen Schicht unter dem zweiten Chip; Bilden einer zweiten Umverteilungsschicht unter der dritten dielektrischen Schicht; Bilden einer vierten dielektrischen Schicht unter der zweiten Umverteilungsschicht, um die zweite Umverteilungsschicht zu schützen und zweite Kontaktbahnen freizulegen; und Bilden von leitenden Kontaktkugeln zwischen dem ersten Chip und dem zweiten Chip, um die ersten Kontaktbahnen der ersten Umverteilungsschicht und die zweiten Kontaktbahnen der zweiten Umverteilungsschicht zu verbinden.
  8. Verfahren nach Anspruch 7, ferner umfassend einen Schritt des Ausbildens eines Umgebungsmaterials, um den zweiten Chip zu umgeben.
  9. Verfahren nach Anspruch 7, wobei der zweite Chip durch ein Waferebenenpackungsverfahren (WLP) mit Umverteilungsschichten und Lötkontaktkugeln auf der Oberseite der Chipoberfläche erzeugt wird, und der zweite Chip (WLP-CSP) anschließend unter Verwendung des Flip-Chip-Verfahrens auf der verarbeiteten Platten-Halbleiterscheibe befestigt wird, um die Lötkontaktkugeln zum Verbinden der ersten Kontaktbahnen der ersten Umverteilungsschicht und der zweiten Kontaktbahnen der zweiten Umverteilungsschicht aufzuschmelzen.
DE102008003156A 2007-01-03 2008-01-03 Mehrchip-Packung und Verfahren zu ihrer Ausbildung Withdrawn DE102008003156A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/648,797 2007-01-03
US11/648,797 US20080157316A1 (en) 2007-01-03 2007-01-03 Multi-chips package and method of forming the same

Publications (1)

Publication Number Publication Date
DE102008003156A1 true DE102008003156A1 (de) 2008-07-31

Family

ID=39564113

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008003156A Withdrawn DE102008003156A1 (de) 2007-01-03 2008-01-03 Mehrchip-Packung und Verfahren zu ihrer Ausbildung

Country Status (7)

Country Link
US (2) US20080157316A1 (de)
JP (1) JP2008166824A (de)
KR (1) KR20080064090A (de)
CN (1) CN101232008A (de)
DE (1) DE102008003156A1 (de)
SG (1) SG144135A1 (de)
TW (1) TW200834876A (de)

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US8434220B2 (en) 2007-06-27 2013-05-07 Rf Micro Devices, Inc. Heat sink formed with conformal shield
US8062930B1 (en) 2005-08-08 2011-11-22 Rf Micro Devices, Inc. Sub-module conformal electromagnetic interference shield
US8053872B1 (en) 2007-06-25 2011-11-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
US7451539B2 (en) * 2005-08-08 2008-11-18 Rf Micro Devices, Inc. Method of making a conformal electromagnetic interference shield
US8959762B2 (en) 2005-08-08 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
US8049323B2 (en) * 2007-02-16 2011-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip holder with wafer level redistribution layer
US9601412B2 (en) * 2007-06-08 2017-03-21 Cyntec Co., Ltd. Three-dimensional package structure
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
US7777300B2 (en) * 2007-09-18 2010-08-17 Infineon Technologies Ag Semiconductor device with capacitor
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US7956453B1 (en) * 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US8247267B2 (en) 2008-03-11 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level IC assembly method
TWI387077B (zh) * 2008-06-12 2013-02-21 Chipmos Technologies Inc 晶粒重新配置之封裝結構及其方法
US8076180B2 (en) * 2008-07-07 2011-12-13 Infineon Technologies Ag Repairable semiconductor device and method
SG158823A1 (en) 2008-07-18 2010-02-26 United Test & Assembly Ct Ltd Packaging structural member
FI122217B (fi) * 2008-07-22 2011-10-14 Imbera Electronics Oy Monisirupaketti ja valmistusmenetelmä
US20100122456A1 (en) * 2008-11-17 2010-05-20 Chen-Hua Yu Integrated Alignment and Bonding System
US20100133682A1 (en) * 2008-12-02 2010-06-03 Infineon Technologies Ag Semiconductor device
US7943421B2 (en) 2008-12-05 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Component stacking using pre-formed adhesive films
US8119454B2 (en) * 2008-12-08 2012-02-21 Stmicroelectronics Asia Pacific Pte Ltd. Manufacturing fan-out wafer level packaging
CN101866892B (zh) * 2009-04-20 2011-12-07 财团法人工业技术研究院 芯片的布局结构与方法
JP2010262992A (ja) * 2009-04-30 2010-11-18 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
US9466561B2 (en) * 2009-08-06 2016-10-11 Rambus Inc. Packaged semiconductor device for high performance memory and logic
KR101620347B1 (ko) * 2009-10-14 2016-05-13 삼성전자주식회사 패시브 소자들이 실장된 반도체 패키지
US9225379B2 (en) 2009-12-18 2015-12-29 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
US8217272B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
US8115260B2 (en) * 2010-01-06 2012-02-14 Fairchild Semiconductor Corporation Wafer level stack die package
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
KR101695846B1 (ko) * 2010-03-02 2017-01-16 삼성전자 주식회사 적층형 반도체 패키지
US8618654B2 (en) 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8274149B2 (en) * 2010-03-29 2012-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a buffer structure and method of fabricating the same
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
TWI426587B (zh) * 2010-08-12 2014-02-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
US9137934B2 (en) 2010-08-18 2015-09-15 Rf Micro Devices, Inc. Compartmentalized shielding of selected components
CN102117799B (zh) * 2010-11-25 2013-01-23 日月光半导体制造股份有限公司 埋入型多芯片半导体封装结构及其制造方法
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8619431B2 (en) * 2010-12-22 2013-12-31 ADL Engineering Inc. Three-dimensional system-in-package package-on-package structure
US8835226B2 (en) 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
US9627230B2 (en) 2011-02-28 2017-04-18 Qorvo Us, Inc. Methods of forming a microshield on standard QFN package
US20120281113A1 (en) * 2011-05-06 2012-11-08 Raytheon Company USING A MULTI-CHIP SYSTEM IN A PACKAGE (MCSiP) IN IMAGING APPLICATIONS TO YIELD A LOW COST, SMALL SIZE CAMERA ON A CHIP
TWI455280B (zh) * 2011-07-19 2014-10-01 矽品精密工業股份有限公司 半導體封裝件
US9312214B2 (en) * 2011-09-22 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having polymer-containing substrates and methods of forming same
US9679863B2 (en) 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
US9190391B2 (en) * 2011-10-26 2015-11-17 Maxim Integrated Products, Inc. Three-dimensional chip-to-wafer integration
KR101923531B1 (ko) 2011-12-23 2018-11-30 삼성전자주식회사 반도체 칩 본딩 장치
TWI474444B (zh) * 2011-12-28 2015-02-21 Princo Corp 超薄多層基板之封裝方法
KR101394203B1 (ko) 2011-12-29 2014-05-14 주식회사 네패스 적층형 반도체 패키지 및 그 제조 방법
US9171823B2 (en) * 2011-12-30 2015-10-27 Stmicroelectronics Pte Ltd Circuit module with multiple submodules
US9691706B2 (en) * 2012-01-23 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip fan out package and methods of forming the same
US8648473B2 (en) * 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement
US8922005B2 (en) 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US8698323B2 (en) * 2012-06-18 2014-04-15 Invensas Corporation Microelectronic assembly tolerant to misplacement of microelectronic elements therein
US8878360B2 (en) * 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US9117715B2 (en) * 2012-07-18 2015-08-25 Hong Kong Applied Science and Technology Research Institute Company Limited Wafer-level device packaging
US9136213B2 (en) 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
KR101909202B1 (ko) 2012-10-08 2018-10-17 삼성전자 주식회사 패키지-온-패키지 타입의 패키지
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
US9147663B2 (en) 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US9807890B2 (en) 2013-05-31 2017-10-31 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
CN103390717B (zh) * 2013-07-30 2016-02-03 广东洲明节能科技有限公司 叠层led发光模组及制作方法
KR20150025129A (ko) * 2013-08-28 2015-03-10 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
CN103594451B (zh) * 2013-11-18 2016-03-16 华进半导体封装先导技术研发中心有限公司 多层多芯片扇出结构及制作方法
KR101612220B1 (ko) * 2015-02-23 2016-04-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
TWI556379B (zh) * 2014-01-02 2016-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9653442B2 (en) * 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9443815B2 (en) * 2014-02-21 2016-09-13 Maxim Integrated Products, Inc. Embedded die redistribution layers for active device
JP2015216263A (ja) * 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置
US9595485B2 (en) * 2014-06-26 2017-03-14 Nxp Usa, Inc. Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
TWI566348B (zh) * 2014-09-03 2017-01-11 矽品精密工業股份有限公司 封裝結構及其製法
US9443780B2 (en) * 2014-09-05 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having recessed edges and method of manufacture
TWI569368B (zh) 2015-03-06 2017-02-01 恆勁科技股份有限公司 封裝基板、包含該封裝基板的封裝結構及其製作方法
US9659907B2 (en) 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package
KR102368070B1 (ko) 2015-04-13 2022-02-25 삼성전자주식회사 반도체 패키지
US10373922B2 (en) 2015-06-04 2019-08-06 Micron Technology, Inc. Methods of manufacturing a multi-device package
EP3314649A4 (de) * 2015-06-25 2019-01-09 Intel Corporation Integrierte schaltungsstrukturen mit eingelassenen leitfähigen kontakten für verkapselung auf verkapselung
US10535634B2 (en) * 2015-07-22 2020-01-14 Intel Corporation Multi-layer package
US9401350B1 (en) * 2015-07-29 2016-07-26 Qualcomm Incorporated Package-on-package (POP) structure including multiple dies
CN105514071B (zh) * 2016-01-22 2019-01-25 中芯长电半导体（江阴）有限公司 一种扇出型芯片的封装方法及封装结构
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
KR102522322B1 (ko) * 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
DE102016110862B4 (de) 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
WO2017217986A1 (en) * 2016-06-15 2017-12-21 Intel Corporation Semiconductor package having inductive lateral interconnects
US9859254B1 (en) * 2016-06-30 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and a manufacturing method thereof
KR102549402B1 (ko) * 2016-08-04 2023-06-28 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US10297551B2 (en) * 2016-08-12 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing redistribution circuit structure and method of manufacturing integrated fan-out package
EP3288076B1 (de) 2016-08-25 2021-06-23 IMEC vzw Halbleiterchipgehäuse und verfahren zur herstellung des gehäuses
US10366968B2 (en) * 2016-09-30 2019-07-30 Intel IP Corporation Interconnect structure for a microelectronic device
US20180166356A1 (en) * 2016-12-13 2018-06-14 Globalfoundries Inc. Fan-out circuit packaging with integrated lid
CN106876356B (zh) * 2017-03-09 2020-04-17 华天科技（昆山）电子有限公司 芯片嵌入硅基式扇出型封装结构及其制作方法
US10636775B2 (en) * 2017-10-27 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
KR101933425B1 (ko) * 2017-11-30 2018-12-28 삼성전기 주식회사 반도체 패키지
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
KR102061852B1 (ko) * 2017-12-18 2020-01-02 삼성전자주식회사 반도체 패키지
KR101922885B1 (ko) * 2017-12-22 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
TWI662695B (zh) * 2017-12-28 2019-06-11 財團法人工業技術研究院 晶圓級晶片尺寸封裝結構
CN107993994B (zh) * 2017-12-29 2023-07-25 长鑫存储技术有限公司 半导体封装结构及其制造方法
US10672715B2 (en) * 2018-04-16 2020-06-02 Amkor Technology, Inc. Semiconductor package using cavity substrate and manufacturing methods
US10727203B1 (en) * 2018-05-08 2020-07-28 Rockwell Collins, Inc. Die-in-die-cavity packaging
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
US11219144B2 (en) 2018-06-28 2022-01-04 Qorvo Us, Inc. Electromagnetic shields for sub-modules
KR102582422B1 (ko) * 2018-06-29 2023-09-25 삼성전자주식회사 재배선층을 갖는 반도체 패키지
CN109148431B (zh) * 2018-07-18 2020-04-17 华天科技（昆山）电子有限公司 距离传感器芯片封装结构及其晶圆级封装方法
US10756051B2 (en) * 2018-09-04 2020-08-25 Ningbo Semiconductor International Corporation Wafer-level system packaging method and package structure
SG10201809987YA (en) * 2018-11-09 2020-06-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and packaging process
US11114363B2 (en) 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules
TWI688073B (zh) * 2019-05-22 2020-03-11 穩懋半導體股份有限公司 半導體積體電路及其電路佈局方法
US11616048B2 (en) 2019-06-12 2023-03-28 Texas Instruments Incorporated IC package with multiple dies
US11380620B2 (en) * 2019-06-14 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including cavity-mounted device
CN110299294B (zh) * 2019-07-31 2024-07-30 中国电子科技集团公司第五十八研究所 一种三维系统级集成硅基扇出型封装方法及结构
CN110491853B (zh) * 2019-09-16 2024-08-09 中国电子科技集团公司第五十八研究所 一种硅基三维扇出集成封装方法及结构
CN110491792B (zh) * 2019-09-16 2024-08-09 中国电子科技集团公司第五十八研究所 一种树脂型三维扇出集成封装方法及结构
CN110600383B (zh) * 2019-09-27 2024-08-13 中国电子科技集团公司第五十八研究所 一种2.5d硅基转接板封装方法及结构
CN110610868B (zh) * 2019-09-27 2024-08-13 中国电子科技集团公司第五十八研究所 一种3d扇出型封装方法及结构
CN110828496B (zh) * 2019-11-15 2022-10-11 华天科技（昆山）电子有限公司 半导体器件及其制造方法
US11152529B2 (en) * 2019-12-10 2021-10-19 Advanced Semiconductor Engineering, Inc. Semicondutor package structures and methods of manufacturing the same
KR20210096532A (ko) * 2020-01-28 2021-08-05 에스케이하이닉스 주식회사 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지
WO2021174395A1 (zh) * 2020-03-02 2021-09-10 华为技术有限公司 封装结构及封装结构的制作方法
CN111430310A (zh) * 2020-04-02 2020-07-17 华天科技（昆山）电子有限公司 芯片内系统集成封装结构及其制作方法、立体堆叠器件
US11605571B2 (en) * 2020-05-29 2023-03-14 Qualcomm Incorporated Package comprising a substrate, an integrated device, and an encapsulation layer with undercut
US11342272B2 (en) * 2020-06-11 2022-05-24 Advanced Semiconductor Engineering, Inc. Substrate structures, and methods for forming the same and semiconductor package structures
CN111564419B (zh) * 2020-07-14 2021-01-01 甬矽电子(宁波)股份有限公司 芯片叠层封装结构、其制作方法和电子设备
CN212648273U (zh) 2020-07-29 2021-03-02 隆达电子股份有限公司 发光二极管装置
US11610875B2 (en) * 2020-09-18 2023-03-21 Lextar Electronics Corporation Light emitting array structure and display
US12094861B2 (en) 2020-09-18 2024-09-17 Lextar Electronics Corporation Light emitting array structure and display
CN112652542B (zh) * 2020-12-22 2023-06-16 厦门通富微电子有限公司 一种三维堆叠的扇出型芯片封装方法及封装结构
CN115050308A (zh) 2021-03-08 2022-09-13 隆达电子股份有限公司 显示器
CN113471160A (zh) * 2021-06-29 2021-10-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
CN117751437A (zh) * 2021-08-19 2024-03-22 华为技术有限公司 多芯片系统及其制备方法、光接收机和终端
TWI800104B (zh) * 2021-11-19 2023-04-21 欣興電子股份有限公司 晶片封裝結構及其製作方法
CN115939102A (zh) * 2023-01-16 2023-04-07 维沃移动通信有限公司 芯片封装结构、电子设备和芯片封装结构的制作方法
CN116092956B (zh) * 2023-04-10 2023-11-03 北京华封集芯电子有限公司 芯片封装方法及芯片封装结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
JP4198566B2 (ja) * 2003-09-29 2008-12-17 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US20080116564A1 (en) * 2006-11-21 2008-05-22 Advanced Chip Engineering Technology Inc. Wafer level package with die receiving cavity and method of the same
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same

Also Published As

Publication number Publication date
TW200834876A (en) 2008-08-16
JP2008166824A (ja) 2008-07-17
SG144135A1 (en) 2008-07-29
KR20080064090A (ko) 2008-07-08
US20080157316A1 (en) 2008-07-03
US20080224306A1 (en) 2008-09-18
CN101232008A (zh) 2008-07-30

Similar Documents

Publication Publication Date Title
DE102008003156A1 (de) Mehrchip-Packung und Verfahren zu ihrer Ausbildung
DE102007059162A1 (de) Mehrchip-Verpackung und Verfahren zu deren Herstellung
DE102007055403A1 (de) Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben
US8237257B2 (en) Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE102008007694A1 (de) Bildsensorpackage auf Waferebene mit Die-Aufnahmeausnehmung und Verfahren zu deren Herstellung
US8350377B2 (en) Semiconductor device package structure and method for the same
DE102008010004A1 (de) Multi-Chip-Packung mit reduzierter Struktur und Verfahren zur Herstellung derselben
DE102008016324A1 (de) Halbleiterbausteinpackung mit einem Chip aufnehmendem Durchgangsloch und doppelseitigen Aufbauschichten auf beiden Oberflächenseiten für WLP und ein Verfahren dazu
DE102007060313A1 (de) Wafer Level Package (WLP) mit guter CTE-Eigenschaft und Verfahren zu deren Herstellung
DE102007063342A1 (de) Halbleiterpackage (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
US20080136004A1 (en) Multi-chip package structure and method of forming the same
DE102008013180A1 (de) Struktur einer Halbleiterbausteinpackung und deren Verfahren
DE102008003160A1 (de) Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE102008008906A1 (de) Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung
DE102007063301A1 (de) RF-Modulpackage
DE102007063341A1 (de) Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE102008007237A1 (de) Halbleiter-Bildeinheit mit einer Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE102019121201A1 (de) Integrierte fan-out-packages und verfahren zum bilden derselben
DE112018003103T5 (de) Haftklebeband für Verbindungen mit hoher Dichte
DE102007031966A1 (de) Struktur eines Bildsensormoduls und Herstellungsverfahren für ein Wafer-Level-Package
DE102008014736A1 (de) Halbleiterbausteinpackung mit Multi-Chips in einer Seite-an-Seite-Anordnung und das dazugehörige Verfahren
DE102020100002B4 (de) Fan-out-packages und verfahren zu deren herstellung
DE102015113185A1 (de) SMD/IPD auf Gehäuse oder Vorrichtungsstruktur und Verfahren zu Ihrer Ausbildung
DE102008014323A1 (de) Bildsensormodul mit einer Packageeinbauausnehmung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee