TWI387077B - 晶粒重新配置之封裝結構及其方法 - Google Patents

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Description

晶粒重新配置之封裝結構及其方法
本發明係有關於一種半導體封裝方法，特別是將不同尺寸大小及功能之晶粒進行重新配置之封裝方法。
半導體的技術已經發展的相當的迅速，因此微型化的半導體晶粒(Dice)必須具有多樣化的功能的需求，使得半導體晶粒必須要在很小的區域中配置更多的輸入/輸出墊(I/O pads)，因而使得金屬接腳(pins)的密度也快速的提高了。因此，早期的導線架封裝技術已經不適合高密度之金屬接腳；故發展出一種球陣列(Ball Grid Array：BGA)的封裝技術，球陣列封裝除了有比導線架封裝更高密度之優點外，其錫球也比較不容易損害與變形。
隨著3C產品的流行，例如：行動電話(Cell Phone)、個人數位助理(PDA)或是iPod等，都必須要將許多複雜的系統晶片放入一個非常小的空間中，因此為解決此一問題，一種稱為「晶圓級封裝(wafer level package；WLP)」之封裝技術已經發展出來，其可以在切割晶圓成為一顆顆的晶粒之前，就先對晶圓進行封裝。美國專利公告第5,323,051號專利即揭露了這種「晶圓級封裝」技術。然而，這種「晶圓級封裝」技術隨著晶粒主動面上的焊墊(pads)數目的增加，使得焊墊(pads)之間距過小，除了會導致訊號耦合或訊號干擾的問題外，也會因為焊墊間距過小而造成封裝之可靠度降低等問題。因此，當晶粒再更進一步的縮小後，使得前述的封裝技術都無法滿足。
為解決此一問題，美國專利公告第7,196,408號已揭露了一種將完成半導體製程之晶圓，經過測試及切割後，將測試結果為良好的晶粒(good die)重新放置於另一個基板之上，然後再進行封裝製程，如此，使得這些被重新放置的晶粒間具有較寬的間距，故可以將晶粒上的焊墊適當的分配，例如使用向外延伸(fan out)技術，因此可以有效解決因間距過小，除了會導 致訊號耦合或訊號干擾的問題。
然而，為使半導體晶片能夠有較小及較薄的封裝結構，在進行晶圓切割前，會先對晶圓進行薄化處理，例如以背磨(backside lapping)方式將晶圓薄化至2~20mil，然後再切割成一顆顆的晶粒。此一經過薄化處理之晶粒，經過重新配置在另一基板上，再以注模方式將複數個晶粒形成一封膠體；由於晶粒很薄，使得封膠體也是非常的薄，故當封膠體脫離基板之後，封膠體本身的應力會使得封膠體產生翹曲，增加後續進行切割製程的困難。
另外，在晶圓切割之後，重新配置在另一個基板時，由於新的基板的尺寸較原來的尺寸為大，因此在後續植球製程中，會無法對準，其封裝結構可靠度降低。為此，本發明提供一種預先將銅柱形成於晶粒上的焊墊，然後再藉由薄化製程將銅柱曝露出來，故可以有效地解決植球時無法對準以及封膠體產生翹曲的問題。
此外，在整個封裝的過程中，還會產生植球時，製造設備會對晶粒產生局部過大的壓力，而可能損傷晶粒的問題；同時，也可能因為植球的材料造成與晶粒上的焊墊間之電阻值變大，而影響晶粒之性能等問題。為此，本發明提供再一種預先將銅柱形成於晶粒上的焊墊，然後再藉由薄化製程將銅柱暴露出來，接著再以向外延伸(fan out)技術將植球做適當的配置，除可有效解決損傷晶粒的問題，也可同時解決焊墊之間距過小等問題。
有鑒於發明背景中所述之植球對準以及封膠體翹曲的問題，本發明提供一種利用晶粒重新配置之封裝結構及其方法，來將複數個晶粒重新進行配置並進行封裝之方法。故本發明之主要目的在提供一種在晶粒上形成導電柱，然後藉由薄化製程將導電柱曝露出來，以便在晶粒重新配置之封裝過程中可以對準，可有效提高製造之良率及可靠度。
本發明之另一主要目的在提供一種在晶粒重新配置之封裝結構及其方 法，係將不同尺寸大小及功能之晶粒重新配置在一基板上之封裝方法。
本發明之再一主要目的在提供一種在晶粒重新配置之封裝結構及其方法，係在封膠體之表面上形成複數條溝渠，可防止封膠體在脫離基板後，產生翹曲的現象，而提高製造良率。
此外，本發明還有一主要目的在提供一種晶粒重新配置之封裝方法，其可以將12吋晶圓所切割出來的晶粒重新配置於8吋晶圓之基板上，如此可以有效運用8吋晶圓之即有之封裝設備，而無需重新設立12吋晶圓之封裝設備，可以降低12吋晶圓之封裝成本。
本發明之再一主要目的在提供一種晶粒重新配置之封裝方法，使得進行封裝的晶片都是”已知是功能正常之晶片”(Known good die)，可以節省封裝材料，故也可以降低製程之成本
根據以上所述，本發明提供一種晶粒重新配置之封裝結構，包括：於主動面上配置有複數個焊墊之晶粒；一第一高分子材料層，覆蓋於晶粒之主動面上並曝露出複數個焊墊；複數個導電柱，係配置於第一高分子材料層之間並與複數個曝露之銲墊電性連接；一封膠體，用以包覆晶粒之五個面且曝露出第一高分子材料層及複數個導電柱；一第二高分子材料層，覆蓋於封膠體上並曝露出複數個導電柱；複數條扇出之金屬線段，係配置於第二高分子材料層之上且每一金屬線段之一端與導電柱電性連接；一保護層，係覆蓋第二高分子材料層及金屬線段上並曝露出金屬線段之另一端之一上表面；複數個導電元件，係與金屬線段之另一端電性連接。
本發明接著提供一種模組化之多晶粒封裝結構，包括：複數個晶粒，每一晶粒之主動面上配置有複數個焊墊；一第一高分子材料層，覆蓋於每一晶粒之主動面上並曝露複數個焊墊；複數個導電柱，係配置於第一高分子材料層之間並與複數個曝露之銲墊電性連接；一封膠體，係環覆於每一晶粒之五個面且曝露出第一高分子材料層及複數個導電柱；一第二高分子材 料層，覆蓋於封膠體上並曝露出複數個導電柱；複數個圖案化之金屬線段，係配置於第二高分子材料層之上，且部份圖案化之金屬線段之兩端電性連接該些導電柱，而部份圖案化之金屬線段之一端電性連接該些導電柱；一圖案化之保護層，係覆蓋第二高分子材料層及圖案化之金屬線段上並曝露部份圖案化之金屬線段之另一端；複數個導電元件，係與金屬線段之另一端電性連接。
本發明接著提供多晶粒封裝方法，包括：提供一晶圓，其主動面上形成有複數個晶粒區且每一晶粒區之主動面上配置有複數個焊墊；形成一第一高分子材料層於晶圓上，以覆蓋每一晶粒區及每一焊墊；形成複數個第一開口，係於第一高分子材料層上形成複數個開口，以曝露出每一焊墊；形成複數個導電柱於每一第一開口中，並使複數個導電柱之一端與每一焊墊電性連接；切割該晶圓，以形成複數個獨立之晶粒；提供一基板，並於基板上配置一黏著層；以覆晶方式將每一晶粒取放至黏著層上；形成一封膠體，係將一第二高分子材料層環覆於每一晶粒之間並於黏著層上形成一封膠體；分離基板及封膠體，以曝露出封膠體上之第一高分子材料層及複數個導電柱；形成一第三高分子材料層於封膠體上，並覆蓋第一高分子材料層；於第三高分子材料層上形成複數個第二開口並曝露出每一導電柱；形成複數個圖案化之金屬線段於第三高分子材料層上，每一圖案化之金屬線段之一端電性連接於每一導電柱；形成一圖案化之保護層以覆蓋該些圖案化之金屬線段，並曝露出圖案化之金屬線段之另一端；形成複數個導電元件於圖案化之金屬線段之另一端上：及切割封膠體，以形成複數個晶粒封裝結構或是複數個多晶粒之封裝結構。
一種模組化之多晶粒封裝方法，包括：提供至少一晶圓，每一晶圓之主動面上形成有複數個晶粒區且每一晶粒區之主動面上配置有不同數量的焊墊；形成一第一高分子材料層於每一晶圓上，並覆蓋每一焊墊；形成複數個開口，係於每一晶圓之第一高分子材料層上形成複數個開口，以曝露出 每一焊墊；形成複數個導電柱於每一開口中，每一複數個導電柱之一端與每一焊墊電性連接；切割每一晶圓，以形成複數個具有不同焊墊數量之晶粒；提供一基板，並於基板上配置一黏著層；以覆晶將每一晶粒之第一高分子材料層及複數個導電柱固接於基板之黏著層上；形成一封膠體，係將第二高分子材料層環覆每一晶粒，以在基板之黏著層上形成一封膠體；分離基板及封膠體，以曝露出封膠體上之第一高分子材料層及複數個導電柱；形成一第三高分子材料層於封膠體上；於第三高分子材料層上形成複數個該第二開口，以曝露出該些導電柱；形成複數個圖案化之金屬線段於第三高分子材料層上，每一圖案化之金屬線段之一端電性連接於每一導電柱；形成一圖案化之保護層以覆蓋每一圖案化之金屬線段，並曝露出圖案化之金屬線段之另一端；形成複數個導電元件，將每一導電元件電性連接在已曝露之每一圖案化之金屬線段之另一端上；切割封膠體，以形成複數個模組化之多晶粒封裝結構。
有關本發明的特徵與實作，茲配合圖示作最佳實施例詳細說明如下。(為使對本發明的目的、構造、特徵、及其功能有進一步的瞭解，茲配合實施例詳細說明如下。)
本發明在此所探討的方向為一種晶粒重新配置之封裝方法，將複數個晶粒重新配置於另一基板上，然後進行封裝的方法。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及其組成。顯然地，本發明的施行並未限定晶片堆疊的方式之技藝者所熟習的特殊細節。另一方面，眾所周知的晶片形成方式以及晶片薄化等後段製程之詳細步驟並未描述於細節中，以避免造成本發明不必要之限制。然而，對於本發明的較佳實施例，則會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。
在現代的半導體封裝製程中，均是將一個已經完成前段製程(Front End Process)之晶圓10(wafer)，如第1A圖所示；先進行薄化處理(Thinning Process)，例如將晶片的厚度研磨至2~20mil之間，如第1B圖所示；其中虛線105係表示每一顆晶粒之位置，其亦可作為後續之切割線。然後，在晶圓10的主動面上形成一高分子材料層110，例如；Polyimide，使高分子材料層110覆蓋主動面上的複數個焊墊102，接著，以半導體之顯影製程，將每一焊墊位置上的高分子材料層110移除，以形成孔洞112並曝露出每一個焊墊102，如第2A圖所示。然後，使用物理汽相沉積製程(PVD)或是化學汽相沉積製程(CVD)將一金屬材料形成並填滿於每一個孔洞112中，以形成一導電柱115，此導電柱115與焊墊102電性連接，如第2B圖所示。在本發明之一較佳實施例中，高分子材料層110之厚度可以是0.5~10 mil，而導電柱115之厚度可以是0.5~3mil；同時，導電柱115之材料可以是一種硬度大的金屬，例如：銅或是其他含有銅成份之合金。
接著，進行沿著虛線105對晶圓進行切割(sawing process)，以形成一顆顆的晶粒100；然後，使用取放裝置(pick and place)將每一顆好的晶粒100以覆晶的方式逐一固接在於另一個基板200的黏著層120上，以使每一顆晶粒的導電柱115固接於黏著層120上，如第3A圖所示，其中，此黏著層120為一具有彈性之黏著材料，例如矽橡膠(silicon rubber)、矽樹脂(silicon resin)、彈性PU、多孔PU、丙烯酸橡膠(acrylic rubber)或晶粒切割膠等。很明顯地，基板200上的晶粒間隔區域比晶圓10中的晶粒間隔區域大，因此，可以使得這些被重新放置的晶粒100間具有較寬的間距，故可以將晶粒100上的焊墊適當的分配。此外，本實施例所使用的封裝方法，可以將12吋晶圓所切割出來的晶粒100重新配置於8吋晶圓之基板上，如此可以有效運用8吋晶圓之即有之封裝設備，而無需重新設立12吋晶圓之封裝設備，可以降低12吋晶圓之封裝成本。然後要強調的是，本發明之實施例並未限定使用8吋晶圓大小之基板，其只要能提供承載的功能者，例如：玻璃、石 英、陶瓷、電路板或金屬薄板(metal foil)等，均可作為本實施例之基板200，因此基板200的形狀也未加以限制。
接著，請繼續參考第3B圖，當複數個包含有導電柱115的晶粒100已被準確地放置並固接至基板200上的黏著層120之後，接著，於基板200及每一晶粒上100之背面上形成一高分子材料層300，以使高分子材料層300填滿於晶粒100之間並且每一顆晶粒100的五個面(即除了晶粒100之主動面與黏著層120接觸外)均由高分子材料層300所包覆，以於後續之製程中形成一封膠體20；其中，此高分子材料層300可以是矽膠、環氧樹脂、丙烯酸(acrylic)、及苯環丁烯(BCB)等材料。然後，可以選擇性地對平坦化的高分子材料層300進行一烘烤程序，以使高分子材料層300固化。此時，可以選擇性地使用一種切割刀，在高分子材料層300的表面上形成複數條切割道(未在圖中表示)，其中每一條切割道的深度為0.5~1密爾(mil)，而切割道的寬度則為5至25微米。在一較佳實施例中，切割道可以選擇在切割線105上，如此可以解決封膠體20產生翹曲的問題。
再接著，請繼續參考第3C圖，進行基板200與高分子材料層300分離；例如將基板200與高分子材料層300一起加熱或是放入去離子水的槽中，使基板200上的黏著層120與高分子材料層300剝離，形成一個以高分子材料層300包覆晶粒100的封膠體20。此時，每一顆晶粒100主動面上的導電柱115被曝露出來；接後，再於每一顆晶粒100主動面上形成一高分子材料層130；再接著，以半導體之顯影製程，將每一導電柱115位置上的高分子材料層130層移除，以曝露出每一個導電柱115，如第3D圖所示。然後，以向外延伸(fan out)技術形成複數個圖案化之金屬線段140，每一條金屬線段140之一端與導電柱115電性連接，而另一端則向外延伸形成一自由端。很明顯地，此自由端不會形成在晶粒100的焊墊102之上，如第3E圖所示。此外，金屬線段140可以是由銅、金或銅合金等材料所形成，同時，金屬線段140也可以是由一UBM金屬層來形成，此UBM金屬層之材 料可以是Ti/Cu或是TiW/Cu。
在前述將封膠體20之每一顆晶粒完成圖案化之金屬線段140後，緊接著，要進行對外連接元件的配置。如第3F圖所示，在封膠體20之金屬線段140的面上，形成一圖案化之保護層160(例如：polyimide)以覆蓋複數個圖案化之金屬線段140，並曝露出複數個圖案化之金屬線段140的自由端。此形成圖案化之保護層160的步驟包括：形成一保護層160在複數個圖案化之金屬線段140上；利用半導體製程，例如顯影，先形成一圖案化之光阻層(未在圖中表示)在保護層160上；接著，在進行顯影後，移除相對於複數個圖案化之金屬線段140之向外延伸之自由端，即可曝露出每一個圖案化之金屬線段140之向外延伸之自由端。緊接著，在每一個曝露之自由端處形成複數個導電元件400，其中導電元件400可以是錫球(solder ball)或是金屬凸塊(metal bump)，如第3F圖所示。很明顯地，導電元件400可以依據電路設計之需求進行配置，例如：配置成一種球陣列(BGA)之配置。
最後，即可沿切割線105對封膠體20進行切割(sawing process)，以形成一顆顆的完成封裝之晶粒100或是完成封裝之模組，如第4A圖及第4B圖所示。很明顯地，第4A圖是相對第4B圖之沿C-C線段之剖視圖。
在上述實施例中，包覆每一顆晶粒100的高分子材料層300的方式可以選擇使用習知的機械壓膜(stamping process)或是注模方式(molding process)來形成。此外，由於本發明在將基板200與封膠體20分離後，使得每一晶粒100的主動面之導電柱115都曝露出來，故可解決後續進行金屬線連接時的對準問題。基於此對準問題的解決，故依據本發明所揭露之方式，可將複數個相同或是不相同的好的晶粒100封裝在一起，然後以半導體製程來形成圖案化的金屬線400，將所要組合成模組(MODULE)的複數個晶粒100電性連接在一起。例如：將4顆256M的DRAM晶粒以串連或並連的方式封裝在一起，形成一個記憶容量為1G之記憶模組；或是，將複數個發光二極體(LED)串接成一個柱狀光源或是並連成一面狀光源；或 是，將不同功能、不同大小之晶粒封裝成一系統等，都可藉由本實施例來達成。
第5圖係顯示本發明之系統級封裝(System-In-Package；SIP)之上視圖。當複數個晶圓所製造出的複數個具有不同功能之晶粒，例如：晶粒505為一微處理裝置、晶粒510為一記憶體控制裝置而晶粒515為一顆記憶體裝置裝置；將上述不同功能之晶粒依據前述製程(即完成導電柱115製程)並將每一顆不同功能及尺寸之晶粒放置於另一基板200上之後，可經由第3A圖至第3F圖之過程，將這些不同功能之晶粒(包括晶粒505、晶粒510及晶粒515)形成一封膠體20，然後，將基板200與封膠體20分離後，可以使得封膠體20上的複數顆不同功能之晶粒(包括晶粒505、晶粒510及晶粒515)中的每一導電柱115曝露出來。在此要強調，本發明藉由覆晶之製程，使用每一顆不同功能及尺寸之晶粒的導電柱115位於同一平面上，故當基板200與封膠體20分離後，封膠體20上的導電柱115能夠曝露在同一平面上。故可以有效地解決對準的問題。
然後，再於封膠體20上形成一高分子材料層130；再接著，以半導體之顯影製程，將每一導電柱115位置上的高分子材料層130層移除，以曝露出每一個導電柱115；再接著，使用一電鍍製程，以便在封膠體20上形成一金屬層(未顯示於圖中)，同時金屬層與每一個導電柱115形成電性連接。接著，利用半導體製程技術，例如：以塗佈、顯影及蝕刻等方式，先形成一圖案化光阻層(未在圖中表示)在金屬層之上；然後以蝕刻方式來移除部份金屬層之後，再剝除圖案化之光阻層；因此，可以依據所需要的電性連接方式來形成複數個圖案化之金屬線段140；而在本實施例中，每一圖案化之金屬線段140之向外延伸之兩端係電性連接至相鄰之每一晶粒上之複數個導電柱115，使得相鄰的每一晶粒彼此係以串聯或並聯的方式電性連接成一系統，如第6A圖所示；在此要說明的是，此串聯或並聯的電性連接方式僅為本發明之一實施例，其目的僅在揭露使用圖案化的金屬製程，可以將複 數個晶粒依據所要的電性連接方式完成連接。
在前述將封膠體20之複數顆晶粒以金屬線段140完成系統化之電性連接後，緊接著，要進行對外連接元件400的配置，其過程與第3E圖至第3F圖之過程相同，故其相關過程不再重複贅述之。很明顯地，導電元件400可以是錫球(solder ball)或是金屬凸塊(metal bump)。同時，導電元件400可以依據電路設計之需求進行配置，例如：配置成一種球陣列(BGA)之配置，如第6B圖所示。最後，即可依據切割線105切割封膠體20，以形成複數個完成封裝之模組，如第7圖所示。
很明顯地，當封膠體20中的複數個晶粒是相同功能及相同大小之晶粒；例如：LED；其同樣地可以使用金屬線段140將複數個晶粒以串聯或並聯方式形成一模組(module)，金屬線段140可以是由銅、金或銅合金等材料所形成，同時，金屬線段140也可以是由一UBM金屬層來形成，此UBM金屬層之材料可以是Ti/Cu或是TiW/Cu。
當所要封裝之複數個晶粒為發光二極體(LED)時，即可將每一發光二極體的P電極與相鄰的發光二極體的P電極電性連接；而發光二極體的N電極係與相鄰的發光二極體的N電極電性連接，且每一發光二極體之N電極及P電極係經由導電柱115分別金屬線段140電性連接。同樣地，本發明也不限定發光二極體之數量或是其電性連接之方式，例如：將複數個發光二極體(LED)串接成一個柱狀光源或是並連成一面狀光源；同時，本發明也不限定發光二極體之發光顏色，即發光二極體可以是紅光發光二極體或綠光發光二極體或藍光發光二極體或其他顏色之發光二極體(例如：白光)或是前述發光二極體之組合等。最後，如第3E至第3F圖過程，於曝露之金屬線段140之自由端上形成導電元件400。
而當封膠體20中的複數個晶粒是相同功能及相同大小之晶粒均無DRAM時；例如：將4顆256M的DRAM晶粒以串聯或並聯的方式封裝在一起時，其同樣地可以使用金屬線段140將複數個晶粒以串聯或並聯方式 形成一個記憶容量為1G之記憶模組。由於形成金屬線段140及導電元件400之過程與前述相同，故不再重複贅述。
雖然本發明以前述之較佳實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100‧‧‧晶粒
102‧‧‧焊墊
105‧‧‧切割線
110‧‧‧高分子材料層
112‧‧‧開口
115‧‧‧導電柱
120‧‧‧黏著層
125‧‧‧黏著層
130‧‧‧高分子材料層
140‧‧‧金屬線段
160‧‧‧保護層
20‧‧‧封膠體
200‧‧‧基板
300‧‧‧高分子材料層
400‧‧‧導電元件
505‧‧‧微處理裝置
510‧‧‧記憶體控制裝置
515‧‧‧記憶體裝置
第1A圖及第1B圖係表示於晶圓之上視及剖視之示意圖；第2A圖及第2B圖係根據本發明之在晶粒上形成導電柱之示意圖；第3A~3F圖係根據本發明所揭露之製造過程示意圖；第4A圖及第4B圖係根據本發明所揭露之上視圖及剖視圖；第5圖係根據本發明之形成多晶粒封裝實施例之上視圖；第6A圖級第6B圖係根據本發明之形成多晶粒封裝體之示意圖；第7圖係根據本發明之形成多晶粒封裝模組之剖視圖。

Claims (26)

  1. 一種晶粒重新配置之封裝結構，包括：一晶粒，具有一主動面且於該主動面上配置有複數個焊墊；一第一高分子材料層，覆蓋於該晶粒之主動面上並曝露出該複數個焊墊；複數個導電柱，係配置於該第一高分子材料層之間並與該複數個曝露之銲墊電性連接；一封膠體，用以包覆該晶粒之五個面且曝露出該第一高分子材料層及該複數個導電柱；一第二高分子材料層，覆蓋於該封膠體上並曝露出該複數個導電柱；複數條扇出之金屬線段，係配置於該第二高分子材料層之上且每一該金屬線段之一端與該些導電柱電性連接；一保護層，係覆蓋該第二高分子材料層及該些金屬線段上並曝露出該些金屬線段之另一端之一上表面；複數個導電元件，係與該些金屬線段之另一端電性連接。
  2. 如申請專利範圍第1項所述之封裝結構，其中該導電柱之材質為銅或銅合金。
  3. 如申請專利範圍第1項所述之封裝結構，其中該封膠體為一高分子材料層。
  4. 如申請專利範圍第3項所述之封裝結構，其中該高分子材料層係由下列組中選出：矽膠、環氧樹脂、丙烯酸(acrylic)、及苯環丁烯(BCB)等材料。
  5. 如申請專利範圍第1項所述之封裝結構，其中該些圖案化之金屬線段為一UBM金屬層。
  6. 如申請專利範圍第1項所述之封裝結構，其中該些導電元件可以是錫球(solder ball)。
  7. 如申請專利範圍第1項所述之封裝結構，其中該些導電元件可以是金屬凸塊(metal bump)。
  8. 如申請專利範圍第1項所述之封裝結構，其中該第一高分子材料層以及該第二高分子材料層為polyimide。
  9. 一種模組化之多晶粒封裝結構，包括： 複數個晶粒，每一該晶粒具有一主動面且於該主動面上配置有複數個焊墊；一第一高分子材料層，覆蓋於每一該晶粒之主動面上並曝露出該複數個焊墊；複數個導電柱，係配置於該第一高分子材料層之間並與該複數個曝露之銲墊電性連接；一封膠體，係環覆於每一該晶粒之五個面且曝露出該第一高分子材料層及該複數個導電柱；一第二高分子材料層，覆蓋於該封膠體上並曝露出該複數個導電柱；複數個圖案化之金屬線段，係配置於該第二高分子材料層之上，且部份該些圖案化之金屬線段之兩端電性連接該些導電柱，而部份該些圖案化之金屬線段之一端電性連接該些導電柱；一圖案化之保護層，係覆蓋該第二高分子材料層及該些圖案化之金屬線段上並曝露部份該些圖案化之金屬線段之另一端；複數個導電元件，係與該些金屬線段之另一端電性連接。
  10. 如申請專利範圍第9項所述之封裝結構，其中該導電柱之材質為銅或銅合金。
  11. 如申請專利範圍第9項所述之封裝結構，其中該些晶粒可以是相同功能之晶粒。
  12. 如申請專利範圍第9項所述之封裝結構，其中該些晶粒可以是記憶體晶粒。
  13. 如申請專利範圍第9項所述之封裝結構，其中該些晶粒可以是發光二極體。
  14. 如申請專利範圍第9項所述之封裝結構，其中該些晶粒可以是不同功能之晶粒。
  15. 如申請專利範圍第9項所述之封裝結構，其中該些晶粒可以是由一微處理裝置、一記憶體裝置及一記憶體控制裝置所組成。
  16. 如申請專利範圍第9項所述之封裝結構，其中該封膠體為一高分子材料層。
  17. 如申請專利範圍第16項所述之封裝結構，其中該高分子材料層係由下列組中選出：矽膠、環氧樹脂、丙烯酸(acrylic)、及苯環丁烯(BCB)等材料。
  18. 如申請專利範圍第9項所述之封裝結構，其中該些圖案化之金屬線段為一UBM金屬層。
  19. 如申請專利範圍第9項所述之封裝結構，其中該些導電元件可以是錫球(solder ball)。
  20. 如申請專利範圍第9項所述之封裝結構，其中該些導電元件可以是金屬凸塊(metal bump)。
  21. 一種晶粒重新配置之封裝方法，包括：提供一晶圓，具有一主動面及一下表面，且於該主動面上形成有複數個晶粒區且每一該晶粒區之該主動面上配置有複數個焊墊；形成一第一高分子材料層於該晶圓上，以覆蓋該些晶粒區之該主動面上之該些焊墊；形成複數個第一開口，係於該第一高分子材料層上形成複數個開口，以曝露出該些焊墊；形成複數個導電柱於該些第一開口中，並使該複數個導電柱之一端與該些焊墊電性連接；切割該晶圓，以形成複數個獨立之晶粒；提供一基板，並於該基板上配置一黏著層；取放該些晶粒至該黏著層上，係以覆晶將每一該晶粒之該第一高分子材料層及該複數個導電柱固接於該基板之該黏著層上；形成一封膠體，係將一第二高分子材料層環覆於每一該晶粒之間，以在該基板之黏著層上形成一封膠體；分離該基板及該封膠體，係將該黏著層與該封膠體分離，以曝露出該封膠體上之該第一高分子材料層及該複數個導電柱；形成一第三高分子材料層於該封膠體上，並覆蓋該第一高分子材料層；形成複數個第二開口，係於該第三高分子材料層上形成複數個該第二開口，以曝露出該些導電柱； 形成複數個圖案化之金屬線段於該第三高分子材料層上，該些圖案化之金屬線段之一端電性連接於該些導電柱；形成一圖案化之保護層以覆蓋該些圖案化之金屬線段，並曝露出該些圖案化之金屬線段之另一端；形成複數個導電元件，係將該些導電元件電性連接在已曝露之每一該圖案化之金屬線段之另一端上；及切割該封膠體，以形成複數個晶粒封裝結構。
  22. 如申請專利範圍第21項所述之封裝方法，其中該黏著層係由下列組中選出：矽橡膠(silicon rubber)、矽樹脂(silicon resin)、彈性PU、多孔PU、丙烯酸橡膠(acrylic rubber)或晶粒切割膠。
  23. 如申請專利範圍第21項所述之封裝方法，其中於該封膠體形成後，進一步於該封膠體上形成複數條切割道。
  24. 一種模組化之多晶粒封裝方法，包括：提供至少一晶圓，每一該晶圓具有一主動面及一下表面，且每一該晶圓之該主動面上形成有複數個晶粒區，其中每一該晶圓之該晶粒區之該主動面上配置有不同數量的焊墊；形成一第一高分子材料層於每一該晶圓上，並覆蓋該些晶粒區之該主動面及該些焊墊；形成複數個開口，係於每一該晶圓之該第一高分子材料層上形成複數個開口，以曝露出該些焊墊；形成複數個導電柱於該些開口中，該複數個導電柱之一端與每一該晶圓之該主動面上之該些焊墊電性連接；切割該些晶圓，以形成複數個具有不同焊墊數量之晶粒；提供一基板，並於該基板上配置一黏著層；取放該些晶粒至該黏著層上，係以覆晶將每一該晶粒之該第一高分子材料層及該複數個導電柱固接於該基板之該黏著層上； 形成一封膠體，係將第二高分子材料層環覆每一該晶粒，以在該基板之黏著層上形成一封膠體；分離該基板及該封膠體，係將該黏著層與該封膠體分離，以曝露出該封膠體上之該第一高分子材料層及該複數個導電柱；形成一第三高分子材料層於該封膠體上；形成複數個第二開口，係於該第三高分子材料層上形成複數個該第二開口，以曝露出該些導電柱；形成複數個圖案化之金屬線段於該第三高分子材料層上，該些圖案化之金屬線段之一端電性連接於該些導電柱；形成一圖案化之保護層以覆蓋該些圖案化之金屬線段，並曝露出該些圖案化之金屬線段之另一端；形成複數個導電元件，係將該些導電元件電性連接在已曝露之每一該圖案化之金屬線段之另一端上；切割該封膠體，以形成複數個模組化之多晶粒封裝結構。
  25. 如申請專利範圍第24項所述之封裝方法，其中該黏著層係由下列組中選出：矽橡膠(silicon rubbcr)、矽樹脂(silicon resin)、彈性PU、多孔PU、丙烯酸橡膠(acrylic rubber)或晶粒切割膠。
  26. 如申請專利範圍第24項所述之封裝方法，其中於該封膠體形成後，進一步於該封膠體上形成複數條切割道。
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