DE102008003160A1 - Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung - Google Patents

Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung Download PDF

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Abstract

Die vorliegende Erfindung offenbart eine Struktur eines Packages mit: einem Substrat mit einer Die-Aufnahmedurchbohrung, einer Verbindungsdurchbohrungsstruktur und einem ersten Kontaktanschluss; einem Die, das in der Die-Aufnahmedurchbohrung angeordnet ist; einem Umgebungsmaterial, das unter dem Die ausgebildet ist und in den Spalt zwischen dem Die und der Seitenwand der Die-Aufnahmebohrung gefüllt ist; einer dielektrischen Schicht, die auf dem Die und dem Substrat ausgebildet ist; einer Redistributionsschicht (RDL), die auf der dielektrischen Schicht ausgebildet und mit den Bonding-Anschlüssen des Dies gekoppelt ist; einer Schutzschicht, die über dem RDL ausgebildet ist; und einem zweiten Anschlusskontakt, der an der unteren Fläche des Substrats und unter der Verbindungsdurchbohrungsstruktur ausgebildet ist.

Description

  • Gebiet der Erfindung
  • Diese Erfindung betrifft die Struktur eines Wafer Level Packages (WLP) und insbesondere ein aufgefächertes Wafer Level Package mit einer Die-Aufnahmebohrung in dem Substrat zur Verbesserung der Zuverlässigkeit und zum Reduzieren der Größe der Einheit.
  • Beschreibung des Standes der Technik
  • Auf dem Gebiet von Halbleitereinheiten nimmt die Dichte zu, die Größe der Einheiten wird kontinuierlich reduziert. Die Anforderung für die Packaging- oder Verbindungstechniken bei derartigen Einheiten mit hoher Dichte nehmen ebenfalls zu, um der eben erwähnten Situation zu entsprechen. Üblicherweise wird bei der Flip-Chip-Montage ein Feld von Lotpunkten auf einer Fläche des Die ausgebildet. Die Bildung von Lotpunkten kann unter Verwendung eines zusammengesetzten Lotmaterials durch eine Lötmaske zum Erzeugen des gewünschten Musters von Lotpunkten ausgeführt werden. Die Funktion des Chip-Package schließt die Leistungsverteilung, die Signalverteilung, die Wärmeverteilung, den Schutz und die Stützung... u. s. w. ein. Da Halbleiter komplizierter werden, können die traditionellen Package-Techniken, beispielsweise das Bleirahmenpackaging, das Flexpackaging oder das Festpackaging den Anforderungen zum Herstellen kleiner Chips mit hoher Dichte der Elemente auf dem Chip nicht entsprechen.
  • Da die üblichen Packaging-Verfahren die Dice auf einem Wafer in die jeweiligen Dice trennen und sodann die jeweiligen Dice Packagen müssen, benötigen diese Verfahren viel Zeit bei dem Herstellungsvorgang. Da das Chip-Package Verfahren erheblich von der Entwicklung der integrierten Schaltungen beeinflusst wird, wird das Package-Verfahren mit der Größe der Elektronik aufwändiger. Aus den oben genannten Gründen geht der Trend der Packaging-Verfahren heute zu einem Ball Grid Array (BGA), Flip Chip Ball Grid (FC-BGA), Chip Scale Package (CSP), Wafer Level Package (WLP). Das „Wafer Level Package" versteht sich dahingehend, dass das gesamte Package und alle Verbindungen auf dem Wafer als auch die anderen Verarbeitungsschritte vor der Vereinzelung (Schneiden) in Chips (Dice) ausgeführt wird. Im Allgemeinen werden einzelne Halbleiterpackages nach der Vervollständigung des Vorgangs des Zusammensetzens oder des Packaging von einem Wafer, der eine Vielzahl von Halbleiterdies hat, getrennt. Das Wafer Level Package hat extrem geringe Dimensionen kombiniert mit extrem guten elektrischen Eigenschaften.
  • Die WLP Technik ist eine fortgeschrittene Packaging Technologie, durch die Dies auf dem Wafer hergestellt und getestet werden und sodann durch Sägen der Anordnung in einer Linie vereinzelt werden. Da das Wafer Level Package Verfahren den ganzen Wafer als ein Objekt verwendet, nicht also einen einzelnen Chip oder Die, muss das Packaging und Testen vor dem Ritzvorgang durchgeführt werden. Weiter ist das WLP eine fortgeschrittene Technik, so dass der Vorgang des Drahtbondens, der Die-Montage und der Unterfütterung verzichtet werden kann. Durch Verwendung der WLP Technik können die Kosten und die Herstellungszeit verringert werden, diese sich ergebende Struktur des WLP kann gleich der des Die sein, diese Technik kann den Anforderungen der Miniaturisierung von elektronischen Einheiten entsprechen.
  • Trotz der eben erwähnten Vorteile der WLP existieren noch einige Probleme, die die Akzeptanz beeinflussen. Beispielsweise wird der Unterschied der CTE (Fehlanpassung) zwischen den Materialien einer Struktur eines WLP und des Motherboards (PCB) ein weiter kritischer Faktor der mechanischen Instabilität der Struktur. Ein Package-Schema, das durch das Intel-Patent Nr. US 6,271,469 offenbart ist, leidet unter diesen Problemen der Fehlanpassung der CTE. Dies liegt daran, dass der Stand der Technik ein Silizium-Die verwendet, das von einer Formmasse eingebettet wird. Wie bekannt, beträgt der CTE des Siliziummaterials 2.3, der CTE des Formmaterials beträgt etwa 40–80. Diese Anordnung bewirkt, dass der Ort des Chips während des Vorgangs verschoben wird, weil die Aushärtungstemperatur der Materialien des Verbunds und der dielektrischen Schichten höher sind und die Zwischenverbindungsanschlüsse verschoben werden, was einen Ausschuß und ein Qualitätsproblem verursacht. Es ist schwierig, während des Temperaturzyklus zu dem ursprünglichen Ort zurück zu kehren, verursacht durch die Eigenschaft des Epoxy-Harzes, wenn die Aushärtungstemperatur nahe/über dem Tg ist. Dies bedeutet, dass das Package mit der vorbekannten Struktur nicht in großer Größe verarbeitet werden kann und verursacht höhere Herstellungskosten.
  • Einige Techniken schließen die Verwendung von Dies ein, die direkt auf der oberen Fläche des Substrats ausgebildet ist. Die Anschlüsse des Halbleiter-Dices werden, wie bekannt, durch einen Redistributionsvorgang redistributiert einschließlich einer Redistibutionsschicht (RDL) in einer Mehrzahl von Metallanschlüssen in einem Bereichsfeldtyp. Die aufgebaute Schicht wird die Größe des Packages erhöhen. Die Dicke des Packages nimmt damit zu. Dies steht im Konflikt mit der Forderung einer Reduzierung der Größe eines Chips.
  • Weiter leidet der Stand der Technik unter dem komplizierten Vorgang zur Bildung des Packages vom "Panel" Typ. Es benötigt ein Formwerkzeug zum Einkapseln und des Injizierens des Formmaterials. Es ist unwahrscheinlich, die Fläche des Dies und der Verbindung auf derselbe Ebene zu steuern aufgrund von Verwerfungen nach dem Aushärten des Materials, ein CMP-Prozeß kann erforderlich sein zum Polieren der unebenen Oberfläche. Die Kosten sind daher erhöht.
  • Die vorliegende Erfindung schafft daher eine FO-WLP Struktur mit guten CTE-Eigenschaften und Schrumpfgröße zum Überwinden der vorgenannten Probleme und ermöglicht einen besseren Zuverlässigkeitstest des Temperaturzyklus auf der Platinenebene.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Aufgabe der vorliegenden Erfindung ist es, ein aufgefächertes WLP mit guter CTE-Eigenschaft und Schrumpfungsgröße zu schaffen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung ein aufgefächertes WLP mit einem Substrat mit einer das Die aufnehmenden Bohrung zum Verbessern der Zuverlässigkeit und Verringern der Bauteilgröße zu schaffen.
  • Die vorliegende Erfindung schafft eine Struktur eines Packages mit einer Struktur eines Packages mit einem Substrat mit einer Die-Aufnahmedurchbohrung, einer Verbindungsdurchbohrungsstruktur und einem ersten Kontaktanschluss; einem Die, das in der Die-Aufnahmedurchbohrung angeordnet ist; einem Umgebungsmaterial, das unter dem Die ausgebildet ist und in den Spalt zwischen dem Die und der Seitenwand der Die-Aufnahmebohrung gefüllt ist; einer dielektrischen Schicht, die auf dem Die und dem Substrat ausgebildet ist; einer Redistributionsschicht (RDL), die auf der dielektrischen Schicht ausgebildet und mit mit den Bonding-Anschlüssen des Dies gekoppelt ist; einer Schutzschicht, die über dem RDL ausgebildet ist: und einen zweiten Anschlusskontakten, die an der unteren Fläche des Substrats und unter der Verbindungsdurchbohrungsstruktur ausgebildet ist.
  • Das Material des Substrats weist ein Epoxy vom Typ FR5, FR4, BT, Silizium, PCB(Print Circuit Board)-Material, Glas oder Keramik auf. Alternativ weist das Material des Substrats eine Legierung oder ein Metall auf. Vorzugsweise ist der CTE (Coefficient of Thermal Expansion) des Substrats nahe dem CTE der Motherboard (PCB), die einen CTE von etwa 16 bis 20 hat. Das Material der dielektrischen Schicht weist eine elastische dielektrische Schicht, eine photoempfindliche Schicht, eine auf einem dielektrischen Silizium basierende Schicht, ein Siloxanpolymer (SINR) Schicht, eine Polyimid (PI) Schicht oder eine Silikonharzschicht auf.
  • KURZE ERLÄUTERUNGEN DER ZEICHNUNGEN
  • 1 zeigt eine Querschnittsansicht einer Struktur eines aufgefächerten WLP nach der vorliegenden Erfindung (LGA-Typ).
  • 2 zeigt eine Querschnittsansicht einer Struktur eines aufgefächerten WLP nach der vorliegenden Erfindung (BGA-Typ).
  • 3 zeigt eine Querschnittsansicht des Substrats nach der vorliegenden Erfindung.
  • 4 zeigt eine Querschnittsansicht einer Kombination des Substrats und des Glasträgers nach der vorliegenden Erfindung.
  • 5 zeigt eine Draufsicht auf das Substrat nach der vorliegenden Erfindung
  • 6 zeigt eine Ansicht Halbleiter-Packages bei einem Schaltkartentemperatur-Zyklustest nach der vorliegenden Erfindung.
  • BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Die Erfindung wird jetzt in weiteren Einzelheiten anhand von bevorzugten Ausführungsbeispielen der Erfindung und den beiliegenden Zeichnungen erläutert. Nichtsdestoweniger ist zu beachten, dass die bevorzugten Ausführungsbeispiele der Erfindung lediglich illustrativ sind. Neben dem hier beschriebenen bevorzugten Ausführungsbeispiel kann die Erfindung in einer Vielzahl von anderen Ausführungsbeispielen neben denen, die hier explizit beschrieben worden sind, verwirklicht werden, der Schutzbereich der vorliegenden Erfindung ist ausdrücklich lediglich durch die beiliegenden Ansprüche beschränkt.
  • Die vorliegende Erfindung offenbart eine Struktur eines aufgefächerten WLP unter Verwendung eines Substrats mit vorgegebenen Anschlusskontaktmetallkissen 3, die darauf ausgebildet sind, und eine vorgeformte Durchbohrung 4, die in dem Substrat 2 ausgeformt ist. Ein Die ist innerhalb der Bohrung des Substrats angeordnet und an der Basis (durch Die-Anbringungsmaterialien) angebracht, ein elastisches Kernpastenmaterial ist in den Spalt zwischen dem Rand und der Seitenwand der Die-Aufnahmebohrung des Substrats eingefüllt. Ein fotoempfindliches Material ist über dem Die und dem vorgeformten Substrat angeordnet (einschließlich des Kernpastenbereichs). Vorzugsweise ist das fotoempfindliche Material aus einem elastischen Material gebildet.
  • 1 zeigt eine Querschnittsansicht eines Fan-Out Wafer Level Package (FO-WLP) in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung. Wie in 1 gezeigt, weist die Struktur des FO-WLP ein Substrat 2 mit einem metallischen Anschlusskontaktkissen 3 (für ein organisches Substrat) und eine Die-Aufnahmebohrung 4, die darin zur Aufnahme eines Dies 6 ausgebildet ist, auf. Die das Die aufnehmende Durchbohrung 4 ist von der oberen Fläche des Substrats aus zu der unteren Fläche ausgebildet. Die Durchbohrung 4 ist in dem Substrat 2 vorgeformt. Das Kernmaterial 21 ist unter der Fläche des Dies 6 angebracht, wodurch das Die 6 versiegelt wird. Die Kernpaste 21 ist auch in den Spalt zwischen dem Rand 6 und den Seitenwänden der Durchbohrungen 4 angeordnet. Eine leitfähige Schicht 24 ist auf die Seitenwand der das Die aufnehmenden Durchbohrungen 4 zum besseren Haften des Silkon-Dies und des Substrats durch das Kernmaterial 21.
  • Das Die 6 ist in der Die-Aufnahmebohrung 4 auf dem Substrat 2 angeordnet. Wie bekannt, werden Kontaktkissen (Verbindungskissen) 10 auf dem Die 6 ausgebildet. Eine fotoempfindliche Schicht oder eine dielektrische Schicht 12 ist über dem Die 6 ausgebildet. Mehrere Öffnungen sind in der dielektrischen Schicht 12 durch den lithographischen Vorgang oder eine Belichtung und einen Entwicklungsvorgang ausgebildet. Die Mehrzahl von Öffnungen ist mit dem Kontaktkissen bzw. den I/O Kissen 10 und den metallischen Anschlusskontaktkissen 3 auf dem Substrat ausgerichtet. Die RDL (Redistributionsschicht) 14, auch als leitfähige Bahn 14 bezeichnet, ist auf der dielektrischen Schicht 12 ausgebildet durch Entfernen (seed layers) von ausgebildeten Abschnitten des metallischen Schicht, die über der Schicht 12 ausgebildet ist, wobei das RDL 14 elektrisch mit dem Die 6 über die I/O Anschlüsse 10 und den metallischen Anschlusskontaktkissen 3 verbunden bleibt. Das Substrat weist weiter Verbindungsdurchbohrungen 22 auf, die in dem Substrat 2 ausgebildet sind. Die ersten metallischen Anschlusskontaktkissen 3 sind über den Verbindungsdurchbohrungen 22 angeordnet. Das leitfähige Material wird in die Verbindungsdurchbohrungen 22 zur elektrischen Verbindung eingefüllt (vorgeformtes Substrat). Die zweiten Anschlusskissen 18 sind an der unteren Fläche des Substrats 2 und unter den Verbindungsdurchbohrungen 22 angeordnet und mit den ersten metallischen Anschlusskissen 3 des Substrats verbunden. Eine Ritzlinie 28 ist zwischen den Packageeinheiten zum Trennen jeder Einheit definiert, optional ist keine dielektrische Schicht über der Ritzlinie vorgesehen. Die Schutzschicht 26 wird verwendet zum Abdecken des RDL 14. Die mehreren Aufbauschichten (RDLs) sind einfach durch Wiederholen der vorgenannten Schritte zu verarbeiten.
  • Die dieelektrische Schicht und das Kernmaterial wirkt als Pufferbereich, der die thermische mechanische Spannung zwischen dem Die 6 und dem Substrat 2 während des Temperaturzyklus aufnimmt, weist die dielektrische Schicht 12 und das Kernmaterial elastische Eigenschaften haben. Die vorgenannte Struktur bildet ein Package vom LGA-Typ.
  • Ein alternatives Ausführungsbeispiel ist in 2 dargestellt. Leitfähige Kügelchen 20 sind auf den zweiten Kontaktanschlüssen 18 ausgebildet. Dieser Typ wird BGA-Typ genannt. Die anderen Teile entsprechen denjenigen von 1, es wird daher auf eine eingehende Beschreibung verzichtet. Die Kontaktanschlüsse 18 wirken als UBM (Under Ball Metal) unter dem BGA Schema in diesem Fall. Eine Mehrzahl von leitfähigen Kontaktanschlüssen 3 sind auf der oberen Fläche des Substrats 2 unter dem RDL 14 ausgebildet.
  • Vorzugsweise ist das Material des Substrats 2 ein organisches Substrat wie solches vom Epoxy-Typ FR5, BT, PCB mit definierten Durchbohrungen oder Cu-Metall mit einer vorgeätzten Schaltung. Vorzugsweise ist der CTE derselbe wie derjenige des Motherboards (PCB). Vorzugsweise hat das organische Substrat eine hohe Glasübertragungstemperatur (Tg) wie Substrate vom Epoxy-Typ FR5 oder BT (Bismaleimidtriazine). Das Cu-Metall (der CTE beträgt etwa 16) kann auch verwendet werden. Glas, Keramik und Silizium können als Substrat verwendet werden. Die elastische Kernpaste besteht aus elastischen Silikon-Gummimaterialien.
  • Dies beruht darauf, dass der CTE (X/Y Richtung) eines organischen Substrats vom Epoxy-Typ (FR5/BT) etwa 16 beträgt und der CTE des Werkzeugs zur Chipredistribution etwa 5 bis 8 beträgt bei Verwendung von Glasmaterialien als Werkzeug. Die FR5/BT kann nach dem Temperaturzyklus (nahe der Glasübergangstemperatur Tg) nicht an den ursprünglichen Ort zurückkehren, was die Verschiebung des Dies in der Pendelform während des WLP-Vorgangs verursacht, was mehrere Hochtemperaturvogänge erfordert.
  • Das Substrat könnte vom einem runden Typ, etwa einem Wafertyp sein, der Durchmesser könnte 200, 300 mm oder mehr betragen. Es könnte auch ein rechteckiger Typ wie eine Pa nelform verwendet werden. Das Substrat 2 ist mit Die-Aufnahmebohrungen 4 vorgeformt. Eine Ritzlinie 28 ist zwischen den Einheiten zum Trennen jeder Einheit gebildet. Es wird auf 3 Bezug genommen die zeigt, dass das Substrat 2 eine Mehrzahl von vorgeformten Die-Aufnahmebohrungen 4 und die Verbindungsdurchbohrungen 22. aufweist. Leitfähiges Material ist in die Verbindungsdurchbohrungen (vorgeformt) eingefüllt, wodurch die Strukturen der Verbindungsdurchbohrungen 22 gebildet werden.
  • Bei einer Ausführungsform der vorliegenden Erfindung ist die dielektrische Schicht 12 vorzugsweise ein elastisches dielektrisches Material, das auf dielektrischem Silikon basierendes Material sein kann einschließlich Siloxanpolymeren (SINR), der Dow Corning WL5000 Reihe und eine Kombination daraus. Bei einem anderen Ausführungsbeispiel ist die dielektrische Schicht durch ein Material gebildet, das Polyimide (PI) oder Silikonharz aufweist. Vorzugsweise ist es zur einfacheren Verarbeitung eine photoempfindliche Schicht.
  • Bei einem Ausführungsbeispiel der vorliegenden Erfindung ist die elastische dielektrische Schicht eine Art eines Materials mit einem CTE größer als 100 (ppm/°C), einer Verlängerungsrate von ungefähr 40 Prozent (vorzugsweise 30 Prozent–50 Prozent) und die Härte des Materials liegt zwischen derjenigen von Kunststoff und Gummi. Die Dicke der elastischen dielektrischen Schicht 18 hängt von der Spannung ab, die in der Grenzschicht RDL/dielektrische Schicht während eines Temperaturzyklus angesammelt ist.
  • 4 zeigt das Glasträgerwerkzeug 40 zum Tragen des Panelwafers (Redistributions-Die 6 und Substrat 2). Das Adhäsionsmaterial 42 wie Material vom UV aushärtenden Typ werden an dem Umfangsbereich des Werkzeugs 40 ausgebildet. In einem Fall könnte das Werkzeug aus Glas bestehen in der Form eines Panels. Die das Die aufnehmende Durchbohrungsstruktur wird nicht an dem Rand des Substrats ausgebildet. Der untere Bereich von 4 zeigt die Kombination des Glasträgerwerkzeugs und des Panels (Die und Substrat). Das Panel wird an dem Glasträger anhaften, es wird während des Vorgangs dort anhaften und halten.
  • 5 zeigt die Draufsicht auf das Substrat mit einen Die aufnehmenden Durchbohrungen 4. Der Randbereich 50 des Substrats hat nicht die ein Die aufnehmenden Durchbohrungen, es wird verwendet zum Anhaften des Glasträgers während des WLP-Vorgangs. Nach dem der WLP-Vorgang abgeschlossen ist, wird das Substrat 2 entlang der gepunkteten Linie von dem Glasträger geschnitten, was bedeutet, dass der Innenbereich der gepunkteten Linie durch den Sägeprozess zur Vereinzelung des Packages verarbeitet wird.
  • Es wird jetzt auf 6 Bezug genommen. Diese zeigt die Hauptbereiche, die sich auf das CTE-Problem beziehen. Der Silizium-Die (der CTE beträgt ~2,3) ist im Inneren des Packages angeordnet. Organisches Material vom Epoxy-Typ, nämlich FR5 oder BT (CTE ~16) wird als Substrat verwendet. Sein CTE ist derselbe wie der des PCB oder des Motherboards. Der Spalt zischen dem Die und dem Substrat wird mit elastischen Materialien gefüllt, um die thermische mechanische Spannung der Fehlanpassung des CTE (zwischen dem Die und dem FR5/BT) zu absorbieren. Weiter weisen die dielektrischen Schichten 12 elastische Materialien zum Absorbieren der Spannung zwischen den Die-Anschlüssen und dem PCB auf. Die metallischen Materialien des RDL sind Cu/Au, und der CTE beträgt etwa 16 und ist damit derselbe wie der des PCB und des organischen Substrats, und der UBM 18 der Kontaktpunkte sind auf den metallischen Anschlusskontaktkissen 3 des Substrats angeordnet. Die metallische Substanz des PCB ist Cu-Compositmaterial, der CTE von Cu beträgt etwa 16, was derjenigen des PCB entspricht. Aus der obigen Beschreibung ergibt sich, dass die vorliegende Erfindung eine ausgezeichnete CTE-Lösung (vollständige Anpassung in X/Y-Richtung) für den WLP schaffen kann.
  • Das Problem der Übereinstimmung der CTE unter den Aufbauschichten (PCB und Substrat) wird offensichtlich durch die vorliegende Anordnung gelöst, und es schafft eine bessere Zuverlässigkeit (keine thermische Spannung in der X/Y-Richtung für die Anschlüsse (Silberkügelchen/-punkte)), und die elastische DL wird verwendet zum Absorbieren der Spannungen in der Z-Richtung. Der Spalt (Abstand) zwischen dem Chiprand und der Seitenwand der Boh rung kann mit den elastischen dielektrischen Materialien zum Absorbieren der mechanischen/thermischen Spannung gefüllt sein.
  • Bei einem Ausführungsbeispiel der Erfindung weist das Material der RDL eine Ti/Cu/Au Legierung oder Ti/Cu/Ni/Au Legierung auf; die Dicke der RDL liegt zwischen 2 μm und 15 μm. Die Ti/Cu Legierung ist durch eine Sprühtechnik ausgebildet, auch als Keimmetallschichten, und die Cu/Au oder Cu/Ni/Au Legierung ist durch Elektroplatieren gebildet. Ein Elektroplatierungsvorgang zur Bildung des RDL kann die RDL-Dicke noch ausbilden und hat bessere mechanische Eigenschaften, um der CTE-Fehlanpassung während des Temperaturzyklus zu widerstehen. Die Metallanschlüsse 20 können Al oder Cu oder eine Kombination daraus sein. Wenn die Struktur des FO-WLP SINR als die elastische dielektrische Schicht und Cu als die RDL verwendet, entsprechend der hier nicht gezeigten Spannungsanalyse, wird die in der Grenzschicht der RDL/dielektrischen Schicht angesammelte Spannung reduziert.
  • Wie in den 1 und 2 gezeigt, erstrecken sich die RDL über das Die hinaus und kommuniziert mit den zweiten Anschlusskissen nach unten. Dies unterscheidet sich von dem Stand der Technik, das Die 6 wird in der vorgeformten Die-Aufnahmebohrung des Substrats aufgenommen, wodurch die Dicke des Packages reduziert wird. Der Stand der Technik verletzt die Regel des Reduzierens der Packagedichte. Das Package nach der vorliegenden Erfindung ist dünner als das nach dem Stand der Technik. Weiter wird das Substrat vor dem Packagen vorbereitet. Die Bohrung 4 ist vorbestimmt der Durchsatz wird dadurch verbessert. Die vorliegende Erfindung offenbart ein ausgefächertes WLP mit reduzierter Dicke und guter CTE-Eigenschaft.
  • Die vorliegende Erfindung schließt das Vorbereiten eines Substrats (vorzugsweise eines organischen Substrats FR4/FR5/BT) ein und metallischen Kontaktanschlüsse werden auf der Oberfläche gebildet und eine Metallbasis wird auf der unteren Fläche gebildet. Die Durchbohrung ist größer als die Größe zuzüglich > 100 μm/Seite. Die Tiefe ist dieselbe wie die Dicke der Dicke des Dies.
  • Die RDL (Spur 1, optionaler Prozess) wird an dem bearbeiteten Siliziumwafer ausgebildet, es kann den Ausschuss des Prozesses erhöhen, wenn der Abstand der metallischen I/O Pads (bonding) zu nah (klein) ist für den photolithographischen Vorgang. Der nächste Schritt ist das Lappen des Wafers durch Verringern auf eine gewünschte Dicke. Der Wafer wird in den Die-Bildungsvorgang eingeführt zum Trennen der Dies.
  • Danach schließt die vorliegende Erfindung das Vorsehen eines Redistributionswerkzeugs (Ausrichtungswerkzeug) mit einem Ausrichtmuster, das auf diesem ausgebildet ist (vorzugsweise auf dem Glasmaterial). Sodann wird gemusterter Klebstoff auf das Werkzeug aufgedruckt (zum Verwenden zum Haften an der Fläche der Dies) gefolgt durch Verwendung eines Aufnahme- und Platzierungssystems zur Feinjustierung mit einer Flip-Chip-Funktion zum Redistributieren der gewünschten Dies auf dem Werkzeug mit dem gewünschten Abstand. Der gemusterte Farbstoff wird die Chips (aktive Flächenseite) an dem Werkzeug anhaften. Nachfolgend wird das Substrat (mit den Die-Aufnahmedurchbohrungen) an dem Werkzeug anhaften und gefolgt durch Drucken des elastischen Kernpastenmaterials an dem Spalt (Abstand) zwischen dem Die und den Seitenwandungen der Durchbohrungen des Substrats (FR5/BT) und die Rückseite des Dies. Es ist bevorzugt, die Fläche der Kernpaste und das Substrat in derselben Ebene beizubehalten. Sodann wird der Aushärtvorgan ausgeführt zum Härten des Kernpastenmaterials und zum Bonden des Glasträgers durch UV Harten. Der Panelbonder wird verwendet zum Bonden des Glasträgers an dem Substrat und die Rückseite. Sodann wird ein Vakuumaushärten durchgeführt, gefolgt durch Trennen des Werkzeugs von dem Panelwafer.
  • Wenn das Die auf dem Substrat (Panelbasis) redistributiert ist, wird ein Reinigungsvorgang durchgeführt zum Reinigen der Flächen der Dies durch Nass- und/oder Trockenreinigung. Der nächste Schritt ist das Beschichten des dielektrischen Materials auf dem Pendel gefolgt von einem Vakuumvorgang zum Sicherstellen, dass keine Bläschen in dem Pendel sind. Sodann wird ein lithographischer Vorgang durchgeführt zum Öffnen der durch Kontaktierungen (metallische Kontaktanschlüsse) und der Al-Bondinganschlüsse und/oder der Reißlinie (optional). Ein Plasmareinigungsschritt wird sodann ausgeführt zum Reinigen der Fläche der durch Kontaktierungsbohrungen und der Al-Bondinganschlüsse. Der nächste Schritt ist das Aufsprühen von Ti/Cu als Keimmetallschichten, und sodann wird der Fotowiderstand (PR) über die dielektrische Schicht und die Keimmetallschichten aufgelegt zum Bilden der Muster der redistributierten Metallschichten (RDL). Sodann wird ein Elektroplatieren durchgeführt zum Bilden von Cu/Au oder Cu/Ni/Au als das RDL-Metall gefolgt vom Strippen des PR und metallisches Nassätzen zur Bildung der RDL-Metallspan. Nachfolgend ist der nächste Schritt das Beschichten oder Drucken der oberen dielektrischen Schicht und das Öffnen der Kontakte durch Kontaktieren zur Bildung des UBM und/oder zum Öffnen der Ritzlinien (optional).
  • Nachdem die Kugelanordnung oder das Lotpastedrucken auf der unteren Seite des Panels erfolgt ist, wird ein Wärmerückflussvorgang durchgeführt zum Reflow auf der Kugelseite (für den BGA Typ). Die Metallschicht wird auf der oberen dielektrischen Schicht zum Ausbilden einer oberen Markierung ausgebildet. Das Testen wird ausgeführt. Das abschließende Testen auf der Panelwaferebene wird durch Verwenden einer vertikalen Sondenkarte durchgeführt. Nach dem Testen wird das Substrat zum Vereinzeln der Packages in individuelle SIP Einheiten mit mehreren Chips gesägt. Sodann werden die Packages aufgenommen und in dem Package auf dem Tray oder dem Band und der Rolle abgelegt.
  • Die Vorteile der vorliegenden Erfindung sind:
    Das Verfahren ist einfach zum Bilden eines Wafer4s vom Paneltyp, die Rauheit der Panelfläche ist leicht zu steuern. Die Dicke des Panels (an das Die angebracht) kann leicht gesteuert werden und das Verschiebungsproblem wird während des Vorgangs wegen des Glasträgers nicht auftreten. Ein Injektionsformwerkzeug wird ebenso wie ein CMP Poliervorgang vermieden, Verwerfungen treten nicht auf. Der Panelwafer ist leicht durch den Waferebenenpackingvorgang zu verarbeiten.
  • Das Substrat wird mit einer vorgeformten. das Die aufnehmenden Durchbohrung und metallischen Durchbohrungen und Anschlusskontakten ausgebildet (für organische Substrate), die Größe der Durchbohrung ist gleich der Größe des Die zuzüglich etwa > 100 μm pro Seite: es kann als Spannungspuffer verwendet werden, der einen Bereich zum Absorbieren der thermischen mechanischen Spannungen aufgrund der CTE Differenz zwischen dem Silizium-Die und dem Substrat (FR5/BT) durch Einfüllen eines elastischen dielektrischen Materials schafft. Der Durchsatz der SIP Packages wird (die Herstellungszykluszeit wird reduziert) aufgrund der Aufbringung von einfach aufgebauten Schichten auf die Oberfläche des Die und des Substrats erhöht. Die Anschlüsse werden auf derselben Fläche auf die aktiven Fläche des Die ausgebildet.
  • Der Die-Anordnungsvorgang ist derselbe wie der vorliegende Vorgang. Elastische Kernpaste (Harz, Epoxyzusammensetzung, Silikongummi usw.) wird bei der vorliegenden Erfindung in den Spalt zwischen den Rand des Dies und der Seitenwand der das Die aufnehmenden Durchbohrung eingefüllt als thermisches Spannungspuffer, sodann wird eine Vakuumerwärmungshärten durchgeführt. Das Problem einer Differenz der CTE wird während des Panelbildungsvorgangs überwunden (unter Verwendung des Glasträgers mit geringerem CTE, der nahe demjenigen des Silizium-Dies ist). Nur dielektrisches Silikonmaterial (vorzugsweise SINR) ist auf der aktiven Fläche aufgelegt und die Substratfläche (vorzugsweise FR45 oder BT). Die Kontaktkissen sind durch Verwendung eines Photomaskierungsvorgangs geöffnet, weil nur die dielektrische Schicht (SINR) eine photoempfindliche Schicht ist zur Eröffnung der Durchkontaktierung. Das an den Die angebrachte Material wird auf die Rückseite des Die aufgedruckt und gemensam mit dem Die gebondet. Die Zuverlässigkeit sowohl für die Package als auch für das Board ist größer als je zuvor, insbesondere bezüglich des Boardtemperaturzyklustests, weil der CTE des Substrats und des PCB Motherboards identisch sind, so dass keine mechanischen Spannungen auf die Lotpunkte übertragen werden, die bisher festgestellten Fehler (Bruch des Lotkügelchens) während des Temperaturzyklus wurden nicht beobachtet. Die Kosten sind gering und der Vorgang ist einfach. Es ist so auch leicht, die Mehrchips-Packages auszubilden.
  • Obwohl bevorzugte Ausführungsbeispiele der vorliegenden Erfindung beschrieben worden sind, versteht es sich für den Fachmann, dass die vorliegende Erfindung nicht auf die beschriebenen bevorzugten Ausführungsbeispiele beschränkt ist. Es sind vielmehr verschiedene Änderungen und Abwandlungen innerhalb des Grundgedankens und des Schutzbereichs der vorliegenden Erfindung, wie er sich aus den beiliegenden Ansprüchen ergibt, möglich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 6271469 [0005]

Claims (10)

  1. Eine Struktur eines Halbleiter-Packages mit: einem Substrat mit einer Die-Aufnahmedurchbohrung, einer Verbindungsdurchbohrungsstruktur und einem ersten Kontaktanschluss; einem Die, das in der Die-Aufnahmedurchbohrung angeordnet ist; einem Umgebungsmaterial, das unter dem Die ausgebildet ist und in den Spalt zwischen dem Die und der Seitenwand der Die-Aufnahmebohrung gefüllt ist; einer dielektrischen Schicht. die auf dem Die und dem Substrat ausgebildet ist; einer Redistributionsschicht (RDL), die auf der dielektrischen Schicht ausgebildet und mit mit den Bonding-Anschlüssen des Dies gekoppelt ist; einer Schutzschicht, die über dem RDL ausgebildet ist; und einem zweiten Anschlusskontakt, der an der unteren Fläche des Substrats und unter der Verbindungsdurchbohrungsstruktur ausgebildet ist.
  2. Die Struktur von Anspruch 1, weiter mit leitfähigen Lötpunkten, die mit der Mehrzahl von Anschlusskontakten gekoppelt sind.
  3. Die Struktur von Anspruch 1, wobei das RDL eine Legierung bestehend aus Ti/Cu/Au oder Ti/Cu/Ni/Au aufweist.
  4. Die Struktur von Anspruch 1, wobei das Material des Substrats Epoxy vom Typ FR5, FR4 einschließt.
  5. Die Struktur von Anspruch 1, wobei das Material des Substrats BT, Silizium, PCB (Print Circuit Board) Material, Glas oder Keramik einschließt.
  6. Die Struktur von Anspruch 1, wobei das Material des Substrats eine Legierung oder Metall einschließt.
  7. Die Struktur von Anspruch 1, wobei das Umgebungsmaterial ein elastisches Kernmaterial aufweist.
  8. Die Struktur von Anspruch 1, weiter mit einer leitfähigen Schicht auf der Seitenwand der das Die aufnehmenden Durchbohrung.
  9. Die Struktur von Anspruch 1, wobei die dielektrische Schicht eine elastische dielektrische Schicht, eine photoempfindliche Schicht, eine dielektrische auf Silikon basierende Schicht, eine Siloxanpolymer (SINR) Schicht, eine Polyimid (PI) Schicht oder eine Silikonharzschicht einschließt.
  10. Ein Verfahren zum Bilden eines Halbleitereinheitpackages mit: Versehen eines Substrats mit Die-Aufnahmedurchbohrungen, einer Verbindungsdurchbohrungsstruktur und metallischen Anschlusskontakten; Drucken von gemustertem Klebstoff auf einem Die-Redistributionswerkzeug; Redistributieren gewünschter Dies auf dem Redistributionswerkzeug mit einem gewünschten Abstand durch ein Aufnahme- und Anordnungs-Feinausrichtungssystem; Bonden des Substrats an das Die-Redistributionswerkzeug; Füllen von elastischem Kernpastenmaterial in den Abstand zwischen dem Die und der Seitenwand der Durchbohrung und der Rückseite des Dies; Bonden eines Glasträgers auf die Rückseite des Panels; Separieren des Die-Redistributionswerkzeugs; Aufbringen einer dielektrischen Schicht auf eine aktive Fläche des Dies und die obere Fläche des Substrats; Bilden von Öffnungen zum Exponieren eines Kontaktanschlusses des Dies und des Substrats; Bilden wenigstens einer leitfähigen Aufbauschicht über der dielektrischen Schicht; Bilden einer Kontaktstruktur über der wenigstens einen leitfähigen Aufbauschicht; und Bilden einer Schutzschicht über wenigstens einer leitfähigen Aufbauschicht.
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