DE102008032395B4 - Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102008032395B4
DE102008032395B4 DE102008032395.0A DE102008032395A DE102008032395B4 DE 102008032395 B4 DE102008032395 B4 DE 102008032395B4 DE 102008032395 A DE102008032395 A DE 102008032395A DE 102008032395 B4 DE102008032395 B4 DE 102008032395B4
Authority
DE
Germany
Prior art keywords
conductive
semiconductor substrate
insulating
semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008032395.0A
Other languages
English (en)
Other versions
DE102008032395A1 (de
Inventor
Thorsten Meyer
Recai Sezi
Markus Brunnbauer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Deutschland GmbH
Original Assignee
Intel Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Deutschland GmbH filed Critical Intel Deutschland GmbH
Publication of DE102008032395A1 publication Critical patent/DE102008032395A1/de
Application granted granted Critical
Publication of DE102008032395B4 publication Critical patent/DE102008032395B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/097—Interconnects arranged on the substrate or the lid, and covered by the package seal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02335—Free-standing redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Halbleiterbauelement, umfassend:
ein Halbleitersubstrat (1);
mindestens zwei isolierende Elemente (5), die sich über dem Halbleitersubstrat (1) oder über einer das Halbleitersubstrat (1) einbettenden Formmasse (30) befinden, wobei die mindestens zwei isolierenden Elemente (5) eine dem Halbleitersubstrat (1) oder der Formmasse (30) zugewandte erste Fläche (7) und eine von dem Halbleitersubstrat (1) oder der Formmasse (30) weggewandte zweite Fläche (8) aufweisen;
ein leitendes Element (6) für jedes der mindestens zwei isolierenden Elemente (5), wobei sich die leitenden Elemente (6) von der ersten Fläche (7) des isolierenden Elements (5) zu der zweiten Fläche (8) des isolierenden Elements (5) erstrecken;
wobei jedes isolierende Element (5) ein Hohlpfosten ist, welcher mit dem entsprechenden leitenden Element (6) gefüllt ist; und
ein über der zweiten Fläche (8) jedes isolierenden Elements (5) angeordnetes Lotdepot (20), welches elektrisch mit dem entsprechenden leitenden Element (6) verbunden ist;
wobei das isolierende Element (5) eine Höhe von mindestens 30 μm aufweist.

Description

  • Hintergrund
  • Die Erfindung betrifft ein Halbleiterbauelement.
  • Jüngst wurde das Konzept, Halbleitersubstrate direkt auf eine Montageplattform wie etwa zum Beispiel eine Leiterplatte (PCB) zu löten, wegen seines Potentials zum Reduzieren der Kosten und der Größe des Bauelements populär. Eine Hauptherausforderung in der zugehörigen Technik ist die Notwendigkeit der Spannungskompensation zwischen dem Halbleitersubstrat und der Montageplattform. In der Regel weisen das Halbleitersubstrat und die Montageplattform verschiedene Wärmeausdehnungseigenschaften auf, was die Entwicklung von Spannung an den Verbindungen (in der Regel Lothöcker) zwischen diesen beiden Teilen verursacht. Folglich kann es insbesondere im Fall von größeren Halbleitersubstraten zu einer Verformung kommen, und dies kann die Ursache von Rissen bei Lothöckern oder anderen fatalen Defekten sein.
  • Es sind eine Reihe von Gegenmaßnahmen bekannt. In einigen Fällen kann eine Montageplattform mit einer Wärmeausdehnung, die besser an die Wärmeausdehnung des Halbleitersubstrats angepasst ist, verwendet werden. Weiterhin kann ein Unterfüllungsmaterial zwischen dem Halbleitersubstrat und der Montageplattform bereitgestellt werden und als spannungsabsorbierende Zwischenschicht wirken. Eine weitere Möglichkeit besteht darin, dem Auftreten von Scherkräften durch die Verwendung von Lothöckern mit verbesserter Elastizität und Rissfestigkeit entgegenzuwirken.
  • Die Druckschrift US 2005/0 026 413 A1 zeigt zylindrische Verbindungsstrukturen, welche über den Pads eines Siliziumchips angeordnet sind. Die zylindrischen Verbindungselemente werden hergestellt, indem Öffnungen einer Maskenschicht mit leitfähigem Material gefüllt werden. Anschließend wird die Maskenschicht entfernt. Die Druckschrift US 2002/0 048 924 A1 zeigt Metallhocker mit einer isolierenden Seitenwand zum Einsatz in einem LCD-Modul. Die isolierende Seitenwand dient dem Zweck, Kurzschlüsse zwischen den Metallhöckern zu vermeiden. Die Druckschrift US 6 157 079 A zeigt ein Halbleitermodul mit vorstehenden Fotolackhockern, welche über Chippads angeordnet sind. Die Fotolackhöcker sind mit einer mit einem Chippad verbundenen leitfähigen Metallschicht bedeckt. Das Halbleitermodul ist für den Einsatz in einem LCD-Panel vorgesehen. Die Druckschrift US 2001/0 002 068 A1 zeigt einen Schaltungsträger zum Testen von Halbleiterkomponenten, welche sowohl vorstehende Kontakte, als auch planare Kontakte haben. Die Druckschrift US 6 391 678 B1 zeigt einen Leiter, welcher aus leitfähiger Tinte unter Zugabe von inorganischen Teilchen hergestellt wird und wegen der zugegebenen Teilchen nicht lötbar ist. Eine lötbare Region, insbesondere ein Pfosten, wird anschließend selektiv auf dem nicht lötbaren Leiter erzeugt.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Kurze Beschreibung der Zeichnungen
  • 1 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das leitende Zwischenverbindungspfosten enthält.
  • 2 veranschaulicht eine Draufsicht auf eine Oberfläche, die mit leitenden Zwischenverbindungspfosten des in 1 dargestellten Halbleitersubstrats ausgestattet ist.
  • 3 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das in eine Formmasse eingebettet ist und leitende Zwischenverbindungspfosten enthält.
  • 4 veranschaulicht eine Draufsicht auf eine Oberfläche des Halbleitersubstrats und eine Oberfläche der Formmasse, in die das Halbleitersubstrat eingebettet ist, wie in 3 dargestellt, wobei beide Oberflächen mit leitenden Zwischenverbindungspfosten ausgestattet sind.
  • 5 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das mit leitenden Zwischenverbindungspfosten mit daran angebrachten Lothöckern ausgestattet ist.
  • 6 veranschaulicht ein Flussdiagramm, das grundlegende Herstellungsprozesse zum Herstellen einer Struktur wie in den 1 bis 5 zeigt.
  • 7 und 8 veranschaulichen Herstellungsprozesse zum Herstellen der in 5 dargestellten Struktur.
  • 9 veranschaulicht ein Halbleitersubstrat, das in eine Formmasse eingebettet ist und mit leitenden Zwischenverbindungspfosten mit daran angebrachten Lothöckern ausgestattet ist.
  • 10 veranschaulicht Herstellungsprozesse, die zum Erzeugen der in 9 dargestellten Struktur verwendet werden.
  • 11 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das mit einer hohlen Stützstruktur mit darauf aufgebrachten Lothöckern ausgestattet ist.
  • 12 veranschaulicht eine Querschnittsansicht eines Halbleitersubstrats, das mit einer weiteren hohlen Stützstruktur mit darauf aufgebrachten Lothöckern ausgestattet ist.
  • 13 veranschaulicht Herstellungsprozesse zum Produzieren einer hohlen Stützstruktur wie in den 11 und 12 dargestellt.
  • Ausführliche Beschreibung
  • Nachfolgend kann ein Halbleiter oder ein Halbleitersubstrat ein Chip sein, der eine integrierte Schaltung wie etwa eine Logikschaltung, eine Leistungsschaltung, eine analoge Schaltung, ein elektrooptisches Bauelement, ein MEMS-System (Micro-Electro-Mechanical System – mikroelektromechanisches System) usw. enthalten kann. Das Halbleitersubstrat kann auch ein Wafer sein, bevor der Wafer in einzelne Chips zerlegt wird. In vielen Fällen wird das Halbleitersubstrat aus Silizium hergestellt sein. Es sind jedoch gleichermaßen auch beliebige andere Halbleitermaterialien wie etwa beispielsweise Verbundhalbleiter (zum Beispiel Galliumarsenid oder Indiumphosphid) möglich.
  • Ein Halbleiterbauelement, das das Halbleitersubstrat enthält, das mit leitenden elastischen Zwischenverbindungspfosten oder einer hohlen elastischen Zwischenverbindungsstruktur ausgestattet ist, ist zum Anbringen an einer Montageplattform ausgelegt. Die Montageplattform kann eine Anwendungsplatine oder PCB sein, auf der das Halbleiterbauelement direkt montiert werden kann. Die Montageplattform kann gleichermaßen jedoch eine alternative Art von Substrat sein wie ein SBU-Laminatsubstrat (Sequential Build-Up – sequentieller Lagenaufbau), ein Keramiksubstrat oder ein geformtes Substrat wie etwa ein aus Kunststoff hergestelltes MID (Moulded Interconnect Device – geformtes Zwischenverbindungsbauelement). Zudem ist es möglich, dass die Halbleiterplattform an einem anderen Halbleitersubstrat montiert wird, das als Montageplattform verwendet wird, wodurch gestapelte Halbleiterbauelemente gebildet werden.
  • 1 veranschaulicht ein Halbleiterbauelement mit einem Halbleiterdie oder Chip 1. Chipfelder 2 sind an einer aktiven Oberfläche 3 des Chips 1 ausgebildet. Die Chipfelder 2 stellen die elektrischen Anschlüsse des Chips 1 dar und sind an aktive funktionale Elemente (zum Beispiel Transistoren, elektrooptische oder elektromechanische Elemente usw., in 11 nicht dargestellt) durch eine chipinterne Verdrahtung (ebenfalls nicht dargestellt) angeschlossen.
  • Die Chipfelder 2 sind elektrisch an elastische, unabhängige und beabstandete leitende Pfosten 4 angeschlossen, die im wesentlichen in einer senkrechten Richtung von der aktiven Oberfläche 3 des Chips 1 wegstehen.
  • Jeder leitende Pfosten 4 besteht aus mindestens zwei Elementen, nämlich einem isolierenden Element 5 und einem leitenden Element 6. Das leitende Element 6 erstreckt sich von einer unteren Fläche 7 des isolierenden Elements 5, welche der aktiven Oberfläche 3 des Chips 1 zugewandt ist, zu einer oberen Fläche 8 an dem gegenüber liegenden Ende des isolierenden Elements 5. Auf dieser oberen Fläche 8 des isolierenden Elements 5 kann sich eine leitende Frontplatte 9 befinden. Wie nachfolgend ausführlicher beschrieben wird, kann die leitende Frontplatte 9 als eine Stütze für ein Zwischenverbindungselement wie etwa ein Lotdepot (zum Beispiel Lothöcker oder Kugel) verwendet werden, das an dem leitenden Pfosten 4 angebracht werden soll, das heisst, als ein „Kugelfeld” (ball pad) oder „Landefeld” (landing pad) für ein derartiges Zwischenverbindungselement dienen kann. In der Regel wird nur ein derartiges Zwischenverbindungselement (d. h. beispielsweise eine Lotkugel oder ein Lothöcker) an jedem leitenden Pfosten 4 angebracht. Es sind auch andere, von den Lotdepots verschiedene Arten von Zwischenverbindungselementen möglich. Die leitende Frontplatte 9 kann aus dem gleichen Material wie das leitende Element 6 hergestellt sein oder könnte aus einem anderen leitenden Material hergestellt sein.
  • Die Abmessungen der leitenden Pfosten 4 können über einen großen Bereich variieren. Die leitenden Pfosten 4 erstrecken sich in der Regel mindestens 30 μm bis etwa 100 μm oder mehr ab der aktiven Oberfläche 3 des Chips 1. Typische Höhen können 50 μm bis 80 μm betragen, doch sind kleinere oder größere Höhen gleichermaßen möglich.
  • Die seitlichen Abmessungen der leitenden Pfosten 4 können im Bereich von etwa 100 bis 600 μm liegen. Die seitlichen Abmessungen können in der Regel in einem gewissen Ausmaß durch den Durchmesser des an der leitenden Frontplatte 9 des leitenden Pfostens 4 angebrachten Lotdepots gesteuert werden. Wenn beispielsweise ein Lothöcker (oder eine Kugel) mit einem Durchmesser von etwa 300 μm verwendet wird, kann die seitliche Abmessung des leitenden Pfostens 4 ebenfalls etwa 300 μm betragen. Leitende Pfosten 4 mit größeren größten seitlichen Abmessungen von etwa 500 μm oder 400 μm sind ebenfalls realisierbar. Wenn insbesondere Lothöcker mit einem kleineren Durchmesser verwendet werden, kann weiter auch die seitliche Abmessung von leitenden Pfosten 4 kleiner sein, z. B. weniger als 300 μm oder sogar noch weniger als 250 oder 200 μm. Die seitliche Abmessung des sich durch ein Durchgangsloch in dem isolierenden Element 5 erstreckenden leitenden Elements 6 kann etwa 100 μm betragen, um eine ausreichende Volumenleitfähigkeit durch den leitenden Pfosten 4 bereitzustellen. Die seitliche Abmessung der Frontplatte 9 kann ein wenig kleiner (zum Beispiel etwa 280 μm) als die seitliche Abmessung des leitenden Pfostens 4 oder kann die gleiche sein, d. h., kann ebenfalls etwa zum Beispiel 300 μm betragen.
  • In 1 erstreckt sich das leitende Element 6 durch ein Durchgangsloch des isolierenden Elements 5 in einem zentralen Gebiet davon. Es ist jedoch auch möglich, dass das isolierende Element 5 eine stabile Ausführung aufweist, wobei sich das leitende Element 6 entlang einer äußeren Oberfläche des isolierenden Elements 5 erstreckt.
  • Weiterhin ist anzumerken, dass sich das leitende Element 6 in 1 räumlich über einem Chipfeld 2 befindet. Wie weiter unten ausführlicher beschrieben wird, wird bei den meisten praktischen Implementierungen jedoch eine aus einem leitenden Material wie etwa Metall hergestellte Umverteilungsschicht (RDL – Redistribution Layer) über der aktiven Oberfläche 3 des Chips 1 angeordnet sein, um die Chipfelder 2 und die leitenden Elemente 6 zu verbinden. Eine leitende RDL gestattet die freie Wahl der Positionen der leitenden Pfosten 4 über der aktiven Oberfläche 3 des Chips 1. Dies gestattet es, jedem gewünschten (zum Beispiel standardisierten) Zwischenverbindungslayout zu entsprechen, das von dem Bausteindesigner erfüllt werden muss. Als ein Beispiel veranschaulicht 2 ein Zwischenverbindungslayout, bei dem die leitenden Pfosten 4 in einem regulären Feld (array) über die aktive Oberfläche 3 des Chips 1 verteilt sind.
  • Bausteindesigns, wie schematisch in 1 und 2 dargestellt, werden als „Fan-In”-Designs bezeichnet, weil die ganze Bausteinzwischenverbindung (d. h. die nicht dargestellte RDL und die leitenden Pfosten 4) sich innerhalb des Grundrisses des Chips 1 befinden. 3 und 4 veranschaulichen schematisch einen „Fan-Out”-Baustein, der für eine vergrößerte Bausteinzwischenverbindungsfläche sorgt. Im spezielleren kann ein Fan-Out-Baustein durch einen in einer Formmasse 10 eingebetteten Chip 1 hergestellt werden. Die Formmasse 10 bedeckt den Chip 1 mindestens in einer seitlichen Abmessung und stellt zusätzliche Fläche bereit, die für die Bausteinzwischenverbindung zur Verfügung steht. Die Formmasse 10 besitzt eine Oberfläche 11, die im wesentlichen bündig mit der aktiven Oberfläche 3 des Chips 1 liegt. Diese Oberfläche 11 der Formmasse 10 kann als eine Stütze für zusätzliche leitende Pfosten 4 verwendet werden, die sich außerhalb und/oder teilweise außerhalb des Grundrisses des Chips 1 befinden.
  • Hinsichtlich 3 ist anzumerken, dass eine beliebige RDL- oder Zwischenverbindungsverdrahtung zwischen Chipfeldern 2 und leitenden Pfosten 4 (insbesondere jene jenseits der Chipgrenze liegende) in 3 nicht dargestellt ist. Wie bereits in Verbindung mit 1 erwähnt, wird eine derartige RDL- oder Bausteinzwischenverbindungsverdrahtung weiter unten ausführlicher erläutert, siehe 5 und 9.
  • Ein Vergleich von 4 mit 2 offenbart, dass Fan-Out-Bausteine eine signifikant erhöhte Anzahl von leitenden Bausteinpfosten 4 mit dem gleichen Abstand (pitch) bereitstellen können. In der Praxis ist der Abstand oftmals standardisiert und darf deshalb mit der Chipminiaturisierung nicht schrumpfen. Deshalb sind Fan-Out-Bausteine ein kosteneffizienter Ansatz, um Chipminiaturisierung und Bausteinkompatibilität miteinander in Einklang zu bringen.
  • Bei Fan-Out-Bausteinen wie in 3 und 4 dargestellt können die leitenden Pfosten 4 auch ausschließlich auf der Formmassenoberfläche 11 liegen. Weiterhin ist für einen Fachmann offensichtlich, dass Bausteine wie in 1 bis 4 dargestellt als Ball-Grid-Array-Bausteine (BGA) für den Fall verwendet werden können, dass Lothöcker oder Lotkugeln auf den leitenden Pfosten 4 aufgebracht werden. Wenngleich in allen 1 bis 4 (und auch in den folgenden Figuren) die leitenden Pfosten 4 so dargestellt sind, dass sie einen kreisförmigen Querschnitt aufweisen, d. h., in einer Zylindersäulengestalt ausgebildet sind, sind weiterhin andere Designs wie etwa Säulen mit rechteckigen Querschnitten realisierbar.
  • 5 veranschaulicht eine Ausführungsform eines Halbleiterbauelements, das im wesentlichen in Übereinstimmung mit der in 1 dargestellten Ausführungsform aufgebaut ist. Gleiche Bezugszeichen bezeichnen in den Zeichnungen gleiche Teile. 5 veranschaulicht auf die Frontplatten 9 aufgebrachte Lotkugeln 20, die bei dieser Anordnung als Kugelfelder verwendet werden. Weiterhin wird eine leitende RDL 21 verwendet, um die leitenden Pfosten 4 in Relation zu den Chipfeldern 2 zu verlagern. Die RDL 21 ist durch eine harte Passivierungsschicht 23 von der aktiven Oberfläche 3 des Chips 1 isoliert. Eine optionale dielektrische Abdeckungsschicht 22 kann über der leitenden RDL 21 angeordnet sein, um eine Freilegung der RDL 21 zu vermeiden. Wiederum kann, wie im linken oberen Teil von 5 dargestellt, das isolierende Element 5 eine hohle Säulenstruktur sein.
  • Die Lotkugeln 20 können aus eutektischem Lot (Sn-Pb) sein, das ein Elastizitätsmodul von etwa 20 GPa im Vergleich zu etwa 44 GPa von bleifreiem Lot auf der Basis von Sn-Ag-Verbindungen aufweist. Je niedriger das Elastizitätsmodul, um so höher ist die Elastizität der Lotkugel. Somit stellen eutektische Lotkugeln eine bessere Kugelrissfestigkeit als bleifreie Lothöcker bereit.
  • Weiterhin hängt die Elastizität der Bausteinzwischenverbindung von den für die leitenden Pfosten 4 gewählten Materialien und Abmessungen ab. Sowohl das isolierende Element 5 als auch das leitende Element 6 können aus sehr elastischen polymeren Materialien hergestellt sein. Weiterhin ist die Elastizität des Pfostens 4 um so größer, je höher die leitenden Pfosten 4 sind. Wenn zum Beispiel der Chip 1 aus Silizium hergestellt ist und die Montageplattform, auf der der Chip 1 montiert werden soll, ein PCB ist (z. B. aus Epoxidharz hergestellt), dann müssen die leitenden Pfosten 4 und die aufgebrachten Lotkugeln 20 eine Spannung absorbieren, die durch die Fehlanpassung des Wärmeausdehnungskoeffizienten (CTE – Coefficient of Thermal Expansion) des PCB-Substrats (etwa 15 ppm/°C) und den CTE von Silizium (etwa 3 ppm/°C) verursacht wird.
  • Ein Flussdiagramm, das grundlegende Herstellungsprozesse zum Herstellen einer Struktur wie in den 1 bis 5 dargestellt zeigt, ist in 6 dargestellt. Zuerst wird eine isolierende Schicht über dem Halbleitersubstrat 1 aufgebracht. Dann wird die isolierende Schicht strukturiert, um die isolierenden Elements 5 zu erzeugen. Ein leitendes Element 6 wird auf jedes isolierende Element 5 aufgebracht, so dass sich das leitende Element 6 von der unteren Fläche 7 zu der oberen Fläche 8 des isolierenden Elements erstreckt.
  • 7 und 8 veranschaulichen ausführlicher Herstellungsprozesse A) bis F) zum Herstellen der in 5 dargestellten Ausführungsform. Der Ausgangspunkt ist ein Wafer 100, von dem in den 7 und 8 nur ein einem einzelnen Chip 1 entsprechender Abschnitt dargestellt ist. Der Wafer 100 kann gemäß standardmäßiger WLP(Wafer Level Packaging)-Technologie verarbeitet werden. Somit werden alle vor dem Zerlegen des Wafers 100 durchgeführten Prozesse auf der Waferebene ausgeführt.
  • Gemäß Prozess A) werden Felder 2 auf dem Wafer 100 hergestellt. Als nächstes wird eine harte Passivierungsschicht 23 auf der aktiven Oberfläche 3 des Wafers 100 abgeschieden. Die isolierende harte Passivierungsschicht 23 kann zum Beispiel aus Siliziumoxid oder Siliziumnitrid hergestellt sein.
  • Im Prozess B) wird die leitende RDL 21 auf die aktive Oberfläche 3 aufgebracht. Die RDL 21 kann direkt auf die harte Passivierungsschicht 23 aufgebracht werden. In diesem Fall wird jede dielektrische Schicht zwischen der harten Passivierungsschicht 23 und der RDL 21 vermieden. Somit wird durch Verwendung der harten Passivierungsschicht 23 als Isolator der RDL eine kosteneffiziente Ausführung der Bausteinverdrahtung erhalten. Es ist jedoch auch möglich, eine polymere dielektrische Dünnfilmschicht (nicht dargestellt) entweder direkt auf der aktiven Oberfläche 3 des Wafers 100 (um die harte Passivierungsschicht 23 zu ersetzen) oder auf der harten Passivierungsschicht 23 herzustellen und dann die RDL 21 auf diese dielektrische polymere Schicht aufzubringen. Eine derartige dielektrische polymere Schicht kann, wenn sie vorliegt, eine Dicke von etwa 6 μm und in der Regel weniger als 10 μm aufweisen.
  • In beiden Fällen kann die Ausbildung der RDL 21 durch einen Sputter- und Plattierungsprozess bewerkstelligt werden. Sputter- und Plattierungsprozesse sind in der Dünnfilmtechnologie wohlbekannt. Kurz gesagt wird eine Keimschicht (beispielsweise TiW) auf der harten Passivierungsschicht 23 (oder falls sie vorliegt, der dielektrischen polymeren Schicht) aufgebracht. Als nächstes wird eine Photolackschicht auf der Keimschicht abgeschieden und durch Photolithographie strukturiert, um Gräben in der Photolackschicht zu bilden. Danach kann Elektroplattieren beispielsweise unter Verwendung von Kupfer verwendet werden, um diese Gräben zu füllen, damit die die RDL 21 darstellenden Leitungen hergestellt werden. Eine derartige RDL 21 kann eine Dicke von etwa 6 μm und in der Regel von weniger als 10 μm aufweisen.
  • Im Prozess C) werden die isolierenden Elemente 5 der leitenden Pfosten 4 hergestellt. Dazu wird ein dielektrisches Lackmaterial auf dem Wafer 100 abgeschieden. Die Abscheidung des dielektrischen Lackmaterials kann durch Aufschleudern eines flüssigen Lackmaterials oder durch Laminieren eines vorgehärteten trockenen Filmlackmaterials auf dem Wafer 100 bewerkstelligt werden. Die Dicke der Lackschicht entspricht der Höhe der isolierenden Elemente 5. Eine Filmdicke von mehr als 200 μm kann mit einem einzelnen Aufschleuderprozess erhalten werden. Beispielsweise kann der Photolack SU8 als Lackmaterial verwendet werden.
  • Dann wird die Lackschicht strukturiert, um die isolierenden Elemente 5 mit der Gestalt eines Hohlzylinders herzustellen. Involvierte Prozesse könnten Lichtexposition unter Verwendung einer Nah-UV-Lichtquelle (zum Beispiel 350–400 nm), Post-Exposure-Bake (PEB), Entwicklung und Ätzen der nicht freigelegten Lackbereiche sein.
  • Die Mitte des hohlen isolierenden Elementes 5 wird auf der RDL 21 plaziert. Die isolierenden Elemente 5 können von unterschiedlichem Durchmesser und unterschiedlicher Höhe sein, und sogar der Durchmesser der hohlen Öffnungen kann variabel sein. Somit können die isolierenden Elemente 5 untereinander verschiedene elastische und elektrische Eigenschaften aufweisen.
  • Danach kann, wie im Prozess D) dargestellt, die dielektrische Abdeckschicht 22 aufgebracht werden und die mittleren Öffnungen der isolierenden Elemente 5 werden mit einem leitenden Material gefüllt.
  • Verschiedene Techniken könne verwendet werden, um die mittleren Öffnungen der isolierenden Elemente 5 zu füllen. Die mittleren Öffnungen können über einen Flüssigkeitsfüllprozess gefüllt werden. Der Wafer 100 wird in eine Vakuumkammer gegeben und in ein Bad aus einem flüssigen leitenden Material, zum Beispiel Lot, eingetaucht. Infolge des Vakuums wird das flüssige leitende Material in die Öffnungen der isolierenden Elemente 5 gezogen. Dann wird der Wafer 100 aus dem Lotbad genommen. Lot innerhalb der Öffnungen bleibt an der RDL 21 am Boden der Öffnungen haften und verfestigt sich dann innerhalb der Öffnung. Da flüssiges Lot nicht an polymeren Materialien wie etwa der Oberseite und den Seitenwänden der isolierenden Elemente 5 und der polymeren Abdeckschicht 22 haftet, werden nur die Öffnungen der isolierenden Elemente 5 mit Lot gefüllt.
  • Alternativ kann ein Druckprozess verwendet werden, um die Öffnungen der isolierenden Elemente 5 mit einem leitenden Material zu füllen. Bei einem Druckprozess wird ein Sieb oder eine Schablone verwendet, um ein leitendes Polymer in die Öffnungen der isolierenden Elemente 5 zu drücken. In der Regel sind solche druckbaren leitenden Polymere mit Metallpartikeln und Zusätzen gefüllt, um die Leitfähigkeit des Materials zu verbessern. Im spezielleren können solche leitenden polymeren Zwischenverbindungsmaterialien z. B. von einem (lötbaren) Polymerdickfilmtyp unter Verwendung einer Polymerdickfilmzubereitung aus Lotlegierung, Kupferpulver, Epoxidharz und Flussmittel-/Härtemittelchemie sein oder kann aus einem leitenden Farbtyp unter Verwendung eines Phenoxyharzsystems sein, das stark mit Silberflocken gefüllt ist. Einige dieser leitenden polymeren Materialien können direkt gelötet werden. Deshalb ist es möglich, auch die leitende Frontplatte 9 aus einem solchen leitenden polymeren Material herzustellen, beispielsweise durch einen nachfolgenden Druckprozess unter Verwendung eines Siebes mit Löchern mit einem größeren Durchmesser als das zum Füllen der Öffnungen der isolierenden Elemente 5 verwendete Sieb. Das leitende polymere Material kann thixotrope Eigenschaften aufweisen und kann nach Aufbringen getrocknet und gehärtet werden.
  • Als eine weitere Option kann leitendes polymeres Material wie oben beschrieben in die Öffnungen der isolierenden Elemente 5 durch Dispensieren eingebracht werden. Das Dispensieren erfolgt durch Einbringen eines definierten Volumens von leitendem polymerem Material in die Öffnung jedes isolierenden Elements 5 über ein Kapillarwerkzeug. Wenngleich das Dispensieren inhärent ein sequentieller (d. h. langsamer) Prozess ist, kann zum Beschleunigen des Prozesses eine Dispensiervorrichtung in Form eines Duschkopfes mit mehreren Kapillaren verwendet werden.
  • Noch ein weiterer Prozess, der zum Füllen der Öffnungen der isolierenden Elemente 5 mit einem leitenden polymeren Material verwendet werden kann, ist das Tintenstrahlen (Ink-Jetting). Wie bereits erwähnt sind leitende polymere Tinten mit einer Vielzahl verschiedener physikalischer Eigenschaften erhältlich.
  • Die Öffnungen in den isolierenden Elementen 5 können auch mit einem Sputter- und Plattierungsprozess gefüllt werden, wie oben in Verbindung mit der Ausbildung der RDL 21 beschrieben wurde. Ein derartiger Prozess gestattet, den leitenden Pfosten 4 mit einem aus Metall hergestellten leitenden Element 6 zu versehen. Da eine erhebliche Plattierungshöhe erzielt werden muss, kann ein Sputter- und Plattierungsprozess teurer sein als andere oben erwähnte Prozesse.
  • Gemäß nach einer weiteren Ausführungsform kann das Füllen der Öffnungen der isolierenden Elemente 5 gleichzeitig mit dem Aufbringen von Lotkugeln bewerkstelligt werden. Insbesondere kann ein derartiger Prozess das Abscheiden einer (z. B. aus Palladium hergestellten) Keimschicht auf den inneren Seitenwänden und den oberen Flächen 8 der isolierenden Elemente 5 beinhalten. Dann wird Kupfer stromlos auf den Keimschichten aufgewachsen. Wenn Lotkugeln 20 auf solche isolierende Elemente 5 aufgebracht werden, die mit einer Kupferschicht an ihren oberen Flächen 8 und ihren inneren Seitenwänden beschichtet sind, fließt das Lötmaterial in die kupferbeschichteten Öffnungen und sorgt für das Füllen der Öffnungen, um eine ausreichend hohe Volumenleitfähigkeit der leitenden Pfosten 4 sicherzustellen. Es sei angemerkt, dass diese Technik gleichermaßen dann angewendet werden kann, wenn das leitende Element 6 so gewählt ist, dass es sich am Umfang des isolierenden Elements 5 befindet, d. h., wenn sich das isolierende Element 5 am mittleren Gebiet des leitenden Pfostens 4 befindet und sich das leitende Element 6 im peripheren Gebiet des leitenden Pfostens 4 befindet.
  • Bei Prozess E) werden die leitenden Frontplatten 9 gegebenenfalls an den leitenden Pfosten 4 angebracht. Wie oben beschrieben sorgen mehrere Techniken für das Anbringen der leitenden Frontplatten 9 im Verlauf des Prozesses des Füllens der Öffnungen der isolierenden Elemente 5.
  • In Prozess F) werden Lotkugeln (oder Lothöcker) 20 an den leitenden Pfosten 4 angebracht. Standardmäßige Kugelplazierungstechniken können verwendet werden. Nach Prozess F) kann der Wafer 100 in einzelne Chips 1 zerlegt werden. Es ist auch möglich, dass die Chipvereinzelung (sogenannte Zerlegung (dicing)) in einem frühesten Stadium in dem Prozessfluss der Prozesse A) bis F) durchgeführt wird.
  • Wegen der Elastizität der leitenden Pfosten 4 und des erhöhten Abstands der Zwischenverbindungselemente (z. B. der leitenden Frontplatten 9 oder der Lotkugeln 20 oder irgendeines beliebigen anderen Zwischenverbindungsmaterials wie zum Beispiel eines leitenden Klebers usw.) können hohe Temperaturzykluszuverlässigkeiten erhalten werden. Weiterhin wird weder ein zwischen den Lotkugeln 20 aufgebrachtes Unterfüllmaterial noch irgendwelches zusätzliches, üblicherweise neben den Frontplatten 9 angeordnetes Lotstopmaterial benötigt. Das da Photolackmaterial mit einem hohen Seitenverhältnis und fast vertikalen Seitenwänden strukturiert werden kann, könnten prinzipiell sehr kleine Abstände bis hinunter zu weniger als 10 μm erhalten werden. Wie oben erwähnt kann die in 5 und Prozess F) von 8 dargestellte Struktur als ein Flip-Chip-Baustein sowie als ein WLB-Baustein (Wafer Level Ball Grid Array) verwendet werden. Sie kann zum direkten Montieren auf einer Anwendungsplatine wie etwa einem PCB oder zum Montieren des Chips 1 auf einem Zwischenträger (Interposer) verwendet werden, der Teil des Chipbausteins bildet und mit zusätzlichen Bausteinzwischenverbindungsmitteln zum Anschließen an eine Anwendungsplatine ausgestattet ist.
  • 9 veranschaulicht einen Baustein vom Fan-Out-Typ mit einem Chip 1, einer RDL 21, leitenden Pfosten 4 und Lothöckern 20. Im Gegensatz zu dem in 5 dargestellten Baustein ist der Chip 1 in eine Formmasse 30 eingebettet. Die Formmasse 30 bedeckt den Chip 1 seitlich und an der hinteren Oberfläche des Chips 1, der aktiven Oberfläche 3 gegenüber. Wie in Verbindung mit 3 und 4 beschrieben wurde, liefert die Formmasse 30 eine zusätzliche obere Oberfläche 31, die im wesentlichen bündig mit der aktiven Oberfläche 3 liegt, um zusätzliche leitende Pfosten 4 (in 9 nicht dargestellt) bereitzustellen. Weiterhin unterscheidet sich der in 9 dargestellte Baustein von dem in 5 dargestellten Baustein durch eine Dünnfilmpolymerschicht 32, die sich über die aktive Oberfläche 3 des Chips 1 und die benachbarte obere Oberfläche 31 der Formmasse 30 erstrecken kann. Die RDL 21 ist auf dieser Polymerschicht 32 angeordnet. Es ist anzumerken, dass eine derartige Polymerschicht 32 auch in dem in 5 dargestellten Baustein bereitgestellt werden kann und optional die harte Passivierungsschicht 23 ersetzen kann. Bei dem in 9 dargestellten Baustein kann die Polymerschicht 32 jeden möglichen Prozess am Übergang zwischen der Oberfläche 31 der Formmasse 30 und der aktiven Oberfläche 3 des Chips 1 absorbieren. Weiterhin ist anzumerken, dass die seitliche Seitenwand des Chips 1, die ihre Schnittkante darstellt, üblicherweise nicht mit einer harten Passivierungsschicht 23 beschichtet ist und deshalb ein Risiko des Kurzschließens einer über die Chipgrenze zur Formmassenoberfläche 31 verlaufenden RDL 21 verursachen kann. Deshalb kann die Dünnfilmpolymerschicht 32 die Isoliersicherheit an der Chip-Formmasse-Grenze, insbesondere für Bausteine vom Fan-Out-Typ wie in 9 dargestellt, verbessern. Dennoch ist es auch für den in 9 dargestellten Fan-Out-Baustein möglich, die Polymerschicht 32 zu vermeiden, wenn entsprechende Maßnahmen ergriffen werden, um die Isolation der oberen Schnittkante des Chips 1 von der RDL 21 zu garantieren.
  • 10 zeigt einen Prozessfluss zum Herstellen von Formmassebausteinen vom Fan-Out-Typ, wie in den 3, 4 und 9 dargestellt.
  • Ein Metallträger 201 besitzt ein darauf laminiertes doppelseitiges Klebeband 202, vgl. Prozess A). In Prozess B) werden Chips 1 in einem beabstandeten Verhältnis auf dem Metallträger 201 plaziert und durch das Klebeband 202 fest fixiert. Dann wird in Prozess C) der Metallträger 201 mit angebrachten Chips 1 in eine Formpresse eingesetzt, und die Chips 1 werden mit Formmasse 203 gekapselt, um einem geformten rekonfigurierten Wafer 204 zu bilden.
  • Nach dem Härten nach der Ausformung wird das Klebeband 202 zusammen mit dem geformten rekonfigurierten Wafer 204 in Prozess D) von dem Metallträger 201 gelöst.
  • In Prozess E) wird das Klebeband 202 abgezogen, um den ausgeformten rekonfigurierten Wafer 204 zu erhalten. Dann wird, in 10 nicht dargestellt, der ausgeformte rekonfigurierte Wafer 204 an Trennlinien 205 in einzelne Bauteile zerlegt. Es sollte angemerkt werden, dass die Kunststofformmasse 203 einen Wärmeausdehnungskoeffizienten CTE nahe dem CTE von Silizium (etwa 3 ppm/°C) aufweisen sollte. Der CTE der Formmasse 203 kann durch den Füllmittelgehalt gesteuert werden. Eine gute Wärmeausdehnungsanpassung wird mit einer Formmasse 203 mit einem Füllmittelgehalt über 85% erzielt.
  • 11 veranschaulicht eine weitere Ausführungsform eines Bausteins mit einer Chipzwischenverbindungsstruktur mit verbesserter Elastizität. Anstatt einen einzelnen leitenden Pfosten 4 für jedes Bausteinzwischenverbindungselement zu verwenden, wird ein „fliegendes Dielektrikum” verwendet, um die Zwischenverbindungselemente (zum Beispiel Lotkugeln 20) zu vermeiden, die direkt in Kontakt mit dem Chip 1 plaziert werden sollen. Im spezielleren wird beginnend mit einem Wafer 100, der gemäß Prozess B) von 7 verarbeitet wird, eine höhle Struktur 40 mit Seitenwänden 41 und einer oberen Platte 42 über der aktiven Oberfläche 3 des Wafers 100 hergestellt (11 kann auch so ausgelegt werden, dass sie einen Abschnitt des Wafers 100 darstellt, der von der Größe her dem Chip 1 entspricht, der bei dem späteren Chipbaustein verwendet wird). Die Seitenwänden 41 und die obere Platte 42 definieren einen Hohlraum 43 über der aktiven Oberfläche 3 des Chips 1, der wiederum mit einer harten Passivierungsschicht 23 beschichtet sein kann.
  • Eine RDL 21 ist mit den Chipfeldern 2 verbunden und erstreckt sich entlang geneigter oder rampenförmiger Seitenwände 41 zur Oberseite der oberen Platte 42 der hohlen Struktur 40. Dort sind Bausteinzwischenverbindungselemente wie etwa Lotkugeln 20 an der RDL 21 angebracht und stellen somit externe Anschlüsse des in 11 dargestellten Bausteins bereit. Die RDL 21 kann gesputtert und plattiert, gedruckt, tintenstrahlgedruckt oder dispensiert oder stromlos plattiert werden. Das Dispensieren gestattet das Anbringen von stark geneigten oder fast vertikalen Teilen der RDL 21, d. h. insbesondere an den Seitenwandabschnitten der hohlen Struktur 40. Weiterhin ist anzumerken, dass die für die äußere Oberfläche der Seitenwände 41 verwendete Rampengestalt einen etwaigen Plattierungsprozess stark vereinfacht, weil das Plattieren bei vertikalen Erhöhungen schwierig ist.
  • 12 veranschaulicht eine weitere Ausführungsform eines Bausteins unter Verwendung einer hohlen Struktur 40 zum Stützen von Bausteinzwischenverbindungselementen (zum Beispiel Lotkugeln oder Lothöckern 20) an einer erhöhten Position über der aktiven Oberfläche 3 des Chips 1. Der größte Teil der Beschreibung in Verbindung mit 11 gilt auch für die in 12 dargestellte Ausführungsform. Die hohle Struktur 40 von 12 unterscheidet sich jedoch von der hohlen Struktur 40 von 11 darin, dass die RDL 21 in 12 durch Durchkontakte (Vias) oder Durchgangslöcher, die in den Seitenwänden 41 der hohlen Struktur 40 bereitgestellt werden, verläuft, anstatt entlang der äußeren Oberfläche der Seitenwände 41, wie in 11 dargestellt. Weiterhin befinden sich die Chipfelder 2 in 12 seitlich unter der hohlen Struktur 40 anstatt umlaufend dazu, wie in 11 dargestellt. Diese Möglichkeiten lassen sich jedoch vertauschen, und es ist ohne weiteres möglich, dass sich in 11 (12) die Chipfelder 2 innerhalb (außerhalb) des Grundrisses des Hohlraums 43 befinden, wohingegen sich die Chipfelder 2 in 12 (11) außerhalb (innerhalb) des Grundrisses des Hohlraums 43 befinden können.
  • Wie in 11 und 12 dargestellt, können alle Zwischenverbindungselemente (z. B. Lotkugeln oder Lothöcker 20) des Chipbausteins auf der oberen Platte 42 einer auf dem Chip 1 bereitgestellten einzelnen hohlen Struktur 40 liegen. Es ist jedoch auch möglich, dass mehrere hohle Strukturen 40 über der aktiven Oberfläche 3 des Chips 1 angeordnet sind und das jede derartige hohle Struktur 40 mehrere Zwischenverbindungselemente 20 stützt. In dem ersten Fall können die seitlichen Abmessungen der hohlen Struktur 40 den seitlichen Chipabmessungen im wesentlichen entsprechen, d. h., die hohle Struktur 40 kann einen überwiegenden Teil oder im wesentlichen die ganze Fläche der aktiven Oberfläche 3 des Chips bedecken, wohingegen im zweiten Fall die seitlichen Abmessungen jeder hohlen Struktur 40 signifikant kleiner sind (und z. B. 1/2, 1/3, 1/4 usw. sein können) der seitlichen Abmessungen des Chips 1.
  • Wenngleich 11 und 12 nur Fan-In-Bausteine beispielhaft zeigen, sind weiterhin analog zu 3, 4 und 9 Bausteine vom Fan-Out-Typ unter Verwendung einer die Zwischenverbindungselemente 20 tragenden hohlen Struktur 40 gleichermaßen möglich und können die gleichen Merkmale und Vorzüge wie oben erläutert aufweisen. Insbesondere kann die Grundfläche der hohlen Struktur 40 signifikant vergrößert sein, so dass die Seitenwände 41 der hohlen Struktur 40 teilweise oder vollständig über der Formmassenoberfläche 31 hergestellt sind.
  • Die Höhe der oberen Platte 42 über der aktiven Oberfläche 3 des Chips 1 kann die gleichen Werte wie zuvor angesichts der Höhe des leitenden Pfostens 5 angegeben aufweisen. Weiterhin ist anzumerken, dass der durch die hohle Struktur 40 erreichte Abstand der Zwischenverbindungselemente 20 eine entsprechende Elastizität zwischen dem Zwischenverbindungselement 20 und dem Chip 1 auf die gleiche Weise wie zuvor in Verbindung mit dem in 1 bis 9 dargestellten Ausführungsformen beschrieben bereitstellt.
  • Weiterhin ist, da der Hohlraum 43 einen Luftspalt zwischen Chip 1 und der RDL 21 bildet, ist ein Übersprechen oder Interferenz zwischen internen Funktionselementen des Chips 1 wie Transistoren und der Zwischenverbindungsverdrahtung des Bausteins (z. B. RDL 21 und optionale passive Elemente wie Kondensatoren, Widerstände oder Induktoren, die in der oberen Platte 42 der hohlen Struktur 40 implementiert sind) sehr klein im Vergleich zu Anordnungen, bei denen die Zwischenverbindungselemente 20 durch eine polymere Abstandshalterschicht über die Chipoberfläche angehoben sind (die Dielektrizitätskonstante von Luft ist 1 und somit erheblich geringer als die Dielektrizitätskonstante von polymeren Abstandshaltermaterialien, die im besten Fall im Bereich von etwa 2,5 bis 3,5 liegt).
  • 13 veranschaulicht beispielhaft Prozesse A) bis E) zum Herstellen einer polymeren hohlen Struktur 40. Die Prozesse können auf dem Wafer 100 durchgeführt werden, d. h. vor der Chipvereinzelung. Natürlich ist es auch möglich, diese Prozesse auf getrennten Chips 1 durchzuführen.
  • Als Ausgangspunkt wird eine z. B. aus SU8 hergestellte dicke Polymerschicht 50 über dem Wafer 100 abgeschieden. Eine erste Photomaske 60 wird verwendet, um solche Abschnitte der Polymerschicht 50 zu belichten, die die Seitenwände 41 der hohlen Strukturen 40 bilden sollen, vgl. Prozess A).
  • Als nächstes wird eine zweite Photomaske 61 verwendet, um Abschnitte 53 der Polymerschicht 50 zu belichten, die Teil der oberen Platte 42 der hohlen Struktur 40 bilden sollen, vgl. Prozess B). Ein kleiner Maskenabschnitt 62 wird verwendet, um eine Belichtung der Polymerschicht 50 an einer Stelle zu vermeiden, wo eine Öffnung 51 in dem oberen Plattenabschnitt 53 ausgebildet werden soll.
  • Das Projizieren der Bilder der Photomasken 60, 61 auf die Polymerschicht 50 bewirkt, dass die Polymerschicht 50 (Photolack) eine lichtempfindliche chemische Reaktion erfährt, die bewirkt, dass die belichteten Gebiete für einen später durchgeführten Ätzprozess weniger empfindlich sind. Bei Prozess C) sind die Gebiete dargestellt, die gegenüber Ätzen beständig sind. Es ist anzumerken, dass die Tiefe solcher Gebiete z. B. durch die Intensität, Belichtungsdauer oder die Wellenlänge des für die Belichtung verwendeten Lichts gesteuert werden kann. Beispielsweise kann im Prozess A) verwendetes Belichtungslicht eine kürzere Wellenlänge und/oder eine höhere Intensität als im Prozess B) verwendetes Belichtungslicht aufweisen. Seitenwände 41 mit geneigten äußeren Wandoberflächen, wie in 11 dargestellt, können unter Verwendung eines Grauskalengradienten in der ersten Photomaske 60 hergestellt werden.
  • Im Prozess D) wird die Photolackpolymerschicht 50 dann „entwickelt”, indem sie einer Ätzung (zum Beispiel chemische Ätzung oder Plasmaätzung) ausgesetzt wird, die den nicht belichteten Photolack beseitigt. Dieser Prozess kann durch Anwendung von Ultraschallenergie unterstützt werden. Auf diese Weise wird der Hohlraum 43 erzeugt. Das Beseitigen des Photolackpolymermaterials innerhalb der hohlen Struktur 40 wird durch die Öffnung 51 bewerkstelligt. In den meisten Fällen wird eine Mehrzahl von Öffnungen 51 in dem oberen Plattenabschnitt 53 bereitgestellt.
  • Die Öffnung 51 kann dann unter Verwendung einer anderen Polymerschicht 52 geschlossen werden, welche auf der Struktur wie in 13, Prozess D) dargestellt, abgeschiedenen wird. Der obere Plattenabschnitt 53 und die Polymerschicht 52 stellen eine obere Platte 52 dar, wie in den 11 und 12 gezeigt. Somit entspricht die obere Oberfläche der Polymerschicht 52 der oberen Oberfläche der oberen Platte 42 und bildet die Basis für die Abscheidung der RDL 21.
  • Es ist anzumerken, dass der in 13 dargestellte Herstellungsprozess durchgeführt werden kann, indem entweder ein Chip 1 oder ein Wafer 100 oder ein rekonfigurierter oder ”künstlicher” Wafer 204 wie in 10 dargestellt verwendet werden kann. Mit anderen Worten kann, wie bereits zuvor angegeben, die hohle Struktur 40 wie in den 11 und 12 dargestellt gleichermaßen für einen Baustein vom Fan-Out-Typ verwendet werden. In diesem Fall wird jedoch, da die Chipfelder 2 über dem Chip 1 liegen, d. h. innerhalb des Grundrisses der Chipgrenze, eine RDL 21, die über die Chip-Formmasse-Grenze hinweg verläuft, dazu verwendet, um die Bausteinverdrahtung zu den Seitenwänden 41 der hohlen Struktur 40 zu leiten.
  • Unter Bezugnahme auf die in den 11 bis 13 dargestellte Ausführungsform führt der Luftspalt 43 dazu, dass jeder Kontakt zwischen dem die Zwischenverbindungselemente 20 (d. h. die obere Platte 42) stützenden Dielektrikum und der aktiven Oberfläche 3 des Chips 1 vermieden wird. Dies vergrößert die Zuverlässigkeit des Bausteins und führt zu höherer Kundenakzeptanz, weil das äußere Erscheinungsbild des Bausteins dem äußeren Erscheinungsbild eines herkömmlichen WLB sehr ähnlich ist.

Claims (23)

  1. Halbleiterbauelement, umfassend: ein Halbleitersubstrat (1); mindestens zwei isolierende Elemente (5), die sich über dem Halbleitersubstrat (1) oder über einer das Halbleitersubstrat (1) einbettenden Formmasse (30) befinden, wobei die mindestens zwei isolierenden Elemente (5) eine dem Halbleitersubstrat (1) oder der Formmasse (30) zugewandte erste Fläche (7) und eine von dem Halbleitersubstrat (1) oder der Formmasse (30) weggewandte zweite Fläche (8) aufweisen; ein leitendes Element (6) für jedes der mindestens zwei isolierenden Elemente (5), wobei sich die leitenden Elemente (6) von der ersten Fläche (7) des isolierenden Elements (5) zu der zweiten Fläche (8) des isolierenden Elements (5) erstrecken; wobei jedes isolierende Element (5) ein Hohlpfosten ist, welcher mit dem entsprechenden leitenden Element (6) gefüllt ist; und ein über der zweiten Fläche (8) jedes isolierenden Elements (5) angeordnetes Lotdepot (20), welches elektrisch mit dem entsprechenden leitenden Element (6) verbunden ist; wobei das isolierende Element (5) eine Höhe von mindestens 30 μm aufweist.
  2. Halbleiterbauelement nach Anspruch 1, umfassend: nur ein leitendes Element (6) für jedes isolierende Element (5).
  3. Halbleiterbauelement nach Anspruch 1, wobei das leitende Element (6) elektrisch mit dem Halbleitersubstrat (1) verbunden ist.
  4. Halbleiterbauelement nach Anspruch 1, wobei das isolierende Element (5) eine größte seitliche Abmessung kleiner als 500 μm aufweist.
  5. Halbleiterbauelement nach Anspruch 1, wobei das isolierende Element (5) aus einem Photolack hergestellt ist.
  6. Halbleiterbauelement nach Anspruch 1, wobei die zweite Fläche (8) des isolierenden Elements (5) mit einer leitenden Bodenschicht (9) beschichtet ist, wobei die leitende Bodenschicht (9) das Lotdepot (20) elektrisch mit dem leitenden Element verbindet.
  7. Halbleiterbauelement nach Anspruch 1, wobei das leitende Element (6) ein Metall ist.
  8. Halbleiterbauelement nach Anspruch 7, wobei das leitende Element (6) ein Lot ist.
  9. Halbleiterbauelement nach Anspruch 1, wobei das leitende Element (6) ein leitendes Polymer ist.
  10. Halbleiterbauelement nach Anspruch 9, wobei das leitende Element (6) ein lötbares leitendes Polymer ist.
  11. Halbleiterbauelement nach Anspruch 1, wobei das leitende Element (6) ein leitendes Tintenmaterial ist.
  12. Halbleiterbauelement nach Anspruch 1, ferner umfassend: eine auf das Halbleitersubstrat (1) aufgebrachte harte Passivierungsschicht (23); und eine direkt auf der harten Passivierungsschicht (23) angeordnete Metallumverdrahtungsschicht (21).
  13. Halbleiterbauelement, umfassend: ein Halbleitersubstrat (1); mindestens zwei isolierende Elemente (5), die sich über dem Halbleitersubstrat (1) oder über einer das Halbleitersubstrat (1) einbettenden Formmasse (30) befinden, wobei die mindestens zwei isolierenden Elemente (5) eine dem Halbleitersubstrat (1) oder der Formmasse (30) zugewandte erste Fläche (7) und eine von dem Halbleitersubstrat (1) oder der Formmasse (30) weggewandte zweite Fläche (8) aufweisen; ein leitendes Element (6) für jedes der mindestens zwei isolierenden Elemente (5), wobei sich die leitenden Elemente (6) von der ersten Fläche (7) des isolierenden Elements (5) zu der zweiten Fläche (8) des isolierenden Elements (5) erstrecken; wobei jedes isolierende Element (5) ein Hohlpfosten ist, welcher mit dem entsprechenden leitenden Element (6) gefüllt ist; und ein über der zweiten Fläche (8) jedes isolierenden Elements (5) angeordnetes Lotdepot (20), welches elektrisch mit dem entsprechenden leitenden Element (6) verbunden ist; wobei das leitende Element (6) ein leitendes Polymer ist.
  14. Halbleiterbauelement, umfassend: ein Halbleitersubstrat (100); eine Hohlraumstruktur (40), die Seitenwände (41) und eine obere Wand (42) umfasst, über dem Halbleitersubstrat (100) angeordnet; und Leitungen (21), die sich von dem Halbleitersubstrat (100) zu der oberen Wand (42) der Hohlraumstruktur (40) erstrecken.
  15. Halbleiterbauelement nach Anspruch 14, wobei die Hohlraumstruktur (40) aus einem Photolackmaterial hergestellt ist.
  16. Halbleiterbauelement nach Anspruch 14, ferner umfassend: über Leitungen (21) an der oberen Wand (42) der Hohlraumstruktur (40) angebrachte Lotdepots (20).
  17. Halbleiterbauelement nach Anspruch 14, wobei sich eine Leitung (21) entlang einer äußeren Oberfläche einer Seitenwand (41) der Hohlraumstruktur (40) erstreckt.
  18. Halbleiterbauelement nach Anspruch 14, wobei sich eine Leitung (21) durch ein Durchgangsloch in einer Seitenwand (41) der Hohlraumstruktur (40) erstreckt.
  19. Verfahren, umfassend: Aufbringen einer isolierenden Schicht über einem Halbleitersubstrat (100); Strukturieren der isolierenden Schicht dergestalt, dass eine Seitenwände (41) und eine obere Wand (42) umfassende Hohlraumstruktur (40) erzeugt wird; und Erzeugen einer Leitung (21), die elektrisch mit dem Halbleitersubstrat (100) verbunden ist und sich an der oberen Wand (42) der Hohlraumstruktur (40) erstreckt.
  20. Verfahren nach Anspruch 19, ferner umfassend: Erzeugen einer Seitenwand (41) der hohlen Struktur mit einer geneigten Oberfläche.
  21. Verfahren nach Anspruch 19, ferner umfassend: Erzeugen eines Durchgangslochs, das sich durch eine Seitenwand (41) der hohlen Struktur (40) erstreckt.
  22. Verfahren nach Anspruch 19, umfassend: Ausbilden von Lotdepots (20) über der Leitung (21) an der oberen Wand (42) der Hohlraumstruktur (40).
  23. Verfahren nach Anspruch 19, ferner umfassend: Abscheiden einer harten Passivierungsschicht (23) auf dem Halbleitersubstrat (100); Aufbringen einer Metallschicht direkt auf der harten Passivierungsschicht (23) und Strukturieren der Metallschicht, so dass eine leitende Umverdrahtungsschicht (21) über dem Halbleitersubstrat (100) hergestellt wird.
DE102008032395.0A 2007-07-13 2008-07-09 Halbleiterbauelement und Verfahren zu dessen Herstellung Active DE102008032395B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/777,694 US9093322B2 (en) 2007-07-13 2007-07-13 Semiconductor device
US11/777,694 2007-07-13

Publications (2)

Publication Number Publication Date
DE102008032395A1 DE102008032395A1 (de) 2009-02-26
DE102008032395B4 true DE102008032395B4 (de) 2016-01-28

Family

ID=40252401

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008032395.0A Active DE102008032395B4 (de) 2007-07-13 2008-07-09 Halbleiterbauelement und Verfahren zu dessen Herstellung

Country Status (2)

Country Link
US (1) US9093322B2 (de)
DE (1) DE102008032395B4 (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090174069A1 (en) * 2008-01-04 2009-07-09 National Semiconductor Corporation I/o pad structure for enhancing solder joint reliability in integrated circuit devices
JP5538682B2 (ja) * 2008-03-06 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
ES2928766T3 (es) * 2010-02-22 2022-11-22 Swiss Tech Enterprise Gmbh Procedimiento para producir un módulo semiconductor
WO2013035655A1 (ja) * 2011-09-09 2013-03-14 株式会社村田製作所 モジュール基板
US8546194B2 (en) * 2011-12-14 2013-10-01 Stats Chippac Ltd. Integrated circuit packaging system with interconnects and method of manufacture thereof
US8531040B1 (en) * 2012-03-14 2013-09-10 Honeywell International Inc. Controlled area solder bonding for dies
US9465049B2 (en) 2012-04-13 2016-10-11 James B. Colvin Apparatus and method for electronic sample preparation
US20130328191A1 (en) * 2012-06-12 2013-12-12 Intel Mobile Communications GmbH Cte adaption in a semiconductor package
US9761549B2 (en) * 2012-11-08 2017-09-12 Tongfu Microelectronics Co., Ltd. Semiconductor device and fabrication method
US10008413B2 (en) * 2013-08-27 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level dicing method
US9209046B2 (en) * 2013-10-02 2015-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9496234B1 (en) 2015-06-17 2016-11-15 Globalfoundries Inc. Wafer-level chip-scale package structure utilizing conductive polymer
US9704818B1 (en) * 2016-07-06 2017-07-11 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
JP6770452B2 (ja) * 2017-01-27 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
JP7266508B2 (ja) * 2019-10-21 2023-04-28 ルネサスエレクトロニクス株式会社 半導体装置
US10998271B1 (en) * 2019-11-01 2021-05-04 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US11088114B2 (en) 2019-11-01 2021-08-10 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
CN110849511A (zh) * 2019-11-13 2020-02-28 苏州市东科电子有限公司 一种厚膜电容压力传感器引线针的安装方法
JP1686546S (de) * 2020-05-13 2021-05-31
CN111682006A (zh) * 2020-07-09 2020-09-18 江苏纳沛斯半导体有限公司 一种半导体封装结构及其制造方法
US11309313B2 (en) * 2020-08-13 2022-04-19 Nanya Technology Corporation Semiconductor device with landing pad of conductive polymer and method for fabricating the same
FI20205914A1 (en) * 2020-09-21 2022-03-22 Teknologian Tutkimuskeskus Vtt Oy Disc level component packaging

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157079A (en) * 1997-11-10 2000-12-05 Citizen Watch Co., Ltd Semiconductor device with a bump including a bump electrode film covering a projecting photoresist
US20010002068A1 (en) * 1999-03-22 2001-05-31 Farnworth Warren M. Test interconnect for semiconductor components having bumped and planar contacts
US20020048924A1 (en) * 2000-08-29 2002-04-25 Ming-Yi Lay Metal bump with an insulating sidewall and method of fabricating thereof
US6391678B1 (en) * 1999-06-28 2002-05-21 Delphi Technologies, Inc. Method for controlling solderability of a conductor and conductor formed thereby
US20050026413A1 (en) * 2002-01-07 2005-02-03 Jin-Yuan Lee Method of fabricating cylindrical bonding structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232563B1 (en) * 1995-11-25 2001-05-15 Lg Electronics Inc. Bump electrode and method for fabricating the same
US6020220A (en) 1996-07-09 2000-02-01 Tessera, Inc. Compliant semiconductor chip assemblies and methods of making same
JP3813367B2 (ja) 1998-12-22 2006-08-23 三洋電機株式会社 半導体装置およびその製造方法
US6414849B1 (en) 1999-10-29 2002-07-02 Stmicroelectronics, Inc. Low stress and low profile cavity down flip chip and wire bond BGA package
JP3770007B2 (ja) 1999-11-01 2006-04-26 凸版印刷株式会社 半導体装置の製造方法
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US20060278982A1 (en) * 2003-07-16 2006-12-14 Koninklijke Philips Electronics N.V. Metal bump with an insulation for the side walls and method of fabricating a chip with such a metal bump
WO2005065207A2 (en) 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
US7317249B2 (en) 2004-12-23 2008-01-08 Tessera, Inc. Microelectronic package having stacked semiconductor devices and a process for its fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157079A (en) * 1997-11-10 2000-12-05 Citizen Watch Co., Ltd Semiconductor device with a bump including a bump electrode film covering a projecting photoresist
US20010002068A1 (en) * 1999-03-22 2001-05-31 Farnworth Warren M. Test interconnect for semiconductor components having bumped and planar contacts
US6391678B1 (en) * 1999-06-28 2002-05-21 Delphi Technologies, Inc. Method for controlling solderability of a conductor and conductor formed thereby
US20020048924A1 (en) * 2000-08-29 2002-04-25 Ming-Yi Lay Metal bump with an insulating sidewall and method of fabricating thereof
US20050026413A1 (en) * 2002-01-07 2005-02-03 Jin-Yuan Lee Method of fabricating cylindrical bonding structure

Also Published As

Publication number Publication date
DE102008032395A1 (de) 2009-02-26
US9093322B2 (en) 2015-07-28
US20090014871A1 (en) 2009-01-15

Similar Documents

Publication Publication Date Title
DE102008032395B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE102008028072B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen
DE102006058010B9 (de) Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren
DE10250636B4 (de) Verfahren zum Herstellen einer Halbleiterstuktur und Halbleiterstruktur
DE102011000836B4 (de) Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren
DE102008025223B4 (de) Elektronikbaugruppe mit eingebettetem Chipbaustein und Verfahren zu ihrer Herstellung
EP1412978B1 (de) Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung
DE602004009821T2 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102010016696B4 (de) Halbleiter-Bauelement
DE102018119133B4 (de) Packaging-Schicht-Induktor und Verfahren zur Herstellung
DE102008019336A1 (de) Halbleiterbausteinpackung zur Verbesserung der Funktion von Wärmeableitung und Erdungsabschirmung
DE102011001405A1 (de) Halbleiter-Kapselung und Stapel von Halbleiterkapselungen
DE102008013180A1 (de) Struktur einer Halbleiterbausteinpackung und deren Verfahren
DE102007059161A1 (de) Multi-Chip Package Struktur und Verfahren zu deren Herstellung
DE102007063342A1 (de) Halbleiterpackage (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE102008008906A1 (de) Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung
DE102009032998A1 (de) Bauelement mit Kontaktelementen
DE10235332A1 (de) Mehrlagiger Schaltungsträger und Herstellung desselben
DE10349692A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102011001556A1 (de) Gekapselter Halbleiterchip mit externen Kontaktpads und Herstellungsverfahren
DE102009018397A1 (de) Verfahren zur Herstellung einer Halbleiterstruktur
DE102014103050A1 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102019129840B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R081 Change of applicant/patentee

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

Effective date: 20120301

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

Effective date: 20120301

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Effective date: 20120301

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

Effective date: 20120301

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

R081 Change of applicant/patentee

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS TECHNOLOGY GMBH, 85579 NEUBIBERG, DE

Effective date: 20120622

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS TECHNOLOGY GMBH, 85579 NEUBIBERG, DE

Effective date: 20120622

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Effective date: 20120622

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

Effective date: 20120622

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R081 Change of applicant/patentee

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS GMBH, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

R020 Patent grant now final
R082 Change of representative

Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE

R082 Change of representative

Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE