JP3813367B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にチップサイズパッケージとその製造方法に関する。チップサイズパッケージ(Chip Size Package)は、CSPとも呼ばれ、チップサイズと同等か、わずかに大きいパッケージの総称であり、高密度実装を目的としたパッケージである。本発明は、CSPに採用されるポリイミド膜の劣化防止、メタルポスト頭部の加工に関する。
【0002】
【従来の技術】
従来、この分野では、一般にBGA(Ball Grid Array)と呼ばれ、面状に配列された複数のハンダボールを持つ構造、ファインピッチBGAと呼ばれ、BGAのボールピッチをさらに狭ピッチにして外形がチップサイズに近くなった構造等が知られている。
【0003】
また、最近では、「日経マイクロデバイス」1998年8月号 44頁〜71頁に記載されたウエハーCSPがある。このウエハーCSPは、基本的には、チップのダイシング前に配線やアレイ状のパッドをウエハープロセス(前工程)で作り込むCSPである。この技術によって、ウエハープロセスとパッケージ・プロセス(後工程)が一体化され、パッケージ・コストが大幅に低減できるようになることが期待されている。
【0004】
ウエーハCSPの種類には、封止樹脂型と再配線型がある。封止樹脂型は、従来のパッケージと同様に表面を封止樹脂で覆った構造であり、チップ表面の配線層上にメタルポストを形成し、その周囲を封止樹脂で固める構造である。
【0005】
一般にパッケージをプリント基板に搭載すると、プリント基板との熱膨張差によって発生した応力がメタルポストに集中すると言われているが、樹脂封止型では、メタルポストが長くなるため、応力が分散されると考えられている。
【0006】
一方、再配線型は、図10に示すように、封止樹脂を使わず、再配線を形成した構造である。つまりチップ51の表面にAl電極52、配線層53、絶縁層54が積層され、配線層53上にはメタルポスト55が形成され、その上に半田ボール56が形成されている。配線層53は、半田ボール56をチップ上に所定のアレイ状に配置するための再配線として用いられる。
【0007】
封止樹脂型は、メタルポストを100μm程度と長くし、これを封止樹脂で補強することにより、高い信頼性が得られる。しかしながら、封止樹脂を形成するプロセスは、後工程において金型を用いて実施する必要があり、プロセスが複雑になる。
【0008】
一方、再配線型では、プロセスは比較的単純であり、しかも殆どの工程をウエーハプロセスで実施できる利点がある。しかし、なんらかの方法で応力を緩和し信頼性を高めることが必要とされている。
【0009】
【発明が解決しようとする課題】
しかし図10では、配線層53はCuメッキで形成され、しかも絶縁層54は、液状の硬化前のポリイミド樹脂を塗布し、これを温度300〜400°C程度でイミド化させて熱硬化させている。
【0010】
しかしこのイミド化の時に、Cuがイミド化前の樹脂と反応し、ポリイミド樹脂の膜質劣化を発生させる問題があった。
【0011】
従って、ポリイミド樹脂と配線層との間の接着性、耐湿性が劣化する問題があった。
【0012】
またメタルポスト55を完全に覆うようにポリイミド樹脂を塗布し、その上面を研磨して、前記メタルポストの頭部を露出させていた。しかしこの研磨工程は、その制御が非常に難しく、またメタルポストの露出部が汚染され、半田ボール56の信頼性が低下する問題もあった。
【0013】
本発明は、前記問題点を解決するものである。
【0014】
【課題を解決するための手段】
本発明は上記の課題に鑑みてなされ、Cuを主材料とする配線とこの上をカバーするポリイミド樹脂との界面に、Si3N4膜を設けることで解決するものである。
【0015】
Si3N4膜は、SiO2膜よりもバリア材として優れ、しかもプラズマCVD法は、ステップカバレージも優れている。従ってCuから成る配線をSi3N4膜でカバーすれば、イミド化時の高温反応でイミド樹脂がCuと反応することがない。
【0016】
特に、絶縁層をホトリソグラフィで開口してメタルポストの頭部が露出されているので、半田ボールまたは半田バンプが固着されるメタルポストの領域を除いて、絶縁層と配線層の界面にSi3N4膜を設ければ、Cuから成るメタルポストとイミド樹脂の反応も防止できる。
【0017】
第2に、半田ボールまたは半田バンプが固着されるメタルポストの領域に対応する絶縁層をドライエッチングして露出領域が設けられると、メタルポストの頭部がクリーンな状態で形成でき、半田ボールの固着性が改善される。
【0018】
第3に、第1の絶縁層、前記配線層および前記メタルポストを含むチップ表面にプラズマCVD法でSi3N4膜を被覆し、
前記メタルポストの頭部を覆う様にチップ表面に、熱硬化型のポリイミド膜を被覆し、
前記メタルポストの頭部に対応する前記ポリイミド膜および前記Si3N4膜をエッチングして、半田ボールを固着する固着部を開口し、
前記半田ボールを固着する開口部を介して前記メタルポスト上に前記半田ボールを形成すれば、
前述したようにCuから成る配線層、Cuから成るメタルポストとイミド層の反応を防止しつつ、Si3N4膜で保護されたメタルポストを例えばエッチング等で露出できるため、半田ボールとの接合面をクリーンにでき、半田ボールの信頼性を向上させることができる。
【0019】
第4に、ドライエッチングにより開口されれば、スパッタ性も付加されるため、更にメタルポストの露出部をクリーンにできる。
【0020】
【発明の実施の形態】
次に、本発明の実施形態について説明する。
【0021】
図9に於いて、図番1は、通常のワイヤボンディングタイプのICチップに於いて、最上層のメタル(ボンディングパッドとしても機能する部分)の部分であり、このAl電極1のコンタクトホールCが形成される層間絶縁膜を図番2で示す。
【0022】
またこのコンタクトホールCの下層には、メタルが複数層で形成され、例えばトランジスタ(MOS型のトランジスタまたはBIP型のトランジスタ)、拡散領域、ポリSiゲートまたはポリSi等とコンタクトしている。
【0023】
ここで、本実施例は、MOS型で説明しているが、BIPでも良い事は言うまでもない。
【0024】
また本構造は、一般には一層メタル、2層メタル…と呼ばれるICである。
【0025】
更には、パッシベーション膜を図番3で示す。ここでパッシベーション膜3は、Si窒化膜、エポキシ樹脂またはポリイミド等でなり、更にこの上には、絶縁樹脂層rが被覆されている。この絶縁樹脂層rは、後述するようにフラット性を実現し、半田ボールの高さを一定にしている。
【0026】
またAl電極1上には、窒化Ti膜5が形成されている。
【0027】
このパッシベーション膜3と絶縁樹脂層rは、窒化Ti膜5を露出する開口部Kが形成され、ここには、配線層のメッキ電極(シード層)としてCuの薄膜層6が形成される。そしてこの上には、Cuメッキによる配線層7が形成される。ここで、配線層7を含むチップ全面に本発明のポイントであるSi3N4膜SNが被覆され、ポリイミド樹脂から成る樹脂層Rが形成される。
【0028】
ポリイミド樹脂Rは、液状のイミド樹脂で用意され、ウェハ全面にスピンオンされ、厚さ20〜60μm程度で形成される。その後、このイミド樹脂は、熱硬化反応により重合される。温度は、300〜400°C程度である。しかし熱硬化前のイミド樹脂は、非常に活性でありCuと反応し、その界面を悪化させる問題がある。しかし、配線層の表面にはSi3N4膜SNが被覆されているため、このCuとの反応を防止することができる。ここでSi3N4膜の膜厚は、1000〜3000Å程度である。
【0029】
また膜SNは、バリア性が優れた絶縁膜で良いが、SiO2膜は、バリア性に劣る。しかしSiO2膜を採用する場合は、Si3N4膜よりもその膜厚を厚くする必要があり。またSi3N4膜は、プラズマCVD法で形成できるので、そのステップカバレージも優れ、好ましい。
【0030】
更には、後述する製造方法から明らかとなるが、メタルポスト8を形成した後、樹脂層Rを被覆するので、Cuから成る配線層7とイミド層の反応を防止するばかりでなく、Cuから成るメタルポスト8とイミド層の反応も防止できる。
【0031】
続いて、配線層7の端部に開口部9が形成され、この開口部9には、メタルポスト8の頭部が顔を出し、メタルポスト8の頭部には、下層からNi10、Au11が形成されているため、実際はAuが開口部9から露出している。
【0032】
Cuから成るメタルポスト8の上に直接半田ボールが形成されると、酸化されたCuが原因で半田ボールとの接続強度が劣化する。また酸化防止のためにAuを直接形成すると、Auが拡散されるため、間にNiが挿入されている。NiはCuの酸化防止をし、またAuはNiの酸化防止をしている。従って半田ボールの劣化および強度の劣化は抑制される。
【0033】
ここでNi、Auは、電解メッキで形成されるが無電解メッキでも良い。またAuの代わりにPt,Pdが用いられても良い。
【0034】
更には、Auの薄膜層11の上には、半田ボール12が形成される。
【0035】
ここで半田ボールと半田バンプの違いについて説明する。半田ボールは、予めボール状の半田が別途用意され、メタルポスト8に固着されるものであり、半田バンプは、配線層7、メタルポスト8を介して電解メッキで形成されるものである。半田バンプは、最初は厚みを有した膜として形成され、後熱処理により球状に形成されるものである。
【0036】
続いて図9の構造について図1より簡単にその製造方法について説明する。
【0037】
まず、Al電極1を有するLSIが形成された半導体基板(ウエーハ)を準備する。ここでは、前述したように1層メタル、2層メタル・・のICで、例えばトランジスタのソース電極、ドレイン電極が一層目のメタルとして形成され、ドレイン電極とコンタクトしたAl電極1が2層目のメタルとして形成されている。
【0038】
ここではドレイン電極が露出する層間絶縁膜2の開口部Cを形成した後、ウェハ全面にAlを主材料とする電極材料、窒化Ti膜5を形成し、ホトレジストをマスクとして、Al電極1と窒化Ti膜5を所定の形状にドライエッチングしている。
【0039】
ここでは、パシベーション膜3を形成し、この後開口した開口部Cにバリアメタルを形成するのと違い、バリアメタルとしての窒化Ti膜も含めてホトレジストで一度に形成でき、工程数の簡略が可能となる。
【0040】
また窒化Ti膜5は、後に形成するCuの薄膜層6のバリアメタルとして機能させている。しかも窒化Ti膜は、反射防止膜として有効であることにも着目している。つまりパターニングの際に使用されるレジストのハレーション防止としても有効である。ハレーション防止として最低1200Å〜1300Å程度必要であり、またこれにバリアメタルの機能を兼ね備えるためには、2000Å〜3000Å程度が好ましい。これ以上厚く形成されると、今度は窒化Ti膜が原因で発生するストレスが発生する。
【0041】
またAl電極1と窒化Ti膜5がパターニングされた後、全面にパッシベーション膜3が被覆される。パッシベーション膜として、ここではSi3N4膜が採用されているが、ポリイミド等も可能である。(以上図1参照)
続いて、パッシベーション膜3の表面に絶縁樹脂層rが被覆される。この絶縁樹脂層は、ここでは、ポジ型の感光性ポリイミド膜が採用されている。
【0042】
この感光性ポリイミド膜を採用することで、図2の開口部Kのパターニングに於いて、別途ホトレジストを形成して開口部Kを形成する必要が無くなり、工程の簡略化が実現できる。しかもこのポリイミド膜は、平坦化の目的でも採用されている。つまり半田ボールの高さが全ての領域において均一である為には、配線層7もフラットに精度良く形成される必要があり、その為にポリイミド樹脂を塗布してその表面をフラットにしている。
【0043】
ここでAl電極1はLSIの外部接続用のパッドも兼ね、半田ボール半田バンプから成るチップサイズパッケージとして形成しない時は、ワイヤボンディングパッドとして機能する部分である。(以上図2参照)
続いて全面にCuの薄膜層6を形成する。このCuの薄膜層6は、後に配線層7のメッキ電極となり、約1000〜2000Å程度である。
【0044】
続いて、全面に例えばホトレジスト層PR1を塗布し、配線層7に対応するホトレジストPR1を取り除く。(以上図3参照)
更に、このホトレジストPR1の開口部に露出するCuの薄膜層6をメッキ電極とし、配線層7を形成する。この配線層7は機械的強度を確保するために2〜5μm程度に厚く形成する必要がある。ここでは、メッキ法を用いて形成したが、蒸着やスパッタリング等で形成しても良い。
【0045】
この後、ホトレジスト層PR2を除去する。(以上図4参照)
続いて、メタルポスト8が形成される領域に対応する配線層7を露出したホトレジストPR2が形成され、この露出部に電解メッキでCuのメタルポスト8が形成される。これもCuの薄膜層6がメッキ電極として活用される。
このメタルポストは、30〜40μm程度の高さに形成され、更にNi10が電解メッキで約1μm、Au11が電解メッキで約5000Åで形成される。
【0046】
Cu8、Ni10、Au11が連続されて形成されるため、長時間放置されないので、Cuの酸化防止、Niの酸化防止が実現できる。(以上図5参照)
続いて、ホトレジストPR2を除去し、配線層7をマスクとしてCuの薄膜層6を除去する。
【0047】
次に示す工程は、本発明のポイントとなる工程であり、配線層7、メタルポスト8も含めて全表面にプラズマCVD法でSi3N4膜SNを被着する。
【0048】
これは、後の工程で形成されるイミド樹脂が活性であり、Cuと反応する。従って配線層7、メタルポスト8は、全てこのSi3N4膜SNでカバーする必要がある。
【0049】
ここでは、Ni10、Au11も含めたメタルポスト8を形成した後に、Si3N4膜SNを形成しているので、配線層7、メタルポスト8も含めてカバーすることができる。またパターニングされて露出している側面Mも一緒に保護する必要があるが、ここでは、両者をパターニングした後にSi3N4膜を被覆しているので、側面Mも一緒に保護される。
【0050】
続いてSi3N4膜SNで保護された状態で、イミド樹脂Rを全面に塗布する。
【0051】
この樹脂も感光性樹脂で、熱硬化反応で硬化される。
【0052】
この感光性樹脂により、図8に示す工程の簡略化、表面のフラット性が実現できる。
【0053】
また絶縁樹脂層R、rは、次のメリットもある。
一般に粘性のある樹脂をディスペンサで塗布すると、脱泡してあっても中に気泡を取り込んでしまう問題がある。気泡を取り込んだまま焼結すると、これからの工程やユーザー側での高温雰囲気使用で気泡が破裂する問題がある。
【0054】
本工程では、スピンオンで塗布し、一回のスピンで20〜30μm程度の膜厚に形成できるように調整してある。この結果、この膜厚よりも大きな気泡は、膜の厚みが薄い故に弾けて消える。またこの膜厚よりも小さい気泡は、スピンオンの遠心力で外部へ飛ばされる樹脂と一緒に外に飛ばされ、気泡無しの膜が形成できる。
【0055】
また絶縁樹脂層Rは、膜厚として50μm程度を必要とし、この場合、前述した原理を採用し、スピンオンで複数回に分けて塗布し、気泡を取り除きながら形成する。(以上図7参照)
続いて、例えばメタルマスクMSを採用し、メタルマスクの開口部がメタルポスト8の頭部に位置するように調整され、露光・現像により、メタルポスト頭部のポリイミド層Rに開口部20を形成する。開口部の開口径は、50μm程度がよい。図に示されるように、メタルマスクMSと絶縁樹脂層Rとの距離により、露光部の周辺は、その光がぼける。つまり周辺の光強度が主とする領域よりも弱くなり、その結果開口部20の側壁は、垂直に開口されず傾斜を有するようになる。
【0056】
また、現像後は200℃〜350°C程度の温度下でポリイミド層をベーキングするとよい。
【0057】
更には、開口部20には、Si3N4膜SNが露出しているので、ポリイミド層Rの開口部20をマスクとしてSi3N4膜SNが取り除かれる。
【0058】
ここで絶縁樹脂層Rの開口部は、等方的にエッチングされる。形状が球状になるので、半田ボール12を載置する上で有利である。
【0059】
またSi3N4膜は、ドライエッチングで開口されるので、半田ボール12との接合部は、スパッタ性も有るためクリーンな状態となる。
【0060】
ここでは、前記開口部の形成に於いて、エッチングの代わりに研磨法を用いても良い。(以上図8参照)
最後に、用意した半田ボール12を前記開口部20に搭載し、リフローする。そして、半導体基板をダイシング工程により、スクライブラインに沿ってチップに分割し、チップサイズ・パッケージとして完成する。
【0061】
ここで半田を溶融するタイミングは、ダイシングの前である。
図8で図示してあるように、開口部20を形成した後、ウェハ全面に保護シートを貼り付け、表面を保護しながらバックグラインドをする。
【0062】
半田ボールを形成した後に保護シートを貼ると、半田ボールと保護シートとで形成される隙間にバックグラインド時に流れる水が入り保護シールが剥がれてしまう問題があった。また高温度雰囲気にさらされると、バックグラインド時の熱歪みが原因で、傷を介して割れる恐れがある。そのため、開口部20のドライエッチングで高熱になるため、このドライエッチング後に保護シートを貼り合わせてバックグラインドすれば、水の侵入もなく、更には熱歪みによるクラック等の防止も実現できる。
【0063】
以上、本発明は、再配線型で説明してきたが、樹脂封止型でも実施できることは言うまでもない。
【0064】
【発明の効果】
本発明によれば、配線層とポリイミド樹脂層Rとの界面に、Si3N4膜が設けられてあるので、硬化前のイミド樹脂とCuとの反応を防止することができる。またメタルポスト、Cuの薄膜層の側面もSi3N4膜でカバーされ、前記反応を防止することができる。
【0065】
従って、Cuの配線層、Cuの薄膜層とポリイミド樹脂との界面は、反応もなく安定した状態で形成されるため、耐湿性、膨れ等を防止することができ、歩留まりの向上を実現できる。
【0066】
また半田ボールまたは半田バンプが固着されるメタルポストの領域に対応する絶縁層をドライエッチングして露出領域が設けられので、メタルポストの頭部がクリーンな状態で形成でき、半田ボールの固着性が改善される。
【0067】
また、第1の絶縁層、前記配線層および前記メタルポストを含むチップ表面にプラズマCVD法でSi3N4膜を被覆し、
前記メタルポストの頭部を覆う様にチップ表面に、熱硬化型のポリイミド膜を被覆し、
前記メタルポストの頭部に対応する前記ポリイミド膜および前記Si3N4膜をエッチングして、半田ボールを固着する固着部を開口し、
前記半田ボールを固着する開口部を介して前記メタルポスト上に前記半田ボールを形成するので、
前述したようにCuから成る配線層、Cuから成るメタルポストとイミド層の反応を防止しつつ、Si3N4膜で保護されたメタルポストを例えばエッチング等で露出できるため、半田ボールとの接合面をクリーンにでき、半田ボールの信頼性を向上させることができる。
【0068】
更に、ドライエッチングにより開口されれば、スパッタ性も付加されるため、更にメタルポストの露出部をクリーンにできる。
【図面の簡単な説明】
【図1】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図2】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図3】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図4】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図5】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図6】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図7】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図8】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図9】 本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図10】 従来のチップサイズパッケージを説明する図である。
【図11】 従来のチップサイズパッケージを説明する図である。

Claims (6)

  1. 金属材料から成る金属電極パッドに接続され、チップ表面に延在するCuを主材料とする配線層と、
    この配線層を含むチップ表面を被覆する熱硬化型の樹脂から成るポリイミド層と、
    前記配線層上の前記絶縁層に形成された開口部と、
    この開口部に形成され、Cuを主材料とするメタルポストと、
    このメタルポストに固着された半田ボールまたは半田バンプとを具備する半導体装置に於いて、
    前記半田ボールまたは半田バンプが固着される前記メタルポストの領域を除いて、前記配線層の側面および上面と前記メタルポストの側面は連続してSi3N4膜で被覆される事を特徴とする半導体装置。
  2. 金属材料から成る金属電極パッドに接続され、チップ表面に延在するCuを主材料とする配線層と、
    この配線層を含むチップ表面を被覆する熱硬化型の樹脂から成るポリイミド層と
    前記配線層上の前記絶縁層に形成された開口部と、
    この開口部に形成され、Cuを主材料とするメタルポストと、
    このメタルポストに固着された半田ボールまたは半田バンプとを具備する半導体装置に於いて、
    前記配線層の側面および上面と前記メタルポストの側面は連続してSi3N4膜で被覆され、
    前記半田ボールが固着される前記メタルポストの領域は、前記絶縁層がドライエッチングされて形成される露出領域が設けられ、この露出領域に半田ボールが固着される事を特徴とする半導体装置。
  3. 金属材料を被着し、パターニングすることにより金属電極パッドを形成し、
    前記金属電極パッドの一部を露出する開口部を有する絶縁層を形成し、
    前記開口部から露出する前記金属電極パッド上に、チップ表面に延在するCuより成る配線層を形成し、
    前記配線層上にCuから成るメタルポストを形成し、
    プラズマCVD法で前記配線層側面および上面と、前記メタルポストの側面を連続して被覆するSi3N4膜を形成し、
    前記メタルポストの頭部を覆う様にチップ表面に、ポリイミド膜を被覆し、
    前記メタルポストの頭部に対応する前記ポリイミド膜および前記Si3N4膜をエッチングして、半田ボールを固着する固着部を開口し、
    前記半田ボールを固着する開口部を介して前記メタルポスト上に前記半田ボールを形成する事を特徴とする半導体装置の製造方法。
  4. 前記半田ボールを固着する固着部は、ドライエッチングにより開口される請求項3に記載の半導体装置の製造方法。
  5. 前記ポリイミド膜は、熱硬化性または感光性である請求項3に記載の半導体装置の製造方法。
  6. 前記メタルポストの頭部に対応する前記ポリイミド膜および前記Si 3 4 膜をエッチングして、半田ボールを固着する固着部を開口する工程に於いて、
    エッチングの代わりに研磨を行い開口する請求項3に記載の半導体装置の製造方法。
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US6653563B2 (en) * 2001-03-30 2003-11-25 Intel Corporation Alternate bump metallurgy bars for power and ground routing
US6689680B2 (en) * 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
JP2003188313A (ja) 2001-12-20 2003-07-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7276801B2 (en) 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US7956460B2 (en) 2004-12-28 2011-06-07 Rohm Co., Ltd. Semiconductor chip and method for manufacturing same, electrode structure of semiconductor chip and method for forming same, and semiconductor device
JP4663391B2 (ja) * 2005-04-27 2011-04-06 ローム株式会社 半導体チップの電極構造およびその形成方法ならびに半導体チップ
JP2006269804A (ja) * 2005-03-24 2006-10-05 Mitsumi Electric Co Ltd 半導体装置
JP4722690B2 (ja) 2005-12-12 2011-07-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US9093322B2 (en) 2007-07-13 2015-07-28 Intel Mobile Communications GmbH Semiconductor device
JP5118614B2 (ja) * 2008-12-04 2013-01-16 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2010251687A (ja) * 2009-03-26 2010-11-04 Sanyo Electric Co Ltd 半導体装置
JP2012007978A (ja) 2010-06-24 2012-01-12 On Semiconductor Trading Ltd 半導体集積回路
JP5535154B2 (ja) * 2011-09-02 2014-07-02 株式会社東芝 基準信号発生回路
JP2013125753A (ja) 2011-12-13 2013-06-24 Semiconductor Components Industries Llc 半導体集積回路
JP2016184619A (ja) * 2015-03-25 2016-10-20 大日本印刷株式会社 多層配線構造体
CN111146170A (zh) * 2019-12-30 2020-05-12 颀中科技(苏州)有限公司 封装结构及其成型方法

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