JP2012007978A

JP2012007978A - 半導体集積回路

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Publication number: JP2012007978A
Application number: JP2010143488A
Authority: JP
Inventors: Yoshinobu Kaneda; 義宣金田; Koji Ishida; 亘司石田
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2010-06-24
Filing date: 2010-06-24
Publication date: 2012-01-12
Also published as: CN102299139A; CN102299139B; US20110315986A1; US8436352B2

Abstract

【課題】ウエハレベルパッケージにチップの欠けや樹脂の剥がれ等の欠陥があるかどうかを電気的に検出する。
【解決手段】外周配線１４は、回路領域１１とパッド電極Ｐ１〜Ｐ８の外の半導体基板１０の４辺の外周に沿って配置されている。外周配線１４は、パッド電極Ｐ１〜Ｐ８と同層又は上層の金属配線、もしくはポリシリコン配線により、半導体基板１０上に形成される。外周配線１４の第１の端に電源電位Ｖｃｃが印加され、外周配線１４の第２の端は抵抗Ｒ２を介して接地電位（Ｖｓｓ）が印加されている。検出回路１５は、外周配線１４と抵抗Ｒ２の接続点Ｎ１に接続され、該接続点Ｎ１の電位に基づいて、異常検出信号ＥＲＲＦＬＧを発生するように構成されている。
【選択図】図１

Description

本発明は、ウエハレベルパッケージ（Wafer Level Package）を用いた半導体集積回路に関する。

近年、ウエハレベルパッケージ以下、ＷＬＰと略称するが普及している。ＷＬＰは、高密度実装を目的としたチップサイズと同等な大きさのパッケージの総称であり、チップサイズパッケージとも呼ばれるている。

ＷＬＰは、一般には半導体工場で生産され、出荷テストを経てモジュール工場に出荷される。モジュール工場は、ＷＬＰを含む各種電子部品を回路基板に搭載して各種のモジュールを生産する。そして、生産されたモジュールは、モジュールの回路動作テストを経てエンドユーザー向けに出荷される。

特開２０００−１８８３０５号公報

ＷＬＰは、樹脂モールドパッケージと比べて、ハンドリングや回路基板への搭載時に機械的なダメージを受けやすい。ダメージにより生じ得る欠陥は、チップの欠け、クラック、チップの表面を覆っている樹脂の剥がれ等であり、これらの欠陥はチップの外周部で発生しやすい。

しかしながら、ＷＬＰにチップの欠けや樹脂の剥がれ等の欠陥がある場合であっても、その欠陥の発生箇所や程度によっては、モジュール工場におけるＷＬＰの回路動作テスト
で動作不良とならない場合がある。そのため、この種の欠陥のあるＷＬＰが搭載されたモジュールがエンドユーザーに出荷され、品質不良を起こすおそれがあった。

そこで、本発明はこの種の欠陥のあるＷＬＰが極力出荷されないように管理することを目的とする。

本発明の半導体集積回路は、半導体基板と、前記半導体基板の表面の中に形成された回路領域と、前記半導体基板の表面上に形成され、前記回路領域の回路と接続されたパッド電極と、前記半導体基板の表面上に形成され、前記パッド電極に接続された再配線と、前記半導体基板の表面上に形成され、前記再配線を覆って形成された樹脂層と、前記樹脂層の開口部を通して前記再配線に接続された突起電極と、第１の端と第２の端を有し、前記回路領域の外の前記半導体基板の外周に沿って配置され、前記第１の端に第１の電位が印加された外周配線と、前記外周配線の第２の端と第２の電位との間に接続された抵抗と、
前記外周配線と前記抵抗の接続点の電位に基づいて、異常検出信号を発生する検出回路と、を備えることを特徴とするものである。

本発明の半導体集積回路によれば、ＷＬＰにチップの欠けや樹脂の剥がれ等の欠陥があるかどうかを電気的に検出することができる。これにより、この種の欠陥のあるＷＬＰがエンドユーザー向けに極力出荷されないように管理することができる。

本発明の第１の実施形態における半導体集積回路の平面図である。図１のＸ−Ｘ線に沿った断面図である。本発明の第１の実施形態における半導体集積回路の第１の検出回路の回路図である。本発明の第１の実施形態における半導体集積回路の第２の検出回路の回路図である。本発明の第１の実施形態における半導体集積回路の出力回路の回路図である。本発明の第１の実施形態における半導体集積回路の第１のリセット回路の回路図である。本発明の第１の実施形態における半導体集積回路の第２のリセット回路の回路図である。本発明の第２の実施形態における半導体集積回路の平面図である。図８のＸ−Ｘ線に沿った断面図である。

［第１の実施形態］
図１は、本発明の第１の実施形態における半導体集積回路１００の平面図、図２は、図１のＸ−Ｘ線に沿った断面図である。半導体集積回路１００はＷＬＰであって、半導体基板１０、回路領域１１、再配線１２１〜１２８、樹脂層１３、外周配線１４、検出回路１５、抵抗Ｒ２、パッド電極Ｐ１〜Ｐ８、バンプ電極Ｂ１〜Ｂ８を含んで構成されている。

回路領域１１は、半導体ウエハプロセスにより、半導体基板１０の表面に形成されている。パッド電極Ｐ１〜Ｐ８は、半導体基板１０の表面上に、その外周部に沿って形成され、回路領域１１に含まれる各種の回路ブロックと接続されている。再配線１２１〜１２８は、半導体基板１０の表面上に延びるように形成され、対応するパッド電極Ｐ１〜Ｐ８と接続されている。

樹脂層１３は、再配線１２１〜１２８が形成された半導体基板１０を覆っている。再配線１２１〜１２８の端部は円形になっており、その円形の端部上の樹脂層１３に開口部が形成されている。バンプ電極Ｂ１〜Ｂ８は、樹脂層１３の開口部を通して対応する再配線１２１〜１２８の円形の端部上に形成され、該端部に接続されている。つまり、バンプ電極Ｂ１〜Ｂ８は、半導体基板１０の回路領域１１上にＢＧＡ（Ball Grid Array）として配置されている。

外周配線１４は、図１の平面図で見て、回路領域１１とパッド電極Ｐ１〜Ｐ８の外の半導体基板１０の４辺の外周に沿って配置されている。外周配線１４は、パッド電極Ｐ１〜Ｐ８と同層又は異なる層の金属配線、もしくはポリシリコン配線により、半導体基板１０上に形成される。外周配線１４の第１の端に電源電位Ｖｃｃが印加され、外周配線１４の第２の端は抵抗Ｒ２を介して接地電位（Ｖｓｓ）が印加されている。検出回路１５は、外周配線１４と抵抗Ｒ２の接続点Ｎ１に接続され、該接続点Ｎ１の電位に基づいて、異常検出信号ＥＲＲＦＬＧを発生するように構成されている。

図３は、検出回路１５の構成例を示す回路図である。外周配線１４は抵抗Ｒ１を有しており、抵抗Ｒ１と抵抗Ｒ２が電源電位Ｖｃｃと接地電位の間に接続される。外周配線１４と抵抗Ｒ２の接続点Ｎ１はインバータ１６の入力端に接続される。インバータ１６の出力端から異常検出信号ＥＲＲＦＬＧが得られる。この場合、抵抗Ｒ２の抵抗値は、外周配線１４の抵抗Ｒ１の正常抵抗値より大きく設定され、かつ、断線していない正常状態の外周配線１４と抵抗Ｒ２の接続点Ｎ１の電位がインバータ１６の閾値例えば、１／２×Ｖｃｃより高くなるように設定されている。したがって、外周配線１４が正常状態である時は、インバータ１６はＬレベルである。

半導体集積回路１００のハンドリングや回路基板への搭載時に、半導体集積回路１００がダメージを受けて、半導体基板１０の欠け、クラック、樹脂層１３の剥がれ等の欠陥が生じ、その欠陥の影響により外周配線１４に外力が加わり、外周配線１４が断線もしくは抵抗Ｒ１の抵抗が異常に増大することがある。

外周配線１４が断線した場合は、抵抗Ｒ１の抵抗値＝∞であるから、接続点Ｎ１の電位はＬレベル（接地電位Ｖｓｓ）になり、インバータ１６の出力はＨレベル（電源電位Ｖｃｃ）になる。外周配線１４が断線はしないが抵抗Ｒ１の抵抗値が異常に増大した場合にも、接続点Ｎ１の電位がインバータ１６の閾値より低くなれば、インバータ１６の出力はＨレベル（電源電位Ｖｃｃ）になる。このインバータ１６のＨレベルの出力信号が異常検出信号ＥＲＲＦＬＧとなる。外周配線１４が断線していない場合、インバータ１６の出力は前述のようにＬレベルである。したがって、インバータ１６の出力に基づいて、半導体集積回路１００に外周配線１４が断線するか、異常な抵抗増大が生じるような欠陥があるかどうかを検出することができる。

図４は、検出回路１５の別の構成例を示す回路図である。この検出回路１５はコンパレータ１７とインバータ１８を含んで構成されている。コンパレータ１７の正入力端子（＋）には外周配線１４と抵抗Ｒ２の接続点Ｎ１の電位が印加される。コンパレータ１７の負入力端子（−）には基準電位Ｖｒｅｆが印加される。

この場合、抵抗Ｒ２の抵抗値は、段線していない正常状態の外周配線１４と抵抗Ｒ２の接続点Ｎ１の電位が、コンパレータ１７の基準電位Ｖｒｅｆより高くなるように設定されている。基準電位Ｖｒｅｆ＝１／２×Ｖｃｃの場合は、抵抗Ｒ２の抵抗値は、抵抗Ｒ２の抵抗値＞抵抗Ｒ１の正常抵抗値、を満たすように設定される。基準電位Ｖｒｅｆ＝１／５×Ｖｃｃの場合は、抵抗Ｒ２の抵抗値は、抵抗Ｒ２の抵抗値＞１／４×（抵抗Ｒ１の正常抵抗値）を満たすように設定される。したがって、外周配線１４が正常状態である時は、コンパレータ１７の出力はＨレベル、インバータ１８の出力はＬレベルである。

外周配線１４が断線した場合は、抵抗Ｒ１の抵抗値＝∞であるから、接続点Ｎ１の電位はＬレベル（接地電位Ｖｓｓ）になり、コンパレータ１７の出力はＬレベルになり、インバータ１８の出力はＨレベルになる。外周配線１４が断線はしないが抵抗Ｒ１の抵抗値が異常に増大した場合にも、接続点Ｎ１の電位がコンパレータ１７の基準電位Ｖｒｅｆより低くなれば、コンパレータ１７の出力はＬレベルになり、インバータ１８の出力はＨレベルになる。このインバータ１８のＨレベルの出力信号が異常検出信号ＥＲＲＦＬＧとなる。したがって、インバータ１８の出力に基づいて、半導体集積回路１００に外周配線１４が断線するか、異常な抵抗増大が生じるような欠陥があるかどうかを検出することができる。

このように、検出回路１５によれば半導体基板１０の欠け、クラック、樹脂層１３の剥がれ等の欠陥を電気的に検出することができるが、以下では、検出回路１５の異常検出信号ＥＲＲＦＬＧを用いて半導体集積回路１００の所定の回路の動作を停止させる構成について説明する。

まず、半導体集積回路１００の出力回路の動作を異常検出信号ＥＲＲＦＬＧに基づいて
停止させる構成を説明する。図５は、半導体集積回路１００の出力回路の回路図である。この出力回路は半導体集積回路１００の回路領域１１の中に形成され、Ｐチャネル型ＭＯＳトランジスタ２０，Ｎチャネル型ＭＯＳトランジスタ２１，ＮＡＮＤ回路２２、２３，ＮＯＲ回路２４及びインバータ２５を含んで構成される。

インバータ２５は検出回路１５からの異常検出信号ＥＲＲＦＬＧの論理レベルを反転する。ＮＡＮＤ回路２２の３つの入力端には、それぞれ回路領域１１の回路からのデータＤＡＴＡ，出力イネーブル信号ＯＥＮＢ及びインバータ２５により反転された異常検出信号ＥＲＲＦＬＧが印加される。このＮＡＮＤ回路２２の出力はＰチャネル型ＭＯＳトランジスタ２０のゲートに印加される。

ＮＡＮＤ回路２３の２つの入力端には、出力イネーブル信号ＯＥＮＢ及びインバータ２５により反転された異常検出信号ＥＲＲＦＬＧが印加される。このＮＡＮＤ回路２３の出力はＮＯＲ回路２４に入力端に印加される。ＮＯＲ回路２４の２つの入力端には、それぞれＮＡＮＤ回路２３の出力及び回路領域１１の回路からのデータＤＡＴＡが印加される。ＮＯＲ回路２４の出力は、Ｎチャネル型ＭＯＳトランジスタ２１のゲートに印加される。ＮＡＮＤ回路２２、２３，ＮＯＲ回路２４は出力制御回路を構成している。

Ｐチャネル型ＭＯＳトランジスタ２０及びＮチャネル型ＭＯＳトランジスタ２１は電源電位Ｖｃｃと接地電位Ｖｓｓの間に接続される。Ｐチャネル型ＭＯＳトランジスタ２０とＮチャネル型ＭＯＳトランジスタ２１の接続点は、パッド電極Ｐｘに接続される。そして、パッド電極Ｐｘから出力回路の出力信号が得られる。パッド電極ＰｘはＰ１〜Ｐ８のいずれか１つのパッド電極である。

異常検出信号ＥＲＲＦＬＧがＨレベルの時（異常検出時）は、出力イネーブル信号ＯＥＮＢ及びデータＤＡＴＡの値に関係なく、ＮＡＮＤ回路２２の出力はＨレベルに固定され、ＮＯＲ回路２４の出力はＬレベルに固定される。これにより、Ｐチャネル型ＭＯＳトランジスタ２０及びＮチャネル型ＭＯＳトランジスタ２１は強制的にオフに設定される。つまり、出力回路は動作せず、データＤＡＴＡを出力しない。

異常検出信号ＥＲＲＦＬＧがＬレベルの時（異常非検出時）は、出力回路は通常動作を行う。即ち、出力イネーブル信号ＯＥＮＢがＨレベルの時は、出力イネーブル状態に設定される。そして、データＤＡＴＡがＨレベルの時は、Ｐチャネル型ＭＯＳトランジスタ２０がオンし、Ｎチャネル型ＭＯＳトランジスタ２１がオフすることにより、出力回路の出力信号はＨレベルになる。データＤＡＴＡがＬレベルの時は、逆に、Ｐチャネル型ＭＯＳトランジスタ２０がオフし、Ｎチャネル型ＭＯＳトランジスタ２１がオンすることにより、出力回路の出力信号はＬレベルになる。

このように、異常検出信号ＥＲＲＦＬＧがＨレベルの時（異常検出時）は、出力回路の動作は停止するので、そのような半導体集積回路１００は出荷時の回路動作テストで動作不良と判定される。したがって、欠けや樹脂の剥がれ等の欠陥がある半導体集積回路１００が搭載されたモジュールがエンドユーザー向けに出荷されないように管理することができる。

次に、半導体集積回路１００の回路領域１１の内部回路を異常検出信号ＥＲＲＦＬＧに基づいてリセットする構成を説明する。図６は、リセット回路の回路図である。リセット回路は、半導体集積回路１００の回路領域１１の中に形成されパワーオンリセット回路２６、ＮＯＲ回路２７、インバータ２８、内部回路２９、ＮＯＲ回路３０、インバータ３１を含んで構成される。

パワーオンリセット回路２６は、半導体集積回路１００の電源投入時に電源電位Ｖｃｃの立ち上がりを検出してパワーオンリセット信号を発生する回路である。ＮＯＲ回路２７の２つの入力端には、それぞれパワーオンリセット回路２６からのパワーオンリセット信号と検出回路１５からの異常検出信号ＥＲＲＦＬＧが印加される。

ＮＯＲ回路２７の出力はインバータ２８を介して内部回路２９及びＮＯＲ回路３０に印加される。ＮＯＲ回路３０の２つの入力端には、それぞれパッド電極Ｐｙからの入力信号及びインバータ２８が印加される。パッド電極ＰｙはＰ１〜Ｐ８のいずれか１つのパッド電極である。ＮＯＲ回路３０の出力はインバータ３１を介して回路領域１１の入力回路（不図示）に印加される。ＮＯＲ回路２７は、動作停止信号（リセット信号）を発生する動作停止信号発生回路を構成する。

異常検出信号ＥＲＲＦＬＧがＨレベルの時（異常検出時）は、ＮＯＲ回路２７の出力はパワーオンリセット回路２６からのパワーオンリセット信号の発生に関わらず、強制的にＬレベルに固定される。これにより、インバータ２８の出力はＨレベルになる。このインバータ２８のＨレベルの出力信号（リセット信号）により、内部回路２９はリセット（動作停止）される。この時、ＮＯＲ回路３０の出力も強制的にＬレベルに固定される。これにより、パッド電極Ｐｙからの入力信号の入力が無効になる。

異常検出信号ＥＲＲＦＬＧがＬレベルの時（異常非検出時）は、パワーオンリセット回路２６からのパワーオンリセット信号が発生した時に内部回路２９はリセットされ、かつパッド電極Ｐｙからの入力信号の入力が無効になる。パワーオンリセット回路２６からのパワーオンリセット信号が発生していない時は、パッド電極Ｐｙからの入力信号の入力が有効となる。

このように、異常検出信号ＥＲＲＦＬＧがＨレベルの時（異常検出時）は、内部回路２９はリセットされ、パッド電極Ｐｙからの入力信号の入力が無効になるので、そのような半導体集積回路１００は出荷時の回路動作テストで動作不良と判定される。したがって、欠けや樹脂の剥がれ等の欠陥がある半導体集積回路１００が搭載されたモジュールがエンドユーザー向けに出荷されないように管理することができる。

図７は、別のリセット回路の回路図である。このリセット回路は、半導体集積回路１００の不良解析テスト時には、異常検出信号ＥＲＲＦＬＧを無効にする機能を持たせ、半導体集積回路１００の不良解析を可能にしたものである。

このリセット回路においては、図６のリセット回路のＮＯＲ回路２７の前段に、ＮＯＲ回路３２及びインバータ３３が設けられている。インバータ３３は、異常検出信号ＥＲＲＦＬＧの論理レベルを反転する。ＮＯＲ回路３２の２つの入力端には、それぞれテスト信号ＴＥＳＴ及び反転された異常検出信号ＥＲＲＦＬＧが印加される。ＮＯＲ回路３２の出力は、ＮＯＲ回路２７に入力されている。

この場合、ＮＯＲ回路３２は、不良解析テスト信号ＴＥＳＴが印加された時に、リセット信号が発生しないように制御する制御回路を構成する。即ち、半導体集積回路１００の不良解析時には、Ｈレベルの不良解析テスト信号ＴＥＳＴがＮＯＲ回路３２に印加される。すると、ＮＯＲ回路３２の出力は異常検出信号ＥＲＲＦＬＧに関わらず、Ｌレベルに固定される。すると、異常検出信号ＥＲＲＦＬＧが無効になり、内部回路２９はリセットされず、パッド電極Ｐｙからの入力信号の入力は有効になる。

これにより、異常検出信号ＥＲＲＦＬＧがＨレベルの時（異常検出時）に、回路動作テストで動作不良と判定された半導体集積回路１００の内部回路２９等の動作テストが可能になり、動作不良の原因を解析することができる。即ち、異常検出信号ＥＲＲＦＬＧがＨレベルの時（異常検出時）は、内部回路２９はリセットされるので内部回路２９が正常に動作しているかどうか不明であるが、不良解析テスト信号ＴＥＳＴを印加することにより、異常検出信号ＥＲＲＦＬＧを無効にし、内部回路２９を動作させてテストすることが可能
になる。

［第２の実施形態］
図８は、本発明の第２の実施形態における半導体集積回路１００Ａの平面図、図９は、図８のＸ−Ｘ線に沿った断面図である。第１の実施形態の半導体集積回路１００においては、外周配線１４は半導体基板１０上に形成されるのに対して、本実施形態の外周配線３５は、平面図でみると外周配線１４と同じ配置であるが、半導体基板１０の中に拡散された拡散層で形成されている。該拡散層は、ウエハプロセスにより、回路領域１１の中に形成する素子形成用の拡散層と同時に形成することができる。その他の構成は、第１の実施形態と同じである。

即ち、外周配線３５は、図８の平面図で見て、回路領域１１とパッド電極Ｐ１〜Ｐ８の外の半導体基板１０の４辺の外周に沿って配置されている。そして、外周配線３５の第１の端に電源電位Ｖｃｃが印加され、外周配線３５の第２の端は抵抗Ｒ２を介して接地電位（Ｖｓｓ）が印加されている。

本実施形態においても、半導体集積回路１００Ａに外周配線３５が断線するか、異常な抵抗増大が生じるような、半導体基板１０の欠け、クラック、樹脂層１３の剥がれ等の
欠陥があるかどうかを検出回路１５により検出することができる。

特に本実施形態では、外周配線３５は半導体基板１０の中に形成されているので、半導体基板１０の欠け、クラックに対する検出感度に優れている。半導体基板１０の欠け、クラックが発生すれば、外周配線３５の断線や異常な抵抗増大が起こりやすいからである。

なお、第１及び第２の実施形態のように、外周配線１４，３５は半導体基板１０の４辺の外周に沿って配置されていることが欠陥検出の上で好ましいが、半導体基板１０の１辺、２辺、あるいは３辺にのみ配置されていてもある程度の欠陥検出の効果は期待できる。

１０半導体基板１１回路領域１３樹脂層
１４外周配線１５検出回路１６，１８インバータ
２０Ｐチャネル型トランジスタ２１Ｎチャネル型ＭＯＳトランジスタ
２２，２３ＮＡＮＤ回路２４ＮＯＲ回路２５インバータ
２６パワーオンリセット回路２７ＮＯＲ回路２８インバータ
２９内部回路３０ＮＯＲ回路３１インバータ
３２ＮＯＲ回路３３インバータ３５外周配線
１００，１００Ａ半導体集積回路１２１〜１２８再配線
Ｒ１，Ｒ２抵抗Ｐ１〜Ｐ８パッド電極Ｂ１〜Ｂ８バンプ電極

Claims

半導体基板と、
前記半導体基板の表面の中に形成された回路領域と、
前記半導体基板の表面上に形成され、前記回路領域の回路と接続されたパッド電極と、
前記半導体基板の表面上に形成され、前記パッド電極に接続された再配線と、
前記半導体基板の表面上に形成され、前記再配線を覆って形成された樹脂層と、
前記樹脂層の開口部を通して前記再配線に接続された突起電極と、
第１の端と第２の端を有し、前記回路領域の外の前記半導体基板の外周に沿って配置され、前記第１の端に第１の電位が印加された外周配線と、
前記外周配線の第２の端と第２の電位との間に接続された抵抗と、
前記外周配線と前記抵抗の接続点の電位に基づいて、異常検出信号を発生する検出回路と、を備えることを特徴とする半導体集積回路。
前記回路領域の回路からのデータ信号を出力する出力トランジスタと、
前記検出回路により発生された前記異常検出信号に応じて、前記出力トランジスタのデータ信号を出力不能にする出力制御回路と、を備えることを特徴とする請求項１に記載の半導体集積回路。
前記検出回路により発生された前記異常検出信号に応じて、前記回路領域の回路の動作を停止させる動作停止信号を発生する動作停止信号発生回路を備えることを特徴とする請求項１に記載の半導体集積回路。
前記動作停止信号が発生しないように前記動作停止信号発生回路を制御する制御回路を備えることを特徴とする請求項３に記載の半導体集積回路。
前記検出回路は、前記接続点が入力端に接続されたインバータを備えることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
前記検出回路は、第１及び第２の入力端を有する比較器を備え、前記第１の入力端に前記接続点が接続され、前記第２の入力端に基準電位が印加されたことを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
前記外周配線は、前記半導体基板の表面上に形成された金属配線、ポリシリコン配線、又は前記半導体基板の表面の中に形成された拡散層からなる配線のいずれかであることを特徴とする請求項１乃至６のいずれかに記載の半導体集積回路。