CN102299139B - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

Info

Publication number
CN102299139B
CN102299139B CN201110170475.1A CN201110170475A CN102299139B CN 102299139 B CN102299139 B CN 102299139B CN 201110170475 A CN201110170475 A CN 201110170475A CN 102299139 B CN102299139 B CN 102299139B
Authority
CN
China
Prior art keywords
circuit
semiconductor substrate
semiconductor integrated
integrated circuit
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110170475.1A
Other languages
English (en)
Other versions
CN102299139A (zh
Inventor
金田义宣
石田亘司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN102299139A publication Critical patent/CN102299139A/zh
Application granted granted Critical
Publication of CN102299139B publication Critical patent/CN102299139B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2896—Testing of IC packages; Test features related to IC packages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明提供一种半导体集成电路，对在晶圆级封装中是否存在芯片缺口或树脂剥离等缺陷进行电检测。其中，外周布线(14)沿电路区域(11)和焊盘电极P(1)～P(8)之外的半导体基板(10)的四边的外周被配置。外周布线(14)是通过与焊盘电极P(1)～P(8)同层或上层的金属布线或多晶硅布线而形成在半导体基板10上的。外周布线(14)的第一端被施加电源电位Vcc，外周布线(14)的第二端经由电阻R(2)被施加接地电位(Vss)。检测电路(15)构成为：连接于外周布线(14)与电阻R(2)的连接点N(1)，并根据该连接点N(1)的电位，产生异常检测信号ERRFLG。

Description

半导体集成电路
技术领域
本发明涉及采用晶圆级封装(Wafer Level Package)的半导体集成电路。
背景技术
近年来正普及晶圆级封装，以下简称为WLP。WLP是与以高密度安装为目的的与芯片尺寸同等大小的封装的总称，也称为芯片尺寸封装。
一般，WLP在半导体工厂生产，经过出厂产品测试后，被出厂到模块工厂。在模块工厂，通过在电路基板上搭载包含WLP的各种电子部件来生产各种模块。然后，所生产的模块，经过模块电路工作测试后，被出厂给最终用户。
专利文献1：JP特开2000-188305号公报
发明内容
WLP与树脂模压封装相比，在操作或搭载到电路基板时易受到机械损坏。由损坏可产生的缺陷有：芯片的缺口、龟裂、覆盖芯片的表面的树脂的剥离等，这些缺陷易发生在芯片的外周部。
然而，即使是在WLP中存在芯片的缺口或树脂的剥离等的缺陷的情况下，也会由于该缺陷发生的地点或程度，而有时在模块工厂的WLP电路工作测试中并不成为不良。因此，搭载了存在这种缺陷的WLP的模块会被出到最终用户，有引起品质不良的危险。
因此，本发明的目的在于，进行管理以使不出厂存在这种缺陷的WLP。
本发明的半导体集成电路，具有：半导体基板；电路区域，其形成在所述半导体基板的表面中；焊盘电极，其形成在所述半导体基板的表面上，且与所述电路区域的电路连接；再布线，其形成在所述半导体基板的表面上，且与所述焊盘电极连接；树脂层，其形成在所述半导体基板的表面上，且形成为覆盖所述再布线；突起电极，其通过所述树脂层的开口部而与所述再布线连接；外周布线，其具有第一端和第二端，并沿所述电路区域之外的所述半导体基板的外周被配置，且所述第一端被施加第一电位；电阻，其被连接于所述外周布线的第二端与第二电位之间，和检测电路，其根据所述外周布线与所述电阻的连接点的电位，产生异常检测信号。
根据本发明的半导体集成电路，能够对在WLP中是否存在芯片的缺口或树脂剥离等缺陷进行电检测。由此，能够进行管理，以使不向最终用户出厂存在有这种缺陷的WLP。
附图说明
图1是本发明的第一实施方式中的半导体集成电路的俯视图。
图2是沿图1的X-X线的剖视图。
图3是本发明的第一实施方式中的半导体集成电路的第一检测电路的电路图。
图4是本发明的第一实施方式中的半导体集成电路的第二检测电路的电路图。
图5是本发明的第一实施方式中的半导体集成电路的输出电路的电路图。
图6是本发明的第一实施方式中的半导体集成电路的第一复位电路的电路图。
图7是本发明的第一实施方式中的半导体集成电路的第二复位电路的电路图。
图8是本发明的第二实施方式中的半导体集成电路的俯视图。
图9是沿图8的X-X线的剖视图。
图中：
10-半导体基板，
11-电路区域，
13-树脂层，
14-外周布线，
15-检测电路，
16、18-反相器，
20-P沟道型晶体管，
21-N沟道型MOS晶体管，
22、23-NAND电路，
24-NOR电路，
25-反相器，
26-工作复位电路，
27-NOR电路，
28-反相器，
29-内部电路，
30-NOR电路，
31-反相器，
32-NOR电路，
33-反相器，
35-外周布线，
100、100A-半导体集成电路，
121～128-再布线，
R1、R2-电阻，
P1～P8-焊盘电极，
B1～B8-凸块电极。
具体实施方式
[第一实施方式]
图1是本发明的第一实施方式中的半导体集成电路100的俯视图，图2是沿图1的X-X线的剖视图。半导体集成电路100是WLP，构成为包括：半导体基板10、电路区域11、再布线121～128、树脂层13、外周布线14、检测电路15、电阻R2、焊盘电极P1～P8、和凸块电极B1～B8。
电路区域11通过半导体晶圆工艺(wafer process)而形成于半导体基板10的表面。焊盘电极P1～P8在半导体基板10的表面上沿其外周部被形成，且与电路区域11所包含的各种电路块连接。再布线121～128以在半导体基板10的表面上延伸的方式形成，且与对应的焊盘电极P1～P8连接。
树脂层13覆盖着形成了再布线121～128的半导体基板10。再布线121～128的端部呈圆形，在该圆形的端部上的树脂层13中形成有开口部。凸块电极B1～B8通过树脂层13的开口部而形成在相对应的再布线121～128的圆形的端部上，且与该端部连接。即，凸块电极B1～B8在半导体基板10的电路区域11上被配置成BGA(Ball Grid Array：球栅阵列)。
在图1的俯视图中观察，外周布线14是沿电路区域11和焊盘电极P1～P8之外的半导体基板10的四边的外周被配置的。外周布线14通过与焊盘电极P1～P8同层或不同层的金属布线、或多晶硅布线形成于半导体基板10上。外周布线14的第一端被施加了电源电位Vcc，外周布线14的第二端经由电阻R2被施加了接地电位(Vss)。检测电路15构成为：与外周布线14和电阻R2的连接点N1连接，且根据该连接点N1的电位生成异常检测信号ERRFLG。
图3是表示检测电路15的结构例。外周布线14具有电阻R1，在电源电位Vcc与接地电位之间连接电阻R1和电阻R2。外周布线14与电阻R2的连接点N1与反相器16的输入端连接。从反相器16的输出端得到异常检测信号ERRFLG。此时，电阻R2的电阻值被设定为大于外周布线14的电阻R1的正常电阻值，并且未断线的正常状态的外周布线14与电阻R2的连接点N1的电位被设定为比反相器16的阈值例如1/2×Vcc还高。因此，当外周布线14为正常状态时，反相器16为低(L)电平。
在半导体集成电路100的操作或搭载到电路基板时，半导体集成电路100受到损坏，由此产生半导体基板10的缺口、龟裂、树脂层13的剥离等缺陷，由于该缺陷的影响而会对外周布线14施加外力，会出现外周布线14断线或电阻R1的电阻异常增大的情形。
当外周布线14断线时，电阻R1的电阻值＝∞，因此，连接点N1的电位成为低电平(接地电位Vss)，反相器16的输出成为高(H)电平(电源电位Vcc)。在外周布线14虽未断线但电阻R1的电阻值异常增大时，若连接点N1的电位低于反相器16的阈值，则反相器16的输出成为高电平(Vcc)。该反相器16的高电平的输出信号成为异常检测信号ERRFLG。当外周布线未断线时，反相器16的输出如前所述是低电平。因此，能够根据反相器16的输出来检测是在半导体集成电路100中外周布线14断线，还是有引起异常的电阻增大的缺陷。
图4是表示检测电路15的其它构成例的电路图。该检测电路构成为包括比较器17和反相器18。对比较器17的正输入端子(+)施加外周布线14与电阻R2的连接点N1的电位。对反相器17的负输入端子(-)施加基准电位Vref。
此时，电阻R2的电阻值是将未断线的正常状态的外周布线14与电阻R2的连接点N1的电位设定为高于比较器17的基准电位Vref。当基准电位Vref＝1/2×Vcc时，电阻R2的电阻值被设定为满足电阻R2的电阻值＞电阻R1的正常电阻值。当基准电位Vref＝1/5×Vcc时，电阻R2的电阻值被设定为满足电阻R2的电阻值＞1/4×(电阻R1的正常电阻值)。因此，外周布线14为正常状态时，比较器17的输出为高电平，反相器18的输出为低电平。
当外周布线14断线时，电阻R1的电阻值＝∞，因此，连接点N1的电位为低电平(接地电位Vss)，比较器17的输出为低电平，反相器18的输出为高电平。当外周布线14虽未断线但电阻R1的电阻值异常增大时，若连接点N1的电位低于比较器17的基准电位Vref，则比较器17的输出为低电平，反相器18的输出为高电平。该反相器18的高电平的输出信号成为异常检测信号ERRFLG。因此，能够根据反相器18的输出来检测是在半导体集成电路100中外周布线14断线，还是有引起异常的电阻增大的缺陷。
如此，通过检测电路15，能够对半导体基板10的缺口、龟裂、树脂层13的剥离等缺陷进行电检测，以下，针对使用检测电路15的异常检测信号ERRFLG来使半导体集成电路100的规定电路的工作停止的结构进行说明。
首先，对根据异常检测信号ERRFLG来使半导体集成电路100的输出电路的工作停止的结构进行说明。图5是半导体集成电路100的输出电路的电路图。该输出电路形成于半导体集成电路100的电路区域11中，且构成为包括：P沟道型MOS晶体管20；N沟道型MOS晶体管21；NAND电路22、23；NOR电路24；以及反相器25。
反相器25将来自检测电路15的异常检测信号ERRFLG的逻辑电平进行反转。对NAND电路22的三个输入端，分别施加来自电路区域11的电路的数据DATA、输出允许信号OENB以及由反相器25反转后的异常检测信号ERRFLG。该NAND电路22的输出被施加到P沟道型MOS晶体管20的栅极。
对NAND电路23的两个输入端施加输出允许信号OENB以及由反相器25反转后的异常检测信号ERRFLG。该NAND电路23的输出被施加到NOR电路24的输入端。对NOR电路24的两个输入端分别施加NAND电路23的输出以及来自电路区域11的电路的数据DATA。NOR电路24的输出被施加到N沟道型MOS晶体管21的栅极。NAND电路22、23、NOR电路24构成了输出控制电路。
P沟道型MOS晶体管20以及N沟道型MOS晶体管21被连接于电源电位Vcc与接地电位Vss之间。P沟道型MOS晶体管20和N沟道型MOS晶体管21的连接点与焊盘电极Px连接。并且，从焊盘电极Px得到输出电路的输出信号。焊盘电极Px是P1～P8的任一个焊盘电极。
当异常检测信号ERRFLG为高电平时(异常检测时)，与输出允许信号OENB以及数据DATA的值无关，NAND电路22的输出被固定为高电平，NOR电路24的输出被固定为低电平。由此，P沟道型MOS晶体管20以及N沟道型MOS晶体管21被强制地设定为截止。即，输出电路不工作，不输出数据DATA。
当异常检测信号ERRFLG为低电平时(非异常检测时)，输出电路进行通常工作。即，在输出允许信号OENB为高电平时，被设定为输出允许状态。然后，在数据DATA为高电平时，通过使P沟道型MOS晶体管20导通，使N沟道MOS晶体管21截止，从而使输出电路的输出信号成为高电平。相反地，当数据DATA为低电平时，通过使P沟道型MOS晶体管20截止，使N沟道型MOS晶体管21导通，从而使输出电路的输出信号成为低电平。
如此，当异常检测信号ERRFLG为高电平时(异常检测时)，输出电路的工作停止，因此，这样的半导体集成电路100在出厂时的电路工作测试中被判定为工作不良。因此，能够进行管理，以使搭载了存在有缺口或树脂的剥离等缺陷的半导体集成电路100的模块不出厂给最终用户。
接着，对根据异常检测信号ERRFLG来对半导体集成电路100的电路区域11的内部电路进行复位的结构进行说明。图6是复位电路的电路图。复位电路构成为包括：形成在半导体集成电路100的电路区域11中的通电复位电路26；NOR电路27；反相器28；内部电路29；NOR电路30；和反相器31。
通电复位电路26是在半导体集成电路100投入电源时通过检测电源电位Vcc的上升来产生通电复位信号的电路。对NOR电路27的两个输入端，分别施加来自通电复位电路26的通电复位信号和来自检测电路15的异常检测信号ERRFLG。
NOR电路27的输出经由反相器28被施加到内部电路29以及NOR电路30。对NOR电路30的两个输入端，分别施加来自焊盘电极Py的输入信号以及反相器28。焊盘电极Py是P1～P8的任一个焊盘电极。NOR电路30的输出经由反相器31被施加到电路区域11的输入电路(未图示)。NOR电路27构成产生工作停止信号(复位信号)的工作停止信号产生电路。
当异常检测信号ERRFLG为高电平时(异常检测时)，NOR电路27的输出与来自通电复位电路26的通电复位信号的产生无关，被强制地固定为低电平。由此，反相器28的输出成为高电平。通过该反相器28的高电平的输出信号(复位信号)，内部电路29被复位(停止工作)。此时，NOR电路30的输出也被强制地固定为低电平。由此，来自焊盘电极Py的输入信号的输入成为无效。
当异常检测信号ERRFLG为低电平时(非异常检测时)，在产生了来自通电复位电路26的通电复位信号时，内部电路29被复位，并且来自焊盘电极Py的输入信号的输入成为无效。在未产生来自通电复位电路26的通电复位信号时，来自焊盘电极Py的输入信号的输入成为有效。
如此，当异常检测信号ERRFLG为高电平时(异常检测时)，内部电路29被复位，来自焊盘电极Py的输入信号的输入成为无效，因此，这样的半导体集成电路100在出品时电路工作测试中被判定为工作不良。因此，能够进行管理，以使搭载了存在缺口或树脂的剥离等缺陷的半导体集成电路100的模块不出厂给最终用户。
图7是其它复位电路的电路图。该复位电路，在半导体集成电路100的不良分析测试时，具有将异常检测信号ERRFLG设置为无效的功能，能够进行半导体集成电路100的不良分析。
在该复位电路中，在图6的复位电路的NOR电路27的前级，设置有NOR电路32以及反相器33。反相器33将异常检测信号ERRFLG的逻辑电平进行反转。对NOR电路32的两个输入端，分别施加测试信号TEST以及被反转后的异常检测信号ERRFLG。NOR电路32的输出被输入至NOR电路27。
此时，NOR电路32构成控制为在施加不良分析测试信号TEST时不产生复位信号的控制电路。即，在半导体集成电路100的不良分析时，对NOR电路32施加高电平的不良分析测试信号TEST。如此，NOR电路32的输出会与异常检测信号ERRFLG无关，而被固定为低电平。这样，异常检测信号ERRFLG成为无效，内部电路29未被复位，来自焊盘电极Py的输入信号的输入成为有效。
由此，当异常检测信号ERRFLG为高电平时(异常检测时)，能够对在电路工作测试中被判定为工作不良的半导体集成电路100的内部电路29等进行工作测试，能够对工作不良的原因进行分析。即，当异常检测信号ERRFLG为高电平时(异常检测时)，内部电路29被复位，因此，虽然并不清楚内部电路29是否在正常工作，但通过施加不良分析测试信号TEST，能够将异常检测信号ERRFLG设置为无效，并使内部电路29工作来进行测试。
[第二实施方式]
图8是本发明的第二实施方式中的半导体集成电路100A的俯视图，图9是沿图8的X-X线的剖视图。在第一实施方式的半导体集成电路100中，外周布线14形成于半导体基板10上，相对于此，本实施方式的外周布线35，在以俯视图观察时虽与外周布线14呈相同配置，但其形成在扩散于半导体基板10中的扩散层。该扩散层能够通过晶圆工艺，与在电路区域11中形成的元件形成用的扩散层同时形成。其它结构与第一实施方式相同。
也就是说，外周布线35，在以图8的俯视图观察时，是沿电路区域11和焊盘电极P1～P8之外的半导体基板10的四边的外周被配置的。并且，对外周布线35的第一端施加电源电位Vcc，外周布线35的第二端经电阻R2施加了接地电位(Vss)。
在本实施方式中，也能够通过检测电路15来检测是在半导体集成电路100A中外周布线35断线，还是有引起异常的电阻增大的半导体基板10的缺口、龟裂、树脂层13的剥离等缺陷。
特别在本实施方式中，外周布线35形成在半导体基板10中，因此，对半导体基板10的缺口、龟裂的检测灵敏度优异。这是因为若产生半导体基板10的缺口、龟裂，则容易引起外周布线35的断线或异常的电阻增大。
而且，如第一以及第二实施方式所述，虽然在缺陷检测上优选外周布线14、35沿半导体基板10的四边的外周来配置，但即使仅沿半导体基板10的一边、两边、或三边来配置，也能够期待一定程度的缺陷检测的效果。

Claims (7)

1.一种半导体集成电路，具有：
半导体基板；
电路区域，其形成在所述半导体基板的表面中；
焊盘电极，其形成在所述半导体基板的表面上，且与所述电路区域的电路连接；
再布线，其形成在所述半导体基板的表面上，且与所述焊盘电极连接；
树脂层，其形成在所述半导体基板的表面上，且形成为覆盖所述再布线；
突起电极，其通过所述树脂层的开口部而与所述再布线连接；
外周布线，其具有第一端和第二端，并沿所述电路区域之外的所述半导体基板的外周被配置，且所述第一端被施加第一电位；
电阻，其被连接于所述外周布线的第二端与第二电位之间，和
检测电路，其根据所述外周布线与所述电阻的连接点的电位，产生异常检测信号。
2.根据权利要求1所述的半导体集成电路，其特征在于，
还具有：
输出晶体管，其输出来自所述电路区域的电路的数据信号；和
输出控制电路，其根据由所述检测电路产生的所述异常检测信号，使所述输出晶体管的数据信号不能输出。
3.根据权利要求1所述的半导体集成电路，其特征在于，
还具有：
工作停止信号产生电路，其根据由所述检测电路产生的所述异常检测信号，产生使所述电路区域的电路的工作停止的工作停止信号。
4.根据权利要求3所述的半导体集成电路，其特征在于，
还具有：
控制电路，其控制所述工作停止信号产生电路，以使不产生所述工作停止信号。
5.根据权利要求1～4中任一项所述的半导体集成电路，其特征在于，
所述检测电路具有反相器，该反相器的输入端连接于所述连接点。
6.根据权利要求1～4中任一项所述的半导体集成电路，其特征在于，
所述检测电路具有比较器，该比较器具有第一以及第二输入端，所述第一输入端连接于所述连接点，所述第二输入端被施加基准电位。
7.根据权利要求1～4中任一项所述的半导体集成电路，其特征在于，
所述外周布线是形成在所述半导体基板的表面上的金属布线、多晶硅布线、或由形成于所述半导体基板的表面中的扩散层构成的布线之中的任一种布线。
CN201110170475.1A 2010-06-24 2011-06-23 半导体集成电路 Active CN102299139B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010143488A JP2012007978A (ja) 2010-06-24 2010-06-24 半導体集積回路
JP2010-143488 2010-06-24

Publications (2)

Publication Number Publication Date
CN102299139A CN102299139A (zh) 2011-12-28
CN102299139B true CN102299139B (zh) 2014-02-19

Family

ID=45351677

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110170475.1A Active CN102299139B (zh) 2010-06-24 2011-06-23 半导体集成电路

Country Status (3)

Country Link
US (1) US8436352B2 (zh)
JP (1) JP2012007978A (zh)
CN (1) CN102299139B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101936039B1 (ko) 2012-10-30 2019-01-08 삼성전자 주식회사 반도체 장치
EP3425664A1 (en) 2017-07-07 2019-01-09 Nxp B.V. Integrated circuit with a seal ring
KR20230020571A (ko) 2017-11-15 2023-02-10 프로틴텍스 엘티디. 집적 회로 마진 측정 및 고장 예측 장치
US11391771B2 (en) 2017-11-23 2022-07-19 Proteantecs Ltd. Integrated circuit pad failure detection
WO2019135247A1 (en) 2018-01-08 2019-07-11 Proteantecs Ltd. Integrated circuit workload, temperature and/or sub-threshold leakage sensor
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
US11132485B2 (en) 2018-06-19 2021-09-28 Proteantecs Ltd. Efficient integrated circuit simulation and testing
CN113474668A (zh) * 2018-12-30 2021-10-01 普罗泰克斯公司 集成电路i/o完整性和退化监测
JP7313160B2 (ja) * 2019-02-27 2023-07-24 ローム株式会社 半導体装置
EP4070315A4 (en) 2019-12-04 2023-11-29 Proteantecs Ltd. MONITORING DEGRADATION OF A STORAGE DEVICE
JP2023521500A (ja) 2020-04-20 2023-05-24 プロテアンテックス リミテッド ダイ間接続性監視
FR3114882B1 (fr) * 2020-10-01 2023-05-12 St Microelectronics Rousset Circuit de test
CN113567838A (zh) * 2021-07-27 2021-10-29 中国电子科技集团公司第五十八研究所 一种基于转接板的电路测试结构及其制备方法
US11815551B1 (en) 2022-06-07 2023-11-14 Proteantecs Ltd. Die-to-die connectivity monitoring using a clocked receiver
CN117438330B (zh) * 2023-12-19 2024-04-02 武创芯研科技(武汉)有限公司 一种基于平面压痕的晶圆级封装rdl再布线层缺陷检测方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026156A (zh) * 2006-02-23 2007-08-29 松下电器产业株式会社 半导体器件
US7649200B1 (en) * 2005-05-04 2010-01-19 Advanced Micro Devices, Inc. System and method of detecting IC die cracks

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH031439U (zh) * 1989-05-24 1991-01-09
JP2000031230A (ja) * 1998-07-14 2000-01-28 Mitsubishi Electric Corp 半導体装置
JP3813367B2 (ja) * 1998-12-22 2006-08-23 三洋電機株式会社 半導体装置およびその製造方法
JP2003177827A (ja) * 2001-12-12 2003-06-27 Ando Electric Co Ltd 異常信号禁止回路及び電源装置
US7075107B2 (en) * 2004-05-06 2006-07-11 Advanced Analog Technology, Inc Semiconductor wafer and manufacturing process thereof
JP4202970B2 (ja) * 2004-06-10 2008-12-24 株式会社東芝 半導体装置及びその製造方法、半導体装置の欠陥検出方法
JP4370343B2 (ja) * 2006-07-07 2009-11-25 シャープ株式会社 不具合検出機能を備えた半導体装置
DE102006037633B4 (de) * 2006-08-10 2008-06-19 Infineon Technologies Ag Halbleiterchip mit Beschädigungs-Detektierschaltung und ein Verfahren zum Herstellen eines Halbleiterchips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649200B1 (en) * 2005-05-04 2010-01-19 Advanced Micro Devices, Inc. System and method of detecting IC die cracks
CN101026156A (zh) * 2006-02-23 2007-08-29 松下电器产业株式会社 半导体器件

Also Published As

Publication number Publication date
US8436352B2 (en) 2013-05-07
CN102299139A (zh) 2011-12-28
US20110315986A1 (en) 2011-12-29
JP2012007978A (ja) 2012-01-12

Similar Documents

Publication Publication Date Title
CN102299139B (zh) 半导体集成电路
US8497695B2 (en) Semiconductor device with fault detection function
CN1285111C (zh) 集成电路芯片和晶片及其制造和测试方法
US7965095B2 (en) Separate testing of continuity between an internal terminal in each chip and an external terminal in a stacked semiconductor device
US7279921B1 (en) Apparatus and method for testing power and ground pins on a semiconductor integrated circuit
KR20100038391A (ko) 반도체 제조에 있어서의 비아 모니터링 장치 및 방법
KR20180005302A (ko) 반도체 장치
US8253420B2 (en) Integrated electrical circuit and test to determine the integrity of a silicon die
JP4873635B2 (ja) 半導体装置の製造方法
US20090039909A1 (en) Semiconductor device having contact failure detector
CN101382581A (zh) 半导体集成电路器件及其检测方法、半导体晶片、以及老化检测设备
US10018668B2 (en) Kill die subroutine at probe for reducing parametric failing devices at package test
CN103630825B (zh) 芯片测试电路及其形成方法
US11830828B2 (en) System and method for detection of defects in semiconductor devices
JP4983174B2 (ja) ダイオード素子およびダイオード素子の検査方法
JP2006194676A (ja) 半導体装置およびその検査方法
TWI662678B (zh) 測試鍵結構
JPH0251245A (ja) 半導体集積回路の欠陥検出方法及び欠陥検出用回路
TWI830323B (zh) 半導體裝置及半導體裝置的測試方法
JP2018136197A (ja) 流体の物理量検出装置
CN218004850U (zh) 半导体结构
JP2003232833A (ja) テスト方法
Righter et al. Non-EOS root causes of EOS-like damage
CN101667550B (zh) 栅结构上金属层的监控方法
JP5590507B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR ELEMENT INDUSTRIES, INC.

Free format text: FORMER OWNER: AMI SEMICONDUCTOR TRADE CO.

Effective date: 20130225

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20130225

Address after: Arizona USA

Applicant after: Semiconductor Components Industry, LLC

Address before: Bermuda Hamilton

Applicant before: On Semiconductor Trading Ltd.

C14 Grant of patent or utility model
GR01 Patent grant