JP2023521500A - ダイ間接続性監視 - Google Patents

Abstract

マルチＩＣモジュール用の入力／出力（Ｉ／Ｏ）センサ。Ｉ／Ｏセンサは、マルチＩＣモジュールのＩＣの相互接続された部分からデータ信号を受信するように、かつ遅延データ信号を生成するように構成された遅延回路であって、設定された持続時間だけ入力信号を遅延させるように構成された調整可能な遅延線を備える遅延回路と、データ信号を遅延データ信号と比較することによって、比較信号を生成するように構成された比較回路と、調整可能な遅延線の持続時間を設定するように、かつ、比較信号に基づいて、相互接続品質パラメータを判定するために、データ信号のマージン測定値を識別するように構成された処理ロジックと、を備える。【選択図】図１０

Description

関連出願の相互参照
本出願は、２０２０年４月２０日に出願された「Ｄｉｅ－ｔｏ－Ｄｉｅ（Ｔｉｌｅ）Ｃｏｎｎｅｃｔｉｖｉｔｙ Ｄｅｇｒａｄａｔｉｏｎ Ｍｏｎｉｔｏｒｉｎｇ Ｂａｓｅｄ Ｏｎ Ｅｙｅ Ｍｅａｓｕｒｅｍｅｎｔ」と題された米国仮特許出願第６３／０１２，４５７号の優先権の利益を主張し、その内容は参照により、本明細書に組み込まれている。

本発明は、集積回路の分野に関する。

集積回路（ＩＣ）は、典型的には、シリコンウェーハなどの平坦な半導体基板上のアナログ及びデジタル電子回路を含む。フォトリソグラフィ技術を使用して微細なトランジスタを基板に印刷し、非常に小さな領域に数十億個のトランジスタの複雑な回路を作成し、ＩＣを使用した最新の電子回路設計を低コストと高性能の両方で実現する。ＩＣは、ファウンドリと呼ばれる工場の組み立てラインで生産され、そこでは相補型金属酸化膜半導体（ＣＭＯＳ）ＩＣなどのＩＣの生成を共用化している。

ＩＣは、典型的には、電子グレードシリコン（ＥＧＳ）又は他の半導体（ＧａＡｓなど）の単一のウェーハ上に大量のバッチで製造される。ウェーハは、多くのピースにカットされ（さいの目に切られ）、各々が回路の１つのコピーを含む。これらのピースの各々は、「ダイ」と呼ばれる。

デジタルＩＣは、典型的には、金属、プラスチック、ガラス、又はセラミックのケーシングにパッケージされている。ケーシング、又は、パッケージは、はんだを使用するなどして、回路基板に接続される。パッケージのタイプには、ＩＣパッドと回路基板との間を接続するための、リードフレーム（スルーホール、表面実装、チップキャリアなど）、ピングリッドアレイ、チップスケールパッケージ、ボールグリッドアレイなどが含まれる。

いくつかの最新のＩＣは、実際には、連携するように構成されている複数の相互接続されたＩＣ（「チップ」又は「チップレット」と称されることもある）で構成されたモジュールである。典型的な例は、メモリＩＣと相互接続されたロジックＩＣであるが、他にも多くのタイプが存在する。また、多くのダイ間（つまり、ＩＣ間）接続性テクノロジが存在する。一例として、例えば、Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ（ＴＳＭＣ），Ｌｉｍｉｔｅｄによって販売されているもののような、再配線層（ＲＤＬ）と統合ファンアウトビア（ＴＩＶ）に基づく高密度接続性を特徴とするウェーハレベルの統合が挙げられる。別の例は、例えば、ＴＳＭＣ Ｌｉｍｉｔｅｄによって販売されているＣｈｉｐ ｏｎ Ｗａｆｅｒ ｏｎ Ｓｕｂｓｔｒａｔｅ（ＣｏＷｏＳ）テクノロジ及びＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎによって販売されているＥｍｂｅｄｄｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｂｒｉｄｇｅ（ＥＭＩＢ）テクノロジなどの、シリコンインターポーザ上のマイクロバンプを介して結合された個々のチップを特徴とするシステムレベルの統合である。両方とも、高帯域幅メモリ（ＨＢＭ）サブシステムを有効にする。第３の例は、例えば、ＴＳＭＣ Ｌｉｍｉｔｅｄによって販売されているＣｈｉｐ ｏｎ Ｗａｆｅｒ（ＣｏＷ）及びＷａｆｅｒ ｏｎ Ｗａｆｅｒ（ＷｏＷ）技術などのシリコン貫通ビア（ＴＳＶ）に基づく３次元（３Ｄ）チップスタッキング技術である。

関連技術の前述の例及びそれに関連する制限は、例示的であり、排他的ではないことを意図している。関連技術の他の制限は、本明細書を読み、図を検討することにより、当業者に明らかになるであろう。

以下の実施形態及びその態様は、範囲を限定するものではなく、例示的かつ実例的であることを意図するシステム、ツール、及び方法と併せて説明及び図示される。

一実施形態では、マルチＩＣ（集積回路）モジュール用の入力／出力（Ｉ／Ｏ）センサが提供される。Ｉ／Ｏセンサは、マルチＩＣモジュールのＩＣの相互接続された部分からデータ信号を受信し、遅延データ信号を生成するように構成された遅延回路であって、設定された持続時間だけ入力信号を遅延させるように構成された調整可能な遅延線を備える遅延回路と、データ信号を遅延データ信号と比較することによって、比較信号を生成するように構成された比較回路と、調整可能な遅延線の持続時間を設定するように、かつ、比較信号に基づいて、相互接続品質パラメータを判定するために、データ信号のマージン測定値を識別するように構成された処理ロジックと、を備える。

実施形態では、処理ロジックは、複数の持続時間の各々について、調整可能な遅延線をそれぞれの持続時間に設定するように、かつそれぞれの持続時間の比較信号がパス又はフェイル状態のいずれを示すかを判定し、比較信号がフェイル状態を示す複数の持続時間から最小持続時間を識別するように構成されている。

実施形態では、処理ロジックは、複数の測定サイクルの各々について、調整可能な遅延線を複数の持続時間の各々に設定すること、及び最小持続時間を識別することを繰り返すように構成されており、処理ロジックは、複数の測定サイクルにわたる最低の最小持続時間、複数の測定サイクルにわたる最高の最小持続時間、及び複数の測定サイクルにわたる最小持続時間の合計のうちの１つ以上を判定するように更に構成されている。

実施形態では、相互接続品質パラメータは、アイパターンパラメータ、マイクロバンプ抵抗パラメータ、体系的な効果パラメータ、及び差動信号の対称性を示すパラメータのうちの１つ以上を含む。

実施形態では、マージン測定値は、クロック立ち上がりエッジまでのデータ信号セットアップ時間、クロック立ち下がりエッジまでのデータ信号セットアップ時間、クロック立ち上がりエッジまでのデータ信号ホールド時間、及びクロック立ち下がりエッジまでのデータ信号ホールド時間のうちの１つ以上を含む。

実施形態では、比較回路は、ＸＯＲゲートを備える。実施形態では、調整可能な遅延線は、持続時間に対して少なくとも１ｐｓの分解能及び／又は少なくとも１６の構成を有する。

実施形態では、データ信号は、入力信号として調整可能な遅延線に提供され、データ信号及び遅延データ信号は、クロック信号に従ってサンプリングされる。実施形態では、データ信号は、クロック信号に従ってサンプリングされ、クロック信号は、入力信号として調整可能な遅延線に提供されて、遅延クロック信号を提供し、遅延データ信号は、遅延クロック信号に従ってサンプリングされたデータ信号である。

実施形態では、遅延回路は、第１の状態要素入力信号を受信するように、かつ、第１の状態要素入力信号及び第１のクロック入力に基づいて、第１の状態要素出力を提供するように構成された第１の状態要素と、第２の状態要素入力信号を受信するように、かつ、第２の状態要素入力信号及び第２のクロック入力に基づいて、第２の状態要素出力を提供するように構成された第２の状態要素と、選択的に、（ｉ）データ信号を入力信号として調整可能な遅延線に適用し、調整可能な遅延線の出力が、第１の状態要素入力信号として提供され、データ信号が、第２の状態要素入力信号として提供され、クロック信号が、第１及び第２のクロック入力として提供されるか、又は（ｉｉ）クロック信号を入力信号として調整可能な遅延線に適用し、調整可能な遅延線の出力が、第１のクロック入力として提供され、データ信号が、第１及び第２の状態要素入力信号として提供され、クロック信号が、第２のクロック入力として提供されるように構成された多重化配置と、を更に備える。

実施形態では、多重化配置は、クロック信号として、（ａ）正クロック信号、又は（ｂ）反転された正のクロック信号である負クロック信号を選択的に適用するように更に構成されている。

実施形態によれば、複数のＩ／Ｏセンサを備える、入力／出力（Ｉ／Ｏ）ブロックであって、各Ｉ／Ｏセンサが、本明細書に開示されたようであり、マルチＩＣモジュールのＩＣの相互接続された部分からそれぞれ異なるデータ信号を受信するように構成されている、Ｉ／Ｏブロックが提供される。

実施形態では、複数のＩ／Ｏセンサの各々の処理ロジックは、全てのＩ／Ｏセンサに共通である制御ブロックに位置する。

実施形態では、各Ｉ／Ｏセンサは、マルチＩＣモジュールのＩＣの相互接続された部分の異なるピンからそれぞれのデータ信号を受信し、他のモジュールと並行して、それぞれのピンのマージン測定値を識別するように構成されている。

実施形態によれば、マルチＩＣモジュール用の入力／出力（Ｉ／Ｏ）ブロックが提供され、Ｉ／Ｏブロックは、半導体ＩＣの相互接続された部分から電圧信号を受信し、受信バッファ出力を提供するように構成された受信バッファと、本明細書で開示されるＩ／Ｏセンサと、を備え、受信バッファ出力は、データ信号入力として遅延回路に提供される。

実施形態では、Ｉ／Ｏセンサは、クロック信号入力を受信するように更に構成されており、受信電圧信号に関連付けられたクロック信号が、クロック信号入力として提供される。

実施形態では、受信バッファは、第１の受信バッファであり、半導体ＩＣの第１の相互接続された部分から第１の電圧信号を受信し、第１の受信バッファ出力を提供するように構成されており、Ｉ／Ｏセンサは、クロック信号入力を受信するように更に構成されており、Ｉ／Ｏブロックは、半導体ＩＣの第２の相互接続された部分から第２の電圧信号を受信し、第２の受信バッファ出力を提供するように構成されている、第２の受信バッファを更に備え、遅延が適用された第２の受信バッファ出力は、クロック信号入力として提供される。

実施形態では、Ｉ／Ｏセンサは、第１のＩ／Ｏセンサであり、クロック信号入力は、第１のクロック信号入力であり、Ｉ／Ｏブロックは、本明細書で開示される第２のＩ／Ｏセンサを更に備え、第２の受信バッファ出力は、データ信号入力として遅延回路に提供され、第２のＩ／Ｏセンサは、第２のクロック信号入力を受信するように更に構成されており、遅延が適用された第１の受信バッファ出力は、第２のクロック信号入力として提供される。

実施形態では、Ｉ／Ｏブロックは、（ａ）第１の受信バッファ出力をデータ信号入力としてＩ／Ｏセンサに、かつ遅延が適用された第２の受信バッファ出力をクロック信号入力としてＩ／Ｏセンサに適用するか、又は、データ信号が、第２の状態要素入力信号として提供され、クロック信号が、第１及び第２のクロック入力として提供されるか、又は（ｂ）第２の受信バッファ出力をデータ信号入力としてＩ／Ｏセンサに、かつ遅延が適用された第１の受信バッファ出力をクロック信号入力としてＩ／Ｏセンサに適用するように構成された多重化配置を更に備える。

実施形態では、ＩＣの第１及び第２の相互接続された部分は、差動チャネルを形成する。

実施形態では、Ｉ／Ｏブロックは、マルチＩＣモジュールのＩＣ上に位置し、識別されたマージン測定値を格納するために、かつ／又は、相互接続品質パラメータを判定するために外部プロセッサとインターフェースするように構成されている。

実施形態によれば、複数のＩ／Ｏブロックを備える入力／出力（Ｉ／Ｏ）監視システムが提供され、各Ｉ／Ｏブロックは、本明細書に開示されている通りであり、複数のＩ／Ｏブロックの全ては、共通のＩ／Ｏコントローラによって制御される。

実施形態によれば、本明細書に記載の入力／出力（Ｉ／Ｏ）ブロックか、又は本明細書に記載の入力／出力（Ｉ／Ｏ）監視システムを備えるマルチＩＣモジュールのＩＣが提供される。

いくつかの実施形態では、コンピュータ可読媒体であって、命令がプロセッサによって実施されるときに、本明細書に開示される方法の実施形態のいずれかを実行するための、記憶された命令を有する、コンピュータ可読媒体を考慮し得る。

上記の例示的な態様及び実施形態に加えて、更なる態様及び実施形態は、図を参照し、以下の詳細な説明を検討することによって明らかになるであろう。当業者であれば、明示的に記載されずとも、本明細書に開示される具体的な特徴の組み合わせ及び部分的組み合わせも提供され得ることを理解するであろう。

例示的な実施形態を参照図に示す。図に示されている構成要素及び特徴の寸法は、概して、提示上の便宜及び明確さのために選択されたものであり、必ずしも縮尺どおりに示されているわけではない。図を以下に列挙する。

本開示によるダイ間接続性監視システムの概略ブロック図を示す。 ダイ間接続性監視システムにおいて使用するための入力／出力（Ｉ／Ｏ）ブロックの概略ブロック図を示す。 Ｉ／Ｏブロックの一部を形成するＩ／Ｏセンサの概略回路図を示す。 本開示によるセットアップ時間に関してマージンパラメータを監視するための波形タイミング図を示す。 本開示によるホールド時間に関してマージンパラメータを監視するための波形タイミング図を示す。 測定サイクルにわたるダイ間接続性監視システムの動作の波形タイミング図を示す。 図３によるＩ／Ｏセンサの起動及びリセットの波形タイミング図を示す。 Ｉ／Ｏブロックの一部を形成するＩ／Ｏブロックコントローラの概略ブロック図を示す。 自動テストパターン生成（ＡＴＰＧ）モード及びセンサリセット用に構成された、図８のＩ／Ｏブロックコントローラの一部の概略回路図を示す。 双方向又は受信専用相互接続信号チャネルの劣化を監視するための本開示によるＩ／Ｏセンサの実装形態の概略回路図を示す。 送信専用信号相互接続チャネルの劣化を監視するためのＩ／Ｏセンサの実装形態の概略回路図を示す。 送信専用信号相互接続チャネルの劣化監視における３つのシナリオの波形タイミングを示す。 差動相互接続受信チャネルの劣化を監視するためのＩ／Ｏセンサの実装形態の概略回路図を示す。 差動相互接続送信チャネルの劣化を監視するためのＩ／Ｏセンサの実装形態の概略回路図を示す。

本明細書に開示されるのは、入力／出力（Ｉ／Ｏ）マージン及び／若しくはアイパターンパラメータ及び／若しくはマルチＩＣモジュール（「マルチチップモジュール」と称される場合もある）の完全性及び／若しくは劣化を測定し、かつ／又は推定し、かつ／又はそのようなマルチＩＣモジュールの電力及び／若しくは性能を最適化するためのデバイス、システム、及び方法である。

本明細書で言及される「マルチＩＣモジュール」という用語は、統合されて一緒にパッケージ化され、特定の結合機能を達成するためにこの相互接続を通じて協働するように構成された、相互接続されたＩＣのグループを説明し得る。モジュールにおけるＩＣは、例えば、相互接続バスを介して互いに通信し得る。それらの物理的な統合は、水平、垂直、又はその両方であり得る。

本開示が関連するマルチＩＣモジュールは、ＩＣ間の直接接続、又は特定のインターポーザ、基板、回路基板などの媒介を介した間接接続のいずれかを提供する既知の又は後に導入される統合技術によって構成され得る。マルチＩＣモジュールでは、様々な統合ＩＣペア間の直接接続と間接接続の両方を使用することもできる。今日のマルチＩＣモジュール統合技術の例には、Ｃｈｉｐ ｏｎ Ｗａｆｅｒ ｏｎ Ｓｕｂｓｔｒａｔｅ（ＣｏＷｏＳ）、Ｗａｆｅｒ ｏｎ Ｗａｆｅｒ（ＷｏＷ）、Ｃｈｉｐ Ｏｎ Ｗａｆｅｒ（ＣｏＷ）、３Ｄ ＩＣなどが含まれる。しかし、本発明の実施形態は、ダイ間（ＩＣ間）接続性を特徴とする他のタイプのマルチＩＣモジュールにも確かに有益である。

開示されたデバイス、システム、及び方法は、ダイ間接続性監視、特に、高速ダイ間相互接続の接続性の品質を判定することを含む。このような相互接続は、幅の広いバス及び／又は低電力（ピコジュール／ビット）を実装し得る。品質の問題は、開回路、短絡、ブリッジ短絡（信号間）、受信機側のマイクロバンプ抵抗の劣化、及び／又は送信機側のマイクロバンプ抵抗の劣化の原因となる可能性がある。この場合、受信機での信号のタイミングが変化することが予想され、その変化は、監視システムによって検出される。この監視のタイミング効果及び電力効果は最小限である。

ＨＢＭ３（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ ３）は、様々なタイプのレーン（双方向レーン、受信専用レーン、送信専用レーン、差動レーン）を実装するダイ間接続性の１つのタイプである。本明細書で考察されるように、これらのレーンタイプの各々は、異なる方法で監視され得る。

マージンは、信号間のタイミング差を調べることによって測定する必要はないが、代わりに、受信されたデータ信号を、所定の時間遅延を提供するように設定された調整可能な遅延線を使用して遅延させたデータ信号と比較することによって、測定する。比較結果がパスの場合、マージンは、データ信号に適用される遅延よりも大きくなる。比較がフェイルになるデータ信号に適用される最小遅延は、マージンと見なされ得る。このように調整可能な遅延線を使用することは、マージン測定で高分解能が実現されることを可能にする。既存の直接時間測定は、相対的に乏しい分解能、例えば、約１バッファの遅延を有し、これは、技術に依存し、１０ピコ秒（ｐｓ）の範囲になる可能性がある。対照的に、約２ｐｓ（バッファ遅延の分数）の分解能は、本開示による技法を使用して達成され得る。

主要な用途は、特性評価のためのアイ測定であり、特に、ピン又はレーンごとのフェイルに対するマージン又は性能を測定する。入力／出力（Ｉ／Ｏ）センサは、各レーンの受信機ごとに位置する。調整可能な遅延線の遅延は、フェイルが検出されるまで徐々にシフトされる（少しずつ調整される）。Ｉ／Ｏセンサは、受信機側でアイ開口部を完全に特徴付けるために、４つのモード用に構成され得る。劣化を監視するために、調整可能な遅延線の位置は、格納され得、かつ進行中の寿命測定値と比較され得る。アイ幅の特性評価では、遅延線の位置が、フェイルに対するセットアップ時間を測定するために使用され得る。

一般的には、半導体ＩＣのためのＩ／Ｏセンサと見なされ得る。Ｉ／Ｏセンサは、半導体ＩＣの相互接続された部分（例えば、マルチＩＣモジュール内の１つのＩＣのピン又はレーン）からデータ信号を受信し、遅延データ信号を生成するように構成された遅延回路を備える。遅延回路は、設定された持続時間だけ入力信号を遅延させるように構成された調整可能な遅延線を備える（ただし、以下で考察されるように、遅延データ信号は、調整可能な遅延線の出力である必要はない）。Ｉ／Ｏセンサは、データ信号を遅延データ信号と比較することによって、比較信号を生成するように構成された比較回路を更に備える。更に、調整可能な遅延線の持続時間を設定し、比較信号に基づいて、相互接続品質パラメータを判定するために、データ信号のマージン測定値を識別するように構成された処理ロジックが提供される。この一般的な意味によれば、Ｉ／Ｏセンサを提供及び／又は構成する対応するステップを含む、Ｉ／Ｏセンサを製造し、かつ／又は動作させる方法もまた、適宜提供され得る。

処理ロジックは、調整可能な遅延線を複数の持続時間の各々に設定するように、かつ、設定された持続時間ごとに、それぞれの持続時間の比較信号がパス又はフェイル状態のいずれを示すかを判定するように構成され得る。次いで、処理ロジックは、比較信号がフェイル状態を示す複数の持続時間から、これらの持続時間の最小値を識別するように構成され得る。この最小値は、マージン測定値に対応し得る。

マージン測定は、クロック立ち上がりエッジまでのデータ信号セットアップ時間、クロック立ち下がりエッジまでのデータ信号セットアップ時間、クロック立ち上がりエッジまでのデータ信号ホールド時間、及びクロック立ち下がりエッジまでのデータ信号ホールド時間のうちの１つ以上を含み得る。同じ相互接続（ピン又はレーン）に対して複数のマージン測定値が判定され得、各々は、ここにリストされているものの異なるマージンに対するものであり得る。

相互接続品質パラメータは、例えば、アイパターンパラメータ、マイクロバンプ抵抗パラメータ、体系的な効果パラメータ、及び差動信号の対称性を示すパラメータのうちの１つ以上を含み得る。これらは、マージン測定値から、任意選択的に他の要因とともに判定され得る。

ここで、他の具体的な特徴を考察する。一般化された意味については、以下で更に考慮する。

図１を参照すると、これは特に３Ｄ ＩＣに限定されないが、ダイ間接続性監視システムの概略ブロック図を示している。同じシステムを使用して、３Ｄ ＩＣだけでなく、あらゆるタイプのダイ間接続を監視できる。２．５Ｄパッケージングでは、相互接続（レーン）は、互いに隣接するチップ、例えば、Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ（ＳｏＣ）に位置するＤＲＡＭコントローラを、スタックされたＤＲＡＭ（ＨＢＭ３）に位置するＤＲＡＭに接続する。３Ｄパッケージングでは、相互接続（レーン）は、互いにスタックされたチップ、例えば、スタックの一番下に位置するＤＲＡＭコントローラ（第１のチップ）を、互いにスタックされたＳＲＡＭダイに接続する。他のパッケージタイプでは、接続性は、端に受信機を備えた線を駆動する送信機として説明でき、ダイ間の接続性監視システムは引き続き使用できる。ただし、システムは、領域の制限があり、システムが単一のＩ／Ｏセンサを使用して、複数の受信機に対応できるという点で、３Ｄ ＩＣにとって有利である。

ダイ間接続性監視システムは、ピンごとにミッションモードで信頼性の問題を検出し、ピンごとに４つの測定モードでマージン特性評価の性能を可能にする。品質監視は、受信機での受信信号（Ｒｘ信号）タイミングの（進行中の）追跡に基づいている。監視は、最小限のタイミング及び電力ペナルティでレーンごとに実行される。考えられる品質の問題は、オープンピン、ショートピン、ブリッジ短絡（信号間）、受信機側のマイクロバンプ抵抗の劣化、及び／又は送信機側のマイクロバンプ抵抗の劣化に関連する可能性がある。

ダイ間接続性監視システムは、［ｋ］個のＩ／Ｏブロックをサポートし、各ブロックは、［ｎ］個のＩ／Ｏレーンをサポートする。Ｉ／Ｏレーンは、双方向（送受信を提供する）、受信専用、送信専用、及び／又は差動レーンであり得る。各ブロックの測定プロセスは、ブロック内に位置する専用コントローラ（Ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｏｎｔｒｏｌｌｅｒ）によって管理される。ブロックコントローラは、［ｎ］個のＩ／Ｏセンサを制御する（レーン又はピンごとに１つ）。

構成データ及び制御信号は、ブロックコントローラからＩ／Ｏセンサに渡され、フェイル表示データは、各Ｉ／Ｏセンサからそれぞれのブロックコントローラに渡される。測定サイクルでは、全ての［ｎ］個のＩ／Ｏセンサが並行して起動され、［ｎ］個の各ピンのフェイルに対するマージンが測定される。測定サイクルの終わりに、コントローラは、一実施形態では６ビットのデジタル読み出しによって表される、各ピンのフェイルに対するマージンをホールドする。

全てのブロックコントローラは、中央のフルチップ（ＦＣ）コントローラ（ｐｒｔｎ＿ｔｃａ＿ｔｏｐ＿ｃｔｒｌ）によって制御される。ＦＣコントローラは、ブロックコントローラ内の有限状態マシン（ＦＳＭ）を起動するために使用される低周波数クロック（Ｐｒｔｎ＿ｃｌｋ）を生成する。低周波数クロック（Ｐｒｔｎ＿ｃｌｋ）信号は、Ａｄｖａｎｃｅｄ Ｐｅｒｉｐｈｅｒａｌ Ｂｕｓ（ＡＰＢ）クロックから生成される。周波数分割は、プログラム可能であり、ＡＰＢクロックに関連している。ＦＣコントローラは、全てのブロックコントローラに対して中央のアクティブローリセット信号（ｐｒｔｎ＿ｒｓｔ＿ｎ）も生成する。ＦＣコントローラは、各ブロックコントローラからデータを収集し、シリアルバス経由で（例えば、ＡＰＢ、ＪＴＡＧ、Ｉ２Ｃを使用して）外部ソースにデータを送信する。

特性評価段階では、オフラインデータ分析システムが、外部ソースを介してマージンデータを受信し、このデータを使用して、ピンごとのアイ幅、ピンごとのアイ高さ、ピンごとのアイ幅に対するクロックデューティサイクルの影響、並びに／又はピンごとのアイ高さのジッタ振幅、ピンのグループごとの体系的な効果、及び差動信号の対称性のうちの１つ以上を測定又は計算する。

ミッションモードでは、オフラインデータ分析システムが、外部ソースを介してマージンデータを受信し、このデータを使用して、受信機側でのアイ幅の劣化及び／又はマイクロバンプ抵抗の劣化、及び／又は送信機側でのマイクロバンプ抵抗及び／又は差動レーンマイクロバンプの劣化を計算する。これは、外れ値の検出、体系的なシフト検出、アラート、及びレーン修理のうちの１つ以上を含み得る。

各々が異なるＩＣに埋め込まれた多数のそのようなダイ間接続性監視システムからのデータ分析は、分析システムで有利に実行され得る。分析システムは、１つ以上のハードウェアプロセッサ（例えば、ＣＰＵ）、ランダムアクセスメモリ（ＲＡＭ）、１つ以上の非一時的なコンピュータ可読ストレージデバイス、及びネットワークインターフェースコントローラ（ＮＩＣ）を含むコンピュータ化されたシステムであり得る。ストレージデバイスは、ハードウェアプロセッサを動作させるように構成されたプログラム命令及び／又は構成要素を格納している場合がある。プログラム命令は、現場で動作するＩＣから受信されたマージンデータを分析するデータ分析モジュールなどの１つ以上のソフトウェアモジュールを含み得る。

いくつかの実施形態では、ソフトウェア構成要素は、一般的なシステムタスク（例えば、メモリ管理、ストレージデバイス制御、電力管理、ネットワーク通信など）を制御及び管理し、様々なハードウェア及びソフトウェア構成要素間の通信を容易にするための様々なソフトウェア構成要素及び／又はドライバを有する、オペレーティングシステムを含み得る。

分析システムは、プロセッサによって実行されているデータ分析モジュールの命令をＲＡＭにロードすることによって動作し得る。データ分析モジュールの命令により、分析システムは、複数のＩＣから集められたマージンデータをそのネットワークインターフェースコントローラを通じて（例えば、インターネットを通じて）受信し、処理し、データの統計分析を出力し得る。統計分析は、例えば、アイパターンパラメータ（アイ幅を含む）、劣化率、一般に分解又は劣化が速いレーン及び／又はピンなどを示すことができる。システムで実行される分析に基づいて、ＩＣのうちの１つ以上は、データスループット、クロックレート、及び処理時間のうちの１つ以上を調整するために再構成され得る。この点で、システムは、システムのＮＩＣを通じて、通信ネットワーク（インターネットなど）及びこれらのＩＣの通信インターフェースを介して、再構成される各ＩＣにメッセージを送信し得る。メッセージは、データフロー又はクロック速度に影響を与える内部ＩＣパラメータの設定又は変更方法に関する命令を含み得る。命令は、そのＩＣの具体的なマージンデータのそれぞれについて、各ＩＣに個別であり得る。代替的に、同じ命令は、統計分析が密接に関連していると分類された複数のＩＣに送信され得る。

本明細書で説明する分析システムは、本発明の例示的な実施形態にすぎず、実際には、ハードウェアのみ、ソフトウェアのみ、又はハードウェアとソフトウェアの両方の組み合わせで実装され得る。分析システムは、示されているよりも多い若しくは少ない構成要素及びモジュールを有し得るか、２つ以上の構成要素を組み合わせ得るか、又は構成要素の異なる構成若しくは配置を有し得る。分析システムは、マザーボード、データバス、電源、ディスプレイ、入力デバイス（例えば、キーボード、ポインティングデバイス、タッチセンシティブディスプレイ）など、操作可能なコンピュータシステムとして機能することを可能にする任意の追加構成要素を含み得る。更に、当技術分野において既知であるように、分析システムの構成要素を同じ場所に配置若しくは分散させ得るか、又は分析システムを１つ以上のクラウドコンピューティング「インスタンス」、「コンテナ」、及び／若しくは「仮想マシン」として実行することができる。

図２を参照すると、Ｉ／Ｏブロックの概略ブロック図が示されている。これは、ブロックコントローラのＩ／Ｏセンサへの接続性を記述する（Ｉ／Ｏセンサのピン名は信号名と同じである）。信号については、以下でより詳細に考察される。

ブロックコントローラ（Ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｏｎｔｒｏｌｌｅｒ）は、位相ロックループ（ＰＬＬ）分周されたクロック（一実施形態では、１０ＧＨｚ ＰＬＬクロック及び１０の分周に対して１ＧＨｚに等しい）によって、かつＦＣコントローラによって生成された低周波クロック（Ｐｒｔｎ＿ｃｌｋ）によってクロックされる。ＰＬＬクロックは、ＰＬＬブロックによって提供される。したがって、分周されたクロックは、データ送信に使用されるメインクロックの派生物である。２つのクロックは、別個のものである。

分周されたＰＬＬクロックは、Ｓｅｎｓｏｒ－ｆａｉｌ表示信号と内部ＦＳＭの同期に使用される。低周波数クロック（Ｐｒｔｎ＿ｃｌｋ）は、ＦＣコントローラとのインターフェース、コマンドの取得、測定値の読み出しに使用される。以下で考察されるように、各Ｉ／ＯセンサはＰＬＬクロック（上で考察されるように１０ＧＨｚ）によってクロックされる。フェイルデータに対するマージンは、このクロック立ち上がりエッジに関連している。

図３を参照すると、Ｉ／Ｏブロックの一部を形成するＩ／Ｏセンサの概略回路図が示されている。上で考察されるように、Ｉ／Ｏセンサへの主要な入力は、クロック信号であり、これは、ＰＬＬブロックから提供された分周されていないクロックである。実際には、クロック信号は、正クロック信号（ｃｌｋｐ）及び正クロック信号（ｃｌｋｎ）の反転形式である負クロック信号の２つの形式で提供され得る。別の入力は、測定対象のピン又はレーンからのデータ信号（ｄ＿ｉｎ）である。構成信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ）も、Ｉ／Ｏセンサへの入力として提供される。起動信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）は、Ｉ／Ｏセンサへの更なる入力である。

Ｉ／Ｏセンサの主要な構成要素は、調整可能な遅延線１０及び出力比較信号（Ｘ０）を提供するＸＯＲ比較ロジックゲートである。調整可能な遅延線は、設定された構成可能な持続時間だけ遅延された入力のバージョンである出力信号（ｘ＿ｉｎ＿ｄ）を提供する。いくつかの状態要素又はサンプリング要素又はフリップフロップ（ＦＦ）も提供され、これら２つの状態の出力は、ＸＯＲ比較ロジックゲートへの２つの入力であるため、第１の状態要素（ＦＦ１）及び第２の状態要素（ＦＦ２）が、最も関連性がある。Ｉ／Ｏセンサは、調整可能な遅延線、第１の状態要素（ＦＦ１）及び第２の状態要素（ＦＦ２）への入力を構成する信号多重化配置２０も備える。状態要素の各々は、それぞれのデータ信号ｉ４ｎｐｕｔ、及びそれぞれのクロック信号入力の２つの入力を有する。第１及び第２の状態要素の出力が同じである場合、出力比較信号（Ｘ０）は、論理ロー値になり、マージンが設定された遅延持続時間よりも小さいというパス結果を示す。第１及び第２状態要素の出力が異なる場合、出力比較信号（Ｘ０）は、論理ハイ値になり、マージンが設定された遅延持続時間以下であるというフェイル結果を示す。

入力信号は、更なる信号を定義するために処理される。データ信号（ｄ＿ｉｎ）及び起動信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）は、入力として第１のＡＮＤゲートに提供され、処理されたデータ信号（ｄ＿ｉｎ＿ｉ）を定義する。正クロック信号（ｃｌｋｐ）及び起動信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）は、処理された正クロック信号（ｃｌｋ＿ｐ＿ｉ）を定義するために、入力として第２のＡＮＤゲートに提供される。負クロック信号（ｃｌｋｎ）及び起動信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）は、処理された負クロック信号（ｃｌｋ＿ｎ＿ｉ）を定義するために、入力として第３のＡＮＤゲートに提供される。

信号多重化配置２０は、第１のマルチプレクサ（Ｍｕｘ１）と、第２のマルチプレクサ（Ｍｕｘ２）と、第３のマルチプレクサ（Ｍｕｘ３）と、第４のマルチプレクサ（Ｍｕｘ４）と、第５のマルチプレクサ（Ｍｕｘ５）と、第６のマルチプレクサ（Ｍｕｘ６）と、第７のマルチプレクサ（Ｍｕｘ７）と、を備える。当然のことながら、７つのマルチプレクサの使用は例示的な例にすぎず、本明細書に記載の原則に従いながら、具体的な実装形態の必要に応じて、任意の数のマルチプレクサが使用され得る。第１のマルチプレクサ（Ｍｕｘ１）は、第１の３ビットマルチプレクサ制御信号（Ｓ１）によって制御され、処理されたデータ信号（ｄ＿ｉｎ＿ｉ）、処理された正クロック信号（ｃｌｋ＿ｐ＿ｉ）、及び処理された負クロック信号（ｃｌｋ＿ｎ＿ｉ）の入力間で選択することによって、第１のマルチプレクサ出力を提供する。第１のマルチプレクサ出力は、調整可能な遅延線への入力である。

第２のマルチプレクサ（Ｍｕｘ２）は、第２の３ビットマルチプレクサ制御信号（Ｓ２）によって制御され、一定の論理ロー信号（１’ｂ０）、処理された正クロック信号（ｃｌｋ＿ｐ＿ｉ）、及び処理された負クロック信号（ｃｌｋ＿ｎ＿ｉ）の入力間で選択することによって、第２のマルチプレクサ出力を提供する。第３のマルチプレクサ（Ｍｕｘ３）は、第３の３ビットマルチプレクサ制御信号（Ｓ３）によって制御され、処理されたデータ信号（ｄ＿ｉｎ＿ｉ）、一定の論理ロー信号（１’ｂ０）、及び一定の論理ロー信号（１’ｂ０）の入力間で選択することによって、第３のマルチプレクサ出力を提供する。

第４のマルチプレクサ（Ｍｕｘ４）、第５のマルチプレクサ（Ｍｕｘ５）、第６のマルチプレクサ（Ｍｕｘ６）、及び第７のマルチプレクサ（Ｍｕｘ７）は全て、１ビット共通制御信号（Ｃ０）によって制御される。これらのマルチプレクサの各々について、リストされている第１の入力は、共通制御信号が高ロジックレベルの場合に出力として提供され、リストされている第２の入力は、共通制御信号が低ロジックレベルの場合に出力として提供される。第４のマルチプレクサ（Ｍｕｘ４）は、第３のマルチプレクサ出力と調整可能な遅延線出力信号（ｘ＿ｉｎ＿ｄ）との間の入力から選択することによって、第４のマルチプレクサ出力を提供する。第４のマルチプレクサ出力は、第１の状態要素（ＦＦ１）へのデータ入力である。第５のマルチプレクサ（Ｍｕｘ５）は、調整可能な遅延線出力信号（ｘ＿ｉｎ＿ｄ）と第２のマルチプレクサ出力との間の入力から選択することによって、第５のマルチプレクサ出力を提供する。第５のマルチプレクサ出力は、第１の状態要素（ＦＦ１）へのクロック入力である。第６のマルチプレクサ（Ｍｕｘ６）は、第３のマルチプレクサ出力と第１のマルチプレクサ出力との間の入力から選択することによって、第６のマルチプレクサ出力を提供する。第６のマルチプレクサ出力は、第２の状態要素（ＦＦ２）へのデータ入力である。第７のマルチプレクサ（Ｍｕｘ６）は、第１のマルチプレクサ出力と第２のマルチプレクサ出力との間の入力から選択することによって、第７のマルチプレクサ出力を提供する。第７のマルチプレクサ出力は、第２の状態要素（ＦＦ２）へのクロック入力である。

Ｉ／Ｏセンサは、データ信号及びクロック信号の相対的なタイミング特性を測定することができ、信号多重化配置の適切に構成によって、クロック立ち上がりエッジまでのデータ信号セットアップ時間、クロック立ち下がりエッジまでのデータ信号セットアップ時間、クロック立ち上がりエッジまでのデータ信号ホールド時間、及びクロック立ち下がりエッジまでのデータ信号ホールド時間の測定が可能である。これらの構成については、以下で更に考察される。

Ｉ／Ｏセンサは、構成信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［１０：０］構成ビットの値）を設定することによって構成されている。１１個の構成ビットは、３つのタイプの機能を担当する。４つの構成ビット（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［３：０］）は、マージンテスト中に動的に変更される調整可能な遅延線値を構成し、５つの構成ビット（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［８：４］）は、動作周波数（データレートの半分に等しい）に従って構成されており、マージンテスト中に変更されず、２つの構成ビット（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［１０：９］）は、測定モードを構成する。

動作周波数に応じて５つの構成ビット（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［８：４］）が構成され得る方法の例を以下の表１に示す。

測定サイクル中（以下でより詳細に説明される）、ブロックコントローラは、その目的のために予約されている４つの構成（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［３：０］）を使用して、各Ｉ／Ｏセンサの内部調整可能な遅延線を構成する。これは、最大１６個の異なる遅延時間がマージン測定に設定されることを可能にする。最小遅延線値は、ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［３：０］＝［０００００］によって構成されており、最大遅延線値は、ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［３：０］＝［１１１１１］によって構成されている。

ここで、４つの異なるマージン測定モードについて、より詳細に考察する。考慮すべき第１のモードは、クロック立ち上がりエッジまでのデータ信号セットアップ時間の測定である。このモードでは、第１のマルチプレクサ（Ｍｕｘ１）が制御されて、第１のマルチプレクサ出力を処理されたデータ信号（ｄ＿ｉｎ＿ｉ）として提供し、第２のマルチプレクサ（Ｍｕｘ２）が制御されて、第２のマルチプレクサ出力を処理された正クロック信号（ｃｌｋ＿ｐ＿ｉ）として提供し、共通制御信号（Ｃ０）は、論理ロー値に設定される。第３のマルチプレクサ出力は関連性がないため、一定の論理ロー信号（１’ｂ０）に設定できる。結果として、第１の状態要素は、正クロック信号によって、遅延データ信号をサンプリングするように構成されており、第２の状態要素は、正クロック信号によって、データ信号を（すなわち、遅延なしで）サンプリングするように構成されている。したがって、ＸＯＲ比較ロジックゲートは、データ信号と遅延データ信号の両方が同じクロック立ち上がりエッジによってサンプリングされたときに、同じかどうかをテストする。

クロック立ち下がりエッジまでのデータ信号のセットアップ時間の測定は、次のように行われる。このモードでは、第１のマルチプレクサ（Ｍｕｘ１）が制御されて、第１のマルチプレクサ出力を処理されたデータ信号（ｄ＿ｉｎ＿ｉ）として提供し、第２のマルチプレクサ（Ｍｕｘ２）が制御されて、第２のマルチプレクサ出力を処理された負クロック信号（ｃｌｋ＿ｎ＿ｉ）として提供し、共通制御信号（Ｃ０）は、論理ロー値に設定される。第３のマルチプレクサ出力は関連性がないため、一定の論理ロー信号（１’ｂ０）に設定できる。結果として、第１の状態要素は、負クロック信号によって、遅延データ信号をサンプリングするように構成されており、第２の状態要素は、負クロック信号によって、データ信号を（すなわち、遅延なしで）サンプリングするように構成されている。したがって、ＸＯＲ比較ロジックゲートは、データ信号と遅延データ信号の両方が同じクロック負クロック立ち上がりエッジによってサンプリングされたときに、同じかどうかをテストする。

ここで図４を参照すると、セットアップ時間に関してマージンパラメータを監視するための波形タイミング図が示されている。一番上の波形はクロック信号（ｃｌｋ）を示し、最小データ幅を定義するＵＩ（ユニット間隔）を示す。例えば、デュアルデータレート（ＤＤＲ）を使用するシステムは、ＵＩがクロック立ち上がりエッジと立ち下がりエッジの間の時間間隔に等しくなるように、クロック立ち上がりエッジ及びクロック立ち下がりエッジでデータを生成する。第２の波形は、データ信号（ｄ＿ｉｎ）である。これから、クロック立ち上がりエッジまでのセットアップ時間（ΔＴ＿Ｓ＿ｒ）及びクロック立ち下がりエッジまでのセットアップ時間（ΔＴ＿Ｓ＿ｆ）がわかる。調整可能な遅延線からの出力である遅延データ信号（ｘ＿ｉｎ＿ｄ）も示され、調整可能な遅延線に設定された遅延持続時間に依存する様々な遅延の範囲を示す。また、具体的な遅延データ信号（ｘ＿ｉｎ＿ｄ）の出力比較信号（Ｘ０）も示され、この場合、これは、論理ハイを示し、マージンが少なくとも設定された遅延持続時間であることを示す。センサ出力信号（ＳＯ）は、センサフェイル表示信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）に対応する。これは、第１のフェイルの後、リセットされるまで論理ハイレベルに留まるスティッキービットであり、以下で更に考察される。

クロック立ち上がりエッジまでのデータ信号ホールド時間の測定は、次のように行われる。このモードでは、第１のマルチプレクサ（Ｍｕｘ１）が制御されて、第１のマルチプレクサ出力を処理された正クロック信号（ｃｌｋ＿ｐ＿ｉ）として提供し、第３のマルチプレクサ（Ｍｕｘ３）が制御されて、第３のマルチプレクサ出力を処理されたデータ信号（ｄ＿ｉｎ＿ｉ）として提供し、共通制御信号（Ｃ０）は、論理ハイ値に設定される。第２のマルチプレクサ出力は関連性がないため、一定の論理ロー信号（１’ｂ０）に設定できる。この場合、調整可能な遅延線の出力は、遅延された正クロック信号である。データ信号は、調整可能な遅延線への入力として提供されない。結果として、第１の状態要素は、遅延された正クロック信号によってデータ信号をサンプリングするように構成されている。したがって、第１の状態要素の出力は、サンプリングによって導入された遅延を伴う遅延データ信号である。第２の状態要素は、正クロック信号によって（すなわち、遅延なしで）、データ信号をサンプリングするように構成されている。したがって、ＸＯＲ比較論理ゲートは、クロック立ち上がりエッジによってサンプリングされたデータ信号と遅延クロック立ち上がりエッジによってサンプリングされたデータ信号（つまり、遅延データ信号）が同じかどうかをテストする。

クロック立ち下がりエッジまでのデータ信号ホールド時間の測定は、次のように行われる。このモードでは、第１のマルチプレクサ（Ｍｕｘ１）が制御されて、第１のマルチプレクサ出力を処理された負クロック信号（ｃｌｋ＿ｎ＿ｉ）として提供し、第３のマルチプレクサ（Ｍｕｘ３）が制御されて、第３のマルチプレクサ出力を処理されたデータ信号（ｄ＿ｉｎ＿ｉ）として提供し、共通制御信号（Ｃ０）は、論理ハイ値に設定される。第２のマルチプレクサ出力は関連性がないため、一定の論理ロー信号（１’ｂ０）に設定できる。この場合、調整可能な遅延線の出力は、遅延された負クロック信号である。データ信号は再び、調整可能な遅延線への入力として提供されない。結果として、第１の状態要素は、遅延された負クロック信号によってデータ信号をサンプリングするように構成されている。したがって、第１の状態要素の出力は再び、サンプリングによって導入された遅延を伴う遅延データ信号である。第２の状態要素は、負クロック信号によって（すなわち、遅延なしで）、データ信号をサンプリングするように構成されている。したがって、ＸＯＲ比較論理ゲートは、負クロック立ち上がりエッジによってサンプリングされたデータ信号と遅延負クロック立ち上がりエッジによってサンプリングされたデータ信号（つまり、遅延データ信号）が同じかどうかをテストする。

ここで図５を参照すると、ホールド時間に関してマージンパラメータを監視するための波形タイミング図が示されている。一番上の波形は、クロック信号（ｃｌｋ）を示し、第２の波形は、データ信号（ｄ＿ｉｎ）である。これから、クロック立ち下がりエッジまでのホールド時間（ΔＴ＿Ｈ＿ｆ）及びクロック立ち上がりエッジまでのセットアップ時間（ΔＴ＿Ｈ＿ｒ）がわかる。調整可能な遅延線からの出力である遅延クロック信号（ｘ＿ｉｎ＿ｄ）も示され、調整可能な遅延線に設定された遅延持続時間に依存する様々な遅延の範囲を示す。また、具体的な遅延クロック信号（ｘ＿ｉｎ＿ｄ）の出力比較信号（Ｘ０）も示され、この場合、これは、論理ハイを示し、マージンが少なくとも設定された遅延持続時間であることを示す。センサ出力信号（ＳＯ）は、図４を参照して上で考察される通りであり、その生成の例を以下に詳述する。

上で考察されるように、構成信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ）の２ビットを使用して、Ｉ／Ｏセンサを４つの測定モードのうちの１つに構成する。これらのビットの第１のもの（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［９］）は、測定をセットアップ又はホールドするようにＩ／Ｏセンサを構成する共通制御信号（Ｃ０）である。共通制御信号（Ｃ０、ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［９］）が論理ロー値（［０］）の場合、Ｉ／Ｏセンサは次いで、セットアップ測定モードに構成されており、共通制御信号（Ｃ０、ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［９］）］）が論理ハイ値（［１］）の場合、Ｉ／Ｏセンサは次いで、ホールド測定モードに設定される。これらのビットの第２のもの（Ｃ１、ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［１０］）は、クロック立ち上がりエッジ又はクロック立ち下がりエッジのどちらを参照に使用するかを判定する。この第２のビット（Ｃ１、ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［１０］）が論理ロー値（［０］）の場合、Ｉ／Ｏセンサは次いで、クロック立下がり（負）測定モードに構成されており、第２のビット（Ｃ１、ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ）［１０］）が論理ハイ値（［１］）の場合、Ｉ／Ｏセンサは次いで、クロック立ち上がり（正）測定モードに構成されている。

Ｉ／Ｏセンサは、これらの２つの構成ビットを使用して、表２の次の論理式によって、信号の多重化配置を構成し得る。

上で考察される一般化された意味に戻ると、更なる特徴が考慮され得る。例えば、比較回路は、ＸＯＲゲートを備え得る。次に、比較信号は、ＸＯＲゲートの出力に基づき得る。ＸＯＲゲートへの一方の入力は、データ信号であり得、他方の入力は、遅延データ信号であり得る。調整可能な遅延線は、少なくとも１ｐｓの分解能を有し得る。追加的又は代替的に、調整可能な遅延線は、持続時間に対して少なくとも１６個の構成を有し得る。

特定の構成では、データ信号は、入力信号として調整可能な遅延線に提供され、データ信号及び遅延データ信号は、クロック信号に従ってサンプリングされる。他の構成では、データ信号は、クロック信号に従ってサンプリングされ、クロック信号は、入力信号として調整可能な遅延線に提供されて、遅延クロック信号を提供する。次いで、遅延データ信号は、遅延クロック信号に従ってサンプリングされたデータ信号であり得る。

遅延回路は、第１の状態要素入力信号を受信し、第１の状態要素入力信号及び第１のクロック入力に基づいて、第１の状態要素出力を提供するように構成された第１の状態要素（例えば、フリップフロップ）と、第２の状態要素入力信号を受信し、第２の状態要素入力信号及び第２のクロック入力に基づいて、第２の状態要素出力を提供するように構成された第２の状態要素（例えば、フリップフロップ）と、多重化配置と、を更に備え得る。多重化配置は、有利には、２つの構成のうちの１つを適用するように選択的に構成されている。第１の構成では、データ信号は、入力信号として調整可能な遅延線に適用され、調整可能な遅延線の出力は、第１の状態要素入力信号として提供され、データ信号は、第２の状態要素入力信号として提供され、クロック信号は、第１及び第２のクロック入力として提供される。第２の構成では、クロック信号は、入力信号として調整可能な遅延線に適用され、調整可能な遅延線の出力は、第１のクロック入力として提供され、データ信号は、第１及び第２の状態要素入力信号として提供され、クロック信号は、第２のクロック入力として提供される。多重化配置は、クロック信号として、（ａ）正クロック信号、又は（ｂ）反転された正のクロック信号である負クロック信号を選択的に適用するように更に構成され得る。

別の一般的な意味（本明細書に開示された他の態様と組み合わされ得る）では、複数のＩ／Ｏセンサを備えるＩ／Ｏブロックが考慮され得、各Ｉ／Ｏセンサは、本明細書に開示されたものであり、半導体ＩＣの相互接続された部分から、それぞれの異なるデータ信号を受信するように構成されている。複数のＩ／Ｏセンサの各々の処理ロジックは、共通の制御ブロックに位置し得る。各Ｉ／Ｏセンサは、半導体ＩＣの相互接続された部分の異なるピンからそれぞれのデータ信号を受信し、他のモジュールと並行して、それぞれのピンのマージン測定値を識別するように構成され得る。

Ｉ／Ｏブロックは、半導体ＩＣ上に位置し得る。次いで、Ｉ／Ｏブロックは、識別されたマージン測定値を格納するために、かつ／又は、相互接続品質パラメータを判定するために外部プロセッサとインターフェースするように構成され得る。

別の一般的な意味（本明細書の他の開示とも組み合わされ得る）によれば、複数のＩ／Ｏブロックを備えるＩ／Ｏ監視システムが提供され得、各Ｉ／Ｏブロックは、本明細書に開示する通りである。次いで、複数のＩ／Ｏブロックの各々は、共通のＩ／Ｏコントローラによって制御され得る。

いくつかの一般化された意味は、本明細書に記載のＩ／Ｏブロック又は本明細書に記載のＩ／Ｏ監視システムを備える半導体ＩＣと見なされ得る。上で考察されるように、それに応じてＩ／Ｏセンサを提供及び／若しくは構成する対応するステップを含むＩ／Ｏブロック、Ｉ／Ｏ監視システム、及び／若しくは半導体ＩＣを製造し、かつ／又は動作させる方法も提供され得る。

Ｉ／Ｏセンサはまた、第３の状態要素（ＦＦ３）、第４の状態要素（ＦＦ４）、ＯＲゲート（ＯＲ１）、及び第５の状態要素（ＦＦ５）を含む、テスト検証部分を備える。出力比較信号（Ｘ０）は、ＯＲゲート（ＯＲ１）への第１の入力として提供され、ＯＲゲート（ＯＲ１）の出力は、第５の状態要素（ＦＦ５）へのデータ入力である。第５の状態要素（ＦＦ５）へのクロック入力は、第７のマルチプレクサ出力である（これは、前述のように、立ち上がりエッジ測定が行われている場合は正クロック信号であり、立ち下がりエッジ測定が行われている場合は負クロック信号である）。第５の状態要素（ＦＦ５）の出力は、ＯＲゲート（ＯＲ１）への第２の入力として提供される。この出力（バッファを介して提供される）は、出力比較信号（Ｘ０）がハイになるとすぐに、論理ハイ値にホールドされるセンサフェイル表示信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）を示す。これは、上で考察されるセンサ出力信号（ＳＯ）に対応する。

センサフェイル表示信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）は、各Ｉ／Ｏセンサから送信される１ビットであり、これにより、調整可能な遅延線の構成がピンのマージン、つまり、データ立ち上がりとクロック立ち上がりとの間の時間差以上であることを示す。上記のように、フェイル表示は、スティッキーメカニズムを使用することによって、Ｉ／Ｏセンサによって生成される。つまり、フェイル表示は発生すると、次のＩ／Ｏセンサのリセットまで論理ハイレベルに留まる（以下で考察されるように）。センサの表示は、常にＩ／Ｏセンサのアクティブ又は現在の構成モードに関連している。

第３の状態要素（ＦＦ３）及び第４の状態要素（ＦＦ４）は、第５の状態要素（ＦＦ５）をリセットし、それによってテスト失敗信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）をリセットするために使用される２段階のシンクロナイザを形成する。第３の状態要素（ＦＦ３）及び第４の状態要素（ＦＦ４）の両方へのクロック入力は、第７のマルチプレクサ出力である（上で考察されるように）。第３の状態要素（ＦＦ３）へのデータ入力は、一定の論理ロー信号（１’ｂ０）であり、第４の状態要素（ＦＦ４）へのデータ入力は、第３の状態要素（ＦＦ３）の出力である。アクティブロー非同期リセット信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｒｓｔ＿ｎ）の入力も、第３の状態要素（ＦＦ３）と第４の状態要素（ＦＦ４）の両方へのセット信号入力として提供される。第４の状態要素（ＦＦ４）の出力は、リセット信号として第５の状態要素（ＦＦ５）に提供される。したがって、第５の状態要素（ＦＦ５）は、センサフェイル表示信号を高速クロックに同期させるために使用される。第３の状態要素（ＦＦ３）及び第４の状態要素（ＦＦ４）のシリアル構造は、準安定性を回避するために使用される。

ブロックコントローラ（ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｔｒｌ）は、ブロックにおける全てのＩ／Ｏセンサに分散されるリセット信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｒｓｔ＿ｎ）を生成する。リセット信号は、ブロックコントローラ（ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｔｒｌ）のクロックに使用されるＰＬＬ分周されたクロックドメインに関連している。これを行うために、ブロックコントローラは、ＦＣコントローラ（ｐｒｔｎ＿ｔｃａ＿ｔｏｐ＿ｃｔｒｌ）によって生成され、ＰＬＬ分周されたクロックに同期されたブロックリセット信号（ｐｒｔｎ＿ｒｓｔ＿ｎ）を使用し得る。

リセット信号は、Ｉ／Ｏセンサ動作クロック（この例では１０ＧＨｚクロック）と非同期のブロックコントローラによって生成され、非同期リセットとしてＩ／Ｏセンサにおいて使用される。そのため、Ｉ／Ｏセンサのリセットアサーションは、１０ＧＨｚクロックと非同期である。調整可能な遅延線の構成を変更する前に、リセットをアサートする必要がある。ＩＯセンサリセットのアサート解除は、Ｉ／Ｏセンサ内でＩ／Ｏセンサ動作クロック（１０ＧＨｚ）クロックに同期される。同期は、Ｉ／Ｏセンサの各々内に位置する２段階のシンクロナイザを使用して実行される。リセットのアサート解除時間は、２つの１０ＧＨｚクロックサイクルに等しい。

Ｉ／Ｏセンサは、起動信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）を高論理レベル（［１］）に設定することによって起動される。これは、リセットのアサート解除の１クロックサイクル（ＰＬＬ分周されたクロックサイクル）前に実行される。Ｉ／Ｏセンサが非起動されると、起動信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）は、リセットアサートの１クロックサイクル（ＰＬＬ分周されたクロックサイクル）後に論理レベル（［０］）に設定される。

一般的には、半導体３次元（３Ｄ）集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）ブロックが考慮され得る。Ｉ／Ｏセンサは、半導体３Ｄ ＩＣの相互接続された部分（双方向インターフェースであり得る）からデータ信号を受信し、遅延データ信号を生成するように構成された遅延回路と、データ信号を遅延データ信号と比較することによって、比較信号を生成するように構成された比較回路と、を備える。遅延回路は、設定された持続時間だけ入力信号を遅延させるように構成された調整可能な遅延線を備える。Ｉ／Ｏセンサは、調整可能な遅延線の持続時間を設定し、比較信号に基づいて、アイパターンパラメータを判定するために、データ信号のマージン測定値を識別するように構成された処理ロジックを更に備える。処理ロジックの一部又は全ては、Ｉ／Ｏセンサの残りの部分と同じ場所に配置され得、処理ロジックの一部又は全ては、Ｉ／Ｏセンサから離れて位置し得る。処理ロジックの一部又は全ては、１つ以上のＩ／Ｏセンサ間で共有され得る。本明細書に記載のＩ／Ｏセンサの特徴を提供し、かつ／又は動作させるステップを含むＩ／Ｏマージンを測定する方法も理解され得る。

複数のＩ／Ｏセンサを備える入力／出力（Ｉ／Ｏ）ブロックも考慮される。この場合、各Ｉ／Ｏセンサは、特に、半導体３Ｄ ＩＣの異なる相互接続された部分、例えば、異なるレーン又はピンから、それぞれの異なるデータ信号を受信するように構成され得る。各Ｉ／Ｏセンサが、半導体３Ｄ ＩＣの相互接続された部分の異なるピンからそれぞれのデータ信号を受信するように構成されている場合、各Ｉ／Ｏセンサは、それぞれのピンのマージン測定値を他のセンサと並行して識別するように構成され得る。Ｉ／Ｏブロックの複数のＩ／Ｏセンサの各々の処理ロジックの一部又は全ては、有利には、共通の制御ブロックに位置する。Ｉ／Ｏセンサ及び／又はＩ／Ｏブロックは、半導体３Ｄ ＩＣ上に位置し得る。次いで、Ｉ／Ｏセンサ及び／又はＩ／Ｏブロックは、識別されたマージン測定値を格納するために、かつ／又は、アイパターンパラメータを判定するために外部プロセッサとインターフェースするように構成され得る。

更なる態様では、複数のＩ／Ｏブロックを備える入力／出力（Ｉ／Ｏ）監視システムも考慮され得る。複数のＩ／Ｏブロックの各々は、共通のＩ／Ｏコントローラによって制御され得る。

更に別の態様は、本明細書に記載の入力／出力（Ｉ／Ｏ）センサ及び／又はＩ／Ｏブロック及び／又はＩ／Ｏ監視システムを備える半導体３次元（３Ｄ）集積回路（ＩＣ）に見出され得る。

Ｉ／Ｏセンサ（任意選択的に、Ｉ／Ｏブロック、Ｉ／Ｏ監視システム、又は３Ｄ ＩＣ内）を再び参照すると、更なる任意選択的な好ましい、かつ／又は有利な特徴が考慮され得る。

マージン測定は、例えば、クロック立ち上がりエッジまでのデータ信号セットアップ時間、クロック立ち下がりエッジまでのデータ信号セットアップ時間、クロック立ち上がりエッジまでのデータ信号ホールド時間、及びクロック立ち下がりエッジまでのデータ信号ホールド時間のうちの１つ以上を含み得る。

複数の持続時間の各々について、処理ロジックは、調整可能な遅延線をそれぞれの持続時間に設定し、それぞれの持続時間の比較信号がパス又はフェイル状態のいずれを示すかを判定し得る。次いで、処理ロジックは、比較信号がフェイル状態を示す複数の持続時間から最小持続時間を識別し得る。任意選択的に、処理ロジックは、複数の測定サイクルの各々について、調整可能な遅延線を複数の持続時間の各々に設定すること及び最小持続時間を識別することを繰り返し得る。次いで、処理ロジックは、複数の測定サイクルにわたる最低の最小持続時間、複数の測定サイクルにわたる最高の最小持続時間、及び複数の測定サイクルにわたる最小持続時間の合計のうちの１つ以上を更に判定し得る。

任意選択的に、調整可能な遅延線は、動作の最大周波数で少なくとも１ｐｓ（任意選択的に２ｐｓ、又は動作周波数に対して）及び／又は持続時間に対して少なくとも１６個の（任意選択的に３２個の）構成の分解能を有する。

実施形態では、比較回路は、ＸＯＲゲートを備える。ＸＯＲゲートへの第１の入力は、（有利には、サンプリングされた）データ信号によって提供され得、ＸＯＲゲートへの第２の入力は、遅延データ信号によって提供され得る。

特定の動作モードでは、データ信号は、入力信号として調整可能な遅延線に提供され、データ信号及び遅延データ信号は、クロック信号に従ってサンプリングされる。他の動作モードでは、データ信号は、クロック信号に従ってサンプリングされ、クロック信号は、入力信号として調整可能な遅延線に提供されて、遅延クロック信号を提供する。次いで、遅延データ信号は、遅延クロック信号に従ってサンプリングされたデータ信号であり得る。

動作モードは、多重化配置によって制御され得る。例えば、遅延回路は第１の状態要素入力信号を受信するように、かつ第１の状態要素入力信号及び第１のクロック入力に基づいて、第１の状態要素出力を提供するように構成された第１の状態要素と、第２の状態要素入力信号を受信するように、かつ、第２の状態要素入力信号及び第２のクロック入力に基づいて、第２の状態要素出力を提供するように構成された第２の状態要素と、選択的に、（ｉ）データ信号を入力信号として調整可能な遅延線に適用し、調整可能な遅延線の出力が、第１の状態要素入力信号として提供され、データ信号が、第２の状態要素入力信号として提供され、クロック信号が、第１及び第２のクロック入力として提供されるか、又は（ｉｉ）クロック信号を入力信号として調整可能な遅延線に適用し、調整可能な遅延線の出力が、第１のクロック入力として提供され、データ信号が、第１及び第２の状態要素入力信号として提供され、クロック信号が、第２のクロック入力として提供されるように構成された多重化配置と、を更に備え得る。多重化配置は、クロック信号として、（ａ）正クロック信号、又は（ｂ）反転された正のクロック信号である負クロック信号を選択的に適用するように更に構成され得る。

本開示は、ここで、一般的に考察されてきたが、更に具体的な詳細は、以下で再び考慮される。

図６を参照すると、測定サイクルにわたるダイ間接続性監視システムの動作の波形タイミング図が示されている。測定サイクルは、測定時間間隔中のブロックコントローラのアクティビティを定義する。各測定サイクルは、複数［Ｋ］の遅延線サイクルを含む。各遅延線サイクルは、複数（一実施形態では１６回）の測定を含み、各々が、調整可能な遅延線の異なる位置を有する。各遅延線サイクル当たりの測定数は、より一般的な意味で、２～１００の間、又はより具体的には、２～１０、２～２０、２～３０、２～４０、２～５０、５～１０、５～２０、５～３０、５～４０、５～５０、１０～２０、１０～２０、１０～３０、１０～４０、１０～５０、２０～３０、２０～４０、２０～５０、３０～４０、３０～５０、４０～５０、若しくは２～１００の間の他のサブ範囲の間であり得る。他の実施形態では、各遅延線サイクル当たりの測定数は、１００を超え得る。

測定コマンドがブロックコントローラ（ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｔｒｌ）に送信されると、測定サイクルが開始され、読み取りサイクルが実行されると、停止する。新たな測定サイクルを実行するために、新たな測定コマンドが送信される。ブロックコントローラが読み取りコマンドを受信すると、まず、起動信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）信号をロジックローレベルに設定することによって、Ｉ／Ｏセンサを無効にする。

調整可能な遅延線サイクルの各々の間、Ｉ／Ｏセンサ調整可能な遅延線は、１６個の位置の各々に構成される。つまり、Ｉ／Ｏセンサ調整可能な遅延線は、最小遅延値から最大遅延値に変更される。位置の各々に留まる時間間隔は、「ＷＩＮ」パラメータによって定義される。ＷＩＮパラメータは８、１６、３２、及び６４のうちの１つに構成可能であり、時間間隔は、ＷＩＮ構成にＰＬＬ出力時間間隔を乗算し、クロックサイクル時間で除算した値に等しい。

図７を参照すると、図３によるＩ／Ｏセンサの起動及びリセットの波形タイミング図が示されている。新たな遅延線値を設定する時間は、ブロックコントローラ（ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｔｒｌ）が、センサフェイル表示信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）を制御する第５の状態要素（ＦＦ５）をリセットするのにかかる時間、新たな遅延線値（調整可能な遅延線の位置）を設定する時間、及びガードバンド時間の合計である。これは、以下のシーケンスに従って、ＰＬＬ分周されたクロック（この例では１ＧＨｚ）の８つのサイクルとして計算される。第１のサイクルを非同期リセット信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｒｓｔ＿ｎ）に設定する［２］；２つのサイクルを待って、センサフェイル表示信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）をリセットする［４］。遅延線サイクル長は、［１６ｘＷＩＮ］＋［３２ｘ新たな調整可能な遅延線値を設定する時間］に等しい。

図８を参照すると、Ｉ／Ｏブロックの一部を形成するＩ／Ｏブロックコントローラの概略ブロック図が示されている。これには、第１のロジック、メモリブロック、及び第２のロジックが含まれる。第３のロジックは、起動信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）、アクティブロー非同期リセット信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｒｓｔ＿ｎ）、及び調整可能な遅延線値を構成する４つの構成ビット（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｃｆｇ［３：０］）を生成する。

シンクロナイザは、複数（この場合は４４、［４３：０］）の異なるセンサ、ＰＬＬ（１ＧＨｚ）クロック信号、及びアクティブロー非同期リセット信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｒｓｔ＿ｎ）の各々について、１ビットのセンサフェイル表示信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）を受信し、を生成し、各センサの同期センサフェイル信号（ｓｅｎｓｏｒ＿ｆａｉｌ＿ｓｙｎｃ［４３：０］）を第１のロジックに提供する。次いで、第１のロジックは、センサフェイルを生成する最小遅延線位置を判定し、これをメモリブロックに提供する。メモリブロックは、ピンごとの完全な遅延線サイクル（１６個のＷＩＮ間隔によって実行される１６個の遅延線位置）中にセンサフェイルを生成する最小の遅延線位置を格納する必要がある。第２のロジックは、メモリブロックからＦＣコントローラへの読み出しに使用できる。

ブロックコントローラの第３のロジック（ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｔｒｌ）が測定開始（ｓｔａｒｔ＿ｍｅａｓｕｒｅ）コマンドを受信すると、最初に起動信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｅｎ）をロジックハイ値に設定することによって、Ｉ／Ｏセンサを有効にする。次いで、測定サイクルを起動する。

４つのデータタイプが、Ｉ／Ｏセンサ（ピン）ごとにブロックコントローラによって生成され、合計３３ビット（又はｃｏｕｎｔ＿ｌｅｎｇｔｈ構成によっては３１ビット）が提供される。第１のタイプは、完全な測定サイクル（［Ｎ］ｘ遅延線サイクル）中にセンサフェイルを生成する、より低い最小遅延線位置であり、これには、Ｉ／Ｏセンサごとに５ビットが必要である（メモリ［４：０］）。第２のタイプは、完全な測定サイクル（［Ｎ］ｘ遅延線サイクル）中にセンサフェイルを生成する、より高い最小遅延線位置であり、これには、ＩＯセンサごとに５ビットが必要である（メモリ［４：０］）。第３のタイプは、より低い最小遅延線位置の読み取り値（第１のタイプ）とより高い最小遅延線位置の読み取り値（第２のタイプ）が実際のフェイル表示に対応することを示す有効ビットである。具体的には、このビットは、Ｉ／Ｏセンサ出力、つまりセンサフェイル表示信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）が、測定サイクル中に少なくとも１回は論理ハイレベルであったことを示す。

第４のタイプは、遅延線サイクルの各々（１つの測定サイクル）中にセンサフェイルを生成する最小遅延線位置の合計である。これには、Ｃｏｕｎｔ＿ｌｅｎｇｔｈ＝５１２の場合は、Ｉ／Ｏセンサごとに１４ビット（５＋９）、Ｃｏｕｎｔ＿ｌｅｎｇｔｈ＝２５６の場合は、Ｉ／Ｏセンサごとに１３ビット（５＋８）が必要である。第５のタイプは、最小遅延線値（カウント）の合計で使用される有効な遅延線サイクルの数であり、これには、Ｉ／Ｏセンサごとに９ビット（最大５１２カウント）が必要である。第４及び第５のタイプは任意選択的であり、Ｉ／Ｏセンサごとに１１ビット（合計４４ｘ１１＝４８４、つまり約６１バイト）を読み取る正常モード、Ｃｏｕｎｔ＿ｌｅｎｇｔｈ＝５１２でＩ／Ｏセンサごとに３３ビット（合計４４ｘ３３＝１４５２、つまり約１８１バイト）を読み取る、又はＣｏｕｎｔ＿ｌｅｎｇｔｈ＝２５６でＩ／Ｏセンサごとに３１ビット（合計４４ｘ３１＝１３６４、つまり約１７１バイト）を読み取るデバッグモードに構成できる読み出しモード（Ｒｅａｄｏｕｔ＿ｍｏｄｅ）に依存する。

ＷＩＮ間隔で実行中、ブロックコントローラは、センサごとのセンサフェイル表示信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ［４３：０］）をチェックする。信号は、シンクロナイザを使用して、ブロックコントローラ内部のＰＬＬ分周されたクロックに同期される。センサフェイル表示信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）が論理ハイ値のときに、ブロックコントローラは、ＷＩＮ間隔中に実行された遅延線位置の値をＭｅｍｏｒｙ［ｘ］に格納するが、Ｍｅｍｏｒｙ［ｘ］に格納されているものよりも遅延線位置が小さい場合のみである。

Ｍｅｍｏｒｙ［ｘ］の第１の５ビット（［４：０］）は、遅延線位置を格納し、Ｍｅｍｏｒｙ［ｘ］の第６のビット（［５］）は、有効（ｖａｌｉｄ）ビットである。有効ビットは、センサ（［ｘ］）のセンサフェイル表示信号（ｐｒｔｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）が第１回目に論理ハイ値であることが判明したときに、論理ハイ値に設定される。遅延線サイクルの最後に、センサのメモリ（［ｘ］）は、ピンごとのマージンに対応する最小遅延線値を格納する。

ブロックコントローラ（ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｏｎｔｒｏｌｌｅｒ）は、全ての遅延線測定サイクルからフェイルになる調整可能な遅延線の最小値及び全ての遅延線測定サイクルにわたって測定されたフェイルになる調整可能な遅延線の全ての最小値の間の最大値を格納する。また、最大５１２個の遅延線サイクルの合計、測定された最小遅延線値、及び合計された測定サイクル数のカウントも格納される。

ブロックコントローラ（ｐｒｔｎ＿ｔｃａ＿ｂｌｏｃｋ＿ｃｏｎｔｒｏｌｌｅｒ）とブロック内のＩ／Ｏセンサ間の通信は、高ファンアウト（ＦＯ）接続を実装する。これらの信号の伝搬遅延は、テストの効率を最適化するために、すなわち、テストの全時間に対してアクティブな時間を最適化するために、有利に定義される。

Ｉ／Ｏセンサの最適な動作を保証するために、Ｉ／Ｏセンサを駆動している信号は、Ｉ／Ｏセンサの入力に対して明確に定義されたスロープで到達する必要がある。以下の表３は、信号（ブロックコントローラとＩ／Ｏセンサ間、任意選択的に両方向）の各々の伝播時間及び信号スロープ（Ｉ／Ｏセンサ入力での）を定義する。

上で考察される一般化された意味を更に参照すると、処理ロジックは、複数の測定サイクルの各々について、調整可能な遅延線を複数の持続時間の各々に設定すること及び最小持続時間を識別することを繰り返すように構成され得る。次いで、処理ロジックは、複数の測定サイクルにわたる最低の最小持続時間、複数の測定サイクルにわたる最高の最小持続時間、及び複数の測定サイクルにわたる最小持続時間の合計のうちの１つ以上を判定するように更に構成され得る。

図９を参照すると、自動テストパターン生成（ＡＴＰＧ）モード用に構成された、図８のＩ／Ｏブロックコントローラの一部の概略回路図が示されている。特に、これは、２つの直列状態要素（Ｄフリップフロップ）を備え、どちらもＰＬＬクロック（１ＧＨｚ）によってクロックされ、第１の状態要素は、データ入力として一定のロジックハイ値（１’ｂ１）を有し、その出力（Ｑ）をデータ入力として第２の状態要素に提供する。両方の状態要素は、リセット入力としてＦＣコントローラからの中央のアクティブローリセット信号（ｐｒｔｎ＿ｒｓｔ＿ｎ）を有し、この信号は、マルチプレクサの第１の入力（論理ロー値）としても提供される。第２の状態要素の出力（Ｑ）は、マルチプレクサの第２の入力（論理ハイ値）として提供される。

図１０を参照すると、双方向又は受信専用信号相互接続チャネル（レーン）の劣化を監視するための本開示によるＩ／Ｏセンサの実装形態の概略回路図が示されている。この実装形態は、特に、Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ ３（ＨＢＭ３）半導体３Ｄ ＩＣパッケージに使用される。相互接続信号チャネルは、近端（ＮＥ）バンプ（はんだピンなどの接続）及び遠端（ＦＥ）バンプを有する。ＮＥ及びＦＥのパッドは、キャパシタンスを有する（Ｃ－ｐａｄとラベル付けされたキャパシタによって概略的に示されている）。この例では、３Ｄ ＩＣのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）部分にあるＦＥで、物理層（Ｐｈｙ）送信バッファが、入力（ＤＱ［ｎ］）を受信し、これは、受信信号を閾値電圧（ＶＲＥＦ）と比較するＮＥ（疑似）差動受信バッファ（Ｄｉｆｆ Ｒｘバッファ）で受信される。ＮＥ差動受信バッファの出力は、クロック（ｃｌｋ）も受信するＩ／Ｏセンサへのデータ入力として提供される。双方向チャネルでは、メインチップ（ＭＣ）物理層（Ｐｈｙ）送信機にも、送信バッファ（Ｔｘバッファ）が提供される。送信信号の遷移スロープの劣化（スロープインからスロープアウトへ）が示され、これがマージンを判定する。受信バッファは、代替的に、ＣＭＯＳ受信機（又は別のタイプの受信バッファ）として実装することもでき、その場合、閾値電圧（ＶＲＥＦ）との比較を受信又は実行する必要はない。これは、以下に開示する他の差動受信バッファにも当てはまる。

図１１を参照すると、ＨＢＭ３ ３Ｄ ＩＣパッケージにも特に適した送信専用信号相互接続チャネル（レーン）の劣化を監視するための本開示によるＩ／Ｏセンサの実装形態の概略回路図が示されている。簡潔にするために、図１０の特徴と共通する特徴については再度説明しない。２つの信号相互接続チャネルが示され、各々は、チャネルのそれぞれのＮＥ差動受信バッファの出力がデータ入力として提供されているそれぞれのＩ／Ｏセンサを有する。この動作モードでは、セットアップ又はホールド時間を測定するための比較として使用できるクロック信号などの基準信号は存在しない。したがって、他のチャネルのＮＥ差動受信バッファの出力は、それぞれのＩ／Ｏセンサへのクロック入力として提供される。これは、各Ｉ／Ｏセンサが、隣接するピン又はレーンからの信号間のセットアップ又はホールド時間を測定することを意味する。つまり、各ピンは、隣接するピンの基準信号として使用される。

例えば、第１のレーンの受信機出力（Ｒｘ［０］）の基準は、第２のレーンの受信機出力（Ｒｘ［１］）の遅延バージョンである。遅延は、ΔＴによって与えられる。この場合、第１のレーンＩ／Ｏセンサのデータ信号は、Ｒｘ［０］であり、クロック信号は、Ｒｘ［１］＋ΔＴである。セットアップ時間は、Ｒｘ［１］＋ΔＴからＲｘ［０］までの時間差（デルタ）として、Ｉ／Ｏセンサによって測定される。信号の１つ（Ｒｘ［０］又はＲｘ［１］）の劣化は、センサによって検出されるセットアップ時間の変化を引き起こす。したがって、これは送信バッファ強度の変化及びＮＥバンプ抵抗の変化に敏感である。△Ｔは、Ｒｘ［０］からＲｘ［１］までの合計スキューを考慮して、以下の条件の少なくとも１つがホールドされるように設定される：Ｉ／Ｏセンサ固有の遅延（ＩＯ＿Ｓｅｎｓｏｒ_{ｉｎｔ＿Ｄｅｌａｙ}）≦Ｓｅｔｕｐ＿ｔｉｍｅ［０］≦ＩＯセンサの最大設定ウィンドウ、及びＩ／Ｏセンサ固有の遅延≦Ｓｅｔｕｐ＿ｔｉｍｅ［１］≦Ｉ／Ｏセンサの最大設定ウィンドウ。

図１２を参照すると、送信専用信号相互接続チャネルの劣化監視における３つのシナリオの波形タイミングが示されている。各場合において、ΔＴは、１．５ｘＩＯ＿ＳｅｎｓｏｒＩ_{ｎｔ＿Ｄｅｌａｙ}として設定される。初期タイミング関係は、受信機のランダムな変動及びデータアライメント（Ｄ［０］からＤ［１］）によって判定される。タイミングシナリオを使用して、第１のレーンから第２のレーンへのタイミングスキュー下で適切に動作するためのΔＴを判定する。第１のシナリオ（ａ）では、第１のレーンのタイミングは、第２のレーンのタイミングと同じであり（つまり、Ｒｘ［０］＝Ｒｘ［１］）、第２のシナリオ（ｂ）では、第１のレーンのタイミングは、第２のレーンの前であり（例えば、Ｒｘ［０］－Ｒｘ［１］≧－２０ｐｓ）、第３のシナリオ（ｃ）では、第１のレーンのタイミングは、第２のレーンの後である（つまり、Ｒｘ［０］－Ｒｘ［１］）≦２０ｐｓ）。

図１３を参照すると、ＨＢＭ３ ３Ｄ ＩＣパッケージにも特に適した差動相互接続受信チャネル（レーン）の劣化を監視するための本開示によるＩ／Ｏセンサの実装形態の概略回路図が示されている。簡潔にするために、図１０及び１１の特徴と共通する特徴については再度説明しない。送信専用レーンの場合は、クロックなどの基準信号がないため、２つのシングルエンド信号Ｒｘ＿ｃ及びＲｘ＿ｔをΔＴだけ遅延させた後、互いの基準として使用する（送信のみの場合と同じ方法で）。第１のシングルエンド信号Ｒｘ＿ｃは、差動チャネルの片側から受信された信号を閾値電圧（ＶＲＥＦ）と比較することによって生成され、第２のシングルエンド信号Ｒｘ＿ｔは、差動チャネルの反対側から受信された信号を閾電圧（ＶＲＥＦ）比較することによって生成される。信号の１つの劣化は、Ｉ／Ｏセンサによって検出される（両方の信号の劣化が同時に発生しないという仮定の下で）。これは、クロック又はストローブの対称性（Ｒｘ＿ｃ－ｒｉｓｅからＲｘ＿ｔ－ｒｉｓｅ）の連続測定に使用できる。

図１４を参照すると、ＨＢＭ３ ３Ｄ ＩＣパッケージにも特に適した差動相互接続送信チャネル（レーン）の劣化を監視するための本開示によるＩ／Ｏセンサの実装形態の概略回路図が示されている。これは、データ入力（Ｄ＿ｉｎ）を受信し、差動送信出力（ｃｎ、ｃｐ）を提供する差動送信バッファを使用する送信ストローブを示している。差動送信出力は各々、各々がデータ出力（Ｒｘ＿ｃ、Ｒｘ＿ｔ）を提供するそれぞれの（疑似）＿差動受信バッファ（前述のように、代替的なタイプの受信バッファで実装できる）に提供される。この図は、２つのＩ／Ｏセンサの代わりに、単一のＩ／Ｏセンサ並びにＲｘ＿ｃ及びＲｘ＿ｔ信号の多重化配置を使用する方法も示している。これは、図１３の配置の代わりに差動相互接続受信チャネルの劣化を監視するために、又は図１１に示す配置の代わりに複数の送信専用信号相互接続チャネル（レーン）の劣化を監視するためにも用いることができる。

上で考察される一般化された意味に戻ると、半導体ＩＣのＩ／Ｏブロックが考慮され得る（これは、本明細書に開示された他の態様と組み合わされ得る）。Ｉ／Ｏブロックは、半導体ＩＣの相互接続された部分から電圧信号を受信し、受信バッファ出力を提供するように構成された受信バッファと、本明細書に開示されるＩ／Ｏセンサと、を備える。受信バッファ出力（論理レベルを示し得る）は、データ信号入力としてＩ／Ｏセンサの遅延回路に提供され得る。受信バッファは、差動（又は疑似差動）受信バッファであり得、受信電圧信号を電圧閾値入力と比較し、比較に基づいて、受信バッファ出力を提供するように更に構成され得る。

Ｉ／Ｏセンサは、有益には、クロック信号入力（本明細書の他の箇所で考察されるように、様々な方法で使用され得る）を受信するように更に構成されている。いくつかの実施形態では、受信電圧信号に関連付けられたクロック信号は、クロック信号入力として提供され得る。これは、双方向又は受信専用ピン若しくはレーンの測定及び／又は監視に使用され得る。

いくつかの実装形態では、（差動）受信バッファは、第１の（差動）受信バッファであり、半導体ＩＣの第１の相互接続された部分から第１の電圧信号を受信し、第１の受信バッファ出力を提供するように構成されている。次いで、Ｉ／Ｏブロックは、半導体ＩＣの第２の相互接続された部分から第２の電圧信号を受信し、任意選択的に、受信された第２の電圧信号を電圧閾値入力と比較し、必要に応じて、比較に基づいて第２の受信バッファ出力を提供するように構成された第２の（差動）受信バッファを更に備え得る。この場合、（固定又は調整可能な）遅延が適用された第２の受信バッファ出力は、クロック信号入力として提供され得る。これは、送信専用又は差動ピン若しくはレーンの測定及び／又は監視に使用され得る。例えば、半導体ＩＣの第１及び第２の相互接続された部分は、差動チャネルを形成し得る（ただし、他の実施形態では、それらは、単に物理的及び／又は論理的に隣接し得る）。

特定の実施形態では、Ｉ／Ｏセンサは、第１のＩ／Ｏセンサであり、クロック信号入力は、第１のクロック信号入力である。次いで、Ｉ／Ｏブロックは、本明細書で開示される第２のＩ／Ｏセンサを更に備え得、第２の受信バッファ出力は、データ信号入力として遅延回路に提供される。第２のＩ／Ｏセンサは、第２のクロック信号入力を受信するように更に構成され得る。次いで、（固定又は調整可能な）遅延が適用された第１の受信バッファ出力は、第２のクロック信号入力として提供され得る。

他の実施形態では、単一のＩ／Ｏセンサを使用してマージンを測定し得る。次いで、Ｉ／Ｏブロックは、（ａ）第１の受信バッファ出力をデータ信号入力としてＩ／Ｏセンサに、かつ遅延が適用された第２の受信バッファ出力をクロック信号入力としてＩ／Ｏセンサに適用するか、又は、データ信号が、第２の状態要素入力信号として提供され、クロック信号が、第１及び第２のクロック入力として提供されるか、又は（ｂ）第２の受信バッファ出力をデータ信号入力としてＩ／Ｏセンサに、かつ遅延が適用された第１の受信バッファ出力をクロック信号入力としてＩ／Ｏセンサに適用するように構成された多重化配置を更に備え得る。

任意選択的に、センサフェイル表示信号（ｐｔｒｎ＿ｉｏ＿ｓｅｎｓｏｒ＿ｆａｉｌ）を示す第５の状態要素（ＦＦ５）の出力をホールドするメカニズムがマスクされ得る。この選択肢は、データ及び／又はクロックが安定していない状況で、センサフェイル表示信号のロックを回避するために使用できる（不安定な時間間隔は、プロトコルによって定義され得る）。これは、制御信号を追加することによって実行され、第５の状態要素（ＦＦ５）によるサンプリングを有効にし、例えば、第５の状態要素（ＦＦ５）のリセット又はデータ入力を制御することができる。

一般的な意味で、ここで提供されるのは、マルチＩＣモジュールか１つのＩＣに物理的に存在する（埋め込まれている）Ｉ／Ｏセンサ、又はダイ間接続性監視システムであるか、又は、複数のそのようなセンサ／システムが、マルチＩＣモジュールの複数のＩＣに物理的に存在し、ＩＣごとに１つ、又はＩＣごとに複数のセンサが存在する場合もある。このようなセンサ／システムは、マルチＩＣモジュールにおける任意のＩＣの任意の相互接続された部分にとって有益であり得る。

この開示を通して、様々な実施形態が範囲形式で提示され得る。範囲形式での説明は、単に便宜上及び簡潔さのためのものであり、本発明の範囲に対する柔軟性のない制限として解釈されるべきではない、ということを理解されたい。したがって、範囲の説明は、その範囲内の個々の数値だけでなく、全ての可能な部分的範囲を具体的に開示していると見なされるべきである。例えば、１～６などの範囲の記述は、１～３、１～４、１～５、２～４、２～６、３～６などの部分的範囲、並びにその範囲内の個々の番号、例えば、１、２、３、４、５、及び６などを具体的に開示していると見なされるべきである。これは、範囲の幅に関係なく適用される。

本明細書で数値範囲が示されるときはいつでも、それは、示された範囲内の任意の引用された数字（分数又は整数）を含むことを意味する。第１の表示番号「と」第２の表示番号「との間の範囲にある／との間の範囲」、及び第１の表示番号「～（から）」第２の表示番号「までの」「範囲にある／範囲」という表現は、本明細書では互換的に使用され、第１及び第２の表示番号並びにそれらの間の全ての分数と整数を含むことを意味する。

本出願の説明及び特許請求の範囲において、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、及び「有する（ｈａｖｅ）」の各語、並びにそれらの形態は、必ずしもその語が関連付けられ得るリスト内の要素に限定されない。更に、本出願と参照により組み込まれる任意の文献との間に矛盾がある場合、本出願が優先することがここに意図される。

本開示における参照を明確にするために、単語を普通名詞、固有名詞、名前付き名詞などとして使用することは、本発明の実施形態が単一の実施形態に限定されることを示唆することを意図するものではなく、また開示された構成要素の多くの構成は本発明の一部の実施形態を説明するために使用することができるが、他の構成は、異なる構成でこれらの実施形態から導き出され得ることに留意されたい。

明確さを期すため、本明細書に説明される実装形態の慣例的な機能の全てが示され、説明されているわけではない。当然のことながら、任意のそのような実際の実装形態の開発では、アプリケーション関連及びビジネス関連の制約への準拠など、開発者の具体的な目標を達成するために、実装形態固有の多数の決定を行う必要があること、及びこれらの具体的な目標は、実装形態ごと、及び開発者ごとに異なることが理解されるべきである。更に、そのような開発努力は複雑で時間がかかり得るが、それにもかかわらず、本開示の利益を有する当業者にとってはエンジニアリングの日常業務であることが理解されるであろう。

本開示の教示に基づいて、当業者は本発明を容易に実施することができると予想される。本明細書で提供される様々な実施形態の説明は、当業者が本発明を実施することを可能にするために、本発明の十分な洞察及び詳細を提供すると考えられる。更に、上記の本発明の様々な特徴及び実施形態は、単独で、並びに様々な組み合わせで使用されることが具体的に企図されている。

従来及び／又は現代の回路設計及びレイアウトツールを使用して、本発明は実施され得る。本明細書に説明する具体的な実施形態、特に様々な回路配置、測定値及びデータフローは、例示的な実施形態の例示であり、本発明をそのような具体的な実装形態の選択に限定するものと見なされるべきではない。したがって、複数のインスタンスが、単一のインスタンスとして、本明細書に記載されている構成要素に対して、提供され得る。マージン及び／又は他のパラメータの判定は、例えば、構成の異なる部分で行われ得る。アイ幅以外のタイプのアイパラメータは、マージン測定値を使用して判定され得る。実際、場合によっては、アイパラメータをまったく計算する必要がない。任意選択的に、ＩＯセンサを拡張して、クロック信号に第２の遅延線を実装することにより、データアイの両側を同時に測定することができる。

回路及び物理的構造が概説的に推定されているが、現代の半導体の設計と製造において、物理的構造と回路は、後続の設計、テスト、又は製造段階、並びにその結果として製造される半導体集積回路の使用に好適なコンピュータで読み取り可能な記述形態で具現化され得ることがよく認識されている。したがって、従来の回路又は構造を対象とする請求項は、その特定の文言と一致して、コンピュータで読み取り可能なエンコーディング（プログラムと呼ばれる場合がある）及びその表現を、対応する回路及び／又は構造の製造、テスト、又は設計の改良を可能にするために媒体で具体化されるか、好適な読み取り機能と組み合わされるかどうかにかかわらず、読み出し得る。例示的な構成において別個の構成要素として提示される構造及び機能は、組み合わされた構造又は構成要素として実装され得る。本発明は、回路、回路のシステム、関連する方法、並びにそのような回路、システム、及び方法のコンピュータ可読（媒体）エンコーディングを含むことが企図され、その全てが本明細書に記載され、添付の特許請求の範囲に定義される通りである。本明細書で使用されるコンピュータ可読媒体は、非一時的である少なくともディスク、テープ、又は他の磁気、光学、又は半導体（例えば、フラッシュメモリカード、ＲＯＭ）媒体を含む。

前述の詳細な説明は、本発明の多くの可能な実装形態のうちのほんの一部を説明している。このため、この詳細な説明は、制限ではなく解説を目的としている。本明細書に開示される実施形態の変形及び修正は、本発明の範囲及び精神から逸脱することなく、本明細書に記載される説明に基づいて行われ得る。本発明の範囲を定義することが意図されているのは、全ての同等物を含む以下の特許請求の範囲のみである。特に、主な実施形態は３Ｄ ＩＣの文脈で説明されているが、本発明の教示は、Ｉ／Ｏ回路を使用する他のタイプの半導体ＩＣとともに使用するのに有利であると考えられる。更に、本明細書に記載の技術は、他のタイプの回路用途に適用され得る。したがって、他の変形、修正、追加、及び改善は、以下の特許請求の範囲で定義される本発明の範囲内に含まれ得る。

本発明の実施形態は、集積回路及び／又は集積回路に基づく製品を製造、生産、及び／又は組み立てるために使用され得る。

本発明の態様は、本発明の実施形態による方法、装置（システム）、及びコンピュータプログラム製品のフローチャート図及び／又はブロック図を参照して本明細書に記載される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図のブロックの組み合わせは、コンピュータ可読プログラム命令によって実装することができることが理解されよう。

図中のフローチャート及びブロック図は、本発明の様々な実施形態によるシステム、方法、及びコンピュータプログラム製品の可能な実装形態のアーキテクチャ、機能、及び動作を示している。これに関して、フローチャート又はブロック図の各ブロックは、モジュール、セグメント、又は命令の一部を表すことができ、これは、指定された論理機能を実装するための１つ以上の実行可能命令を含む。いくつの代替的な実装形態では、ブロックに記されている機能は、図に記されている順序とは異なる順序で発生し得る。例えば、連続して示される２つのブロックは、実際には実質的に同時に実行され得るか、又はそれらのブロックは、関与する機能に応じて逆の順序で実行され得る。ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図のブロックの組み合わせは、指定された機能又は行為を実行するか、又は専用ハードウェアとコンピュータ命令の組み合わせを実行する専用ハードウェアベースのシステムによって実装することができることにも留意されたい。

本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、又は開示される実施形態に限定されることを意図するものでもない。説明された実施形態の範囲及び精神から逸脱することなく、多くの修正及び変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の適用、又は市場で見られる技術に対する技術的改善を最良に説明するために、又は当業者が本明細書に開示される実施形態を理解することができるようにするために選択された。

Claims (21)

1. マルチＩＣ（集積回路）モジュール用の入力／出力（Ｉ／Ｏ）センサであって、
   前記マルチＩＣモジュールのＩＣの相互接続された部分からデータ信号を受信するように、かつ遅延データ信号を生成するように構成された遅延回路であって、設定された持続時間だけ入力信号を遅延させるように構成された調整可能な遅延線を備える、遅延回路と、
   前記データ信号を前記遅延データ信号と比較することによって、比較信号を生成するように構成された比較回路と、
   前記調整可能な遅延線の前記持続時間を設定するように、かつ、前記比較信号に基づいて、相互接続品質パラメータを判定するために、前記データ信号のマージン測定値を識別するように構成された処理ロジックと、を備える、Ｉ／Ｏセンサ。
2. 前記処理ロジックが、
   複数の持続時間の各々について、前記調整可能な遅延線を前記それぞれの持続時間に設定し、前記それぞれの持続時間の前記比較信号がパス又はフェイル状態のいずれを示すかを判定し、
   前記比較信号がフェイル状態を示す前記複数の持続時間から最小持続時間を識別するように構成されている、請求項１に記載のＩ／Ｏセンサ。
3. 前記処理ロジックが、複数の測定サイクルの各々について、前記調整可能な遅延線を前記複数の持続時間の各々に設定し、前記最小持続時間を識別することを繰り返すように構成されており、前記処理ロジックが、前記複数の測定サイクルにわたる最低の最小持続時間、前記複数の測定サイクルにわたる最高の最小持続時間、及び前記複数の測定サイクルにわたる最小持続時間の合計のうちの１つ以上を判定するように更に構成されている、請求項２に記載のＩ／Ｏセンサ。
4. 前記相互接続品質パラメータが、アイパターンパラメータ、マイクロバンプ抵抗パラメータ、体系的な効果パラメータ、及び差動信号の対称性を示すパラメータのうちの１つ以上を含む、先行請求項のいずれか一項に記載のＩ／Ｏセンサ。
5. 前記マージン測定値が、クロック立ち上がりエッジまでのデータ信号セットアップ時間、クロック立ち下がりエッジまでのデータ信号セットアップ時間、クロック立ち上がりエッジまでのデータ信号ホールド時間、及びクロック立ち下がりエッジまでのデータ信号ホールド時間のうちの１つ以上を含む、先行請求項のいずれか一項に記載のＩ／Ｏセンサ。
6. 前記比較回路が、ＸＯＲゲートを備え、かつ／又は前記調整可能な遅延線が、少なくとも１ｐｓの分解能及び／若しくは持続時間について少なくとも１６個の構成を有する、先行請求項のいずれか一項に記載のＩ／Ｏセンサ。
7. 前記データ信号が、前記調整可能な遅延線への入力信号として提供され、前記データ信号及び前記遅延データ信号が、クロック信号に従ってサンプリングされ、前記マージン測定値が、データ信号セットアップ時間に関連するか、又は、データ信号が、前記クロック信号に従ってサンプリングされ、前記クロック信号が、前記調整可能な遅延線への入力信号として提供されて、遅延クロック信号を提供し、前記遅延データ信号が、前記遅延クロック信号に従ってサンプリングされた前記データ信号であり、前記マージン測定値が、データ信号ホールド時間に関連する、先行請求項のいずれか一項に記載のＩ／Ｏセンサ。
8. 前記遅延回路が、
   第１の状態要素入力信号を受信するように、かつ前記第１の状態要素入力信号及び第１のクロック入力に基づいて、第１の状態要素出力を提供するように構成された第１の状態要素と、
   第２の状態要素入力信号を受信するように、かつ前記第２の状態要素入力信号及び第２のクロック入力に基づいて、第２の状態要素出力を提供するように構成された第２の状態要素と、
   選択的に、（ｉ）前記データ信号を前記入力信号として前記調整可能な遅延線に適用し、前記調整可能な遅延線の出力が、前記第１の状態要素入力信号として提供され、前記データ信号が、前記第２の状態要素入力信号として提供され、クロック信号が、前記第１及び第２のクロック入力として提供されるか、又は（ｉｉ）前記クロック信号を前記入力信号として前記調整可能な遅延線に適用し、前記調整可能な遅延線の出力が、前記第１のクロック入力として提供され、前記データ信号が、前記第１及び第２の状態要素入力信号として提供され、前記クロック信号が、前記第２のクロック入力として提供されるように構成された多重化配置と、を更に備える、先行請求項のいずれか一項に記載のＩ／Ｏセンサ。
9. 前記多重化配置が、前記クロック信号として、（ａ）正クロック信号、又は（ｂ）反転された前記正のクロック信号である負クロック信号を選択的に適用するように更に構成されている、請求項８に記載のＩ／Ｏセンサ。
10. 複数のＩ／Ｏセンサを備える、入力／出力（Ｉ／Ｏ）ブロックであって、各Ｉ／Ｏセンサが、先行請求項のいずれか一項に記載のものであり、前記マルチＩＣモジュールの前記ＩＣの相互接続された部分からそれぞれ異なるデータ信号を受信するように構成されている、Ｉ／Ｏブロック。
11. 前記複数のＩ／Ｏセンサの各々の前記処理ロジックが、共通の制御ブロックに位置する、請求項１０に記載のＩ／Ｏブロック。
12. 各Ｉ／Ｏセンサが、前記マルチＩＣモジュールの前記ＩＣの前記相互接続された部分の異なるピンからそれぞれのデータ信号を受信し、他のモジュールと並行して、前記それぞれのピンのマージン測定値を識別するように構成されている、請求項１０又は請求項１１に記載のＩ／Ｏブロック。
13. マルチＩＣ（集積回路）モジュール用の入力／出力（Ｉ／Ｏ）ブロックであって、
    前記マルチＩＣモジュールのＩＣの相互接続された部分から電圧信号を受信し、受信バッファ出力を提供するように構成された受信バッファと、
    請求項１～９のいずれか一項に記載のＩ／Ｏセンサであって、前記受信バッファ出力が、前記遅延回路への前記データ信号入力として提供される、Ｉ／Ｏセンサと、を備える、Ｉ／Ｏブロック。
14. 前記Ｉ／Ｏセンサが、クロック信号入力を受信するように更に構成されており、前記受信電圧信号に関連付けられたクロック信号が、前記クロック信号入力として提供される、請求項１３に記載のＩ／Ｏブロック。
15. 前記受信バッファが、第１の受信バッファであり、前記半導体ＩＣの第１の相互接続された部分から第１の電圧信号を受信し、第１の受信バッファ出力を提供するように構成されており、前記Ｉ／Ｏセンサが、クロック信号入力を受信するように更に構成されており、前記Ｉ／Ｏブロックが、
    前記半導体ＩＣの第２の相互接続された部分から第２の電圧信号を受信し、第２の受信バッファ出力を提供するように構成されている、第２の受信バッファを更に備え、
    遅延が適用された前記第２の受信バッファ出力が、前記クロック信号入力として提供される、請求項１３に記載のＩ／Ｏブロック。
16. 前記Ｉ／Ｏセンサが、第１のＩ／Ｏセンサであり、前記クロック信号入力が、第１のクロック信号入力であり、前記Ｉ／Ｏブロックが、
    請求項１～９のいずれか一項に記載の第２のＩ／Ｏセンサであって、前記第２の受信バッファ出力が、前記遅延回路への前記データ信号入力として提供され、前記第２のＩ／Ｏセンサが、第２のクロック信号入力を受信するように更に構成されている、第２のＩ／Ｏセンサを更に備え、
    遅延が適用された前記第１の受信バッファ出力が、前記第２のクロック信号入力として提供される、請求項１５に記載のＩ／Ｏブロック。
17. 選択的に、（ａ）前記第１の受信バッファ出力を前記データ信号入力として前記Ｉ／Ｏセンサに、かつ遅延が適用された前記第２の受信バッファ出力を前記クロック信号入力としてＩ／Ｏセンサに適用するか、又は（ｂ）前記第２の受信バッファ出力を前記データ信号入力として前記Ｉ／Ｏセンサに、かつ遅延が適用された前記第１の受信バッファ出力を前記クロック信号入力として前記Ｉ／Ｏセンサに適用するように構成された多重化配置を更に備える、請求項１５に記載のＩ／Ｏブロック。
18. 前記半導体ＩＣの前記第１及び第２の相互接続された部分が、差動チャネルを形成する、請求項１６又は請求項１７に記載のＩ／Ｏブロック。
19. 前記Ｉ／Ｏブロックが、前記マルチＩＣモジュールの前記ＩＣ上に位置し、前記識別されたマージン測定値を格納するために、かつ／又は、相互接続品質パラメータを判定するために外部プロセッサとインターフェースするように構成されている、請求項１０～１８のいずれか一項に記載のＩ／Ｏブロック。
20. 複数のＩ／Ｏブロックを備え、各Ｉ／Ｏブロックが、請求項１０～１９のいずれか一項に記載のものであり、前記複数のＩ／Ｏブロックが、共通Ｉ／Ｏコントローラによって制御される、入力／出力（Ｉ／Ｏ）監視システム。
21. マルチＩＣモジュールの一部であり、請求項１０～１９のいずれか一項に記載の入力／出力（Ｉ／Ｏ）ブロック、又は請求項２０に記載の入力／出力（Ｉ／Ｏ）監視システムを備える、集積回路（ＩＣ）。

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