TW202413976A - 以時脈接收器監控晶粒對晶粒的連接性 - Google Patents

Abstract

本發明揭示一種I/O感測器，其包括：一可程式化延遲線；一延遲取樣裝置，其具有以下輸入：（a）一資料信號，其亦用作至一參考時脈接收器之一輸入，該參考時脈接收器經組態以對自一多IC模組之兩個積體電路（IC）之間的一互連通道接收之該資料信號進行取樣，及（b）自該可程式化延遲線接收之一延遲時脈信號，其中該延遲時脈信號為對該參考時脈接收器進行時脈控制之一時脈信號之一延遲版本；一比較電路，其經組態以比較該延遲取樣裝置之一資料信號輸出與該參考時脈接收器之一資料信號輸出；及一控制器，其經組態以基於該比較電路之一比較結果及導致該比較結果之延遲量來估計該互連通道上該兩個IC之間的一連接性品質。

Description

以時脈接收器監控晶粒對晶粒的連接性

本申請案涉及晶粒對晶粒連接性之監控。 相關申請案的交叉參考

本申請案主張2022年12月27日提出申請之標題為「Die-To-Die Connectivity Monitoring Using a Clocked Receiver」的美國專利申請案第18/089,541號之優先權，該美國專利申請案主張2022年6月7日提出申請之標題為「Die-To-Die Connectivity Monitoring Using a Clocked Receiver」的美國臨時專利申請案第63/349,863號之優先權，該兩個專利申請案之內容以引用的方式併入本文中。

半導體積體電路（IC）典型地包括在扁平半導體基板（諸如矽晶圓）上之類比及數位電子電路。使用光微影技術將微型電晶體印刷至基板上，以在極其小面積中生產數十億個電晶體的複雜電路，從而使使用IC的現代電子電路設計既低成本又具有高效能。IC在工廠（稱為晶圓代工廠）的裝配線中生產，該等工廠已使諸如互補金屬氧化物半導體（CMOS）IC之IC的生產商品化。

典型地，IC在電子級矽（EGS）或其他半導體（諸如GaAs）的單個晶圓上大批量生產。晶圓經切削（切割）成諸多件，各件含有電路之一個副本。此等件中之各者被稱為「晶粒」。

數位IC典型地封裝在金屬、塑膠、玻璃或陶瓷外殼中。外殼或「封裝」諸如藉由使用焊料連接至電路板。封裝類型包括引線框架（通孔、表面架座、晶片載體及/或其類似物）、接腳格柵陣列、晶片級封裝、球柵陣列及/或其類似物，以在IC墊與電路板之間連接。

實際上，一些現代IC是為由經組態以協作的多個互連IC（有時稱為「晶片」或「小晶片」）組成的模組。一個典型實例為與記憶體IC互連的邏輯IC，但存在許多其他類型。亦存在諸多晶粒對晶粒（亦即，IC對IC）的連接性技術。一個實例為以高密度連接性為特徵的晶圓級整合，該晶圓級整合基於重新分佈層（RDL）及整合式扇出通孔（TIV），例如由台積電（TSMC）股份有限公司銷售。另一實例為系統級整合，其特徵為藉由矽中介層上之微凸塊接合的個別晶片，例如，由TSMC股份有限公司銷售的基板上晶圓上晶片（CoWoS）技術及英特爾（Intel）公司銷售的嵌入式互連橋（EMIB）技術。兩者皆支援高頻寬記憶體（HBM）子系統。第三實例係基於矽通孔（TSV）之三維（3D）晶片堆疊技術，例如由TSMC有限公司銷售的晶圓上晶片（CoW）及晶圓上晶圓（WoW）技術。

相關技術之前述實例及與其相關的限制旨在為說明性而非排他性的。在閱讀說明書及研究諸圖時，相關領域的其他限制對於所屬技術領域中具有通常知識者將為顯而易見。

結合系統、工具及方法描述及說明了以下具體實例及其態樣，該等具體實例及態樣旨在為例示性及說明，但不限制範圍。

一個具體實例係針對一種I/O感測器，其包含：可程式化延遲線；延遲取樣裝置，具有以下輸入：（a）資料信號，其亦用作至參考時脈接收器之輸入，參考時脈接收器經組態以對自多IC模組之兩個積體電路（IC）之間的互連通道接收之資料信號進行取樣，及（b）延遲時脈信號，其係自可程式化延遲線接收，其中延遲時脈信號為對參考時脈接收器進行時脈控制之時脈信號之延遲版本；比較電路，其經組態以比較延遲取樣裝置之資料信號輸出與參考時脈接收器之資料信號輸出；及控制器，其經組態以：（a）逐漸調整由可程式化延遲線引入之延遲量，（b）在對延遲之各逐漸調整之後，自比較電路接收比較之結果，及（c）基於結果中之至少一者以及導致該結果之延遲量，估計互連通道上兩個IC之間的連接性品質。

在一些具體實例中，可程式化延遲線包含串聯連接之粗延遲線及細延遲線；粗延遲線之各延遲步長比細延遲線之各延遲步長長；粗延遲線之各延遲步長之長度經組態以使延遲時脈信號之上升邊緣接近於比較之結果可能自「通過」反轉為「失敗」或自「失敗」反轉為「通過」的位置；並且細延遲線之各延遲步長之長度經組態以偵測比較之結果可能自「通過」反轉為「失敗」或自「失敗」反轉為「通過」之確切點。

在一些具體實例中，對連接性品質之估計包含資料信號之眼圖參數之計算。

在一些具體實例中，眼圖參數包含眼寬，該眼寬係基於在資料信號之單位間隔（UI）之左側及右側處之比較結果之反轉點之間的時間距離來計算。

在一些具體實例中，控制器經組態以操作可程式化延遲線以在一個方向上掃描眼睛，以便偵測比較結果之反轉點。

在一些具體實例中，控制器經組態以在兩個眼睛掃描模式之間進行選擇：第一眼睛掃描模式，其中藉由增加或減少由可程式化延遲線引入之延遲量來掃描眼睛之第一側；及第二眼睛掃描模式，其中藉由增加或減少由可程式化延遲線引入之延遲量來掃描眼睛之第二相對側。

在一些具體實例中，對參考時脈接收器進行時脈控制之時脈信號係多相位時脈信號，且其中：在第一眼睛掃描模式下，多相位時脈信號之相位中之一者經歷由可程式化延遲線引入之延遲量的增加或減少；在第二眼睛掃描模式下，多相位時脈信號之相位中之不同者經受由可程式化延遲線引入之延遲量的增加或減少；並且在第一及第二眼睛掃描模式兩者中，使用多相位時脈信號之相位中之不同者來對參考時脈接收器進行時脈控制。

在一些具體實例中，延遲取樣裝置係時脈接收器，具有參考電壓作為額外輸入，該參考電壓亦用作至參考時脈接收器之輸入。在一些此類具體實例中，參考電壓為可變參考電壓；眼圖參數進一步包含眼高；並且控制器進一步經組態以藉由在第一及第二眼睛掃描模式中之各者期間逐漸調整可變參考電壓來量測眼高，從而在不同的電壓位準下量測眼寬。

在一些具體實例中，對參考時脈接收器進行時脈控制之時脈信號為多相位時脈信號；並且控制器經進一步組態以基於兩個眼睛掃描模式中之僅一者來偵測多相位時脈信號之工作循環失真。

在一些具體實例中，對參考時脈接收器進行時脈控制之時脈信號係具有大約50%工作循環之多相位時脈信號；並且在計算眼寬時，自可程式化延遲線接收之延遲時脈信號僅為多相位時脈信號之一個相位。

在一些具體實例中，I/O感測器進一步包含補償延遲元件，其經組態以向時脈信號施加固定延遲量，以補償可程式化延遲線之內在延遲。

在一些具體實例中，I/O感測器進一步包含補償延遲元件，其經組態以向資料信號施加固定延遲量，以補償可程式化延遲線之內在延遲。

在一些具體實例中，I/O感測器進一步包含補償延遲元件，該補償延遲元件經組態以向資料信號及時脈信號中之至少一者施加固定延遲量，以補償參考時脈接收器與I/O感測器之間的距離。

在一些具體實例中，延遲取樣裝置係正反器。

在一些具體實例中，I/O感測器進一步包含時序量測電路，其經組態以量測由可程式化延遲線提供之延遲。在一些具體實例中，時序量測電路包含環形振盪器電路，其經選擇性地組態以將可程式化延遲線包括在內。

另一具體實例係針對一種用於估計由互連通道互連之兩個IC之間的連接性品質的方法，該方法包含操作如上文所描述之I/O感測器之各種元件。

另一具體實例針對I/O感測器之電腦可讀取編碼，該I/O感測器之電腦可讀取編碼包含如上文所描述（或本文中別處）之I/O感測器之各種元件。電腦可讀取編碼可儲存在（非暫時性）電腦可讀取媒體上。

除了上文所描述之例示性態樣及具體實例，參考圖且藉由研究以下詳細描述，其他態樣及具體實例將變得顯而易見。

本文中揭示用以估計及監控互連通道上多IC模組（有時被稱為「多晶片模組」）之IC之間的連接性品質的電路、裝置、系統及方法（通常分別被稱為「I/O感測器」或「I/O感測」）。該估計可包括例如：量測在互連通道之一端處接收之信號之眼圖參數（諸如眼寬及/或眼高），估計連接性品質隨時間的降級等。視情況，當連接性品質不足時，可採取一或多個動作，諸如用備用互連通道替換故障互連通道，降低故障互連通道上的傳輸速率（亦被稱為「資料速率」），用新的IC替換故障IC （在低連接性品質係故障IC而非故障互連通道之結果之狀況下），等等。

如本文中所提及之術語「多IC模組」可描述一群組互連的IC （有時被稱為「小晶片」或「晶粒」），該等IC經整合及封裝在一起，並且經組態以藉由此互連來協作，以便實現特定的聯合功能性。模組中之IC可例如藉由互連匯流排彼此通信。其實體整合可為水平的、豎直的或兩者。

如本文中所提及之術語「眼圖」可描述一圖形，其中來自接收器之數位信號經重複取樣並施加至豎直輸入，而資料速率用於觸發水平掃描。眼圖有助於評估信號傳輸品質，諸如通道雜訊及導致數位信號失真之各種其他現象。自數學角度來看，眼圖為信號之機率密度函數（PDF）的可視化，按模計算單位間隔（UI）。換言之，其示出信號在UI之持續時間內處於各可能電壓的機率。眼圖之通常量測參數係眼寬（EW）及眼高（EH）。

與本揭示內容有關的多IC模組可藉由任何已知的或以後引入之整合技術來構造，該整合技術提供IC之間的直接連接，或藉由諸如某一中介層、基板、電路板及/或其類似物之中介物的間接連接。多IC模組亦可能在其整合IC之各對之間採用直接及間接連接性。當今的多IC模組整合技術之實例包括基板上晶圓上晶片（CoWoS）、晶圓上晶片（WoW）、晶圓上晶片（CoW）及3D IC。然而，本發明之具體實例對於以晶粒對晶粒（IC對IC）連接性為特徵的任何其他類型之多IC模組當然亦係有益的。

所揭示I/O感測包括晶粒對晶粒連接性監控，特定而言判定高速晶粒對晶粒互連之連接性之品質。此類互連可實施寬匯流排及/或低功率（皮焦耳/位元）。品質問題可為開路、短路、電橋短路（信號對信號）、接收器側處之微凸塊電阻降級及/或傳輸器側處之微凸塊電阻降級的原因。在此狀況下，預期接收器處之信號時序會改變，並且該改變可藉由所揭示監控技術來偵測。此監控之時序效應及功率效應若不能忽略亦係最小的。

本揭示內容之具體實例可用於例如採用時脈接收器（亦被稱為「時脈比較器」或「開關比較器」）之晶粒對晶粒的連接性方案。此在當今的高速晶粒對晶粒連接中很普遍，該等連接提供4-32 GT/s （十億次傳送/秒）或更高的傳輸資料速率。

參考圖1，其示出了根據先前技術之例示性晶粒對晶粒連接，在左側處具有發射器（屬於多IC模組之第一IC）且在右側處具有接收器（屬於多IC模組之第二IC）。兩個IC使用互連通道互連；各IC與通道之間的實體連接位於焊墊（典型地為微凸塊、接腳等）處。此接收器基於時脈接收器組態（在圖之放大部分中所示），其中使用比較器將輸入資料與時脈上升或下降邊緣處之參考電壓（V _REF）進行比較。

若電壓差（V _in- V _REF）大於時脈邊緣處之特定值（取決於比較器之實施方案及設計，例如1至20 mV），資料輸出D0將解析為V _DD。否則，D0將解析為V _SS。

根據本揭示內容之原理，當監控使用時脈接收器作為取樣器之互連通道之連接性之品質時，監控電路應實施相同類型之接收器以產生可靠診斷。亦即，藉由使用作為受監控電路之複製品的監控電路（本文中被稱為「I/O感測器」），通常可確保任何偵測到之異常係真實的，並且並非由監控本身引起的。

因此，所揭示之用於監控及表徵基於時脈接收器取樣器之通道的I/O感測器亦實施時脈接收器取樣器。在下文所描述之各種I/O感測器版本中，原理係使用與參考時脈接收器並聯的延遲時脈接收器（後者本質上為甚至在無I/O感測器之情況下亦會在IC中使用之相同時脈接收器）。此等時脈接收器中之兩者接收來自通道之相同資料信號（D _in）及相同參考電壓（V _REF），但以不同方式進行時脈控制：而參考時脈接收器直接由原始時脈信號進行時脈控制，延遲時脈接收器由彼原始時脈信號之延遲版本進行時脈控制。藉由將延遲時脈接收器之資料輸出（D_s_d）與參考時脈接收器之資料輸出（D_s）進行比較，可能評估通道之互連品質，例如藉由量測資料信號（D _in）之眼寬。評估/量測可由包括在I/O感測器中之控制器來執行，該控制器控制延遲量，接收比較之結果，並且若需要亦選擇輸入時脈信號。控制器可進一步隨著時間（例如，幾天、幾週、幾個月及幾年）追蹤眼寬，以偵測通道之降級；減小眼寬指示降級。控制器可進一步判定眼寬是否小於預設臨限值，並且作為回應，觸發用另一備用通道替換故障通道。

顯著地，在下文所描述之所有I/O感測器版本中，當通道以「任務模式」傳送真實資料時，可有利地執行對互連品質之估計及對眼圖參數之量測。不需要停止通道之正常操作來執行評估及量測，此係因為I/O感測器與通道之取樣元件（時脈接收器）並行操作，且不會干擾彼取樣元件之操作。

圖2示出了基於時脈接收器之例示性I/O感測器之第一版本。資料輸入（D _in）驅動兩個時脈接收器（所示之兩個Rx元件），該兩個時脈接收器在其埠中之一者處連接至連接性通道。下部Rx （「參考時脈接收器」）可為IC設計中預先存在之接收器，且上部Rx （「延遲時脈接收器」）係出於監控目的而添加之接收器。

電壓參考V _REF連接至時脈接收器中之各者之另一埠，並用作與D _in的比較位準。

時脈信號（clk）直接驅動下部時脈接收器。

時脈信號之反相延遲版本（clk_d_b）由可程式化延遲線產生。延遲時脈版本（clk_b_d）用於對上部時脈接收器進行時脈控制。

因此，兩個時脈接收器在不同時間對資料（D _in）進行取樣並產生兩個輸出D_s及D_s_d。

然後，此兩個輸出由所示兩個正反器（儲存元件，指示為FF1及FF2）進行取樣，並由比較電路（諸如所示「互斥或」閘）進行比較。FF1及FF2由反相時脈信號Clk_b進行時脈控制。若D_s__d等於D_s，則「互斥或」輸出（X ₀）將為邏輯0 （指示‘通過’），並且若D_s_d不同於D_s，則「互斥或」輸出將為邏輯1 （指示‘失敗’）。

最後一個正反器（儲存元件，指示為FF3）可用於儲存第一次改變為邏輯1時之「互斥或」值，藉由以下組態：FF3由Clk_b進行時脈控制；至FF3之資料輸入來自「或」閘，其第一輸入為X ₀並且其第二輸入為FF3之輸出。最後一個正反器亦視情況被視為比較電路之一部分，因為其儲存比較結果之最後改變。

嵌入在IC中之控制器（在此圖中未示出）可控制由可程式化延遲線引入之增量延遲量，並且亦可接收FF3之輸出。因此，控制器知道導致X ₀中第一次「失敗」之特定延遲量，並且可利用此知識來計算D _in之眼寬。

參考圖3可較佳地理解圖2之I/O感測器之操作，圖3為說明用以在D _in處偵測/量測輸入信號之眼寬的搜索機制（方法）的時序圖。

在該圖中，在通信（資料傳送）期間，對下部時脈接收器進行時脈控制之時脈信號（clk）在單位間隔（UI）之中間處對D1資料輸出之值進行取樣。

由可程式化延遲線產生之Clk_b_d用於藉由以下操作自左至右或自右至左掃描眼睛：用與Clk信號相比不同的延遲位準（用時脈上升邊緣之虛線示出）對上部時脈接收器進行時脈控制。

兩個時脈接收器之輸出在clk信號之下降邊緣處由兩個正反器（FF1及FF2）進行取樣，並然後由「互斥或」比較。

若正反器碰巧對不同值進行取樣，則「互斥或」輸出將設定為邏輯1。最後一個正反器（FF2）將儲存此失敗指示，直至其在隨後掃描序列中由控制器重置。當然，控制器可經組態以在IC上之非易失性記憶體中儲存所有過去失敗指示之記錄連同指示各失敗之時間。

掃描順序（方法）可如下：

自可程式化延遲線之最小延遲開始，clk_b_d對D0資料輸出之值進行取樣。clk信號對D0進行取樣。

由於D0不等於D1，因此預期到失敗（由字母F示出）。

之後，可程式化延遲線以小增量增加其延遲，並且在兩個時脈接收器正對相同值進行取樣之點（延遲線位置）處，偵測經轉換（反轉）為通過（由字母P示出）。

延遲線然後繼續增加其延遲值，直至兩個時脈接收器再次對不同值進行取樣。於是比較指示失敗（由字母F示出）。

眼寬可如下量測：

1.記錄在第1次失敗-通過（F→P）轉變時可程式化延遲線之位置。

2.記錄在第1次通過-失敗（P→F）轉變時可程式化延遲線之位置。

3.計算第1次失敗-通過與第1次通過-失敗之間的延遲線增量數目（K）。

4.藉由將K乘以延遲線「計時單元（tick）」（d）來將K轉換為時間（例如，以皮秒為單位），該延遲線「計時單元」係延遲線經程式化以執行之各增量步長之持續時間。

所揭示之I/O感測器亦可與利用多相位時脈來增加資料傳輸頻寬之晶粒對晶粒的連接性組態一起使用。在此類組態中，某一取樣時脈頻率（例如，2.4 GHz）可跨越多個時脈相位（例如，8個相位），以產生更大的頻寬（例如，2.4×8 = 19.2 GT/s）。

此類例示性組態在圖4中示出，其中存在八個時脈接收器，各時脈接收器由時脈之不同相位（Φ0至Φ7）進行時脈控制，產生八個不同的資料輸出（D0至D7）。此類組態可包括不同數目個時脈相位，諸如2至32個相位或更多。

圖5又係說明圖4之時脈接收器之八個時脈相位及八個資料輸出之時序的時序圖。

參考圖6，其說明所揭示之具有多相位時脈組態（諸如圖4中之一者）之I/O感測器的實施方案。在此實施方案中，與圖2相比，I/O感測器可經組態有以下改變：

1.每八個接收器使用一個代表性接收器。

2.參考資料（D_in）由通道接收器（D0）產生。

3.延遲時脈版本（clko）由I/O感測器產生，以驅動外部時脈接收器，產生延遲資料D0_D （然而，此時脈接收器亦可能包括在I/O感測器本身中）。

作為將I/O感測器僅耦接至多相位時脈組態之一個代表性時脈接收器之替代方案，可能使用每次選擇不同時脈接收器之多工器將I/O感測器耦接至多個時脈接收器。圖中未示出此替代組態。

參考圖7，其說明基於時脈接收器之I/O感測器之第二版本；並且參考圖10，其說明使用圖7之I/O感測器量測輸入信號之眼寬之搜索機制的時序圖。I/O感測器之第二版本的操作類似於其第一版本，其中某些差異在下文指示並在圖7中示出。

第二I/O感測器版本允許藉由執行兩次量測來量測眼寬，各量測可由多工器選擇之單獨掃描操作模式下。

在第一量測模式（M1，模式-1）中，clk信號之上升邊緣用作量測EW之右側時序位移的參考。此係藉由延遲線移位clk信號（調整其延遲）來完成，以發現最低的失敗指示（假設延遲線延遲自其最大值移位至其最小值），或發現最高通過指示（假設延遲線自其最小值移位至其最大值）。

在第二量測中（M2，模式2）中，clk信號之上升邊緣用作參考，而clk_b信號之上升邊緣（clk之反相）被延遲線延遲，以量測EW之左側時序移位。此係藉由延遲線移位clk_b信號來完成，以發現最高的失敗指示（假設延遲線自其最小值移位至其最大值），或發現最低通過指示（假設延遲線自其最大值移位至其最小值）。

然後，最小EW計算為：最小EW = UI+M1-M2。UI表示資料單元間隔，亦即，1/資料速率（以GT/s為單位）。M1及M2中之各者表示當FF3在各別模式下第一次指示「失敗」時由延遲線提供之延遲。

延遲線可由兩個部分（串聯連接之粗延遲線及細延遲線）構成，使得其延遲之組合提供延遲線之總延遲。舉例而言，粗延遲線之各步長可將延遲增加UI長度之 與 之間的值，而細延遲線之各步長可使延遲增加UI長度之 與 之間的值。一般而言，粗延遲線與細延遲線之間的步進延遲之長度的比率可為2:1或更大。

粗延遲線為受控延遲元件，該受控延遲元件使得I/O感測器能夠在使用相同的可變（細）延遲線同時以多種/寬範圍之資料速率（時脈頻率）操作。粗延遲線基於資料速率來組態，以將掃描時脈之邊緣帶至失敗區域（亦即，至將可能偵測到自「失敗」至「通過」或自「通過」至「失敗」結果之轉變之位置附近）。然後，精細延遲線用於更精細掃描，以偵測自通過轉變至失敗或自失敗轉變至通過之確切點。

粗延遲線及細延遲線兩者皆由同一控制器（圖中未示出）控制，該控制器嵌入在IC中，並且視情況作為I/O感測器之一部分，該控制器亦接收FF3之輸出以及控制多工器。

參考圖8，其說明基於時脈接收器之I/O感測器之第三版本；並且參考圖10，其說明使用圖8之I/O感測器偵測/量測輸入信號之眼寬的搜索機制的時序圖（此時序圖與圖7之I/O感測器相同）。

藉由使用相反相位（clk_phase_0及clk_phase_1）之兩個輸入時脈，第三版本I/O感測器能夠以極其高之資料速率（頻率）（諸如32 GT/s及以上）操作，該兩個輸入時脈直接對延遲線及產生D_s輸出之參考時脈接收器進行時脈控制。由於此等高資料速率，兩個可選補償延遲元件可包括在此版本之I/O感測器中：向D _in施加固定延遲之移相器，及向clk_phase_0信號施加固定延遲之補償延遲緩衝器。亦可能僅包括此等補償延遲元件中之一者。固定延遲可為3至12皮秒（或超過3至12皮秒，若需要），此大致相當於可程式化延遲線之內在延遲。彼內在延遲為由可程式化延遲線影響之延遲，甚至在其未經設定為應用任何延遲；其在特定信號路徑中之恰好存在導致通過其之任何信號稍微變慢。藉由稍微延遲D _in，可確保各資料信號幾乎同時到達兩個時脈接收器（例如，其中最大方差不超過3皮秒）；類似地，藉由稍微延遲clk_phase_0信號，可確保當延遲線經設定為引入某一延遲時，clk_phase_0信號將幾乎以設定延遲（具有例如不超過3皮秒之最大方差）到達延遲的時脈接收器，並且不會比該延遲晚太多。總之，此等補償延遲元件有助於確保對等比較—在相同的起始條件下比較兩個時脈接收器之輸出。

第三I/O感測器版本允許藉由在兩個單獨掃描模式下執行兩次量測來量測眼寬，該兩個單獨掃描模式可使用多工器進行選擇（類似於第二版本）。用與上文所描述之相同方法提取EW。Clk_phase_0用作M1及M2量測兩者之參考時脈，clk_phase_0為M1量測下之延遲時脈，clk_phase_1為M2量測下之延遲時脈。

在第一量測（M1，模式-1）中，clk_phase_0信號之上升邊緣用作用以量測EW之右側時序位移的參考。此係藉由延遲線移位clk_phase_0信號來完成，以發現最低的失敗指示（假設延遲線自其最大值移位至其最小值），或發現最高通過指示（假設延遲線自其最小值移位至其最大值）。

在第二量測模式（M2，模式-2）中，clk_phase_0信號之上升邊緣用作用以量測EW之左側時序位移的參考。此係藉由延遲線移位clk_phase_1信號來完成，以發現最高的失敗指示（假設延遲線自其最小值移位至其最大值），或發現最低通過指示（假設延遲線自其最大值移位至其最小值）。

然後，最小EW計算為：最小EW = UI+M1-M2。

Clk_phase_0及clk_phase_1表示多時脈相位系統中之兩個毗鄰時脈相位，而clk_phase_0為超前時脈相位，且clk_phase_1係滯後了UI之時脈相位。藉由將每兩個毗鄰時脈相位連接至I/O感測器，第三I/O感測器版本可用於量測多時脈相位系統中之各資料索引（多於兩個）的EW。舉例而言，在4時脈相位系統中，可量測以下時脈相位對[超前，滯後]：[clk_phase_1, clk_phase_0]、[clk_phase_2, clk_phase_1]、[clk_phase_3, clk_phase_2]。如所屬技術領域中具有通常知識者將容易瞭解，此可藉由添加輸入選擇器（多工器）來實施。

現在參考以下諸圖：圖9A，其說明基於時脈接收器之I/O感測器之第四版本；圖9B，其說明基於正反器取樣之I/O感測器之第四版本（並且亦量測正交相位時脈）；及圖10，其說明使用圖9A或圖9B之I/O感測器偵測/量測輸入信號之眼寬的搜索機制的時序圖（此時序圖對於圖7及圖8之I/O感測器係相同的）。

第四版I/O感測器能夠量測多相位時脈、寬頻率範圍系統中每各時脈相位之眼寬。舉例而言，此類系統利用多相位時脈來對具有多個時脈相位（例如，2或4個）之寬資料速率傳輸（例如，4 GT/s至3.2 GT/s）進行取樣。圖9A之I/O感測器可相對於時脈相位clke及clko中之各者來量測EW。圖9B之I/O感測器可相對於時脈相位clk_phase_1、clk_phase_2、clk_phase_3及clk_phase_4中之各者來量測EW。

圖9A與圖9B之間的主要區別在於圖9A中使用時脈接收器來對資料進行取樣與圖9B中使用正反器（暫存器）來對資料進行取樣之間。具體而言，圖9B使用第一正反器（FF1）及第二正反器（FF2）來分別使用參考時脈之延遲版本及參考時脈之未延遲版本對資料進行取樣。I/O感測器中之其他正反器基本上相同。與時脈接收器相比，取樣正反器之使用可有利於簡化製造或製作。在此組態中，VREF亦無必要被提供給I/O感測器，此可改良信號路由之效率。

圖9A示出兩個時脈相位，偶數時脈（clke）及奇數時脈（clko）。clke與clko之間的相位為180度，使得clke在資料串流之偶數位置處對資料進行取樣，而clko在資料串流之奇數位置對資料進行取樣（對於雙倍資料速率DDR操作）。本文中意欲之其他組態可包括不同數目個時脈相位。如圖9B所示，可存在四個時脈相位，其中各時脈相位與另外兩個時脈相位之間具有90度的間隔（對於四倍或正交資料速率、QDR操作）。甚至可使用更多時脈相位，並且所屬技術領域中具有通常知識者將認識到需要對此等實例進行調適以促進彼數目個時脈相位。

第四版本I/O感測器實施兩個輸入多工器mux1及mux2，以選擇系統中之各時脈相位用作參考時脈（圖9A中之clke或clko，或圖9B中之clk_phase_1、clk_phase_2、clk_phase_3及clk_phase_4）。I/O感測器將在如上文所描述之多模式量測技術中量測每選定時脈相位之EW。

對於圖9A，為了相對於clke量測EW：在模式1下，mux1及mux 2兩者皆選擇clke。在模式2下，mux1選擇clko，且mux2選擇clke。為了相對於clko量測EW：在模式1下，mux1及mux 2兩者皆選擇clko。在模式2下，mux1選擇clke，且mux2選擇clko。

參考圖9B，輸入多工器用於每量測選擇兩個時脈相位，如下文所解釋。

為在DDR模式下量測EW （其中僅使用兩個時脈相位），應按以下次序選擇兩個時脈相位。Eye-1藉由選擇clk_phase_1、clk_phase_2 （clk_f1、clk_f2）來量測。Eye-2藉由選擇clk_phase_2、clk_phase_1 （clk_f2、clk_f1）來量測。此可藉由對mux2 （由prtn_io_sensor_cfg[10:9]信號控制）及mux1 （由prtn_io_sensor_cfg[12:11]信號控制）進行以下選擇來實現。

為了在DDR模式下量測Eye-1選擇以下時脈對： prtn_io_sensor_cfg[10:9] = [0,0]、prtn_io_sensor_cfg[12:11] = [0,0] → M1 prtn_io_sensor_cfg[10:9] = [0,0]、prtn_io_sensor_cfg[12:11] = [0,1] → M2

為了在DDR模式下量測Eye-2，選擇以下時脈對： prtn_io_sensor_cfg[10:9] = [0,1]、prtn_io_sensor_cfg[12:11] = [0,1] → M1 prtn_io_sensor_cfg[10:9] = [0,1]、prtn_io_sensor_cfg[12:11] = [0,0] → M2

為在QDR模式下量測各EW，應按以下次序選擇四個時脈相位中之兩者。Eye-1藉由選擇clk_phase_1、clk_phase_4 （clk_f1、clk_f4）來量測。Eye-2藉由選擇clk_phase_2、clk_phase_1 （clk_f2、clk_f1）來量測。Eye-3藉由選擇clk_phase_3、clk_phase_2 （clk_f3、clk_f2）來量測。Eye-4藉由選擇clk_phase_4、clk_phase_3 （clk_f4、clk_f3）來量測。此可藉由對mux2 （由prtn_io_sensor_cfg[10:9]信號控制）及mux1 （由prtn_io_sensor_cfg[12:11]信號控制）進行以下選擇來實現。

為了在QDR模式下量測Eye-1，選擇以下時脈對： prtn_io_sensor_cfg[10:9] = [0,0]、prtn_io_sensor_cfg[12:11] = [0,0] → M1 prtn_io_sensor_cfg[10:9] = [0,0]、prtn_io_sensor_cfg[12:11] = [1,1] → M2。

為了在QDR模式下量測Eye-2，選擇以下時脈對： prtn_io_sensor_cfg[10:9] = [0,1]、prtn_io_sensor_cfg[12:11] = [0,1] → M1 prtn_io_sensor_cfg[10:9] = [0,1]、prtn_io_sensor_cfg[12:11] = [0,0] → M2

為了在QDR模式下量測Eye-3，選擇以下時脈對： prtn_io_sensor_cfg[10:9] = [1,0]、prtn_io_sensor_cfg[12:11] = [1,0] → M1 prtn_io_sensor_cfg[10:9] = [1,0]、prtn_io_sensor_cfg[12:11] = [0,1] → M2

為了在QDR模式下量測Eye-4，選擇以下時脈對： prtn_io_sensor_cfg[10:9] = [1,1]、prtn_io_sensor_cfg[12:11] = [1,1] → M1 prtn_io_sensor_cfg[10:9] = [1,1]、prtn_io_sensor_cfg[12:11] = [1,0] → M2

參考圖9C，示出使用I/O感測器來量測用於精確EW量測之可程式化或可調整延遲線的電路。藉由耦接至所示位置處之輸入多工器及可程式化延遲線，此電路可與例如圖9A或圖9B之I/O感測器互連。

在本設計中，使用環形振盪器（ROSC）電路來量測延遲。ROSC電路包含擴展延遲線（EDL）及ROSC反相器。ROSC電路由ROSC通道閘及ROSC選擇器控制，兩者皆由ROSC賦能信號osc_en賦能。當osc_en = [1]時，ROSC通道閘及ROSC選擇器經啟用，且當osc_en = [0]時，ROSC通道閘及ROSC選擇器經停用。

ROSC選擇器之輸出由模式信號osc_mode控制。ROSC電路可在兩種模式下操作。在第一模式（osc_mode = [1]）下，ROSC電路僅包含擴展延遲線及ROSC反相器。在第二模式（osc_mode = [0]）下，ROSC電路包含I/O感測器之可程式化延遲線、擴展延遲線及ROSC反相器。ROSC選擇器之輸出經提供給分頻器，包含：分頻器正反器（FF）；及反相器。ROSC選擇器之輸出作為時脈輸入提供至分頻器正反器（FF），並且反相器耦接在分頻器正反器（FF）資料輸出與分頻器正反器（FF）資料輸入之間。因此，分頻器正反器（FF）資料輸出處之信號為ROSC選擇器之輸出之頻率的一半。

分頻器之輸出經提供至緩衝器，該緩衝器提供振盪器輸出信號osc_out。有利地，振盪器輸出信號可與I/O感測器（未示出）之量測輸出多工。當正在進行可程式化延遲線量測時，停用正常I/O感測器量測係有利的。出於此目的，ROSC賦能信號osc_en亦經提供至多工器（mux）上之反相控制輸入端（標記為Input_dis），該多工器向延遲線（例如，圖9A及圖9B中之mux2）提供輸入。從而，當osc_en = [1]時，反相控制輸入停用多工器。以此方式，可程式化延遲線可用於正常（EW）量測或延遲線量測。在後一狀況下，正常（EW）量測模式經停用。

可程式化延遲線電路以精細步長產生線性延遲。由可程式化延遲線（D）提供之延遲可由以下表達式表示： ，其中D ₀為延遲線之內在延遲，d為精細步進延遲步長，且n為步長數目減1（因為k之初始值為0），此在實例狀況下可為16。

ROSC電路允許以皮秒為單位量測精細延遲線步長。如上文所闡釋，ROSC電路可在兩個組態模式下啟動。第一模式（osc_mode = [1]）亦被稱為細延遲線旁路模式，且在此組態中，ROSC包含EDL及ROSC反相器。然後，ROSC之振盪頻率基於EDL延遲。振盪週期Tosc為EDL延遲的兩倍。第二模式（osc_mode = [0]）亦被稱為細延遲線無旁路模式。在此組態中，ROSC包含EDL及可程式化延遲線。在此模式下，ROSC之振盪頻率與EDL之延遲及可程式化細延遲線之延遲相對應。在此狀況下，振盪週期Tosc為EDL延遲與可程式化延遲線延遲之總和的兩倍。

在特定實例中（僅出於說明目的），EDL延遲可具有0.5 ns之值，並且第一模式下之ROSC之預期頻率然後大約為1 GHz ( )。分頻器（包括分頻器正反器FF）將ROSC頻率除以2，使得振盪器輸出信號osc_out在此實例狀況下大約為500 MHz。

在操作中，ROSC電路之第一模式用於產生基線頻率（FB），其在上文說明性實例中為500 MHz。然後可提取週期時間： 。在此說明性實例中，T _B為4 ns。然後，在k = 0之情況下使用ROSC電路之第二模式。此用於量測與EDL延遲及可程式化延遲線內在延遲（D ₀）之總和相對應的頻率（F _D）並自此提取對應循環時間（TD）：

最後，使用ROSC電路之第二模式，其中將k設定為1至n中之各者（在本文中所論述之說明性實例中n=15），以量測F _D(k)並根據以下表達式提取細延遲線步長持續時間d(k)：

。

取決於延遲線組態，d(k)之典型實例值可為1 ps至5 ps。以此方式判定之時序量測然後可用於精確的EW量測。

一般而言，此電路可被認為係時序量測電路，經組態以量測由可程式化延遲線提供之延遲。時序量測電路可包含環形振盪器電路，其經選擇性地組態以將可程式化延遲線包括在內。以此方式，無可程式化延遲線之環形振盪器電路之輸出頻率與包括可程式化延遲線之環形振盪器電路之輸出頻率的比較可指示由可程式化延遲線引入之延遲。精確的EW量測（達到皮秒量級）從而可為可能的。

現在參考圖11，其示出利用第一、第二或第三版本之I/O感測器中之任一者的例示性晶粒對晶粒的連接性組態。此I/O感測器經定位接近於通道取樣元件（參考時脈接收器（Rx））。I/O感測器輸入信號連接至通道以接收D _in，且Rx時脈亦用於對I/O感測器進行時脈控制。Rx V _REF亦用作I/O感測器自己的（延遲）時脈接收器之參考電壓。

現在參考圖12A及圖12B，該等圖示出利用第四I/O感測器版本之例示性晶粒對晶粒的連接性組態。圖12A使用基於具有兩個時脈相位之時脈接收器之第四I/O感測器版本，如例如在圖9A中所示，且圖12B使用基於具有四個時脈相位之取樣正反器（或類似物）之第四I/O感測器版本，如例如在圖9B中所示。在兩個狀況下，I/O感測器經定位接近於通道取樣元件、時脈接收器（Rx）。I/O感測器輸入信號連接至通道以接收D _in，且各別Rx元件之兩個時脈相位亦用於對I/O感測器進行時脈控制。在圖12A中，Rx V _REF用作I/O感測器自身（延遲）時脈接收器之參考電壓。當在I/O感測器中使用取樣正反器時，無必要提供Rx V _REF作為至I/O感測器之參考電壓，如在圖12B中所示。

現在參考圖13A，其示出例示性晶粒對晶粒的連接性組態，該組態使用任何上文所提及I/O感測器版本中之任一者，其中使用變數V _REF量測眼高（EH）之附加能力。為了量測眼高，如在圖13B中所說明，對M1及M2量測值與不同V _REF值進行比較，使得現在根據不同V _REF點中之各者計算眼寬。現在可根據預定義的最小眼寬（例如，V _REF+/- 2dV）計算眼高。

現在參考圖14，其示出了使用上文所提及I/O感測器版本中之任一者的例示性晶粒對晶粒的連接性組態，具有每多個參考時脈接收器（Rx） （例如兩個）使用一個I/O感測器的能力。在此組態中，參考時脈接收器中之各者連接至I/O感測器，使得其時脈至資料延遲差保持實質上不變，而不管時脈接收器之間的距離。彼距離內在之延遲（亦即，與路徑之距離成比例的信號傳播時間）可由所說明的補償延遲緩衝器來補償，該補償延遲緩衝器應用根據相關距離預先計算係固定延遲量。在I/O感測器之輸入處保持資料信號與時脈信號之間的相同延遲差，允許以可靠的方式基於M1 + M2量測來量測EW及EH；亦即，所量測EW及EH將等於參考時脈接收器本身之EW及EH。此圖中所示之兩個多工器mux1及mux2可實施在I/O感測器外部，或實施為I/O感測器之一部分。

在使用多相位時脈之第三及第四I/O感測器版本中，可使用下文所描述之技術偵測及/或量測此類時脈之工作循環失真。此失真展現為不同時脈相位之不同的、不匹配的週期。參考圖15A及圖15B，該等圖分別示出了正常多相位時脈工作循環及異常（失真）多相位時脈工作循環的時序圖。正常多相位時脈展現工作循環之50%，其中UI一致，且各時脈相位信號clko及clke之上升邊緣之間的距離相等。然而，在異常多相位時脈中，不存在任何一致的UI。就clko而言，其「相位低」（PL）週期長於其「相位高」（PH）週期，且在clke中可觀察到相反的現象。此等時脈相位信號中之各者之上升邊緣之間的距離係不相等的。不同於50%之工作循環在多相位時脈接收器中通常係非所要的。

為了偵測此類工作循環失真，並且視情況量測失真工作循環，可執行兩個量測：在使用clke （M1e）之模式1下之量測，以及在使用clko （M1o）之模式1下之量測。失真然後由M1e至M1o給出。作為替代，兩個量測可包括在使用clke （M2e）之模式2下之量測，以及在使用clko （M2o）之模式2下之量測。此處，失真由M2e至M2o給出。

上文在使用多相位時脈之I/O感測器版本（第二、第三及第四版本）的上下文中描述了用以量測眼寬（最小EW）之各種方法。此等方法需要操作兩個掃描模式。然而，當已知多相位時脈之工作循環未失真時，可使用更簡單方法來量測眼寬（無論藉由如上文所描述之量測失真，或藉由藉由其他測試知道預期無任何失真）。此方法僅需要單一掃描模式，其中為一個時脈相位判定最低失敗及最高失敗（由於50%工作循環假設，不需要量測另一時脈相位）。眼寬由下式給出：UI +最低失敗-最高失敗。亦即，UI之持續時間加上達到較低失敗所需之延遲減去達到最高失敗所需之延遲。

由此可見，當預先知道多相位參考時脈接收器具有正常（50%）工作循環（或接近於正常工作循環，諸如47至53%工作循環）時，第三及第四I/O感測器版本可在無用於模式選擇之多工器之情況下實現；相反，僅一個時脈相位可用於連接性品質估計及眼寬量測。類似地，第二I/O感測器版本可在無時脈反相器及跟隨其之多工器之情況下實現，使得僅基於原始時脈信號來執行連接性品質估計及眼寬量測。

本文中進一步提供一種計算眼寬抖動的方法。此可包括使用第二、第三或第四I/O感測器版本進行大量（例如，10,000個或更多個）M1或M2量測，並計算量測分佈之統計量度。計算眼寬抖動之替代方法係在多個互連通道上方擴散此等M1或M2量測（亦即，當相關I/O感測器連接至多個不同通道之參考時脈接收器時），使得計算之眼寬抖動表示在所有此等通道上方發生之抖動。

一般而言，關於I/O感測器之所有版本，將瞭解，I/O感測器可包括上文簡要描述之控制器。控制器可藉由其所包含之合適電路系統來組態，以控制可程式化延遲線，亦即，根據延遲線中內置的任何延遲增量（或「步長」），逐漸調整由延遲線引入之延遲量。此逐漸調整可根據前述掃描方法。

控制器可經進一步組態以控制所提及多工器中之任一者，以實現不同的量測模式。

控制器可經進一步組態以自比較電路（例如，互斥或閘）接收比較結果（「通過」或「失敗」，表達為0或1），係緊在進行各比較之後，抑或僅在最後一個正反器（例如，圖7中之FF3及其他圖中之相當正反器）中之值自一個值變為另一值（例如，自「通過」變為「失敗」，或自「失敗」變為「通過」）之後。

此外，控制器可經組態以基於比較結果與導致彼結果之延遲量來估計在互連通道上連接之IC之間的連接性品質；亦即，若回應於由延遲線引入之一定延遲量，比較結果自先前「通過」轉變（反轉）為「失敗」，則控制器可推斷連接性品質與彼一定量的延遲相關。通常，延遲越長，連接性品質越好，且反之亦然。品質估計可構成例如藉由互連通道接收之信號的眼圖參數之量測，例如眼寬及/或眼高。為了量測眼高，控制器可經進一步組態以控制變數V _REF，以便逐漸調整V _REF至獲得眼高量測值所需之不同位準。

由控制器進行的品質估計亦可採取更長期監控之形式，在此期間，偵測到在變化的延遲量（以及各別眼圖參數）之「失敗」結果的趨勢，並且視情況起作用。估計係瞬時的抑或長期的，當連接性品質不足時（例如，低於臨限值，或當降級趨勢超過特定斜率時），控制器可執行或觸發一或多個動作，如上文所論述。

控制器可進一步經組態以執行前述工作循環失真偵測/量測，以及前述眼寬抖動量測。

控制器可進一步經組態以將品質估計（例如，所量測眼圖參數）傳輸至安裝有多IC模組之計算裝置，並且視情況自彼處經由通信網路傳輸至電腦化伺服器。品質估計可由計算裝置或電腦化伺服器進一步分析，並且各自可向使用發出關於品質估計及/或其進一步分析之結果的指示。

此外，一般而言，關於I/O感測器之所有版本，若期望，I/O感測器可包括一或多個補償延遲元件，其經組態以補償I/O感測器之元件之內在延遲及/或由於I/O感測器之位置而需要的更大信號傳播距離之內在延遲。圖8之補償延遲緩衝器及移相器為此類補償延遲元件之實例，其中第一補償延遲元件延遲時脈信號，且第二補償延遲元件延遲資料信號。圖14中給出了關於至需要時序補償之I/O感測器的距離的進一步實例。通常，隨著所監控的互連通道之資料速率增加，I/O感測器中之此類補償延遲元件之重要性可增加；在高資料速率下，資料信號之取樣必須精確定時，並且與I/O感測器（其元件及/或其位置）相關聯的任何未補償延遲都可降低品質估計之可靠性，例如藉由產生眼圖參數之不準確量測。

所揭示之I/O感測器及I/O感測方法之優點可包括： -    全資料通道覆蓋。 -    全面覆蓋驅動器及接收器（比較器、位準移位器）電路。 -    對面積及功率的影響可忽略不計。 -    在測試及任務中期間使用。 -    資料分析能力。

所揭示I/O感測器及I/O感測方法可例如用於在製作之前表徵IC設計： -    不同PVT （過程電壓溫度）範圍下通道效能（眼寬及抖動）之表徵。 -    通道間偏斜及串擾表徵。 -    基板設計拓樸驗證。

所揭示之I/O感測器及I/O感測方法亦可係有用的，例如，在已製作IC之後： -    組裝多IC模組之離群值偵測。 -    備用通道啟動（若此類通道可用）。 -    良率監控及良率下降預警。

所揭示之I/O感測器及I/O感測方法亦可用於例如監控在現場操作之多IC模組之可靠性，其晶粒對晶粒通道可隨著時間而降級。若偵測到即將到來的失敗，可執行預測性維護，諸如啟動備用通道、模組交換等。

另一選項為在各IC最終與另一IC封裝在一起之前在各IC處執行I/O感測，以避免將具有實質效能差異之IC（例如具有實質上不同延遲之接收器）封裝在一起。為此，一具體實例可包括測試裝置（「測試器」），該測試裝置經組態以向連接至該測試器之IC傳輸資料，其中該IC包括所揭示之I/O感測器。由於假設測試器正在完美地傳輸資料，並且並非任何通道延遲之原因（無論如何，並非實質原因），因此任何延遲可歸因於受測IC。藉由以此方式測試每一製作IC，「快速」IC （具有低通道延遲之IC）可互連並封裝在一起，且「慢速」IC亦係如此。此防止了將快速IC與慢速IC封裝在一起（此將導致與最慢IC（最薄弱環鏈）一樣慢之晶粒對晶粒連接）。

本文中描述了一系列電路設計及示意圖。將瞭解，此等電路設計可以電子（亦為「數位」）表示（亦為「編碼」）來體現。電子表示可儲存在電腦可讀取媒體中，特定而言具有非暫時性性質。合適的電子表示可包括電子電腦輔助設計（ECAD）軟體之表示，亦被稱為電子設計自動化（EDA）軟體。在此狀況下，可跨越多個電子文件或檔案儲存表示之部分，可能包括提供電路之組件之細節的ECAD軟體之一或多個庫。ECAD表示可提供適用於如設計中所表示之電路之製造（亦為「製作」）之指令。根據本揭示內容，可提供此類電子表示。進一步考慮使用電子電路之電子表示作為製造電子電路之一部分的方法。

諸圖中之流程圖、電路及方塊圖說明根據本發明之各個具體實例的系統、方法及電腦程式產品之可能實施方案之架構、功能性及操作。就此而言，流程圖或方塊圖中之各區塊可表示指令之模組、區段或部分，其包含用於實施指定邏輯功能之一或多個可執行指令。亦應注意，方塊圖及/或流程圖說明中之各區塊以及方塊圖及/或流程圖說明中之區塊的組合可由執行所規定功能或動作或實施專用硬體及電腦指令檔組合的基於專用硬體之系統來實施。

在說明書及申請專利範圍中，當描述數值時，術語「實質上」、「基本上」及其形式中之各者意指與彼值的偏差高達20%（亦即，±20%）。類似地，當此類術語描述數值範圍時，其意指高達20%之較寬範圍—高於彼明確範圍10%且低於該範圍10%。

在說明書中，任何給定數值範圍應被認為已具體揭示了所有可能的子範圍以及彼範圍內之個別數值，使得各此類子範圍及個別數值構成了本發明之具體實例。無論範圍之廣度如何，上述情形適用。舉例而言，自1至6等整數範圍之描述應視為特定揭示諸如自1至3、自1至4、自1至5、自2至4、自2至6、自3至6等子範圍以及彼範圍內之個別數值，例如1、4及6。類似地，例如自0.6至1.1之分數範圍之描述應視為特定揭示諸如自0.6至0.9、自0.7至1.1、自0.9至1、自0.8至0.9、自0.6至1.1、自1至1.1等子範圍以及彼範圍內之個別數值，例如0.7、1及1.1。

本發明之各種具體實例之描述係出於說明的目的而呈現，並非意欲為窮盡性或限制於明確描述。在不脫離所描述之具體實例的範圍及精神的情況下，對於所屬技術領域中具有通常知識者而言，諸多修改及變化將係顯而易見的。本文中所使用之術語經選擇來最佳地解釋具體實例之原理、實踐應用，或優於市場中找到技術的技術改良，或使所屬技術領域中具有通常知識者能夠理解本文中所揭示之具體實例。

在本申請案之描述及申請專利範圍中，措詞「包含」、「包括」及「具有」中之各者以及其形式未必限於措詞可與其相關聯的清單中之構件。

clk:時脈信號 clk_b:反相時脈信號 clk_b_d:時脈信號之反相延遲版本 clke:時脈相位 clko:時脈相位 clk_phase_1:時脈相位 clk_phase_2:時脈相位 clk_phase_3:時脈相位 clk_phase_4:時脈相位 D0:資料輸出 D0_D:延遲資料 D1:資料輸出 D2:資料輸出 D3:資料輸出 D4:資料輸出 D5:資料輸出 D6:資料輸出 D7:資料輸出 D _in:資料輸入 D_in:參考資料 D_s:輸出 D_s_d:輸出 FF1:正反器 FF2:正反器 FF3:正反器 FF4:正反器 FF5:正反器 Input_dis:反相控制輸入端 M1:第一量測模式/第一量測 M2:第二量測/第二量測模式 mux:多工器 mux1:輸入多工器 mux2:輸入多工器 osc_en:ROSC賦能信號 osc_mode:模式信號 osc_out:振盪器輸出信號 V _REF:參考電壓 X ₀:「互斥或」輸出 ϕ0:相位 ϕ1:相位 ϕ2:相位 ϕ3:相位 ϕ4:相位 ϕ5:相位 ϕ6:相位 ϕ7:相位

在參考圖中說明例示性具體實例。在圖中所示出之組件及特徵的尺寸通常係為了呈現之方便及清楚起見而選擇，且未必按比例示出。下文列出諸圖。

[圖1]示出了具有時脈接收器之例示性晶粒對晶粒連接；

[圖2]示出了基於時脈接收器之例示性I/O感測器之第一版本；

[圖3]為示出用以使用圖2之I/O感測器偵測/量測輸入信號之眼寬（EW）的搜索機制的時序圖；

[圖4]示出了利用多相位時脈之例示性晶粒對晶粒的連接性組態；

[圖5]為示出圖4之時脈相位之時序的時序圖；

[圖6]示出了具有圖4之多相位時脈組態之圖2之I/O感測器的實施方案；

[圖7]示出了基於時脈接收器之例示性I/O感測器之第二版本；

[圖8]示出了基於時脈接收器之例示性I/O感測器之第三版本；

[圖9A]示出了基於時脈接收器之例示性I/O感測器之第四版本；

[圖9B]示出了基於基於正反器之取樣的例示性I/O感測器之第四版本的變型；

[圖9C]示出了使用I/O感測器來量測用於精確EW量測之可程式化延遲線的電路；

[圖10]示出了用以使用圖7、圖8、圖9A或圖9B之I/O感測器來偵測/量測輸入資料信號之眼寬（EW）的搜索機制的時序圖；

[圖11]示出了利用圖7及圖8之I/O感測器之例示性晶粒對晶粒的連接性組態；

[圖12A]示出了利用圖9A之I/O感測器之另一例示性晶粒對晶粒的連接性組態；

[圖12B]示出了利用圖9B之I/O感測器之類似例示性晶粒對晶粒的連接性組態；

[圖13A]示出了利用圖2及圖7至圖9B之I/O感測器之另一例示性晶粒對晶粒的連接性組態，其具有量測眼高（EH）之附加能力；

[圖13B]示出了用於用圖13A之組態量測眼高的方法；

[圖14]示出了利用圖2及圖7至圖9B之I/O感測器之另一例示性晶粒對晶粒的連接性組態，其具有將單個I/O感測器用於多個時脈接收器之附加能力；

[圖15A]及[圖15B]分別示出了正常多相位時脈工作循環及異常（失真）多相位時脈工作循環的時序圖。

D0:資料輸出

D1:資料輸出

D7:資料輸出

D_in:資料輸入

V_REF:參考電壓

Φ0:相位

Φ1:相位

Φ7:相位

Claims (19)

1. 一種I/O感測器，其包含： 一可程式化延遲線； 一延遲取樣裝置，其具有以下輸入： 一資料信號，其亦用作至一參考時脈接收器之一輸入，該參考時脈接收器經組態以對自一多IC模組之兩個積體電路（IC）之間的一互連通道接收之該資料信號進行取樣，及 一延遲時脈信號，其係自該可程式化延遲線接收，其中該延遲時脈信號係對該參考時脈接收器進行時脈控制之一時脈信號之一延遲版本； 一比較電路，其經組態以比較該延遲取樣裝置之一資料信號輸出與該參考時脈接收器之一資料信號輸出；及 一控制器，其經組態以： 逐漸調整由該可程式化延遲線引入之一延遲量， 在該延遲量之各逐漸調整之後，自該比較電路接收該比較之結果，及 基於該等結果中之至少一者且基於導致該等結果之該延遲量，估計該互連通道上該兩個IC之間的一連接性品質。
2. 如請求項1之I/O感測器，其中： 該可程式化延遲線包含串聯連接之一粗延遲線及一細延遲線； 該粗延遲線之各延遲步長比該細延遲線之各延遲步長長； 該粗延遲線之各延遲步長之長度經組態以使該延遲時脈信號之一上升邊緣接近於該比較之該等結果可能自一「通過」反轉為一「失敗」或自一「失敗」反轉為一「通過」的位置；且 該細延遲線之各延遲步長之長度經組態以偵測該比較之該等結果可能自一「通過」反轉為一「失敗」或自一「失敗」反轉為一「通過」之一確切點。
3. 如請求項1或請求項2之I/O感測器，其中對該連接性品質之估計包含該資料信號之一眼圖參數之一計算。
4. 如請求項3之I/O感測器，其中該眼圖參數包含一眼寬，該眼寬係基於在該資料信號之一單位間隔（UI）之左側及右側處之比較結果之反轉點之間的一時間距離來計算。
5. 如請求項4之I/O感測器，其中該控制器經組態以操作該可程式化延遲線以在一個方向上掃描該眼睛，以便偵測該比較結果之該等反轉點。
6. 如請求項4之I/O感測器，其中該控制器經組態以在兩個眼睛掃描模式之間進行選擇： 一第一眼睛掃描模式，其中藉由增加或減少由該可程式化延遲線引入之該延遲量來掃描該眼睛之一第一側；及 一第二眼睛掃描模式，其中藉由增加或減少由該可程式化延遲線引入之該延遲量來掃描該眼睛之一第二相對側。
7. 如請求項6之I/O感測器，其中對該參考時脈接收器進行時脈控制之該時脈信號係一多相位時脈信號，且其中： 在該第一眼睛掃描模式下，該多相位時脈信號之該等相位中之一者經歷由該可程式化延遲線引入之該延遲量的該增加或該減少； 在該第二眼睛掃描模式下，該多相位時脈信號之該等相位中之一不同者經歷由該可程式化延遲線引入之該延遲量的該增加或該減少；且 在該第一眼睛掃描模式及該第二眼睛掃描模式兩者中，該多相位時脈信號之該等相位中之該不同者用於對該參考時脈接收器進行時脈控制。
8. 如請求項6或7之I/O感測器，其中： 該延遲取樣裝置係一時脈接收器，具有一參考電壓作為一額外輸入，該參考電壓亦用作至該參考時脈接收器之一輸入； 該參考電壓為一可變參考電壓； 該眼圖參數進一步包含一眼高；且 該控制器進一步經組態以藉由在該第一眼睛掃描模式及該第二眼睛掃描模式中之各者期間逐漸調整該可變參考電壓來量測該眼高，從而在不同電壓位準下量測該眼寬。
9. 如請求項6至8中任一項之I/O感測器，其中： 對該參考時脈接收器進行時脈控制之該時脈信號為一多相位時脈信號；且 該控制器經進一步組態以基於該第一眼睛掃描模式及該第二眼睛掃描模式中之僅一者來偵測該多相位時脈信號之一工作循環失真。
10. 如請求項4至9中任一項之I/O感測器，其中： 對該參考時脈接收器進行時脈控制之該時脈信號為具有一大約50%工作循環之一多相位時脈信號；且 在計算該眼寬時，自該可程式化延遲線接收之該延遲時脈信號僅為該多相位時脈信號之一個相位。
11. 如請求項1至10中任一項之I/O感測器，其進一步包含一補償延遲元件，該補償延遲元件經組態以向該時脈信號施加一固定延遲量，以補償該可程式化延遲線之一內在延遲。
12. 如請求項1至11中任一項之I/O感測器，其進一步包含一補償延遲元件，該補償延遲元件經組態以向該資料信號施加一固定延遲量，以補償該可程式化延遲線之一內在延遲。
13. 如請求項1至12中任一項之I/O感測器，其進一步包含一補償延遲元件，該補償延遲元件經組態以向該資料信號及該時脈信號中之至少一者施加一固定延遲量，以補償該參考時脈接收器與該I/O感測器之間的一距離。
14. 如請求項1至13中任一項之I/O感測器，其中該延遲取樣裝置係一時脈接收器，具有一參考電壓作為一額外輸入，該參考電壓亦用作至該參考時脈接收器之一輸入。
15. 如請求項1至13中任一項之I/O感測器，其中該延遲取樣裝置係一正反器。
16. 如請求項1至15中任一項之I/O感測器，其進一步包含： 一時序量測電路，其經組態以量測由該可程式化延遲線提供之一延遲。
17. 如請求項16之I/O感測器，其中該時序量測電路包含一環形振盪器電路，該環形振盪器電路經組態以選擇性地將該可程式化延遲線包括在內。
18. 一種其上儲存有用於一I/O感測器之一電腦可讀取編碼的非暫時性電腦可讀取媒體，該I/O感測器之該電腦可讀取編碼包含： 一可程式化延遲線； 一延遲取樣裝置，其具有以下輸入： 一資料信號，其亦用作至一參考時脈接收器之一輸入，該參考時脈接收器經組態以對自一多IC模組之兩個積體電路（IC）之間的一互連通道接收之該資料信號進行取樣，及 一延遲時脈信號，其係自該可程式化延遲線接收，其中該延遲時脈信號係對該參考時脈接收器進行時脈控制之一時脈信號之一延遲版本； 一比較電路，其經組態以比較該延遲取樣裝置之一資料信號輸出與該參考時脈接收器之一資料信號輸出；及 一控制器，其經組態以： 逐漸調整由該可程式化延遲線引入之一延遲量， 在該延遲量之各逐漸調整之後，自該比較電路接收該比較之結果，及 基於該等結果中之至少一者且基於導致該等結果之該延遲量，估計該互連通道上該兩個IC之間的一連接性品質。
19. 如請求項18之非暫時性電腦可讀取媒體，其中該I/O感測器之該電腦可讀取編碼進一步包含如請求項2至17中任一項之技術特徵中之任一者。