CN115762618A - 包括硅通孔测试装置的半导体装置及其操作方法 - Google Patents

Abstract

提供一种半导体系统、半导体装置、硅通孔测试方法和制造半导体装置的方法。半导体系统包括：半导体装置，其包括缓冲器晶片以及堆叠在缓冲器晶片上并且通过N个(其中N为正整数)TSV与缓冲器晶片通信的第一堆叠件晶片至第L(其中L是大于或等于2的整数)堆叠件晶片；以及TSV测试装置，其根据时钟信号测量N个TSV的一端的电压和另一端的电压中的每一个，将所述一端的电压和所述另一端的电压中的每一个与参考电压进行比较，并且根据比较结果确定N个TSV中的每一个是否具有多个TSV缺陷类型。

Description

包括硅通孔测试装置的半导体装置及其操作方法

相关申请的交叉引用

要求于2021年9月3日在韩国知识产权局提交的韩国专利申请No.10-2021-0117936的优先权，该申请的全部内容以引用方式全文并入本文中。

技术领域

本公开涉及硅通孔(TSV)测试装置，并且更具体地说，涉及包括用于检测TSV故障的测试装置的半导体装置以及该半导体装置的操作方法。

背景技术

随着待由电子装置处理的数据量近来增加，需要具有高容量和高带宽的存储器装置。为了提高半导体存储器的集成度，已经应用了其中多个存储器芯片经二维(2D)方法被堆叠的三维(3D)布置技术。根据高集成度和大容量存储器的需求趋势，需要通过利用存储器芯片的3D布置结构增大存储器的容量以及通过同时减小半导体芯片尺寸增大存储器的集成度的结构。作为其中半导体芯片的上端和下端通过在半导体芯片中钻小孔连接至穿通硅电极的封装技术的TSV方法已经作为3D结构布置技术被使用。

在3D集成电路中，可通过测量通过TSV的电压以及计算TSV的电阻值并提供其上的数据来执行用于确定TSV的电阻式开路或短路缺陷的TSV测试。

常规TSV测试电路包括触发器和比较器，并且可以检测TSV的开路和/或短路缺陷。然而，可利用常规TSV测试电路检测有限类型数的故障，并且测试需要相对长的时间且缺陷检测精度低。

因此，需要这样一种TSV测试电路，其减少用于针对故障测试TSV的时间而不需要额外的硬件开销，并且可以迅速和准确地检测各种类型的TSV故障。

发明内容

本发明构思的实施例提供了一种半导体装置和系统，其包括迅速和准确地测试TSV而不需要检测各种类型的TSV缺陷的硬件开销的有效硅通孔(TSV)测试装置。

本发明构思的实施例提供了一种半导体系统，该半导体系统包括：半导体装置，其包括缓冲器晶片和堆叠在缓冲器晶片上并且通过N个TSV与缓冲器晶片通信的第一堆叠件晶片至第L堆叠件晶片，其中L是大于或等于2的整数，并且N为正整数；以及TSV测试装置，其根据时钟信号测量N个TSV的一端的电压和另一端的电压中的每一个，将该一端的电压和该另一端的电压中的每一个与参考电压进行比较，并且根据比较结果确定N个TSV中的每一个是否具有多个TSV缺陷类型。在时钟信号的一个周期期间，TSV测试装置还针对两个或更多个不同的TSV缺陷类型测试N个TSV中包括的第一TSV。

本发明构思的实施例还提供了一种半导体装置，该半导体装置包括：通过至少一个TSV电连接的至少两个半导体芯片；以及布置在至少两个半导体芯片中的至少一个上的TSV测试装置。TSV测试装置基于通过至少一个TSV输出的信号测量通过电压分压提供的至少一个测试电压，并且根据至少一个测试电压检测至少一个TSV是否具有第一故障至第三故障。

本发明构思的实施例还提供了一种TSV测试方法，该TSV测试方法包括：生成用于确定是否将电源电压和地电压中的至少一个连接至第一TSV的使能信号；根据使能信号，基于施加至第一TSV的电压，测量通过电压分压而提供的第一测试电压或者第二测试电压；将第一测试电压或第二测试电压与参考电压进行比较；以及基于比较结果检测第一TSV是否具有故障。检测第一TSV是否具有故障包括：检测第一TSV是否具有与桥接缺陷或固定于1故障对应的第一故障，与开路缺陷、电阻式开路缺陷或固定于0故障对应的第二故障，或者与针孔缺陷的对应的第三故障。

本发明构思的实施例还提供了一种制造半导体装置的方法，其包括：形成半导体装置使其包括缓冲器晶片以及堆叠在缓冲器晶片上并且通过N个硅通孔(TSV)与缓冲器晶片通信的第一堆叠件晶片至第L堆叠件晶片，其中L是大于或等于2的整数，并且N为正整数；以及测试半导体装置。该测试包括：生成用于确定是否将电源电压和地电压中的至少一个连接至N个TSV中的第一TSV的使能信号；根据使能信号，基于施加至第一TSV的电压，测量通过电压分压提供的第一测试电压或第二测试电压；将第一测试电压或者第二测试电压与参考电压进行比较；以及基于比较结果检测第一TSV是否具有故障。检测第一TSV是否具有故障包括：检测第一TSV是否具有与桥接缺陷或固定于1故障对应的第一故障，与开路缺陷、电阻式开路缺陷或固定于0故障对应的第二故障，或者与针孔缺陷对应的第三故障。

附图说明

将从下面结合附图的详细描述中更清楚地理解本发明构思的实施例，在附图中：

图1示出了示意性地示出根据本发明构思的实施例的包括硅通孔(TSV)和TSV测试装置的半导体装置的框图；

图2示出了根据本发明构思的实施例的TSV测试装置的结构的框图；

图3A示出了根据本发明构思的实施例的VDD控制电路的结构的电路图；

图3B示出了根据本发明构思的实施例的GND(接地)控制电路的结构的电路图；

图4A、图4B和图4C示出了包括第一TSV和第二TSV的TSV测试电路的结构的电路图；

图5示出了根据TSV的内部电阻的TSV电压(V_TSV)和PIN电压(V_PIN)的曲线图；

图6示出了根据时钟信号(CLK)的图5的TSV电压(V_TSV)和PIN电压(V_PIN)的测量结果的时序图的示例；

图7示出了根据本发明构思的实施例的包括半导体装置的测试系统的框图；

图8示出了图7的半导体装置被实施为高带宽存储器(HBM)的示例的框图；

图9示出了图1的半导体装置的操作方法的示例的流程图；以及

图10示出了根据本发明构思的实施例的计算系统的示例的框图。

具体实施方式

下文中，将参照附图详细描述本发明构思的实施例。

在本发明构思的领域中，作为传统，可通过执行描述的一个或多个功能的块来描述和示出实施例。在本文中可被称作单元或模块等的这些块在物理上通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路来实施，并且可以通过固件和/或软件来可选地被驱动。例如，电路可以在一个或多个半导体芯片中实施，或者在诸如印刷电路板等的衬底支承件上实施。构成块的电路可通过专用硬件实施，或者通过处理器(例如，一个或多个编程微处理器和关联电路系统)实施，或者通过执行块的一些功能的专用硬件和执行块的其它功能的处理器的组合来实施。在不脱离本发明构思的范围的情况下，实施例中的每个块可以在物理上分为两个或更多个交互和离散的块。类似地，在不脱离本发明构思的范围的情况下，实施例的块可以在物理上组合为更复杂的块。

图1示出了示意性示出根据本发明构思的实施例的包括硅通孔(TSV)15和TSV测试装置10的半导体装置100的框图。

参照图1，半导体装置100可包括TSV 15和TSV测试装置10。TSV 15可连接至TSV测试装置10，TSV 15可包括N个TSV，即第一TSV TSV1至第N TSV TSVn(未示出)。例如，第一TSVTSV1至第NTSV TSVn可由穿过动态随机存取存储器(DRAM)晶片(未示出)的物理线形成，并且可以通过微凸块(μ凸块)堆叠和彼此互连。第一TSV TSV1至第N TSV TSVn可用于连接多个DRAM晶片的堆叠件。例如，第一TSV TSV1至第四TSV TSV4可应用于4层堆叠的高带宽存储器(HBM)。作为实施例，包括第一TSV TSV1至第四TSV TSV4的4层堆叠的HBM可被定义为半导体装置。

TSV测试装置10是测试TSV的故障的装置，并且可包括VDD控制电路12_1、GND控制电路12_2、TSV测试电路14和缺陷检测器电路16。

VDD控制电路12_1可连接至TSV测试电路14，并且可以控制与输入至TSV测试电路14的公共电压对应的VDD电压的连接。GND控制电路12_2可连接至TSV测试电路14，并且可以控制与输入至TSV测试电路14的公共电压对应的GND电压的连接。

在一些实施例中，TSV测试电路14可以测试在TSV中是否存在开路缺陷或者电阻式开路缺陷。开路缺陷可意指由于TSV被毁坏(例如，不连续、劣化或破坏)并且在包括TSV的电路中待连接的两个节点开路(例如，彼此断开)的原因而被建模为无限电阻的不完整电路的连接。电阻式开路缺陷可意指通过由于TSV被毁坏(例如，劣化)并且出现裂纹的原因而造成的在包括TSV的电路中待连接的两个节点之间的电阻式开路而被建模为特定大小的电阻器的不完整电路的连接。例如，当任意TSV具有电阻式开路缺陷时，不完整电路的连接可被建模为在包括该任意TSV的电路中待连接的两个节点之间的电阻组件值接近无限的电阻器。

在一些实施例中，TSV测试电路14可以测试在任意TSV中是否存在固定于0(Stuck-at-0)故障或固定于1(Stuck-at-1)故障。固定于0故障可意指无论电路的输入如何信号线或门输出都固定于逻辑0的不完整电路的连接。固定于1故障可意指无论电路的输入如何信号线或门输出都固定于逻辑1的不完整电路的连接。

在一些实施例中，TSV测试电路14可以测试TSV 15之间是否存在桥接缺陷。桥接缺陷可意指两个TSV之间通过具有特定值的电阻器电连接的不完整电路的连接。作为示例，第一TSV和第二TSV之间存在桥接缺陷，从而第一TSV的信号可传输至第二TSV。

在一些实施例中，TSV测试电路14可以测试是否存在针孔缺陷。针孔缺陷可意指TSV与衬底之间的绝缘体被毁坏(例如，劣化)并且生成不必要的电流路径的缺陷。

TSV测试电路14被配置为能够根据时间和路径分离和测试前述六个缺陷和/或故障，并且可以高分辨率测试所有六个缺陷和/或故障。作为示例，可针对时钟信号的每个相位测试不同的缺陷和/或故障，并且因此缺陷和/或故障在时间上被分离，并且可在时钟信号的相同相位针对不同TSV测试不同的缺陷和/或故障，并且因此缺陷和/或故障在空间上被分离。可由于操作缺陷而发生故障，并且在一些实施例中，缺陷可意指故障或错误。

缺陷检测器电路16可连接至TSV测试电路14，并且可从TSV测试电路14接收分压的电压值。缺陷检测器电路16可包括比较器，并且可以通过将接收的分压的电压值与参考电压值进行比较确定是否存在前述六个缺陷和/或故障。例如，区分所有六个故障的参考电压值可设为等于VDD/2。因此，在堆叠了多个DRAM晶片的HBM中可共享缺陷检测器电路16。

根据本发明构思的实施例的TSV测试装置10和操作方法，TSV测试装置10可以自己测试TSV而不用另外的外部测试设备，并且可迅速和准确地测试各种类型的TSV故障而不用额外的硬件开销。因此，测试覆盖率和准确率增大的TSV测试电路14可用于检测TSV故障。

图2示出了根据本发明构思的实施例的TSV测试装置200的结构的框图。下文中，将参照图1进行描述。

参照图2，TSV测试装置200可包括控制电路202、测试电路204和检测器电路206，TSV测试装置200可对应于图1中的TSV测试装置10。

控制电路202可包括VDD控制器22_1和GND控制器22_2。VDD控制器22_1和GND控制器22_2可分别对应于图1中的VDD控制电路12_1和GND控制电路12_2。VDD控制器22_1和GND控制器22_2可连接至TSV，分别生成使能信号和反相使能信号并将它们输出至测试电路204，并且控制测试电路204中包括的金属氧化物半导体场效应晶体管(MOSFET)。因此，VDD控制器22_1和GND控制器22_2可分别控制测试电路204的VDD连接和GND连接。在实施例中，VDD或VDD电压可意指供应至TSV测试装置200的正电源电压或者施加至晶体管(例如，第零公共P沟道金属氧化物半导体(PMOS)P_C0(图4A))的漏极端子的电源电压。例如，VDD电压可设为1.5V，但是本发明构思不限于此。另外，GND或GND电压可意指地电压或0V电压。下面参照图3A和图3B描述VDD控制器22_1和GND控制器22_2。

例如，测试电路204可包括M个(其中M是任意正整数)分压器24，并且M个分压器24可并联。因此，测试电路204可通过利用接收的时钟信号CLK和使能信号EN0至EN(N-1)(图3A)在任意时段(例如，与时钟信号CLK(图3A)的一个周期对应的时间)同时测试M个TSV。作为示例，M个分压器24之一可连接至N个(其中N为正整数)TSV(例如，图1的TSV 15)，M个分压器24之一可包括分别直接连接至N个TSV的(2×N)个P-MOSFET(下文中可称作PMOS)，以及N个N-MOSFET(下文中可称作NMOS)。另外，M个分压器24之一可包括共同连接至所有N个TSV的一个PMOS和两个NMOS。用于最小化过程-电压-温度(PVT)变化导致的错误的电阻器可连接至测试电路204中包括的多个NMOS和PMOS。测试电路204中包括的PMOS、NMOS和电阻器的数量可根据情况具有不同的值，以防止电阻器的操作错误并且实施温度补偿电路。测试电路204可以利用M个分压器24通过电压分压生成特定电压值，并且可以将生成的特定电压值输出至检测器电路206。例如，可通过TSV中生成的针孔在TSV与衬底之间生成具有特定值的电阻组件。当通过VDD控制器22_1将特定电压施加至TSV时，可对通过TSV与衬底之间的电阻组件以及连接至TSV的MOSFET施加至TSV的电压进行分压，并且测试电路204可通过经过TSV的电流输出特定电压值(例如，将在图4A至图4C中描述的V_PIN)。在下面参照图4A至图4C描述在存在多个缺陷和/或故障的情况下测试电路204的操作方法。

检测器电路206可包括利用读出放大器的多个比较器26。检测器电路206可从测试电路204接收对应于分压的电压值的特定电压值(例如，将在图4A至图4C中描述的V_PIN和V_TSV)，并且将接收的特定电压值与预定参考电压进行比较。检测器电路206可以利用多个比较器26输出结果值，并且根据结果值确定TSV是否具有故障和/或TSV故障的类型。

图3A示出了根据本发明构思的实施例的VDD控制电路300a的结构的电路图。

参照图3A，VDD控制电路300a可包括NOT-AND(NAND)门32、N个D触发器34a_0至34a_(N-1)和N个XOR门36_0至36_(N-1)。VDD控制电路300a可应用于图1的VDD控制电路12_1或者图2的VDD控制器22_1。

可将EN(使能)信号EN和时钟信号CLK输入至NAND门32。根据本发明构思的实施例，当对TSV执行测试时，可将EN(使能)信号EN设为1，当不对TSV执行测试时，可将EN(使能)信号EN设为0。时钟信号CLK可具有恒定周期，并且可根据时钟信号CLK测试TSV。

N个D触发器34a_0至34a_(N-1)可以具有使能脉冲信号ENP和时钟信号CLK作为输入。例如，第ND触发器34a_(N-1)可以输出在时钟信号CLK的上升沿输入的使能脉冲信号ENP的值。根据本发明构思的实施例，当TSV的测试开始并且EN信号EN为1时，每时钟可发送一个使能脉冲信号ENP至下一D触发器。N个D触发器34a_0至34a_(N-1)的输出Q可分别被称作第零使能信号EN0至第(N-1)使能信号EN_(N-1)。第零使能信号EN0至第(N-1)使能信号EN_(N-1)可分别被发送至直接连接至N个TSV中的每一个的N个NMOS的栅极。EN(使能)信号EN、时钟信号CLK和使能脉冲信号ENP可由外部提供，或者可响应于用户输入通过TSV测试电路14中的电路系统(未示出)提供。

N个XOR门36_0至36_(N-1)可以具有NAND门32的输出和N个D触发器34a_0至34a_(N-1)中的每一个的输出作为输入。例如，N个D触发器34a_0至34a_(N-1)的输出Q可分别被输入至N个XOR门36_0至36_(N-1)，如图3A所示。N个XOR门36_0至36_(N-1)的输出可分别被称作第零计数器使能信号CEN0至第(N-1)计数器使能信号CEN(N-1)。第零计数器使能信号CEN0至第(N-1)计数器使能信号CEN(N-1)可分别为第零使能信号EN0至第(N-1)使能信号EN(N-1)根据时钟信号CLK的相位改变的信号，并且可被施加至直接连接至VDD和N个TSV中的每一个的PMOS的栅极。

因此，VDD控制电路300a可以利用N个D触发器34a_0至34a_(N-1)的输出和N个XOR门36_0至36_(N-1)的输出控制连接至TSV的测试电路204的MOSFET。

图3B示出了根据本发明构思的实施例的GND控制电路300b的结构的电路图。

参照图3B，GND控制电路300b可包括N个D触发器34b_0至34b_(N-1)。与图3A的VDD控制电路300a不同，GND控制电路300b不包括NAND门32和N个XOR门36_0至36_(N-1)。GND控制电路300b可应用于图1的GND控制电路12_2和图2的GND控制器22_2。

N个D触发器34b_0至34b_(N-1)可以具有使能脉冲信号ENP和时钟信号CLK作为输入。例如，在第ND触发器34b_(N-1)中，输入的使能脉冲信号ENP可反相，并且在时钟信号CLK的上升沿输出。根据本发明构思的实施例，当TSV的测试开始并且EN信号EN为1时，使能脉冲信号ENP可被反相，并且每时钟将其一个发送至下一D触发器。N个D触发器34b_0至34b_(N-1)的输出

可分别被称作第零反相使能信号nEN0至第(N-1)反相使能信号nEN(N-1)。第零反相使能信号nEN0至第(N-1)反相使能信号nEN(N-1)可分别被发送至直接连接至N个TSV中的每一个的N个PMOS的栅极。

图4A、图4B和图4C示出了包括第一TSV 40和第二TSV 42的TSV测试电路400的结构中的每一个的电路图。下文中，将参照图3A和图3B进行描述。

参照图4A至图4C，可将TSV测试电路400应用于图1的TSV测试电路14或图2的测试电路204，并且可对应于图2的M个分压器24之一。

图4A至图4C示出了(狭义上)包括第一TSV 40和第二TSV 42的TSV区402，以及包括多个MOSFET、电容器和电阻器的TSV测试电路400。虽然描述了包括MOSFET(一种晶体管)的TSV测试电路400，但是在图4A至图4C中，TSV测试电路400可被实施为包括MOSFET以外的其它晶体管，诸如例如鳍式场效应晶体管(FINFET)、多桥沟道场效应晶体管(MBCFET)等。

在一些实施例中，TSV区402可包括第一TSV 40至第N TSV(其中N是任意正整数)(未示出)，但是为了便于解释，图4A至图4C中仅示出了两个TSV(即，第一TSV 40和第二TSV42)。

TSV区402可包括被建模为第一电阻器R_1和第一电容器C_1的第一TSV 40和被建模为第二电阻器R_2和第二电容器C_2的第二TSV 42。例如，虽然未示出第一TSV 40和第二TSV 42的实施实施例，但是第一TSV 40和第二TSV 42可具有存在于硅衬底中的圆柱形，以及具有位于硅衬底上方和下方的绝缘层。

TSV测试电路400可包括第一TSV测试区404(其包括直接连接至第一TSV 40的多个MOSFET)、上公共区406和下公共区408，并且可按照电压分压方法或方式操作。例如，TSV测试电路400可包括N个TSV测试区(未示出)(其包括直接连接至第N TSV(未示出)的第N TSV测试区)，并且上公共区406和下公共区408可共同连接至对应于第一TSV测试区404至第NTSV测试区(未示出)的电路。上公共区406和下公共区408共同连接至TSV区402中包括的N个TSV，从而N个TSV可共享时钟信号CLK。因为连接至TSV区402中包括的每个TSV的MOSFET的数量为三，并且共同使用上公共区406和下公共区408，所以根据本发明构思的实施例的TSV测试电路400可不具有大的硬件开销。另外，通过上公共区406和下公共区408中包括的可校准公共电阻器(例如，第零公共电阻器R_C0、第一公共电阻器R_C1或第二公共电阻器R_C2)，温度补偿电路可相对容易地被添加至TSV测试电路400。

第一TSV测试区404可包括直接连接至第一TSV 40的第一NMOS N_1、第一PMOS P_11和第二PMOS P_12。在第一NMOS N_1处，可将第零使能信号EN0输入至栅极端子。在第一PMOS P_11处，从VDD控制电路300a(图3A)发送的第一计数器使能信号CEN1可输入至栅极端子。在第二PMOS P_12处，可将从GND控制电路300b(图3B)发送的通过将第一使能信号EN1反相获得的第一反相使能信号nEN1输入至栅极端子。第二TSV测试区至第N TSV测试区(未示出)可包括与第一TSV测试区404的配置相似的配置(例如，在第二TSV测试区的情况下，第二NMOS N_2对应于第一NMOS N_1，第三PMOS P_21对应于第一PMOS P_11，第四PMOS P_22对应于第二PMOS P_12)，因此，省略对其的冗余描述。

上公共区406可包括第零公共电阻器R_C0和第零公共PMOS P_C0。第零公共电阻器R_C0和第零公共PMOS P_C0可在VDD与第一NMOS N_1的漏极端子之间串联连接。另外，第零公共电阻器R_C0和第零公共PMOS P_C0可在VDD与第二NMOS N_2的漏极端子之间串联连接。以这样的方式，上公共区406还可共同连接至第三TSV测试区至第N TSV测试区(未示出)。

第零公共电阻器R_C0和第零公共PMOS P_C0可在第三TSV测试区至第N TSV测试区(未示出)中包括的第三NMOS至第N NMOS(未示出)的漏极端子之间串联连接。

下公共区408可包括第一公共电阻器R_C1、第一公共NMOS N_C1、第二公共电阻器R_C2和第二公共NMOS N_C2。第一公共电阻器R_C1和第一公共NMOS N_C1可在GND与第二PMOS P_12的漏极端子之间串联连接。第二公共电阻器R_C2和第二公共NMOS N_C2可与第一公共电阻器R_C1和第一公共NMOS N_C1并联连接，并且可在GND和第二PMOS P_12之间串联连接。另外，串联连接的第一公共电阻器R_C1和第一公共NMOS N_C1以及串联连接的第二公共电阻器R_C2和第二公共NMOS N_C2可各自在GND与第四PMOS P_22的漏极端子之间并联连接。以这样的方式，下公共区408还可共同连接至第三TSV测试区(未示出)至第N TSV测试区(未示出)。

在上公共区406和下公共区408中可使用公共电阻器，从而MOSFET的导通电阻的变化所致的影响可减少，并且由于过程-电压-温度(PVT)变化导致的错误可最小化。另外，可通过在上公共区406和下公共区408中使用公共电阻器根据用户设置调整确定每个TSV的故障的阈值电阻。

在实施例中，TSV测试电路400可在对应于时钟信号CLK的一个周期的时间内同时测试两个TSV。可在时钟信号CLK的任一个周期期间针对彼此不同的故障测试两个TSV。平均或总体而言，TSV测试电路400可以在对应于时钟信号CLK的一个周期的时间内针对所有TSV缺陷测试一个TSV。例如，当时钟信号CLK为1时，可执行针对桥接缺陷和/或固定于1故障的测试，并且当时钟信号CLK为0时，可执行针对开路缺陷、电阻式开路缺陷和/或固定于0故障的测试。周期还可被称作循环。

图4A示出了当测试桥接缺陷或固定于1故障时TSV测试电路400中的电流的流动。

根据本发明构思的实施例，当从VDD控制电路300a接收的时钟信号CLK为逻辑1时，可执行针对桥接缺陷和固定于1故障的测试。逻辑1可被称作逻辑高或正，并且下文中可缩写为‘1’。相似地，逻辑0可被称作逻辑低或负，并且下文中可缩写为‘0’。

下文中，随着执行第一TSV 40和/或第二TSV 42的测试，EN信号EN为1，从VDD控制电路300a接收的时钟信号CLK为1，并且假设在TSV测试电路400的第一TSV 40和第二TSV 42之间存在桥接缺陷。在这种情况下，TSV区402可包括在第一TSV 40和第二TSV 42之间具有特定值的桥接电阻R_B组件。

当从VDD控制电路300a接收的第一使能信号EN1为1并且除第一使能信号EN1之外的其余第x使能信号ENx(其中x为0和2至(N-1)之一)为0时，第一计数器使能信号CEN1可为1，并且除第一计数器使能信号CEN1之外的其余第x计数器使能信号CENx(其中x为0和2至(N-1)之一)可为0。此时，因为第一PMOS P_11截止而第二PMOS P_12导通，所以第一TSV 40可连接至GND。另外，此时，因为第三PMOS P_21导通而第四PMOS P_22截止，所以第二TSV 42可连接至VDD。相似地，TSV区402中包括的第三TSV至第N TSV(未示出)可连接至VDD。

参照图4A，当假设在与连接至VDD的相邻的TSV之一对应的第二TSV 42与连接至GND的第一TSV 40之间存在桥接缺陷时，电流可沿着桥接线BRI流动，此时，与不存在桥接缺陷的情况相比，TSV电压(硅通孔电压)V_TSV可增大，并且可具有除0V以外的特定电压值。当在第二TSV 42和连接至GND的第一TSV 40之间不存在桥接缺陷时，TSV电压V_TSV可为0V。可将TSV电压V_TSV输出至检测器电路206(图2)，并且检测器电路206(图2)可将TSV电压V_TSV与特定参考电压进行比较，并且检测是否存在桥接缺陷。

TSV测试电路400可以在针对桥接缺陷进行测试的同时针对固定于1故障进行测试。

下文中，随着执行测试，EN信号EN为1，从VDD控制电路300a接收的时钟信号CLK为1，并且假设第一TSV 40中存在固定于1故障。在这种情况下，虽然第一TSV 40连接至GND并且不连接至VDD，但是TSV电压V_TSV可增大，并且具有除0以外的特定电压值。TSV电压V_TSV可以输出至检测器电路206(图2)，并且检测器电路206(图2)可将TSV电压V_TSV与参考电压进行比较，并且检测是否存在固定于1故障。

图4B示出了当针对开路缺陷、电阻式开路缺陷或固定于0故障进行测试时TSV测试电路400中的电流的流动。

根据本发明构思的实施例，当从VDD控制电路300a接收的时钟信号CLK为0时，可执行针对开路缺陷、电阻式开路缺陷和/或固定于0故障的测试。

下文中，随着执行测试，EN信号EN为1，从VDD控制电路300a接收的时钟信号CLK为0，并且假设TSV测试电路400的第一TSV 40具有开路缺陷或电阻式开路缺陷。

当从VDD控制电路300a接收的第一使能信号EN1为1并且除第一使能信号EN1以外的其余第x使能信号ENx(其中x为0和2至(N-1)之一)为0时，第一计数器使能信号CEN1可为0，并且除第一计数器使能信号CEN1之外的其余第x计数器使能信号CENx(其中x为0和2至(N-1)之一)可为1。

此时，因为第一TSV 40中包括的第一NMOS N_1截止，并且第一PMOS P_11和第二PMOS P_12导通，所以第一TSV 40可连接至VDD和GND中的每一个。另外，此时，因为第二TSV42中包括的第三PMOS P_21和第四PMOS P_22截止并且第二NMOS N_2导通，所以第二TSV 42可连接至VDD。TSV区402中包括的第三TSV至第N TSV(未示出)浮置，这是因为第三TSV至第NTSV(未示出)既不连接至VDD也不连接至GND。

参照图4B，当假设连接至VDD和GND的第一TSV 40中存在开路缺陷、电阻式开路缺陷或固定于0故障时，与第一TSV 40中不存在开路缺陷、电阻式开路缺陷或固定于0故障的情况相比，第一TSV 40的内部电阻可增大。当第一TSV 40中不存在开路缺陷、电阻式开路缺陷或固定于0故障时，TSV电压V_TSV的值可为对应于VDD的值。随着第一TSV 40的内部电阻增大，当电流沿着ROP线ROP流动时，施加至第一TSV 40的电压值可增大，并且TSV电压V_TSV可通过电压分压方法(或者换言之，由于电压分压)减小。TSV电压V_TSV可输出至检测器电路206(图2)，并且检测器电路206(图2)可将TSV电压V_TSV与参考电压进行比较，并且检测是否存在开路缺陷、电阻式开路缺陷或固定于0故障。

也就是说，当时钟信号CLK为0时，检测器电路206可将TSV电压V_TSV与参考电压进行比较，以针对第一TSV 40检测开路缺陷、电阻式开路缺陷或固定于0故障。

图4C示出了当针对针孔缺陷进行测试时TSV测试电路400中的电流的流动。

下文中，随着执行测试，EN信号EN为1，从VDD控制电路300a接收的时钟信号CLK为0，并且假设TSV测试电路400的第二TSV 42具有针孔缺陷。在这种情况下，第二TSV 42可包括具有特定值的针孔电阻R_PIN组件。

当从VDD控制电路300a接收的第一使能信号EN1为1并且除第一使能信号EN1之外的其余第x使能信号ENx(其中x为0和2至(N-1)之一)为0时，第一计数器使能信号CEN1可为0，并且除第一计数器使能信号CEN1之外的其余第x计数器使能信号CENx(其中x为0和2至(N-1)之一)可为1。

此时，因为第二TSV 42中包括的第三PMOS P_21和第四PMOS P_22截止并且第二NMOS N_2导通，所以第二TSV 42可连接至VDD。

参照图4C，当假设连接至VDD的第二TSV 42中存在针孔缺陷时，当电流沿着引脚线PIN流动时，电流流经针孔电阻R_PIN，并且PIN电压(引脚电压)V_PIN可通过电压分压方法(或者换言之，由于电压分压)减小。当第二TSV 42中不存在针孔缺陷时，PIN电压V_PIN的值可为对应于VDD的值。PIN电压V_PIN可输出至检测器电路206(图2)，并且检测器电路206(图2)可将PIN电压V_PIN与参考电压进行比较，并且检测针孔缺陷。也就是说，当时钟信号CLK为0时，检测器电路206可将PIN电压V_PIN与参考电压进行比较，以针对第二TSV 42检测针孔缺陷。

根据本发明构思的实施例的TSV测试方法，当时钟信号CLK等于0时，电流路径可孤立，从而可针对开路缺陷、电阻式开路缺陷和/或固定于0故障测试第一TSV 40，并且可针对针孔缺陷测试第二TSV 42而非第一TSV 40，从而增大测试的分辨率。当在同一TSV中同时测试电阻式开路缺陷和针孔缺陷时，因为第二TSV 42的内部电阻和针孔电阻并联，所以存在朝着GND流动的电流和朝着衬底流动的电流二者，因此，会降低分辨率。

图5示出了TSV电压V_TSV和PIN电压V_PIN根据TSV的内部电阻的曲线图500。下文中，将参照图4A至图4C进行描述。

图5示出了当VDD电压为1.5V时并且当针对前述六种缺陷和/或故障的目标电阻被设为1000Ω时，作为根据第一TSV 40或第二TSV 42的内部电阻的改变测量TSV电压V_TSV和PIN电压V_PIN的改变的结果的曲线图。

参照图4A至图4C，根据第一TSV 40或第二TSV 42的内部电阻和TSV测试电路400中包括的MOSFET(例如，第一PMOS P_11或第二NMOS N_2)的导通电阻，TSV电压V_TSV和PIN电压V_PIN的值可具有不同值。图4A至图4C的上公共区406中包括的第零公共电阻器R_C0和下公共区408中包括的第一公共电阻器R_C1或第二公共电阻器R_C2中的每一个可具有可变电阻。在一些实施例中，在上公共区406和下公共区408中的每一个中，第零公共电阻器至第二公共电阻器R_C0、R_C1和R_C2可由NMOS或PMOS替代，可增加NMOS或PMOS，并且被替代或增加的NMOS或PMOS可用于调整目标电阻值。

作为示例，目标电阻值可设为1000Ω，并且可调整第零公共电阻器至第二公共电阻器R_C0、R_C1和R_C2，使得当第一TSV 40或第二TSV 42的内部电阻值为1000Ω时，TSV电压V_TSV和PIN电压V_PIN中的每一个的值为与VDD电压值的1/2倍对应的0.75V。目标电阻可意指用于确定TSV是否具有缺陷和/或故障的参考电阻和阈值电阻。将目标电阻值设为1000Ω仅是示例，并且可将目标电阻值设为另一值。例如，当TSV测试电路400(图4A至图4C)更准确地被配置为增大TSV缺陷检测率时，用户可将目标电阻值设为小于1000Ω的值。当将目标电阻值设为300Ω时，可调整第零公共电阻器R_C0、第一公共电阻器R_C1和/或第二公共电阻器R_C2，以使得TSV电压V_TSV和PIN电压V_PIN中的每一个的值为0.75V。

图5是工艺角(process corner)仿真的结果，并且示出了通过将图4A至图4C的TSV测试电路400中包括的PMOS和NMOS分压为以下三种情况的仿真结果的曲线图，三种情况有：各自的操作速度快的快-快(ff)情况；各自的操作速度普通的普通-普通(tt)情况；以及各自的操作速度慢的慢-慢(ss)情况。

TSV电压V_TSV可随着第一TSV 40或第二TSV 42的内部电阻值增大而具有较小的值，PIN电压V_PIN可随着第一TSV 40或第二TSV 42的内部电阻值增大而具有较大的值。根据是否存在桥接缺陷、开路缺陷、电阻式开路缺陷、固定于0故障、固定于1故障或针孔缺陷，TSV电压V_TSV和PIN电压V_PIN可具有不同的值。

例如，当在图4A至图4C的TSV测试电路400中包括的PMOS和NMOS中的每一个的操作速度快的情况下的TSV电压V_TSV曲线502_ff与在各自的操作速度慢的情况下的TSV电压V_TSV曲线502_ss或者在各自的操作速度普通的情况下的TSV电压V_TSV曲线502_tt比较时，当第一TSV 40或第二TSV 42的内部电阻值稍大于1000Ω时，TSV电压V_TSV的值可更大程度地减小。另外，作为示例，当在图4A至图4C的TSV测试电路400中包括的PMOS和NMOS中的每一个的操作速度快的情况下的PIN电压V_PIN曲线504_ff与在各自的操作速度慢的情况下的PIN电压V_PIN曲线504_ss或者在各自的操作速度普通的情况下的PIN电压V_PIN曲线504_tt进行比较时，当第一TSV 40或第二TSV 42的内部电阻值稍大于1000Ω时，PIN电压V_PIN的值可在更大程度上增大。

当在第一TSV 40和第二TSV 42之间存在桥接缺陷时，检测器电路206(图2)可确定当TSV电压V_TSV的值小于0.75V时无故障，并且检测器电路206(图2)可确定当TSV电压V_TSV的值大于0.75V时有故障。

当在第一TSV 40中存在开路缺陷、电阻式开路缺陷或固定于0故障时，因为存在第一TSV 40的内部电阻值增大的效果，所以检测器电路206(图2)可确定当TSV电压V_TSV的值大于0.75V时没有故障，并且检测器电路206(图2)可确定当TSV电压V_TSV的值小于0.75V时有故障。

当在第二TSV 42中存在针孔缺陷时，因为电流通过针孔电阻R_PIN组件从第二TSV42流至衬底，所以检测器电路206(图2)可以确定当PIN电压V_PIN的值小于0.75V时有故障，并且检测器电路206(图2)可以确定当PIN电压V_PIN的值大于0.75V时没有故障。

参照图5，根据本发明构思的实施例的TSV测试装置或方法，当第一TSV 40或第二TSV 42的内部电阻值从1000Ω的目标电阻值增大或减小时，TSV电压V_TSV和PIN电压V_PIN中的每一个的值相对大地增大或减小，因此，可减少由于可能在实际实施中生成的噪声造成的错误。

另外，参照图5，可从设置的目标电阻值获得最高分辨率，并且可最小化由于可能在操作期间出现的工艺变化导致的错误。依照根据本发明构思的实施例的TSV测试装置和方法，因为针对所有六种缺陷和/或故障参考电压值总是设为VDD/2，所以不需要设置用于确定TSV缺陷的各种参考值，因此，在堆叠有多个DRAM晶片的HBM中可共享缺陷检测器电路(图1中的16或图2中的206)，并且可有效地测试TSV而不明显增大硬件开销。

图6示意性地示出了根据时钟信号CLK的图5的TSV电压V_TSV和PIN电压V_PIN的时序图。具体地说，图6示意性地示出了时钟信号CLK的时序图600_1、TSV电压V_TSV的时序图600_2、以及PIN电压V_PIN的时序图600_3。

图6是示出根据时钟信号CLK的图5的TSV电压V_TSV和PIN电压V_PIN的测量值的时序图，作为设置仿真程序并运行仿真的结果，使得在第一TSV 40中存在电阻式开路缺陷(图4B)，在第二TSV 42中存在针孔缺陷(图4C)，并且在第三TSV和第四TSV之间存在桥接缺陷。假设用于通过仿真程序确定由电阻式开路缺陷、桥接缺陷和针孔缺陷导致的故障的目标电阻值全设为1000Ω。第三TSV和第四TSV可与第一TSV 40或第二TSV 42并联连接。

根据时钟信号CLK的时序图600_1，时钟信号CLK可定义为一个周期具有时长T＝t的方波信号。例如，从T＝0至T＝t1的时段可被称作第一周期，从T＝t 1至T＝t2的时段可被称作第二周期，下文中，第三周期至第N周期(其中N为任意正整数)与上面相似，因此，省略对其的重复描述。

根据TSV电压V_TSV的时序图600_2和PIN电压V_PIN的时序图600_3，随着在第一周期内的任意时间输入复位信号，分别示出了在第二周期中在第一TSV 40或第二TSV 42中没有任何缺陷的正常状态的TSV电压V_TSV和PIN电压V_PIN。

作为实施例，在T＝t2之后，仿真程序可设为使得在第三TSV与第四TSV之间存在桥接缺陷，并且在第一TSV 40中存在电阻式开路缺陷，并且在第五周期和第六周期中，可获得针对第一TSV 40中的电阻式开路缺陷和第三TSV与第四TSV之间的桥接缺陷的测试性能结果。另外，在T＝t2之后，仿真程序可设为使得在第二TSV 42中存在针孔缺陷，并且在第三周期中，可获得针对第二TSV 42中的针孔缺陷的测试性能结果。

根据本发明构思的实施例的测试方法和装置，在每个周期中可按次序测试不同的TSV。参照图2，考虑到测试电路204包括M个分压器24，在一个时钟周期中可测试所有M个TSV。同一时间测试的TSV可设计为选择间隔开大于或等于特定距离的距离的TSV，以不受它们之间的桥接缺陷的影响。

由于假设在第一TSV 40中存在电阻式开路缺陷，当在第三周期中时钟信号CLK为0时，可测试第一TSV 40是否具有电阻式开路缺陷，并且TSV电压V_TSV的时序图600_2示出了当第一TSV 40的内部电阻值为100Ω、200Ω、500Ω、1000Ω和2000Ω时的相应的TSV电压V_TSV。在电阻式开路缺陷的情况下，可确定当TSV电压V_TSV的值小于0.75V(用于确定故障的参考电压值)时存在电阻式开路缺陷。参照TSV电压V_TSV的时序图600_2，TSV电压V_TSV随着TSV的内部电阻值增大而减小，例如，当TSV的内部电阻值为2000Ω时，测量TSV电压V_TSV为约0.4V，小于0.75V，因此，可相对容易地确定由于电阻式开路缺陷造成的TSV故障。

由于假设在第二TSV 42中存在针孔缺陷，当在第三时钟周期中时钟信号CLK为0时，可与第一TSV 40中的电阻式开路缺陷同时测试第二TSV 42中的针孔缺陷，并且PIN电压V_PIN的时序图600_3示出了当第二TSV 42的内部电阻值为100Ω、200Ω、500Ω、1000Ω和2000Ω时的相应的PIN电压V_PIN。如上面参照图4C的描述，当时钟信号CLK等于0时，为了分辨率，可针对第二TSV 42而非第一TSV 40测试针孔缺陷。

在针孔缺陷的情况下，可确定当PIN电压V_PIN的值小于0.75V(用于确定故障的参考电压值)时存在针孔缺陷。参照PIN电压V_PIN的时序图600_3，PIN电压V_PIN随着TSV的内部电阻值增大而增大，例如，当TSV的内部电阻值为500Ω时，测量PIN电压V_PIN为约0.4V，小于0.75V，因此，可相对容易地确定由于针孔缺陷造成的TSV故障。

由于第三TSV和第四TSV之间存在桥接缺陷，在第五周期和第六周期中，可测试当时钟信号CLK为1时第三TSV和第四TSV中的每一个是否具有桥接缺陷。TSV电压V_TSV的时序图600_2示出了当第三TSV和第四TSV的内部电阻值为100Ω、200Ω、500Ω、1000Ω和2000Ω时的相应的TSV电压V_TSV。

在桥接缺陷的情况下，可确定当TSV电压V_TSV的值大于0.75V(用于确定故障的参考电压值)时存在桥接缺陷。参照TSV电压V_TSV的时序图600_2，TSV电压V_TSV随着TSV的内部电阻值增大而减小，例如，当TSV的内部电阻值为100Ω时，测量TSV电压V_TSV为约1.2V，大于0.75V，因此，可相对容易地确定由于桥接缺陷造成的TSV故障。因为桥接缺陷并非为针对一个TSV的故障而是涉及两个TSV的故障类型，所以不仅当在第五周期中针对第三TSV测试桥接缺陷时而且当在第六周期中针对第四TSV测试桥接缺陷时，可检测由于桥接缺陷造成的故障。

图7示出了根据本发明构思的实施例的包括半导体装置1200的测试系统1000的框图。

参照图7，用于测试半导体装置1200的测试系统1000可包括TSV测试逻辑(或者TSV测试装置)1100和作为待测试的被测装置(DUT)的半导体装置1200。作为实施例，测试系统1000可被称作测试装置。另外，作为实施例，测试系统1000中除半导体装置1200以外的组件可被定义为测试装置。作为TSV测试逻辑1100，可采用图1的TSV测试装置10或图2的TSV测试装置200。

测试系统1000可包括测试板(未示出)，并且测试板可包括其上安装半导体装置1200作为一个或多个DUT的DUT安装电路。另外，TSV测试逻辑1100可安装在测试板上，或者设置在测试板外侧，以控制半导体装置1200的测试操作。另外，DUT安装电路可包括用于安装DUT的多个插口，随着多个半导体装置1200安装在测试系统1000中的DUT安装电路上，可执行针对多个DUT的并行测试。

尽管图7中未示出，但是测试系统1000还可包括与需要测试的外部主机通信的通信装置、暂时存储涉及各种测试的各种信息的存储器、以及为测试系统1000中包括的各种装置提供电力的电源电路(以上未示出)。

根据实施例，TSV测试逻辑1100可被实施为诸如现场可编程门阵列(FPGA)、专用集成电路(ASIC)、应用处理器(AP)等的半导体芯片。TSV测试逻辑1100可根据TSV测试逻辑1100与半导体装置1200之间的并行通信方法将各种类型的信息发送至半导体装置1200/从半导体装置1200接收各种类型的信息。在一些实施例中，TSV测试逻辑1100可被包括在半导体装置1200中。

例如，半导体装置1200可包括堆叠结构的多个半导体晶片，多个半导体晶片可包括与外部TSV测试逻辑1100或外部存储器控制器(未示出)通信的缓冲器晶片1210以及堆叠在缓冲器晶片1210上的多个堆叠的晶片(die)1220_1(或1_Stack Die)至1220_L(或L_Stack Die)，其中L例如是大于或等于2的整数。TSV测试逻辑1100可针对半导体装置1200的多个堆叠的晶片1220_1至1220_L并行地执行测试，例如，TSV测试逻辑1100可以并行(或同时)输出提供至多个堆叠的晶片1220_1至1220_L的测试输入Input_1至Input_L。另外，缓冲器晶片1210可并行接收测试输入Input_1至Input_L。

可在半导体操作的各阶段执行确定半导体装置是否有缺陷的测试操作，例如，测试操作可包括晶圆级测试和后晶圆级测试。晶圆级测试可对应于以晶圆级针对单个半导体晶片的测试。另外，后晶圆级测试可为在执行封装之前针对半导体晶片的测试，或者对封装了一个半导体晶片(或半导体芯片)的半导体封装件的测试。可替换地，针对半导体封装件的测试可为针对包括多个半导体芯片的半导体封装件的测试。

根据实施例，当图7所示的测试系统1000是执行晶圆级测试的装置时，半导体装置1200可为形成在半导体晶圆上的半导体晶片，半导体晶片可包括缓冲器晶片1210和通过半导体操作形成的多个堆叠的晶片1220_1至1220_L。可替换地，当图7所示的测试系统1000是测试半导体封装件的装置时，半导体装置1200可为多个半导体晶片(或半导体芯片)竖直堆叠和封装的半导体封装件。

半导体装置1200可为执行各种功能的装置，并且作为示例，半导体装置1200可为包括存储器单元阵列的存储器装置。例如，存储器装置可为动态随机存取存储器(DRAM)，诸如双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双数据速率(LPDDR)SDRAM、图形双数据速率(GDDR)SDRAM、rambus动态随机存取存储器

等。可替换地，存储器装置可对应于非易失性存储器，诸如闪存、磁随机存取存储器(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻RAM(ReRAM)等。

根据实施例，可将来自TSV测试逻辑1100的测试输入Input_1至Input_L并行提供至半导体装置1200的缓冲器晶片1210。另外，缓冲器晶片1210可通过多个穿通电极与多个堆叠的晶片1220_1至1220_L通信，并且作为示例，缓冲器晶片1210可通过多个TSV与多个堆叠的晶片1220_1至1220_L通信。虽然图7中示出了多个测试输入Input_1至Input_L被提供至缓冲器晶片1210，但是作为示例，测试输入Input_1至Input_L可具有对应于多个堆叠的晶片1220_1至1220_L的数量的数量。可替换地，测试输入Input_1至Input_L被共同提供至多个堆叠的晶片1220_1至1220_L，并且缓冲器晶片1210可将输入分支并提供至多个堆叠的晶片1220_1至1220_L。可替换地，当多个堆叠的晶片1220_1至1220_L中的每一个包括各自彼此独立地执行接口连接(interface)的多个信道并且针对多个信道中的每一个执行单独的测试操作时，测试输入Input_1至Input_L的数量可大于多个堆叠的晶片1220_1至1220_L的数量。在实施例中，被共同提供至多个堆叠的晶片1220_1至1220_L的测试输入Input_1至Input_L可包括时钟信号CLK、第零使能信号EN0至第(N-1)使能信号EN(N-1)、第零计数器使能信号CEN0至第(N-1)计数器使能信号CEN(N-1)和/或第零反相使能信号nEN0至第(N-1)反相使能信号nEN(N-1)。

图8示出了图7的半导体装置1200被实施为HBM 1400的示例的框图。

参照图8，HBM 1400可包括多个半导体晶片，例如，可包括逻辑晶片(或者缓冲器晶片1410)和各自包括存储器单元阵列的一个或多个核晶片1420。一个或多个核晶片1420可对应于上述图7的多个堆叠的晶片1220_1至1220_L。HBM 1400可通过包括各自具有彼此独立的接口的多个信道CH1至CH8而具有增大的带宽，在图8中，作为示例，示出了HBM 1400包括四个核晶片1420并且核晶片1420中的每一个包括两个信道的示例。然而，HBM 1400中包括的核晶片1420的数量和信道CH1至CH8的数量可不同地改变。

逻辑晶片1410可包括TSV区1411、物理(PHY)区1412以及直接访问(DA)区1413。另外，逻辑晶片1410还可包括控制HBM 1400的整体操作的控制逻辑(未示出)，并且作为示例，可响应于来自外部控制器的命令来执行HBM 1400的内部控制操作。

逻辑晶片1410的TSV区1411可对应于形成用于与核晶片1420通信的TSV的区，并且核晶片1420的TSV区1414可对应于形成用于与逻辑晶片1410通信的TSV的区。例如，根据本发明构思的实施例的TSV测试装置可按照引线键合方法连接至逻辑晶片1410的TSV区1411和/或核晶片1420的TSV区1414中包括的TSV中的每一个，并且可内置于HBM 1400中。

PHY区1412可包括用于与外部控制器连接的多个输入/输出电路，并且直接访问DA区1413可按照针对HBM 1400的测试模式通过布置在HBM 1400的外表面上的导电单元与外部测试器直接通信。从测试器提供的各种信号可通过逻辑晶片1410的直接访问DA区1413和TSV区1411提供至核晶片1420。

图9示出了图1的半导体装置100的操作方法的示例的流程图。下文中，将参照图1至图4C进行描述。

在操作S902中，半导体装置100(或TSV测试装置10)生成确定是否将电源电压和地电压中的至少一个连接至第一TSV的使能信号。具体地说，TSV测试装置10中包括的VDD控制电路12_1可生成第零使能信号EN0至第(N-1)使能信号EN(N-1)并将第零使能信号EN0至第(N-1)使能信号EN(N-1)并输出至TSV测试电路14，并且利用第零使能信号EN0至第(N-1)使能信号EN(N-1)生成第零计数器使能信号CEN0至第(N-1)计数器使能信号CEN(N-1)并将第零计数器使能信号CEN0至第(N-1)计数器使能信号CEN(N-1)输出至TSV测试电路14。另外，TSV测试装置10上包括的GND控制电路12_2可生成第零反相使能信号nEN0至第(N-1)反相使能信号nEN(N-1)并将第零反相使能信号nEN0至第(N-1)反相使能信号nEN(N-1)输出至TSV测试电路14。因此，半导体装置100可在每个周期中按次序测试不同的TSV。

在操作S904中，半导体装置100(或TSV测试装置10)根据使能信号测量第一测试电压和第二测试电压中的每一个。换句话说，半导体装置100(或TSV测试装置10)可以测试在任意TSV中是否存在桥接缺陷或者固定于1故障；是否存在开路缺陷、电阻式开路缺陷或固定于0故障；以及是否存在针孔缺陷。具体地说，TSV测试装置10中包括的TSV测试电路14可以基于作为输入的第零使能信号EN0至第(N-1)使能信号EN(N-1)、第零计数器使能信号CEN0至第(N-1)计数器使能信号CEN(N-1)、第零反相使能信号nEN0至第(N-1)反相使能信号nEN(N-1)以及时钟信号CLK测量第一测试电压和第二测试电压以用于测试前述六种缺陷和/或故障。第一测试电压可被称作TSV电压V_TSV或者任意TSV的一端的电压。第二测试电压可被称作PIN电压V_PIN或者任意TSV的另一端的电压。

在操作S906中，半导体装置100(或TSV测试装置10)将第一测试电压和第二测试电压中的每一个与参考电压进行比较。具体地说，TSV测试装置10中包括的缺陷检测器电路16可将输入的第一测试电压和第二测试电压中的每一个与预定的参考电压进行比较，并且输出比较结果值。参考电压可设为上述六种缺陷和/或故障共用的电源电压的一半。

在操作S908中，半导体装置100(或TSV测试装置10)基于比较结果值和时钟信号CLK检测第一TSV是否具有多个TSV缺陷类型(例如，上述六种缺陷和/或故障)。

半导体装置100中包括的TSV测试装置10可以确定第一TSV是否是对应于桥接缺陷或固定于1故障的第一故障，对应于开路缺陷、电阻式开路缺陷或固定于0故障的第二故障，或者对应于针孔缺陷的第三故障。

在实施例中，在一个分压器中，在时钟信号CLK的第一周期和第二周期中，半导体装置100可确定N个TSV中包括的第一TSV和第二TSV是否具有多个TSV缺陷类型(例如，上述六种缺陷和/或故障)。TSV测试装置10可以在时钟信号CLK的一个周期期间针对任何TSV测试两个或更多个不同的TSV缺陷类型。可以选择以恒定间距或更大间距间隔开的TSV，使得第一TSV和第二TSV不受它们之间的桥接缺陷的影响。

例如，可在时钟信号CLK的第一周期期间测试第一TSV和第二TSV。当时钟信号CLK为1时，可检测第一TSV是否具有第一故障。当时钟信号CLK为0时，可检测第一TSV是否具有第二故障并且可检测第二TSV是否具有第三故障。

另外，可在时钟信号CLK的第二周期期间测试第一TSV和第二TSV。当时钟信号CLK为1时，可检测第二TSV是否具有第一故障。当时钟信号CLK为0时，可检测第一TSV是否具有第三故障并且可检测第二TSV是否具有第二故障。

从第一TSV或第二TSV的视角来看，在时钟信号CLK的两个周期期间执行两次测试。反之，从包括TSV测试装置10的半导体装置100的视角来看，平均而言，在时钟信号CLK的一个周期中，针对一个TSV，可针对所有多个缺陷和/或故障(例如，上述六种缺陷和/或故障)执行测试。

本发明构思的实施例可包括一种制造半导体装置的方法，包括形成半导体装置以及随后测试半导体装置。可形成诸如图7所示的半导体装置，例如，包括缓冲器晶片、以及堆叠在缓冲器晶片上并且通过N个硅通孔(TSV)与缓冲器晶片通信的第一堆叠件晶片至第L堆叠件晶片，其中L是大于或等于2的整数，N是正整数。例如，可如参照图9所述执行半导体装置的测试，并且可包括：生成用于确定是否将电源电压和地电压中的至少一个连接至N个TSV中的第一TSV的使能信号；根据使能信号基于施加至第一TSV的电压测量通过电压分压提供的第一测试电压或第二测试电压；将第一测试电压或第二测试电压与参考电压进行比较；以及基于比较结果检测第一TSV是否具有故障。检测第一TSV是否具有故障的步骤可包括：检测第一TSV是否具有与桥接缺陷或固定于1故障对应的第一故障，与开路缺陷、电阻式开路缺陷或固定于0故障对应的第二故障，或与针孔缺陷对应的第三故障。

图10示出了根据示例性实施例的计算系统1300的框图。参照图10，诸如移动装置、台式计算机或服务器的计算系统1300还可包括SOC(系统芯片)1310、存储器装置1320、I/O(输入/输出)装置1330和显示装置1340，它们中的每一个可电连接至总线1350。SOC1310可对应于图1的半导体装置100。

虽然已经参考本发明构思的实施例具体地展示和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中作出形式和细节上的各种更改。

Claims (21)

1.一种半导体系统，包括：

半导体装置，其包括缓冲器晶片和堆叠在所述缓冲器晶片上并且通过N个硅通孔与所述缓冲器晶片通信的第一堆叠件晶片至第L堆叠件晶片，其中L是大于或等于2的整数，N是正整数；以及

硅通孔测试装置，其被配置为根据时钟信号测量所述N个硅通孔的一端的电压和另一端的电压中的每一个，将所述一端的电压和所述另一端的电压中的每一个与参考电压进行比较，并且根据比较结果确定所述N个硅通孔中的每一个是否具有多个硅通孔缺陷类型，

其中，所述硅通孔测试装置还被配置为在所述时钟信号的一个周期期间针对两个或更多个不同的硅通孔缺陷类型测试所述N个硅通孔中包括的第一硅通孔。

2.根据权利要求1所述的半导体系统，其中，所述硅通孔测试装置被配置为确定所述多个硅通孔缺陷类型，所述多个硅通孔缺陷类型包括：

在所述时钟信号的一个周期期间，第一硅通孔缺陷类型表示所述N个硅通孔中的硅通孔的两端之一被固定为电源电压，第二硅通孔缺陷类型表示所述硅通孔的两端之一被固定为地电压，第三硅通孔缺陷类型表示所述硅通孔的两端之间的路径为开路，第四硅通孔缺陷类型表示所述硅通孔的两端之间的路径为电阻式开路，第五硅通孔缺陷类型表示所述硅通孔电连接至另一硅通孔，并且第六硅通孔缺陷类型表示所述硅通孔与衬底之间的绝缘体劣化并且因此电流流入所述衬底中。

3.根据权利要求2所述的半导体系统，其中，所述硅通孔测试装置还被配置为：

当所述时钟信号为1时测量所述第一硅通孔的一端的电压，以及

当所述第一硅通孔的所述一端的电压大于或等于所述参考电压时，确定所述第一硅通孔具有由于所述第一硅通孔缺陷类型或所述第五硅通孔缺陷类型导致的故障。

4.根据权利要求3所述的半导体系统，其中，所述硅通孔测试装置还被配置为：

当所述时钟信号为0时，测量所述第一硅通孔的所述一端的电压，以及

当所述第一硅通孔的所述一端的电压小于所述参考电压时，确定所述第一硅通孔具有由于所述第二硅通孔缺陷类型、所述第三硅通孔缺陷类型或所述第四硅通孔缺陷类型导致的故障。

5.根据权利要求4所述的半导体系统，其中，所述N个硅通孔包括所述第一硅通孔和与所述第一硅通孔间隔开特定距离或更大的第二硅通孔，

所述硅通孔测试装置还被配置为当所述时钟信号为0时测量所述第二硅通孔的另一端的电压，并且当所述第二硅通孔的所述另一端的电压小于所述参考电压时，检测所述第二硅通孔具有由于所述第六硅通孔缺陷类型导致的故障。

6.根据权利要求1所述的半导体系统，其中，所述硅通孔测试装置包括：

测试电路，其包括直接连接至所述N个硅通孔的所述一端或所述另一端的多个金属氧化物半导体场效应晶体管；

控制电路，其被配置为控制所述多个金属氧化物半导体场效应晶体管与电源电压或地电压之间的连接；以及

检测器电路，其包括多个比较器，

其中，所述控制电路还被配置为生成用于测试所述N个硅通孔的使能信号。

7.根据权利要求6所述的半导体系统，其中，所述控制电路包括NAND门、N个D触发器和N个XOR门，并且

所述控制电路还被配置为利用所述N个D触发器控制所述多个金属氧化物半导体场效应晶体管，使得所述测试电路根据所述时钟信号按次序测试所述N个硅通孔。

8.根据权利要求7所述的半导体系统，其中，所述硅通孔测试装置包括并联连接的M个测试电路，其中，M大于或等于2，

所述控制电路和所述检测器电路由所述M个测试电路共享，并且

在所述时钟信号的一个周期期间，所述M个测试电路针对两个或更多个不同的硅通孔缺陷类型测试分别设置在所述M个测试电路中的M个硅通孔。

9.根据权利要求6所述的半导体系统，其中，所述测试电路包括共同连接至所述N个硅通孔的多个公共金属氧化物半导体场效应晶体管和多个公共可变电阻器，并且所述N个硅通孔基于所述多个公共金属氧化物半导体场效应晶体管共享所述时钟信号。

10.根据权利要求8所述的半导体系统，其中，当所述N个硅通孔中包括的一个硅通孔的内部电阻值为目标电阻值时，通过调整所述多个公共可变电阻器，所述N个硅通孔的所述一端的电压值和所述另一端的电压值分别被设为电源电压的一半，并且

所述目标电阻值是用于确定故障的预定电阻值。

11.一种半导体装置，包括：

通过至少一个硅通孔电连接的至少两个半导体芯片；以及

硅通孔测试装置，其布置在所述至少两个半导体芯片中的至少一个上，

其中，所述硅通孔测试装置被配置为基于通过所述至少一个硅通孔输出的信号测量通过电压分压提供的至少一个测试电压，并且根据所述至少一个测试电压检测所述至少一个硅通孔是否具有第一故障至第三故障。

12.根据权利要求11所述的半导体装置，其中，所述硅通孔测试装置具有包括上公共区、硅通孔区和下公共区的分压器，

其中，所述上公共区连接至电源电压和所述至少一个硅通孔的一端中的每一个，并且包括第零公共电阻器和第零公共P沟道金属氧化物半导体，

所述硅通孔区包括所述至少一个硅通孔、各自直接连接至所述至少一个硅通孔的第一N型金属氧化物半导体以及第一P沟道金属氧化物半导体和第二P沟道金属氧化物半导体，

所述下公共区连接至地电压和所述至少一个硅通孔的另一端中的每一个，并且包括第一公共电阻器和第二公共电阻器、第一公共N型金属氧化物半导体和第二公共N型金属氧化物半导体，以及

所述至少一个测试电压是与连接至所述第零公共P沟道金属氧化物半导体和所述第一N型金属氧化物半导体的节点的电压对应的引脚电压或者与并联地连接至所述第一公共N型金属氧化物半导体和所述第二公共N型金属氧化物半导体并且连接至所述第二P沟道金属氧化物半导体的节点的电压对应的硅通孔电压。

13.根据权利要求12所述的半导体装置，其中，所述硅通孔测试装置还被配置为：

将所述至少一个测试电压与参考电压进行比较，以及

根据比较结果测试所述至少一个硅通孔是否具有与桥接缺陷或固定于1故障对应的所述第一故障，与开路缺陷、电阻式开路缺陷或固定于0故障对应的所述第二故障，或者与针孔缺陷对应的所述第三故障。

14.根据权利要求13所述的半导体装置，其中，所述硅通孔测试装置还被配置为：

在时钟信号的任一个周期期间，当所述时钟信号为1时，测试所述至少一个硅通孔是否具有所述第一故障，并且

当所述硅通孔电压大于或等于所述参考电压时，检测到所述第一故障。

15.根据权利要求14所述的半导体装置，其中，所述至少一个硅通孔包括第一硅通孔和第二硅通孔，并且

所述硅通孔测试装置还被配置为：

在所述时钟信号的任一个周期期间，当所述时钟信号为0时，同时测试所述第一硅通孔是否具有所述第二故障并且测试所述第二硅通孔是否具有所述第三故障，

当所述硅通孔电压小于所述参考电压时检测到所述第二故障，并且当所述引脚电压小于所述参考电压时检测到所述第三故障。

16.一种硅通孔测试方法，包括：

生成用于确定是否将电源电压和地电压中的至少一个连接至第一硅通孔的使能信号；

根据所述使能信号，基于施加至所述第一硅通孔的电压，测量通过电压分压提供的第一测试电压或第二测试电压；

将所述第一测试电压或所述第二测试电压与参考电压进行比较；以及

基于比较结果检测所述第一硅通孔是否具有故障，

其中，检测所述第一硅通孔是否具有故障包括：检测所述第一硅通孔是否具有与桥接缺陷或固定于1故障对应的第一故障，与开路缺陷、电阻式开路缺陷或固定于0故障对应的第二故障，或者与针孔缺陷对应的第三故障。

17.根据权利要求16所述的硅通孔测试方法，其中，当所述第一硅通孔的内部电阻值为目标电阻值时，所述第一测试电压或所述第二测试电压中的每一个被设为所述电源电压的一半，并且所述目标电阻值是确定所述故障的预定电阻值。

18.根据权利要求17所述的硅通孔测试方法，其中，共用用于所述第一故障、所述第二故障和所述第三故障中的每一个的参考电压值，并且用于所述第一故障、所述第二故障和所述第三故障中的每一个的参考电压值被设为所述电源电压的一半。

19.根据权利要求18所述的硅通孔测试方法，还包括：

当时钟信号为1时，当所述第一测试电压大于或等于所述参考电压时检测到所述第一硅通孔具有由于所述第一故障导致的故障；以及

当所述时钟信号为0时，当所述第一测试电压小于所述参考电压时检测到所述第一硅通孔具有由于所述第二故障导致的故障。

20.根据权利要求19所述的硅通孔测试方法，还包括：

当所述时钟信号为0时，当所述第二测试电压小于所述参考电压时检测到所述第一硅通孔具有由于所述第三故障导致的故障。

21.一种制造半导体装置的方法，包括：

形成所述半导体装置，所述半导体装置包括缓冲器晶片以及堆叠在所述缓冲器晶片上并且通过N个硅通孔与所述缓冲器晶片通信的第一堆叠件晶片至第L堆叠件晶片，其中L是大于或等于2的整数，N是正整数；以及

测试所述半导体装置，

所述测试包括：

生成用于确定是否将电源电压和地电压中的至少一个连接至所述N个硅通孔中的第一硅通孔的使能信号，

根据所述使能信号，基于施加至所述第一硅通孔的电压，测量通过电压分压提供的第一测试电压或第二测试电压，

将所述第一测试电压或所述第二测试电压与参考电压进行比较，以及

基于比较结果检测所述第一硅通孔是否具有故障，

其中，检测所述第一硅通孔是否具有故障包括：检测所述第一硅通孔是否具有与桥接缺陷或固定于1故障对应的第一故障，与开路缺陷、电阻式开路缺陷或固定于0故障对应的第二故障，或者与针孔缺陷对应的第三故障。

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