JP2012078332A - 半導体装置、半導体装置の試験方法、及びデータ処理システム。 - Google Patents

Abstract

【課題】内部信号線の寄生抵抗値を測定できるようにする。
【解決手段】インターフェースチップとコアチップとを電気的に接続する１又は複数の内部信号線１０１を備え、インターフェースチップは、内部配線に電流を出力する第１の回路１１１を有し、コアチップは、第１の内部信号線１０１に電流を出力する第２の回路１２１を有し、インターフェースチップは、第１の回路１１１が出力する電流が流れる上記内部配線に接続される第１の入力端子１５１ａと、第１の内部信号線１０１のインターフェースチップ内の端部１０１ａに接続される第２の入力端子１５１ｂとを有し、第１の入力端子１５１ａの電圧と第２の入力端子１５１ｂの電圧との電位差に応じた電圧を出力する判定回路１５０を有する。
【選択図】図５

Description

本発明は半導体装置、半導体装置の試験方法、及びデータ処理システムに関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置、半導体装置の試験方法、及びデータ処理システムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。

しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。

このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。

インターフェースチップを用いるタイプの半導体装置において、隣接するチップ間は、コアチップの基板をそれぞれ貫通する多数の貫通電極（Through Silicon Via）によって互いに電気的に接続される。これら貫通電極の大部分は、積層方向から見た平面視で同じ位置に設けられた他層の貫通電極と短絡されており、電気的に短絡された一群の貫通電極によって、インターフェースチップと各コアチップとを結ぶ電流パスが形成されている。

特許文献１には、マルチチップパッケージの例ではあるが、貫通電極と内部回路を接続する内部端子の接続状態を確認するためのテスト技術が開示されている。この積層構造については、複数の同一のメモリコアチップ２の同じ内部端子が、貫通電極４を通して内部端子接合部３で接続されている。これらの内部端子はインターポーザーチップ１上の配線（図示せず）によって外部端子５に接続されている。インターポーザーチップ１には配線パターンと外部端子５の接続のための手段（例えば貫通電極やボンディング用パッド等（図示せず）が形成されており、内部端子と外部端子５の端子位置変換を行うといった役割を持つ。つまり、半導体装置の外部端子５と半導体装置内の被測定端子であるいずれかの内部端子とが、電気的にダイレクトに接続されている。この配線構造において、このテスト技術では、内部端子ごとに、内部端子と内部回路を接続する内部配線の途中に導通チェック用ダイオードを設け、そのカソード側を内部配線と接続する。また、メモリチップごとに対応するマルチチップパッケージ（半導体装置）の外部端子にテスト専用の導通テスト専用端子を設け、同一メモリチップ内の各導通チェック用ダイオードのアノードをこの導通テスト専用端子に共通接続する。ある内部端子の接続状態をテストする場合、対応する貫通電極を含む電流パスに外部端子を通じて−１Ｖを与え、対応する導通テスト専用端子に０Ｖを与える。その結果、電流パスには、内部端子が正常に接続されている場合には導通チェック用ダイオードの順方向電流が流れ、切断されている場合には電流が流れない。したがって、外部端子に現れる電流を半導体装置外部のテスターで測定することにより、半導体装置内部の内部端子が正しく接続されているかどうかを判定することが可能になる。

特開２００９−１３９２７３号公報

ところで、インターフェースチップを用いるタイプの半導体装置では、貫通電極を含む電流パスの寄生抵抗値が大きくなってしまう場合がある。寄生抵抗値が大きすぎると半導体装置としての特性が悪化するので、電流パスの寄生抵抗値を高精度で測定できるようにすることが望まれる。

なお、特許文献１の［００１０］段落には抵抗値に関する記載がある。この記載から理解されるように、特許文献１に記載の技術は、あくまで「貫通電極を含む内部端子が、断線しているか否か（＝抵抗値が無限大であるか否か）」を試験回路によって判定する技術を開示するに過ぎない。また、特許文献１に記載の技術は半導体装置の外部端子と半導体装置内の被測定端子とが電気的にダイレクトに接続しないインターフェースチップを用いるタイプの半導体装置には適用できない。というのは、インターフェースチップを用いるタイプの半導体装置において、被測定対象である貫通電極を含む電流パスは半導体装置の外部とは接続されない内部信号線であり、外部端子に接続されないものも含まれている。また、インターフェースチップが信号処理機能を備える場合、被測定対象である内部配線の信号が、インターフェースチップ内で論理回路等による信号処理を経て、その論理回路の出力信号が外部端子として出力される。他方、外部から入力された信号が、インターフェースチップ内で信号処理を経て、被測定対象の内部配線へ出力される。そのため、特許文献１に開示される外部端子を通じた−１Ｖの電圧の印加や、外部端子に現れる電流の測定といった手法が使えないからである。

したがって、半導体装置の外部端子と半導体装置内の被測定端子とが電気的にダイレクトに接続しないインターフェースチップを用いるタイプの半導体装置において、貫通電極を含む内部信号線の寄生抵抗値の大小を、半導体装置の外部から判定できるようにすることが求められている。

本発明による半導体記憶装置は、インターフェースチップ及びコアチップと、前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第１の内部信号線とを備え、前記インターフェースチップは、内部配線に電流を出力する第１の回路を有し、前記コアチップは、前記第１の内部信号線に電流を出力する第２の回路を有し、前記インターフェースチップは、更に、前記第１の回路が出力する電流が流れる前記内部配線に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを含み、前記第１の入力端子の電圧と前記第２の入力端子の電圧との電位差に応じた電圧を出力する判定回路を有することを特徴とする。

また、本発明による半導体記憶装置の試験方法は、インターフェースチップ及び複数のコアチップと、前記複数のコアチップにそれぞれ設けられた貫通電極を含み、前記インターフェースチップとそれぞれ対応する前記コアチップとを電気的に接続する複数の内部信号線と、内部配線に電流を出力する第１の回路と、前記内部信号線に電流を出力する第２の回路と、前記第１の回路が出力する電流が流れる前記内部配線に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを有し、前記第１と第２の入力端子を入力とする判定回路と、を備える、半導体装置の試験方法であって、前記第１の回路を活性化して電流を出力させ、コアチップの選択信号によって、前記複数のコアチップのうち一つのコアチップを選択し、内部信号線の選択信号によって、前記複数の内部信号線のうちの一つの内部信号線を選択し、前記判定回路が、前記第１と第２の入力端子の電圧差分に応じた電圧を出力する、ことを特徴とする。

また、本発明によるデータ処理システムは、半導体装置と、前記半導体装置に接続されたコントローラとを備え、前記半導体装置は、インターフェースチップ及びコアチップと、前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第１の内部信号線とを備え、前記インターフェースチップは、内部配線に電流を出力する第１の回路を有し、前記コアチップは、前記第１の内部信号線に電流を出力する第２の回路を有し、前記インターフェースチップは、更に、前記第１の回路が出力する電流が流れる前記内部配線に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを含み、前記第１の入力端子の電圧と前記第２の入力端子の電圧との電位差に応じた電圧を出力する判定回路を有し、前記コントローラは、前記インターフェースチップにリードコマンドに関連するコマンドを発行し、前記コントローラから前記コマンドを受けた前記インターフェースチップは、前記複数のコアチップに前記リードコマンドを発行し、前記複数のコアチップのいずれかは、前記リードコマンドを受けて前記インターフェースチップに前記リードコマンドに対応するリードデータを出力し、前記複数のコアチップのいずれかから前記リードデータを受けた前記インターフェースチップは、前記コントローラに前記リードデータを出力する、ことを特徴とする。

本発明によれば、半導体装置の外部端子と半導体装置内の被測定端子とが電気的にダイレクトに接続しないインターフェースチップを用いるタイプの半導体装置においても、半導体装置内に設けた判定回路が出力する電圧を外部で参照することにより、半導体装置内の内部信号線の寄生抵抗値の大小を判定することが可能になる。また、電流を流し、内部信号線の電圧を調査することにより、精度が高い寄生抵抗値の数値を算出することができる。

本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 本発明の好ましい実施形態による半導体装置の回路構成を示すブロック図である。 本発明の好ましい第１の実施形態による半導体装置の試験回路構成を示す回路図である。 内部信号線の寄生抵抗値の大小を判定するための半導体装置の試験方法のフローチャートを示す図である。 内部信号線の寄生抵抗値（Ω）を横軸、基準電圧Ｖ_Ａと内部信号線電圧Ｖ_Ｂの電位レベル（Ｖ）を左側縦軸、コンパレータの出力電圧ＯＵＴ（Ｖ）を右側縦軸とし、これらの関係を描画した図である。 本発明の好ましい第２の実施形態による半導体装置の試験回路構成を示す回路図である。 内部信号線の寄生抵抗値（Ω）を横軸、出力電圧ＯＵＴ（Ｖ）を縦軸とし、これらの関係を描画した図である。 本発明の好ましい第３の実施形態による半導体装置の試験回路構成を示す回路図である。 本発明の好ましい第３の実施形態によるコンパレータの動作を説明するための図である。 本発明の好ましい第４の実施形態による半導体装置の試験回路構成の一部を示す回路図である。 本発明の好ましい第５の実施形態による半導体装置の試験回路構成を示す回路図である。 本発明の好ましい第５の実施形態による半導体装置の配線抵抗を明示した図である。 本発明の好ましい第６の実施形態による半導体装置の試験回路構成の一部を示す回路図である。 （ａ）は、本発明の好ましい第７の実施形態による半導体装置の機能ブロックを示す図である。（ｂ）は、試験対象の内部信号線の平面的な配置を示す図である。 （ａ）（ｂ）とも、内部クロック信号ＣＬＫ＿ＩＦ及びＣＬＫ＿ＣＯＲＥその他の信号のタイミング図である。 ショート抵抗値（Ω）を横軸、基準電圧Ｖ_Ａと内部信号線電圧Ｖ_Ｂの電位レベル（Ｖ）を左側縦軸、コンパレータの出力電圧ＯＵＴ（Ｖ）を右側縦軸とし、これらの関係を描画した図である。 本発明の好ましい第８の実施形態による半導体装置の機能ブロックを示す図である。 （ａ）（ｂ）とも、試験対象の内部信号線の平面的な配置を示す図である。 本発明の好ましい第９の実施形態による半導体装置の試験回路構成の一部を示す図である。 本発明の好ましい第９の実施形態によるチップ選択受付部の内部構成を示す図である。 本発明の好ましい第９の実施形態による半導体装置の処理を時系列的に説明するための各信号のタイミング図である。 本発明の好ましい第９の実施形態による半導体装置の処理を時系列的に説明するための各信号のタイミング図である。 本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示す図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、インターフェースチップ内に、試験対象の内部信号線の寄生抵抗値の目標値に応じた抵抗値を有する基準抵抗と、電流を生成し、前記基準抵抗の一方の端部に出力する第１の回路を設け、コアチップ内に、第２の電流を生成し、試験対象の内部信号線に出力する第２の回路を設け、インターフェースチップ内にさらに、上記基準抵抗の他方の端部に接続される第１の入力端子と、上記内部信号線のインターフェースチップ内の端部に接続される第２の入力端子とを含み、第１の入力端子の電圧と前記第２の入力端子の電圧との差分に応じた電圧を出力する判定回路を設けることを技術思想とするものである。これにより、判定回路が出力する電圧を参照することで、内部信号線の寄生抵抗値の大小を判定することが可能になる。

また、本発明は、半導体装置内に、電流を生成し、試験対象の内部信号線のコアチップ内の端部に出力する電流生成回路と、上記内部信号線のコアチップ内の端部に接続される第１の入力端子と、上記内部信号線のインターフェースチップ内の端部に接続される第２の入力端子とを有し、第１の入力端子の電圧と第２の入力端子の電圧との差電圧に応じた電圧を出力する判定回路を設けることを技術思想とするものである。これにより、判定回路が出力する電圧を参照することで、寄生抵抗値の数値を精度よく算出することが可能になる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極（Through Silicon Via）ＴＳＶによって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。

コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。

インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部（８枚のコアチップＣＣ０〜ＣＣ７と通信する信号の処理回路、外部から／外部への信号の処理回路）として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。

インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。

図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。

コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パス（内部信号線）が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されており、貫通電極ＴＳＶ２によって構成される電流パス（内部信号線）は、途中に内部回路５を含むものとなっている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。

さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。貫通電極ＴＳＶ３によって構成される各電流パス（内部信号線）は、それぞれいずれか１つのコアチップのみの内部回路６と接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。

このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。

図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。

図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。

シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図４は、半導体装置１０の回路構成を示すブロック図である。

図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。

まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。

クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。

データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。

キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。

入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。

このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。

更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。

電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。

層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。

また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。

さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。

また、インターフェースチップＩＦにはプロセスモニタ回路７２及びＴＳＶ救済回路７３も設けられている。少なくとも、プロセスモニタ回路７２は、各コアチップのデバイス特性を測定してコード化する回路である。このコードによって、各コアチップのタイミング調整をする。具体的には、インターフェースチップＩＦとコアチップに段数可変のインバータのチェーン回路を設けて、その遅延時間を等しくなるように段数調整を行い、その段数の違いをコード化する。

以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。

図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。

ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。

カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。

カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。

コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。

層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。

層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。

また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。

さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。

コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。

以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。

テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。

テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。

以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１ＧＢのコアチップが８枚積層された構成を有していることから、合計で８ＧＢのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８ＧＢである単一のＤＲＡＭとして認識される。

以下、貫通電極ＴＳＶにより構成される内部信号線の寄生抵抗値の大小を判定するための試験回路構成について説明する。以下の説明では、図２（ａ）に示すタイプの貫通電極ＴＳＶ１によって構成される内部信号線を取り上げて説明するが、本発明は他のタイプの貫通電極によって構成される内部信号線にも適用可能である。

図５は、第１の実施形態による半導体装置１０の試験回路構成を示す回路図である。なお、同図に示す試験回路を構成する回路要素の多くは、上述したＴＳＶ救済回路７３に含まれる。また、同図にはコアチップを１つだけ示しているが、同様の回路はコアチップＣＣ０〜ＣＣ７のすべてに設けられる。

図５に示すように、半導体装置１０は、試験対象となる内部信号線１０１（第１の内部信号線）ごとに、試験回路１００（試験回路１００−１〜ｎ）を備えている。各試験回路１００は、貫通電極ＴＳＶ１を含む内部信号線１０１の他、インターフェースチップＩＦ側で内部信号線１０１と直列に配置されたスイッチ回路１０２、インターフェースチップＩＦ内の内部回路（図４に示したデータラッチ回路２５など）と内部信号線１０１とを接続する内部配線に設けられたスイッチ素子１０３、コアチップ内の内部回路４と内部信号線１０１とを接続する内部配線１０４に設けられたスイッチ素子１０５、第２の回路１２０を含んで構成される。このうちスイッチ回路１０２は、トランスファーゲート１０２ａ（第１のスイッチ素子）とインバータであるＮＯＴ回路１０２ｂを含んで構成される。尚、以後の「ＮＯＴ回路」の説明において、同様である。また、第２の回路１２０は、Ｐチャンネル型ＭＯＳトランジスタ１２１を含んで構成される。

スイッチ素子１０３には、ＮＯＴ回路１０９を介してテスト信号ＴＥＳＴ＿ＩＦが入力される。テスト信号ＴＥＳＴ＿ＩＦは、内部信号線１０１の試験を行うときに活性化され、試験を行わないときには非活性化されるハイアクティブの信号である。これにより、内部信号線１０１の試験を行うときにはスイッチ素子１０３がオフ（電気的に非接続（非導通））となって内部回路が各内部信号線１０１から切り離され、試験を行わないときにはスイッチ素子１０３がオン（電気的に接続（導通））となって内部回路と各内部信号線１０１とが接続される。尚、以後の「オン」、「オフ」の説明において、同様である。

インターフェースチップＩＦ内のコマンドデコーダ３２は、試験モードを判定する機能も備えている。外部（コントローラ等）からモードレジスタ４２へ試験モードにエントリするコマンド（試験信号）が入力され、モードレジスタ４２の所定ビットへそのコマンドが登録されると、コマンドデコーダ３２はテスト信号ＴＥＳＴ＿ＩＦを生成（活性化）する。テスト信号ＴＥＳＴ＿ＩＦは、コアチップＣＣ０〜ＣＣ７へも供給され、不図示の回路によりテスト信号が生成（活性化）される。

スイッチ回路１０２，１２１及びスイッチ素子１０５については後述する。

インターフェースチップＩＦ内には、Ｐチャンネル型ＭＯＳトランジスタ１１１を有する第１の回路１１０（電流生成回路）も設けられる。トランジスタ１１１のソース１１１ａ（第１の被制御端子）は電源電位ＶＤＤ（第１の電源電位）が供給される電源配線に接続され、ドレイン１１１ｂ（第２の被制御端子）は、後述する基準抵抗１１２、トランスファーゲート１１４、Ｎチャネル型ＭＯＳトランジスタ１１５を介して、接地電位ＶＳＳ（第２の電源電位）が供給される電源配線に接続される。また、トランジスタ１１１のゲート１１１ｃ（制御端子）には、ＮＯＴ回路１１３を介して、上述したテスト信号ＴＥＳＴ＿ＩＦが入力される。したがって、内部信号線１０１の試験を行うときにはトランジスタ１１１はオンとなり、第１の回路１１０から基準抵抗１１２に電流Ｉ_１（トランジスタ１１１のドレイン電流）が流れ出る。試験を行わないときにはトランジスタ１１１はオフとなり、電流Ｉ_１は流れ出ない。

トランジスタ１１１のドレイン１１１ｂと接地電位ＶＳＳが供給される電源配線との間には、基準抵抗１１２と、トランスファーゲート１０２ａのレプリカ素子１１４と、Ｎチャンネル型ＭＯＳトランジスタ１１５（第１の素子）とが、直列に接続される。この直列の順序は、後述する被測定ルートであるＰチャンネル型ＭＯＳトランジスタ１２１、内部信号線１０１、トランスファーゲート１０２ａ及びトランジスタ１１６が直列に接続される順序と同一であることに注意が必要である。即ち、この被測定ルート内のそれぞれの素子の接続順序が図５の順序と異なれば、それに対応して電流Ｉ_１ルート内のそれぞれの素子の接続順序も異なる。なお、レプリカ素子とは、トランスファーゲート１０２ａ（スイッチ素子）と同一な電気的特性を備える。好ましくは、その素子構成が対象素子（トランスファーゲート１０２ａ）と同一であって、さらに不純物プロファイル、Ｗ／Ｌ比、ゲート絶縁膜の膜厚が等しく、かつ同一基板上あるいは同一不純物濃度の基板上に形成されている素子をいう。レプリカ素子１１４を構成するＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタの各ゲートにはそれぞれ電源電位ＶＤＤと接地電位ＶＳＳが常時供給されており、常にオンとされている。レプリカ素子１１４を設置するのは、内部信号線１０１を含む電流パス（後述する電流Ｉ_２が流れる電流パス）と基準抵抗を含む電流パス（電流Ｉ_１が流れる電流パス）の条件を同じにするためである。

基準抵抗１１２は、内部信号線１０１の寄生抵抗値の目標値に応じた抵抗値を有する抵抗素子である。基準抵抗１１２の抵抗値は、より具体的には、寄生抵抗値の許容範囲の最大値（半導体装置１０の試験結果を良品とする最大の抵抗値）とすることが好ましい。つまり、内部信号線１０１の寄生抵抗値が基準抵抗１１２の抵抗値より大きい場合、その内部信号線１０１は不良品であるということになる。尚、電流Ｉ_１と後述する電流Ｉ_２は、周知の回路技術により温度依存性のない電流値とすることができる。

トランジスタ１１５のゲートには、上述したテスト信号ＴＥＳＴ＿ＩＦが入力される。したがって、内部信号線１０１の試験を行うときにはトランジスタ１１５はオンとなり、試験を行わないときにはトランジスタ１１５はオフとなる。

各内部信号線１０１は、上述したトランスファーゲート１０２ａの他、トランジスタ１１５のレプリカ素子であるＮチャンネル型ＭＯＳトランジスタ１１６（第１の素子）を介して、接地電位ＶＳＳが供給される電源配線に接続される。トランジスタ１１６のゲートには常時電源電位ＶＤＤが供給されており、そのためにトランジスタ１１６は常にオンとなっている。

インターフェースチップＩＦ内には、さらに１又は複数の内部信号線１０１の選択を受け付ける内部信号線選択受付部１４０（内部信号線選択受付手段）も設けられる。内部信号線選択受付部１４０は、内部信号線１０１ごとにＡＮＤ回路１４１（ＡＮＤ回路１４１−１〜ｎ）を有しており、各ＡＮＤ回路１４１には被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦと被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦとが入力される。被試験グループの選択とは、例えば複数のＩ／Ｏで構成される第１のグループ、複数のアドレスで構成される第２のグループ、複数の制御信号で構成される第３のグループなどである。被試験貫通電極の選択とは、それぞれのグループにおいて、複数の信号のうち一つの信号を選択することであり、例えば、１６本のアドレス信号のうち一つのアドレス信号を選択することである。

被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦは、内部信号線１０１をグループ化し、グループ単位で試験を行う際に用いられる信号であり、特定のグループを選択する際、そのグループに属する内部信号線１０１に対応するＡＮＤ回路１４１に入力される被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦのみが活性化（スイッチ回路１０２が導通）し、他のＡＮＤ回路１４１に入力される被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦは非活性（スイッチ回路１０２が非導通）となる。試験を行わない場合には常に非活性化状態となる。

被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦは、試験を行う内部信号線１０１を１つずつ指定する場合に用いられる信号であり、試験対象として指定する内部信号線１０１に対応するＡＮＤ回路１４１に入力される被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦのみが活性化し、他のＡＮＤ回路１４１に入力される被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦは非活性となる。試験を行わない場合には常に活性化状態となる。

ＡＮＤ回路１４１の出力は、入力される被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦと被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦとがともに活性化されている場合に活性化され、対応するスイッチ回路１０２内のトランスファーゲート１０２ａをオンする。これにより、対応する内部信号線１０１と後述する判定回路１５０とが接続される。一方、入力される被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦと被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦとのいずれかが非活性化されている場合には、対応するスイッチ回路１０２内のトランスファーゲート１０２ａをオフする。これにより、対応する内部信号線１０１と後述する判定回路１５０とが切り離される。

インターフェースチップＩＦ内には、判定回路１５０も設けられる。判定回路１５０はコンパレータ１５１を有しており、その反転入力端子１５１ａ（第１の入力端子）は、基準抵抗１１２の第１の回路１１０が接続される端部とは反対側の端部（より具体的にはレプリカ素子１１４とトランジスタ１１５の間）に接続される。また、非反転入力端子１５１ｂ（第２の入力端子）は、内部信号線１０１のインターフェースチップＩＦ内の端部１０１ａ（より具体的にはスイッチ回路１０２とトランジスタ１１６の間）に接続される。

コンパレータ１５１は、反転入力端子１５１ａの電圧Ｖ_Ａ（以下、基準電圧Ｖ_Ａという。）と非反転入力端子１５１ｂの電圧Ｖ_Ｂ（以下、内部信号線電圧Ｖ_Ｂという。）との差分電圧Ｖ₁に応じた電圧ＯＵＴを出力する。具体的には、基準電圧Ｖ_Ａが内部信号線電圧Ｖ_Ｂより高い場合に出力電圧ＯＵＴを低電位とし、基準電圧Ｖ_Ａが内部信号線電圧Ｖ_Ｂより低い場合に出力電圧ＯＵＴを高電位とする。出力電圧ＯＵＴは、図４に示したデータ入出力端子１４から外部に出力されるとともに、図４に示したＴＳＶ救済回路７３に出力される。

次に、第２の回路１２０は、各コアチップ内に設けられる。第２の回路１２０内のトランジスタ１２１には、トランジスタ１１１と等しいサイズのものを用いる。トランジスタ１２１のソース１２１ａ（第３の被制御端子）は電源電位ＶＤＤ（第１の電源電位）が供給される電源配線に接続され、ドレイン１２１ｂ（第４の被制御端子）は各内部信号線１０１に接続される。また、トランジスタ１２１のゲート１２１ｃ（制御端子）には、チップ選択受付部１３０（チップ選択受付手段）が接続される。

チップ選択受付部１３０は、内部信号線１０１ごとにＮＡＮＤ回路１３１（ＮＡＮＤ回路１３１−１〜ｎ）を有しており、各ＮＡＮＤ回路１３１には、上述した内部信号線選択受付部１４０の場合と同様に、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥと被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥとが入力されるとともに、被試験層の最上層を選択する最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥも入力される。

被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ及び被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥは、インターフェースチップＩＦの被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦと対応して同じ貫通電極ＴＳＶを選択する信号でなければならない。このため、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥと被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥとは、インターフェースチップＩＦから供給されるか、またはインターフェースチップＩＦから制御される信号によってコアチップ内で発生される信号であって、インターフェースチップＩＦとコアチップそれぞれにおいて選択される被試験ＴＳＶは常に一致している。

ＮＡＮＤ回路１３１は、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ、及び最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥのすべてが活性化されている場合に、出力を非活性とする。これにより、最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥにより選択されているコアチップ内の試験回路１００−１〜ｎのうち、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ及び被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥによって選択されたものに含まれるトランジスタ１２１がオンとなる。トランジスタ１２１がオンになると、第２の回路１２０から各内部信号線１０１に電流Ｉ_２（トランジスタ１２１のドレイン電流）が流れ出る。トランジスタ１２１がオフである場合には、電流Ｉ_２は流れ出ない。これにより、例えば、コアチップが全部で８層ある構成で６層目の層を最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥで選択した場合には、１〜６層の間の貫通電極ＴＳＶの抵抗測定が行われることになる。

内部信号線１０１とコアチップの内部回路４の間には、スイッチ素子１０５（第２のスイッチ素子）が接続されており、このスイッチ素子１０５は、ＮＯＴ回路１０８を介して入力されるテスト信号ＴＥＳＴ＿ＣＯＲＥにより制御される。テスト信号ＴＥＳＴ＿ＣＯＲＥはハイアクティブな信号で、テスト信号ＴＥＳＴ＿ＣＯＲＥがハイの時にはスイッチ素子１０５はオフとなり内部回路４は内部信号線１０１から切り離される。貫通電極ＴＳＶの試験を行わない時にはテスト信号ＴＥＳＴ＿ＣＯＲＥは非活性であり、スイッチ素子１０５はオンで、内部回路４と内部信号線１０１とは接続される。テスト信号ＴＥＳＴ＿ＣＯＲＥとテスト信号ＴＥＳＴ＿ＩＦは同時に活性化される信号である。この為、テスト信号ＴＥＳＴ＿ＣＯＲＥはインターフェースチップＩＦから供給されるか、インターフェースチップＩＦの制御によってコアチップで生成される信号であって、同時に活性化される。テスト信号ＴＥＳＴ＿ＣＯＲＥとテスト信号ＴＥＳＴ＿ＩＦとが活性化されると、内部信号線１０１はインターフェースチップＩＦの内部回路とコアチップの内部回路４から切り離される。

半導体装置１０が、上述した構成を有することにより、試験が行われるときに流れる電流Ｉ_１と電流Ｉ_２とは互いに等しくなる。さらに、コンパレータ１５１の反転入力端子１５１ａに現れる基準電圧Ｖ_Ａと非反転入力端子１５１ｂに現れる内部信号線電圧Ｖ_Ｂの差分Ｖ_１は、基準抵抗１１２と内部信号線１０１の寄生抵抗値の差分に応じた値となる。したがって、コンパレータ１５１の出力電圧ＯＵＴを参照することにより、内部信号線１０１の寄生抵抗値の大小を判定することが可能になる。

図６は、内部信号線の寄生抵抗値の大小を判定するための半導体装置１０の試験方法のフローチャートである。以下、この試験方法について、図５も参照しながら説明する。

図６に示すように、初めにテスト信号であるＴＥＳＴ＿ＩＦ信号とＴＥＳＴ＿ＣＯＲＥを活性化する（ステップＳ１）。これにより、スイッチ素子１０３と１０５がオフとなり、内部信号線１０１は、内部回路から切り離されたフローティング状態となる。これは試験回路１００−１〜ｎのすべてで同時に実行される。また、インターフェースチップのトランジスタ１１１，１１５がオンし、電流Ｉ_１が、基準抵抗１１２、レプリカ素子１１４、及びトランジスタ１１５を通って流れ始める。これにより、コンパレータ１５１の反転入力端子１５１ａには基準電圧Ｖ_Ａが印加される。

次に、電流をフォースするコアチップの選択を行う（ステップＳ２）。すなわち、最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥを活性化する。最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥ（コアチップの選択信号）は、例えば８層のコアチップがある場合、そのうちの１層のみを活性化する。これにより、任意のコアチップとインターフェースチップＩＦとの間の貫通電極ＴＳＶの試験が可能となる。

次に、試験対象の内部信号線の選択を行う（ステップＳ３）。インターフェースチップＩＦの制御によって、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦ，ＴＳＶ＿ＳＥＬ＿ＩＦ及び被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ，ＴＳＶ＿ＳＥＬ＿ＣＯＲＥの各信号（内部信号線の選択信号）が選択的に活性化される。このとき、選択される内部信号線１０１はインターフェースチップＩＦとコアチップとで一致していなくてはならない。これにより、インターフェースチップＩＦ側の試験対象の内部信号線１０１のトランスファーゲート１０２ａのみがオンし、かつコアチップ側の試験対象の内部信号線１０１のトランジスタ１２１のみがオンする。すなわち、トランジスタ１２１のドレイン電流Ｉ_２が、内部信号線１０１、トランスファーゲート１０２ａ、及びトランジスタ１１６を通って流れる。インターフェースチップのコンパレータ１５１の非反転入力端子１５１ｂには、内部信号線電圧Ｖ_Ｂが印加され、基準抵抗１１２と内部信号線１０１の寄生抵抗値の差分に応じた電圧の差分Ｖ_１が、コンパレータ１５１の反転入力端子１５１ａと非反転入力端子１５１ｂの間に現れる。

最後に、データ入出力端子１４から判定回路１５０の出力電圧ＯＵＴを取り出す（ステップＳ４）。出力電圧ＯＵＴは、上述のとおり内部信号線１０１の寄生抵抗値が基準抵抗１１２の抵抗値より小さくなるにつれその出力電圧値が高電位となり、寄生抵抗値が基準抵抗１１２の抵抗値より大きくなるにつれその出力電圧値が低電位となる。したがって、出力電圧ＯＵＴを半導体装置１０の外部である所謂テスタなどにおいて参照することにより、内部信号線１０１の詳細な寄生抵抗値を精度よく判定することが可能になる。

また、ステップＳ４では、図４に示したＴＳＶ救済回路７３にも出力電圧ＯＵＴが入力される。ＴＳＶ救済回路７３（冗長回路）は、この出力電圧ＯＵＴに基づき、内部信号線１０１ごとに、寄生抵抗値が基準抵抗１１２の抵抗値より大きくなっているかどうかを判定する。そして、寄生抵抗値が基準抵抗１１２の抵抗値より大きくなっている内部信号線１０１について、メモリセルの救済などと同様の処理により、予備の内部信号線１０１に置き換える処理（内部信号線の冗長処理）を行う。つまり、半導体装置１０の外部である所謂テスタなどにおいて出力電圧ＯＵＴを測定する工数を省くことができる。

図７は、内部信号線１０１の寄生抵抗値（Ω）を横軸、基準電圧Ｖ_Ａと内部信号線電圧Ｖ_Ｂの電位レベル（Ｖ）を左側縦軸、コンパレータ１５１の出力電圧ＯＵＴ（Ｖ）を右側縦軸とし、これらの関係を描画したものである。

図７に示すように、基準電圧Ｖ_Ａが内部信号線電圧Ｖ_Ｂより高い場合、つまり内部信号線１０１の寄生抵抗値が基準抵抗１１２の抵抗値より大きい場合には、出力電圧ＯＵＴは低電位となる。一方、基準電圧Ｖ_Ａが内部信号線電圧Ｖ_Ｂより低い場合、つまり内部信号線１０１の寄生抵抗値が基準抵抗１１２の抵抗値より小さい場合には、出力電圧ＯＵＴは高電位となる。つまり、出力電圧ＯＵＴが低電位となっていることは、内部信号線１０１の寄生抵抗値が基準抵抗１１２の抵抗値より大きく、好ましくない状態が発生していることを示している。

以上説明したように、本実施形態による半導体装置１０によれば、判定回路１５０が出力する電圧ＯＵＴを参照することにより、内部信号線１０１の寄生抵抗値の大小を判定することが可能になっている。

なお、図５では、チップ選択受付部１３０内に内部信号線１０１ごとのＮＡＮＤ回路１３１−１〜ｎを設ける例を示したが、ＮＡＮＤ回路１３１を１つだけ設け、すべての試験回路１００−１〜ｎを一斉に制御することとしてもよい。ただし、この場合、貫通電極ＴＳＶ間のショート不良があると、不良の電圧レベルが他の貫通電極ＴＳＶに伝播してしまうので、貫通電極ＴＳＶのショートモード不良も懸念される場合にはあまり好ましくない。ショートモード不良があまり懸念されない場合には、コアチップの回路を簡素化でき、チップ面積の低減が図れる。

また、図５に示した各トランジスタ１１１と１２１、１１５と１１６、及びトランスファーゲート１０２ａと１１４を構成する各トランジスタには、互いにサイズの等しいものを用いることが好ましい。

図８は、本発明の好ましい第２の実施形態による半導体装置１０の試験回路構成を示す回路図である。

第２の実施形態による半導体装置１０は、試験回路構成以外の点では第１の実施形態による半導体装置１０と同様である。図８に示す試験回路を構成する回路要素の多くも、上述したＴＳＶ救済回路７３に含まれる。また、図８にはコアチップを１つだけ示しているが、同様の回路はコアチップＣＣ０〜ＣＣ７のすべてに設けられる。

第２の実施形態による半導体装置１０の試験回路構成は、第１及び第２の回路並びに判定回路の構成が、第１の実施形態によるものと異なっている。以下、相違点を中心に説明する。

第１の回路１１０は、トランジスタ１１１の他にフォースアンプ１１７を有し、トランジスタ１１１のゲート１１１ｃはフォースアンプ１１７の出力端子に接続される。フォースアンプ１１７の非反転入力端子は、抵抗１１８を介して接地電位ＶＳＳが供給される電源配線に接続され、反転入力端子には所定値の電圧Ｖ_ＲＥＦが入力される。

また、第１の回路１１０の出力端（トランジスタ１１１のドレイン１１１ｂ）は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１により構成される内部信号線１７０（第２の内部信号線）によって、第２の回路１２０の入力端（トランジスタ１２１のソース１２１ａ）に接続される。

さらに、各内部信号線１０１は、スイッチ回路１０２内のトランスファーゲート１０２ａを構成するＰチャンネル型ＭＯＳトランジスタ（第５のスイッチ素子）を介して、フォースアンプ１１７の非反転入力端子と抵抗１１８の間に接続される。

以上の構成により、第１の回路１１０を構成するトランジスタ１１１及びフォースアンプ１１７は、定電流を生成する電流生成回路として機能し、生成された定電流は電流Ｉ_１として第１の回路１１０から第２の回路１２０に出力される。第２の回路１２０の出力電流Ｉ_２は上記定電流Ｉ_１に等しくなり、各内部信号線１０１に供給される。

フォースアンプ１１７には、テスト信号ＴＥＳＴ＿ＩＦが入力される。これにより、フォースアンプ１１７は、テスト信号ＴＥＳＴ＿ＩＦが活性化されている場合、つまり内部信号線１０１の試験を行うときに動作し、テスト信号ＴＥＳＴ＿ＩＦが非活性化されている場合、つまり内部信号線１０１の試験を行わないときに動作しない。したがって、電流Ｉ_１は、内部信号線１０１の試験を行うときにのみ、第１の回路１１０から流れ出ることになる。

なお、本実施形態においても、トランジスタ１２１のゲート１２１ｃはチップ選択受付部１３０（チップ選択受付手段）に接続される。これにより、トランジスタ１２１は、電流生成回路である第１の回路１１０と各内部信号線１０１との間に設けられた第３のスイッチ素子として機能する。具体的な動作は、第１の実施形態で述べたとおりである。

判定回路１５０は、入力端子間の電位差を増幅するセンスアンプを構成する。具体的には、判定回路１５０は、オペアンプ１５２〜１５４と、１つの抵抗値Ｒ_１の抵抗と、２つずつの抵抗値Ｒ_２〜Ｒ_４の抵抗とを有する。これらの接続は次のとおりである。すなわち、オペアンプ１５２の出力端子は、抵抗値Ｒ_３の抵抗１５５ａ及び抵抗値Ｒ_４の抵抗１５５ｂを介して、接地電位ＶＳＳが供給される電源配線に接続される。抵抗１５５ａと抵抗１５５ｂの間には、オペアンプ１５４の非反転入力端子が接続される。また、オペアンプ１５３の出力端子は、抵抗値Ｒ_３の抵抗１５５ｃ及び抵抗値Ｒ_４の抵抗１５５ｄを介して、オペアンプ１５４の出力端子に接続される。抵抗１５５ｃと抵抗１５５ｄの間には、オペアンプ１５４の反転入力端子が接続される。さらに、オペアンプ１５２の出力端子と抵抗１５５ａの間の配線と、オペアンプ１５３の出力端子と抵抗１５５ｃの間の配線との間には、抵抗値Ｒ_２の抵抗１５５ｅと、抵抗値Ｒ_１の抵抗１５５ｆと、抵抗値Ｒ_２の抵抗１５５ｇとがこの順で直列に接続されている。抵抗１５５ｅと抵抗１５５ｆの接続点はオペアンプ１５２の反転入力端子１５２ａに接続され、抵抗１５５ｆと抵抗１５５ｇの接続点はオペアンプ１５３の反転入力端子１５３ａに接続される。オペアンプ１５２の非反転入力端子１５２ｂと、オペアンプ１５３の非反転入力端子１５３ｂとは、それぞれ判定回路１５０の第１及び第２の入力端子となる。

第１の入力端子である非反転入力端子１５２ｂと第２の入力端子である非反転入力端子１５３ｂとには、それぞれ基準電圧Ｖ_Ａ及び内部信号線電圧Ｖ_Ｂが入力される。

ここで、本実施形態における基準電圧Ｖ_Ａ及び内部信号線電圧Ｖ_Ｂについて説明する。

基準電圧Ｖ_Ａが入力される判定回路１５０の第１の入力端子１５２ｂは、図２（ａ）に示すタイプの貫通電極ＴＳＶ１により構成される内部信号線１７１（第３の内部信号線）、及びＰチャンネル型ＭＯＳトランジスタ１６０（第４のスイッチ素子）を介して、各内部信号線１０１のコアチップ内の端部１０１ｂに共通接続される。

一方、内部信号線電圧Ｖ_Ｂが入力される判定回路１５０の第２の入力端子１５３ｂは、Ｐチャンネル型ＭＯＳトランジスタ１６１（第６のスイッチ素子）を介して、各内部信号線１０１のインターフェースチップＩＦ内の端部１０１ａに共通接続される。

トランジスタ１６０，１６１は、試験を行うときに判定回路１５０と内部信号線１０１とを電気的に接続し、試験を行わないときに判定回路１５０を内部信号線１０１から電気的に切り離すために設けているものである。すなわち、トランジスタ１６０のゲートには、図８に示すように、チップ選択受付部１３０の出力を接続する。これにより、試験対象であるコアチップではトランジスタ１６０がオンとなり、判定回路１５０の第１の入力端子１５２ｂと各内部信号線１０１とが接続される。試験対象でないコアチップではトランジスタ１６０がオフとなり、判定回路１５０の第１の入力端子１５２ｂと各内部信号線１０１とが切り離される。同様に、トランジスタ１６１のゲートには、内部信号線選択受付部１４０の出力を入力する。これにより、内部信号線１０１の試験を行うときには、トランジスタ１６１がオンとなり、判定回路１５０の第２の入力端子１５３ｂと各内部信号線１０１とが接続される。試験を行なわないときには、トランジスタ１６１はオフとなり、判定回路１５０の第２の入力端子１５３ｂと各内部信号線１０１とが切り離される。

基準電圧Ｖ_Ａ及び内部信号線電圧Ｖ_Ｂの差分Ｖ_Ａ−Ｖ_Ｂは、電流Ｉ_１によって内部信号線１０１の両端に現れる電位差（内部信号線１０１のコアチップ内の端部１０１ｂの電圧と、内部信号線１０１のインターフェースチップＩＦ内の端部１０１ａの電圧との差分）に等しくなる。この電位差は、試験対象の内部信号線１０１の寄生抵抗値と電流Ｉ_１を掛けたものであるので、差分Ｖ_Ａ−Ｖ_Ｂは次の式（１）のように表される。ただし、Ｒ_ｔは試験対象の内部信号線１０１の寄生抵抗値である。

以上のような判定回路１５０の接続は、測定系統が配線抵抗などの影響を受けないという特徴を有する。つまり、仮にトランジスタ１２１のソース側とトランスファーゲート１０２ａのドレイン側とをそれぞれ第１の入力端子１５２ｂと第２の入力端子１５３ｂとに接続することにより、試験を行わないときの判定回路１５０と内部信号線１０１の切り離しを実現したとすると、基準電圧Ｖ_Ａ及び内部信号線電圧Ｖ_Ｂの差分Ｖ_Ａ−Ｖ_Ｂには、トランジスタ１２１及びトランスファーゲート１０２ａの両端電圧も含まれてしまうことになる。これに対し、上記のような接続とし、さらに判定回路１５０の入力インピーダンスを十分に大きくすることで、差分Ｖ_Ａ−Ｖ_Ｂには、純粋に内部信号線１０１の両端に現れる電位差が現れることになる。

さて、判定回路１５０の説明に戻る。オペアンプ１５２の反転入力端子１５２ａとオペアンプ１５３の反転入力端子１５３ａの間の電位差Ｖ_２、オペアンプ１５２の出力端子とオペアンプ１５３の出力端子の間の電位差Ｖ_３、及びオペアンプ１５４の出力電圧ＯＵＴは、それぞれ次の式（２）〜（４）で表される。

つまり、電圧Ｖ_２は、基準電圧Ｖ_Ａと内部信号線電圧Ｖ_Ｂとの差分に等しくなる。また、電圧Ｖ_３は、電圧Ｖ_２をオペアンプ１５２，１５３で増幅した値となっており、具体的には、オペアンプ１５２，１５３それぞれの増幅率Ｒ_２／Ｒ_１によって電圧Ｖ_２を増幅した値に、さらに電圧Ｖ_２を足した値が電圧Ｖ_３の値となる。また、出力電圧ＯＵＴは、電圧Ｖ_３を増幅率Ｒ_４／Ｒ_３で増幅した値となる。

式（１）〜式（４）を連立させて解くと、出力電圧ＯＵＴが次の式（５）のように得られる。式（５）の右辺において内部信号線１０１の寄生抵抗値Ｒ_ｔ以外は既知の所定値であるので、式（５）から、出力電圧ＯＵＴと内部信号線１０１の寄生抵抗値Ｒ_ｔとが比例することが理解される。つまり、判定回路１５０の出力電圧ＯＵＴは内部信号線１０１の寄生抵抗値に応じた電圧となり、出力電圧ＯＵＴから内部信号線１０１の寄生抵抗値を得ることが可能になっている。

図９は、内部信号線１０１の寄生抵抗値（Ω）を横軸、出力電圧ＯＵＴ（Ｖ）を縦軸とし、これらの関係を描画したものである。同図からも明らかなように、寄生抵抗値（Ω）と出力電圧ＯＵＴ（Ｖ）とは、出力電圧ＯＵＴ（Ｖ）が電源電圧ＶＤＤ以下である限りにおいて、比例している。したがって、出力電圧ＯＵＴから内部信号線１０１の寄生抵抗値を得ることが可能になっている。図９の例では、例えば出力電圧ＯＵＴが１．０Ｖのときには、内部信号線１０１の寄生抵抗値として１００Ωが得られる。

以上説明したように、本実施形態による半導体装置１０によれば、第１の実施形態において図６を参照しながら説明した手順と同様にして試験を行い、判定回路１５０が出力する電圧ＯＵＴを参照することにより、内部信号線１０１の寄生抵抗値を得ることが可能になっている。したがって、内部信号線１０１の寄生抵抗値の大小を判定することも、もちろん可能になっている。

なお、図８に示した構成では、各トランジスタ１１１と１２１、あるいは１２１と１０２および１６０と１６１を構成する各トランジスタに対するペア性を考慮する必要はなく、互いにサイズの等しいものを用いる必要性は無い。これは第２の実施形態が配線抵抗などの影響を受けないという特徴によるものである。むしろ、抵抗測定点を決定するトランジスタ１６０と１６１を内部信号配線１０１の端子に極力近づけて配置し、測定抵抗に余分な配線抵抗が含まれないようにする事が好ましい。

また、内部信号線１７０，１７１が断線している場合などに備え、内部信号線１７０，１７１を例えば２本の貫通電極ＴＳＶを並列に接続するなどの冗長構成を備えるようにすることが好ましい。一本の内部信号線１７０または／且つ内部信号線１７1が高抵抗であっても、残りの内部信号線１７０または／且つ内部信号線１７1が試験を継続することができる。

また、内部信号線１７１は、被試験グループごとに一つ備えていることが望ましい。つまり、内部信号線１７１は、所定数の内部信号線１０１に一つ備えていることが望ましい。

また、第１の回路１１０と判定回路１５０は、少なくとも半導体装置１０内に備えればよく、内部信号線１０１の寄生抵抗値の高精度な測定が可能である。前述の様に、差分Ｖ_Ａ−Ｖ_Ｂには、純粋に内部信号線１０１の両端に現れる電位差が現れることになるからである。

図１０は、本発明の好ましい第３の実施形態による半導体装置１０の試験回路構成を示す回路図である。

第３の実施形態による半導体装置１０は、試験回路構成以外の点では第１の実施形態による半導体装置１０と同様である。図１０に示す試験回路を構成する回路要素の多くも、上述したＴＳＶ救済回路７３に含まれる。また、図１０にはコアチップを１つだけ示しているが、同様の回路はコアチップＣＣ０〜ＣＣ７のすべてに設けられる。

第３の実施形態による半導体装置１０の試験回路構成は、判定回路の後段に比較回路１８０を設けた点で、第２の実施形態によるものと異なっている。以下、相違点を中心に説明する。

比較回路１８０は、図１０に示すように、コンパレータ１８１を有している。コンパレータ１８１の非反転入力端子は判定回路１５０の出力端子（オペアンプ１５４の出力端子）に接続され、反転入力端子には所定のしきい値電圧Ｖ_ＣＲが入力される。出力電圧ＯＵＴは、コンパレータ１８１の出力端子から出力される。

図１１は、コンパレータ１８１の動作を説明するための図である。同図は、しきい値電圧Ｖ_ＣＲを加えた点を除き、図９と同様である。

図１１に示すように、しきい値電圧Ｖ_ＣＲは常時一定値（図１１の例では１．０Ｖ）の電圧である。コンパレータ１８１は、非反転入力端子に入力される判定回路１５０の出力電圧を、一定値であるしきい値電圧Ｖ_ＣＲと比較する。そして、判定回路１５０の出力電圧がしきい値電圧Ｖ_ＣＲより高い場合に出力電圧ＯＵＴを高電位（フェイル領域）とし、そうでない場合に出力電圧ＯＵＴを低電位（パス領域）とする。これにより、出力電圧ＯＵＴが高電位となっていることは、判定回路１５０の出力電圧がしきい値電圧Ｖ_ＣＲより高く、内部信号線１０１の寄生抵抗値が好ましくない程度に大きくなっていることを意味することになる。一方、出力電圧ＯＵＴが低電位となっていることは、内部信号線１０１の寄生抵抗値に問題がないことを意味することになる。

以上説明したように、本実施形態による半導体装置１０によれば、インターフェースチップＩＦ内に設けた比較回路１８０において、フェイル／パス判定がなされる。半導体装置１０の外部である所謂テスタから、しきい値電圧Ｖ_ＣＲを半導体装置１０に入力することにより、テスタによる出力電圧ＯＵＴの測定に代えて、測定試験時間の短縮が図れる。また、簡素なＴＳＶ救済回路７３によって、半導体装置１０の内部で自律的に貫通電極ＴＳＶの冗長が実行できることを意味する。これらは、周知のＢＩＳＴ（ビルト・イン・セルフ・テスト）に含まれる。この場合、半導体装置１０の外部である所謂テスタなどにおいてフェイル／パス判定を行う必要がなく、試験工程が簡略化される。また、ＢＩＳＴに含まれる場合、しきい値電圧Ｖ_ＣＲを半導体装置１０の内部で生成することが望ましい。

図１２は、本発明の好ましい第４の実施形態による半導体装置１０の試験回路構成の一部を示す回路図である。本実施形態による半導体装置１０は第３の実施形態（図１０）による半導体装置１０の変形例であり、第４の実施形態による半導体装置１０は判定回路１５０の入力オフセットをキャンセルする機能を有している点で、第３の実施形態による半導体装置１０と異なっている。基本的な試験回路構成は、図１０に示した第３の実施形態による半導体装置１０と同様であり、図１２では、第３の実施形態による半導体装置１０との共通部分の多くについて、その記載を省略している。以下、第３の実施形態による半導体装置１０との相違点を中心に説明する。

本実施形態による半導体装置１０は、図１２に示すように、判定回路１５０内の抵抗１５５ｂに代えて可変抵抗１５５ｈを有するとともに、新たに抵抗値Ｒ_６の抵抗１９０、コンパレータ１９１（比較手段）、カウンタ兼ラッチ回路１９２（増幅率調節手段）、及びスイッチ素子１９４ａ〜１９４ｅを備えて構成される。これらはいずれも、インターフェースチップＩＦ内に設けられる。以下では、抵抗１１８の抵抗値をＲ_５、可変抵抗１５５ｈの抵抗値をＲ_Ｖと表す。また、オペアンプ１５４の出力電圧をＶ_４と表す。

可変抵抗１５５ｈを含む判定回路１５０の増幅率Ａは、次の式（６）で表される。ただし、式（６）中の増幅率Ａ_０は、Ｒ_Ｖ＝Ｒ_４である場合の判定回路１５０の増幅率であり、式（７）で表される。これらの式から理解されるように、増幅率Ａは、抵抗値Ｒ_Ｖを調節することによって調節できる。つまり、本実施形態による判定回路１５０の増幅率Ａは可変である。

初めに、本実施形態による半導体装置１０の概略を説明する。判定回路１５０は、トランジスタのスレッショルド電圧の誤差などにより、入力オフセットを有する場合がある。入力オフセット自体は例えば１０ｍＶとわずかな電圧に過ぎないが、判定回路１５０が増幅作用を有するため、入力オフセットも増幅され、判定回路１５０の出力電圧Ｖ_４では大きな誤差となってしまう場合がある。一例を挙げると、増幅率Ａが２０倍であれば、１０ｍＶの入力オフセットは、出力電圧Ｖ_４では２００ｍＶの誤差となる。本実施形態による半導体装置１０では、判定回路１５０の増幅率Ａを調節することで、入力オフセットをキャンセルする。

もう少し具体的に説明すると、半導体装置１０は、外部からの指示信号（不図示）に応じて、キャリブレーションモードにエントリするよう設計される。キャリブレーションモードにおいては、第１の回路１１０及び判定回路１５０が貫通電極及び比較回路１８０から切り離され、非反転入力端子１５２ｂと非反転入力端子１５３ｂとが抵抗１９０を介して短絡される。これによって判定回路１５０の入力電圧Ｖ_Ａ−Ｖ_Ｂが一定値（貫通電極の寄生抵抗値に依存しない値）となるので、仮に判定回路１５０の入力オフセットがゼロであるとすると、オペアンプ１５４の出力電圧Ｖ_４は該一定値に上記増幅率Ａを乗算してなる一定値となる。入力オフセットがゼロでなければ、その分出力電圧Ｖ_４がこの一定値からずれる。半導体装置１０は、このずれをキャリブレーションモードによって検出し、検出されたずれの大きさに応じて、入力オフセットがキャンセルされるよう（オペアンプ１５４の出力電圧Ｖ_４が上記一定値に等しくなるよう）、判定回路１５０の増幅率Ａを調節する。以下、詳しく説明する。

スイッチ素子１９４ａ〜１９４ｅはいずれも１回路２接点タイプのスイッチである。スイッチ素子１９４ａの共通端子、一方出力端子、及び他方出力端子はそれぞれ、フォースアンプ１１７の出力端子、トランジスタ１１１のゲート１１１ｃ（図１０）、及び抵抗１９０の一端に接続される。スイッチ素子１９４ｂの共通端子、一方出力端子、及び他方出力端子はそれぞれ、オペアンプ１５２の非反転入力端子１５２ｂ、内部信号線１７１のインターフェースチップＩＦ内の端部、及び抵抗１９０の一端に接続される。また、スイッチ素子１９４ｃの共通端子及び他方出力端子はそれぞれ、フォースアンプ１１７の非反転入力端子及びオペアンプ１５３の非反転入力端子１５３ｂに接続され、スイッチ素子１９４ｃの一方出力端子は、スイッチ回路１０２を介して内部信号線１０１のインターフェースチップＩＦ内の端部１０１ａ（図１０）に接続される。スイッチ素子１９４ｄの共通端子及び他方出力端子はそれぞれ、オペアンプ１５３の非反転入力端子１５３ｂ及び抵抗１９０の他端に接続され、スイッチ素子１９４ｄの一方出力端子は、トランジスタ１６１を介して内部信号線１０１のインターフェースチップＩＦ内の端部１０１ａ（図１０）に接続される。スイッチ素子１９４ｅの共通端子、一方出力端子、及び他方出力端子はそれぞれ、オペアンプ１５４の出力端子、コンパレータ１８１の非反転入力端子（図１０）、及びコンパレータ１９１の非反転入力端子に接続される。

キャリブレーションモードにエントリしていない場合には、スイッチ素子１９４ａ〜１９４ｅはそれぞれ、共通端子と一方出力端子の間を接続し、共通端子と他方出力端子の間を開放する。一方、キャリブレーションモードにエントリしている場合、スイッチ素子１９４ａ〜１９４ｅはそれぞれ、共通端子と一方出力端子の間を開放し、共通端子と他方出力端子の間を接続する。これにより、第１の回路１１０及び判定回路１５０が貫通電極及び比較回路１８０から切り離され、非反転入力端子１５２ｂと非反転入力端子１５３ｂとが抵抗１９０を介して短絡される。

キャリブレーションモードにエントリしていない場合の各部の接続及び動作については第２及び第３の実施形態で説明した通りであるので、説明を省略する。以下、半導体装置１０がキャリブレーションモードにエントリしていることを前提として、説明を続ける。

フォースアンプ１１７は、テスト信号ＴＥＳＴ＿ＩＦが活性化されると動作を開始し、抵抗１９０に電流を流す。この電流により、フォースアンプ１１７の反転入力端子に入力されるリファレンス電圧Ｖ_ＲＥＦ（第２の所定電圧）が増幅率Ｒ_６／Ｒ_５で増幅され、非反転入力端子１５２ｂと非反転入力端子１５３ｂの間に電圧Ｖ_ＲＥＦ・（Ｒ_６／Ｒ_５）（第１の所定電圧）が印加される。言い換えると、フォースアンプ１１７、抵抗１１８、及び抵抗１９０は、リファレンス電圧Ｖ_ＲＥＦを増幅率Ｒ_６／Ｒ_５で増幅することにより電圧Ｖ_ＲＥＦ・（Ｒ_６／Ｒ_５）を生成し、非反転入力端子１５２ｂと非反転入力端子１５３ｂの間に印加する電圧印加手段として機能する。その結果、判定回路１５０の出力電圧Ｖ_４は、次の式（８）で表される値となる。ただし、Ｖ_{ＯＦＦＳＥＴ}は判定回路１５０の入力オフセットである。式（８）から明らかなように、Ｒ_Ｖ＝Ｒ_４かつＶ_{ＯＦＦＳＥＴ}＝０である場合には、出力電圧Ｖ_４は一定値Ｖ_ＲＥＦ・（Ｒ_６／Ｒ_５）・Ａ_０となる。

コンパレータ１９１の非反転入力端子及び反転入力端子にはそれぞれ、出力電圧Ｖ_４及び内部信号線電圧Ｖ_Ｂ（オペアンプ１５３の非反転入力端子１５３ｂの入力電圧）が入力される。ここで、内部信号線電圧Ｖ_Ｂは、フォースアンプ１１７の仮想短絡によりリファレンス電圧Ｖ_ＲＥＦ（第２の所定電圧）に等しくなっている。したがって、コンパレータ１９１は、出力電圧Ｖ_４とリファレンス電圧Ｖ_ＲＥＦとを比較することになり、これらの差Ｖ_Ｄ＝Ｖ_４−Ｖ_ＲＥＦがプラスである場合にハイ、小さい場合にロウを出力する。

ここで、抵抗１９０の抵抗値Ｒ_６の具体的な値は、Ｒ_Ｖ＝Ｒ_４かつＶ_{ＯＦＦＳＥＴ}＝０である場合の出力電圧Ｖ_４が、リファレンス電圧Ｖ_ＲＥＦに等しくなるように決定される。つまり、（Ｒ_６／Ｒ_５）・Ａ_０＝１である。こうすることで、上記差Ｖ_Ｄは、次の式（９）のように表される。

カウンタ兼ラッチ回路１９２は、コンパレータ１９１の出力電圧（比較結果）に基づいて、判定回路１５０の増幅率Ａを調節する。以下、カウンタ兼ラッチ回路１９２の動作について、詳しく説明する。

カウンタ兼ラッチ回路１９２には、クロック信号ＣＬＫも入力される。なお、クロック信号ＣＬＫは、外部クロック信号ＣＫでもよいし、半導体装置１０の内部で生成されるクロック信号（内部クロック信号ＩＣＬＫなど）でもよい。カウンタ兼ラッチ回路１９２は内部にカウンタを有しており、クロック信号ＣＬＫの立ち上がりエッジ（又は立ち下がりエッジ）でコンパレータ１９１の出力電圧がハイである場合に、カウンタのカウント値を１段階アップさせる。また、クロック信号ＣＬＫの立ち上がりエッジ（又は立ち下がりエッジ）でコンパレータ１９１の出力電圧がロウである場合に、カウンタのカウント値を１段階ダウンさせる。

カウンタ兼ラッチ回路１９２は、カウンタのカウント値に基づいて、差Ｖ_Ｄがゼロとなる方向に、増幅率Ａを調節する。具体的な調節は、可変抵抗１５５ｈの抵抗値Ｒ_Ｖを調節することによって行われる。つまり、カウンタ兼ラッチ回路１９２は、カウンタのカウント値を１段階アップさせた場合、つまりＶ_４＞Ｖ_ＲＥＦである場合に、抵抗値Ｒ_Ｖを１段階小さくして、増幅率Ａを下げる。これにより、出力電圧Ｖ_４が低下するので、差Ｖ_Ｄがゼロに近づくこととなる。一方、カウンタのカウント値を１段階ダウンさせた場合、つまりＶ_４＜Ｖ_ＲＥＦである場合には、抵抗値Ｒ_Ｖを１段階大きくして増幅率Ａを上げる。これにより、出力電圧Ｖ_４が上昇するので、やはり差Ｖ_Ｄがゼロに近づくこととなる。

以上説明したように、本実施形態による半導体装置１０によれば、差Ｖ_Ｄをゼロに近づけることができる。つまり、判定回路１５０の入力オフセットをキャンセルすることが可能になっている。

これまでの説明を簡素に理解する一例として、具体的な数値の例を挙げておく。例えばＲ_１＝１００ｋΩ、Ｒ_２＝２００ｋΩ、Ｒ_３＝２００ｋΩ、Ｒ_４＝８００ｋΩ、Ｒ_５＝２ｋΩとする場合、増幅率Ａ_０は式（７）より２０倍となり、Ｒ_６は１００Ωとなる。Ｒ_Ｖが８００ｋΩ（＝Ｒ_４）である場合、式（９）より、差Ｖ_Ｄは２０Ｖ_{ＯＦＦＳＥＴ}に等しくなる。したがって、出力電圧Ｖ_４が、Ｒ_Ｖ＝Ｒ_４＝８００ｋΩである場合に比べて２０Ｖ_{ＯＦＦＳＥＴ}小さくなるように抵抗値Ｒ_Ｖを調節することで、判定回路１５０の入力オフセットをキャンセルすることが可能になる。

図１３は、本発明の好ましい第５の実施形態による半導体装置１０の試験回路構成を示す回路図である。本実施形態による半導体装置１０は第１の実施形態（図５）による半導体装置１０の変形例であり、第２の回路１２０内のトランジスタ１２１のソース１２１ａが貫通電極ＴＳＶ１（内部信号線２０１：第４の内部信号線）を介してインターフェースチップＩＦ内の電源配線に接続される点、及び抵抗回路２０２を備える点で、第１の実施形態による半導体装置１０と異なっている。

本実施形態による半導体装置１０では、図１３には現れていないが、各内部信号線１０１から内部信号線２０１に至る各配線、及び各トランスファーゲート１０２ａからコンパレータ１５１の非反転入力端子１５１ｂに至る各配線の接続方法を工夫している。詳細は、図１４で後述する。この工夫を行ったことで、抵抗回路２０２を用いて配線抵抗（寄生抵抗）の影響をキャンセルする（補正する）ことが可能になっている。以下、第１の実施形態による半導体装置１０との相違点を中心に、詳しく説明する。

本実施形態による半導体装置１０は、図１３に示すように、インターフェースチップＩＦ内にＰチャンネル型ＭＯＳトランジスタ２００を備える。トランジスタ２００のソース２００ａは電源電位ＶＤＤが供給される電源配線に接続され、ドレイン２００ｂは、図２（ａ）に示すタイプの貫通電極ＴＳＶ１により構成される内部信号線２０１を介して、各トランジスタ１２１のソース１２１ａに共通接続される。また、トランジスタ２００のゲート２００ｃには、ＮＯＴ回路１１３を介して、テスト信号ＴＥＳＴ＿ＩＦが入力される。したがって、トランジスタ２００はトランジスタ１１１と連動してオンオフする。これにより、第１の実施形態と同様、試験対象の内部信号線１０１に電流Ｉ_２が流れるようになる。

抵抗回路２０２は、トランジスタ１１１とトランスファーゲート１１４の間に配置される。抵抗回路２０２には、図５に示した基準抵抗１１２の他、電流Ｉ_１が流れる配線（トランジスタ１１１から基準抵抗１１２を通ってトランスファーゲート１１４に至る配線）と電流Ｉ_２が流れる配線（トランジスタ２００から内部信号線２０１、トランジスタ１２１、内部信号線１０１を通ってトランスファーゲート１０２ａに至る配線）との間での配線抵抗（寄生抵抗）の違いをキャンセルするための抵抗（補正抵抗）が設けられる。

図１４は、本実施形態による半導体装置１０の配線抵抗を明示した図である。同図では、配線抵抗の説明に特に必要のない部分の記載は省略している。

図１４に示すように、各内部信号線１０１は、コアチップ内の配線Ｗ_Ａ（第１の配線）とインターフェースチップＩＦ内の配線Ｗ_Ｂ（第２の配線）との間にそれぞれ並列に接続される。配線Ｗ_Ａは、隣接する内部信号線１０１間の抵抗が互いに等しい値ｒとなるように配線される。配線Ｗ_Ｂについても同様に、隣接する内部信号線１０１間の抵抗が上記ｒとなるように配線される。

内部信号線２０１（第４の内部信号線）は、配線Ｗ_Ａの一方端部（ノードＮ１）において、配線Ｗ_Ａと接続される。したがって、ノードＮ１は、内部信号線２０１から見て近端（ＮＥ:Near End）となる。一方、コンパレータ１５１は、配線Ｗ_Ａの他方端部に対応する配線Ｗ_Ｂの端部（ノードＮ２）において、配線Ｗ_Ｂと接続される。したがって、ノードＮ２は、内部信号線２０１から見て遠端（ＦＥ:Far End）となる。

トランジスタ２００とノードＮ１の間の配線抵抗（図示した配線Ｗ_Ｃ部分の配線抵抗）は、全内部信号線１０１で共通である。一方、ノードＮ１と各内部信号線１０１との間の各配線抵抗（配線Ｗ_Ａ部分の配線抵抗）は、各内部信号線１０１によって異なる。具体的には、内部信号線２０１から見て近端に近いほど配線抵抗が小さくなり、遠端に近いほど配線抵抗が大きくなる。

同様に、コンパレータ１５１とノードＮ２の間の配線抵抗（図示した配線Ｗ_Ｄ部分の配線抵抗）は、全内部信号線１０１で共通である。一方、ノードＮ２と各内部信号線１０１との間の各配線抵抗（配線Ｗ_Ｂ部分の配線抵抗）は、各内部信号線１０１によって異なる。具体的には、内部信号線２０１から見て近端に近いほど配線抵抗が大きくなり、遠端に近いほど配線抵抗が小さくなる。

各内部信号線１０１から内部信号線２０１に至る各配線、及び各トランスファーゲート１０２ａからコンパレータ１５１の非反転入力端子１５１ｂに至る各配線を以上のように接続したことで、各内部信号線１０１に対応する各配線抵抗は、互いに等しくなる。

つまり、内部信号線１０１の本数をＮとすると、近端からｎ番目にある内部信号線１０１についての配線Ｗ_Ａ，Ｗ_Ｂの抵抗はそれぞれ、（ｎ−１）・ｒ，（Ｎ−ｎ）・ｒと表される。これらを合計すると、（ｎ−１）・ｒ＋（Ｎ−ｎ）・ｒ＝（Ｎ−１）ｒとなり、ｎによらない一定値となる。このことは、内部信号線１０１あたりの配線Ｗ_Ａ，Ｗ_Ｂに係る配線抵抗が一定値となっていることを意味している。したがって、配線Ｗ_Ｃ，Ｗ_Ｄに係る配線抵抗も合わせた配線抵抗は、各内部信号線１０１間で等しい値となる。

このように、各内部信号線１０１に対応する配線抵抗が互いに等しくなっていることにより、本実施形態では、抵抗回路２０２を用いて、電流Ｉ_１が流れる配線と電流Ｉ_２が流れる配線との間での配線抵抗の違いをキャンセルすることが可能になっている。

図１４には、抵抗回路２０２の詳細も示している。同図に示すように、抵抗回路２０２は、抵抗値Ｒ_Ｃの抵抗素子２１３、抵抗値Ｒ_Ａの抵抗素子２１１、抵抗値Ｒ_Ｒの基準抵抗１１２、抵抗値Ｒ_Ｂの抵抗素子２１２、抵抗値Ｒ_Ｄの抵抗素子２１４が、トランジスタ１１１とトランスファーゲート１１４の間に直列接続された構成を有している。なお、各抵抗の配置は必ずしも図示した配置に限られず、例えば、それらの順序を適宜入れ替えてもよい。

抵抗値Ｒ_Ｃ，Ｒ_Ｄはそれぞれ、配線Ｗ_Ｃ部分，配線Ｗ_Ｄ部分の各配線抵抗値に等しく設定される。また、抵抗値Ｒ_Ａと抵抗値Ｒ_Ｂは、その合計Ｒ_Ａ＋Ｒ_Ｂが、上述した（Ｎ−１）ｒ、すなわち内部信号線１０１あたりの配線Ｗ_Ａ，Ｗ_Ｂに係る配線抵抗に等しくなるよう設定される。これにより、トランジスタ１１１からコンパレータ１５１に至る配線の配線抵抗と、トランジスタ２００からコンパレータ１５１に至る配線の配線抵抗とが等しくなることから、電流Ｉ_１が流れる配線と電流Ｉ_２が流れる配線との間での配線抵抗の違いがキャンセルされる。

以上説明したように、本実施形態による半導体装置１０によれば、配線抵抗の影響をキャンセルすることが実現される。

図１５は、本発明の好ましい第６の実施形態による半導体装置１０の試験回路構成の一部を示す回路図である。図１５と図１４とを比較すると明らかなように、本実施形態による半導体装置１０は第５の実施形態による半導体装置１０の変形例である。具体的には、３つの基準抵抗１１２を有する点、及び２つの内部信号線２０１を有する点で、第５の実施形態による半導体装置１０と異なっている。

３つの基準抵抗１１２−１〜３は、抵抗素子２１３と抵抗素子２１２の間に並列に接続される。それぞれの両端にはスイッチ素子が設けられており、３つの基準抵抗１１２−１〜３のうち外部からの指示信号（不図示）によって選択されたいずれか１つのみが、回路に組み込まれるように構成されている。

基準抵抗１１２−１〜３の抵抗値は、それぞれＲ_Ｒ１，Ｒ_Ｒ２，Ｒ_Ｒ３である。これらは、互いに異なる値となっている。具体的な例を挙げると、Ｒ_Ｒ１＝５０Ω、Ｒ_Ｒ２＝３００Ω、Ｒ_Ｒ３＝１ｋΩである。

このような３つの基準抵抗１１２−１〜３を設けたことにより、内部信号線１０１の寄生抵抗値をより細かく確認することが可能になる。つまり、図１４に示したように基準抵抗１１２が１つだけである場合、試験結果として得られるのは、試験対象の内部信号線１０１の寄生抵抗値と基準抵抗１１２の抵抗値Ｒ_Ｒとの大小関係のみである。これに対し、本実施形態によれば、基準抵抗１１２−１〜３を切り替えながら試験を行うことで、抵抗値Ｒ_Ｒ１，Ｒ_Ｒ２，Ｒ_Ｒ３それぞれとの大小関係が得られる。したがって、内部信号線１０１の寄生抵抗値をより細かく確認することが可能になっている。

なお、ここでは３つの基準抵抗１１２を用いて説明したが、設置可能な基準抵抗１１２の数が３つに限られないのは勿論である。

また、本実施形態による半導体装置１０では、内部信号線２０１が２つ用意され、これらはノードＮ１とトランジスタ２００の間に並列に接続される。これにより、いずれか一方の内部信号線２０１が不良であったり、或いは寄生抵抗値が大きく実際の使用に耐えない状態であったとしても、内部信号線１０１の寄生抵抗値の試験を良好に行うことが可能になる。

図１６（ａ）は、本発明の好ましい第７の実施形態による半導体装置１０の機能ブロックを示す図である。本実施形態による半導体装置１０は、第１の実施形態による半導体装置１０において、電流Ｉ_２（図５）を流す内部信号線１０１と、コンパレータ１５１（図５）に接続する内部信号線１０１とを異ならせることにより、隣接する貫通電極間での電気的なショートを検出可能としたものである。図１６（ａ）には示していないが、本実施形態による半導体装置１０の試験回路構成は、図５に示した半導体装置１０と同様である。以下、第１の実施形態による半導体装置１０との相違点を中心に説明する。

本実施形態による半導体装置１０は、図１６（ａ）に示すように、インターフェースチップＩＦ内に、遅延制御部２２０（クロック生成回路）と、ＩＦ側選択信号生成部２２１（第１の選択信号生成回路）と、ＣＯＲＥ側選択信号生成部２２２（第２の選択信号生成回路）とを備える。

遅延制御部２２０は、クロック信号ＣＬＫに基づいて、互いに等しいクロック周期を有する内部クロック信号ＣＬＫ＿ＩＦ（第１のクロック信号）と内部クロック信号ＣＬＫ＿ＣＯＲＥ（第２のクロック信号）とを生成し、それぞれ対応するＩＦ側選択信号生成部２２１及びＣＯＲＥ側選択信号生成部２２２に出力する。なお、クロック信号ＣＬＫは、外部クロック信号ＣＫでもよいし、半導体装置１０の内部で生成されるクロック信号（内部クロック信号ＩＣＬＫなど）でもよい。

遅延制御部２２０は、テスト信号ＴＥＳＴ＿ＩＦ（図５）が活性化されたタイミングで（内部信号線１０１の試験が開始されたタイミングで）、内部クロック信号ＣＬＫ＿ＩＦ及びＣＬＫ＿ＣＯＲＥの生成を開始し、テスト信号ＴＥＳＴ＿ＩＦが非活性化されたタイミングで、これらの生成を終了する。ただし、内部クロック信号ＣＬＫ＿ＩＦと内部クロック信号ＣＬＫ＿ＣＯＲＥとでは、生成開始タイミングを１クロック分互いにずらしている。この点の詳細については後述する。

ＩＦ側選択信号生成部２２１は、内部クロック信号ＣＬＫ＿ＩＦに同期して、上述した被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦ（第１の選択信号）を生成し、内部信号線選択受付部１４０に出力する。被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦを受けた内部信号線選択受付部１４０は、スイッチ回路１０２を用いて、該信号によって指定される内部信号線１０１をコンパレータ１５１の非反転入力端子１５１ｂに接続する。詳細については、第１の実施形態で説明したとおりであるので、説明を割愛する。

ＣＯＲＥ側選択信号生成部２２２は、内部クロック信号ＣＬＫ＿ＣＯＲＥに同期して、上述した被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ（第２の選択信号）を生成し、貫通電極ＴＳＶ１を介して、チップ選択受付部１３０に出力する。被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを受けたチップ選択受付部１３０は、第２の回路１２０を用いて、該信号によって指定される内部信号線１０１に電流Ｉ_２が流れるようにする。詳細については、第１の実施形態で説明したとおりであるので、説明を割愛する。

図１６（ｂ）は、試験対象の内部信号線１０１の平面的な配置を示す図であり、コアチップの上面から見た貫通電極ＴＳＶ１（図３）である。図１６（ｂ）に示す各円がそれぞれ内部信号線１０１を表しており、円内部の数字は説明のために便宜的に付与した通番である。ここでは、試験対象の内部信号線１０１を、０番〜Ｎ番までのＮ＋１個とする。同図に示すように、これらＮ＋１本の内部信号線１０１は、０番からＮ番まで一列に配置される。したがって、例えばｎ番目の内部信号線１０１（０番目とＮ番目を除く）には、ｎ−１番目とｎ＋１番目の２本の内部信号線１０１が隣接することとなる。

ＩＦ側選択信号生成部２２１は、０番からＮ番までの内部信号線１０１を１つずつ順次試験対象として選択し、選択した内部信号線１０１を指定するための被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦを出力する。選択は、内部クロック信号ＣＬＫ＿ＩＦに同期するタイミングで行われる。ＣＯＲＥ側選択信号生成部２２２も同様であり、０番からＮ番までの内部信号線１０１を１つずつ順次試験対象として選択し、選択した内部信号線１０１を指定するための被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを出力する。選択は、内部クロック信号ＣＬＫ＿ＣＯＲＥに同期するタイミングで行われる。

図１７（ａ）（ｂ）は、内部クロック信号ＣＬＫ＿ＩＦ及びＣＬＫ＿ＣＯＲＥその他の信号のタイミング図である。これらの図に示すように、遅延制御部２２０は、内部クロック信号ＣＬＫ＿ＩＦと内部クロック信号ＣＬＫ＿ＣＯＲＥの生成開始タイミングを、１クロック分ずらしている。図１７（ａ）の例では、内部クロック信号ＣＬＫ＿ＩＦを１クロック分遅らせて生成開始し、図１７（ｂ）の例では、内部クロック信号ＣＬＫ＿ＩＦを１クロック分進ませて生成開始している。

なお、上述したように、１本の内部信号線１０１には、両端に位置する貫通電極ＴＳＶ１（０番、Ｎ番の内部信号線１０１）を除いて、２本の内部信号線１０１が隣接しており、ショートの検出は、これら２本の内部信号線１０１それぞれについて行われる必要がある。したがって、遅延制御部２２０は、図１７（ａ）による処理と図１７（ｂ）による処理とを、順次両方行うことが好ましい。

遅延制御部２２０が内部クロック信号ＣＬＫ＿ＩＦ及びＣＬＫ＿ＣＯＲＥの生成開始タイミングをずらしていることにより、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦ，ＴＳＶ＿ＳＥＬ＿ＣＯＲＥによって指定される内部信号線１０１も、図１７（ａ）（ｂ）に示すように、１つずつずれることになる。その結果、例えばｎ番目の内部信号線１０１がコンパレータ１５１（図５）に接続される場合に、電流Ｉ_２は、隣接するｎ−１番目又はｎ＋１番目の内部信号線１０１に流されることになる。したがって、正常であれば、ｎ番目の内部信号線１０１には電流Ｉ_２が流れないため、コンパレータ１５１の非反転入力端子１５１ｂに入力される内部信号線電圧Ｖ_Ｂは、基準電圧Ｖ_Ａに比べて小さくなるはずである。しかし、内部信号線１０１間にショートが発生していると、ｎ番目の内部信号線１０１に電流Ｉ_２が流れ込み、ショート（ショート抵抗値）の程度にもよるが、多くの場合、内部信号線電圧Ｖ_Ｂが基準電圧Ｖ_Ａに比べて大きくなる。

図１８は、ショート抵抗値（Ω）を横軸、基準電圧Ｖ_Ａと内部信号線電圧Ｖ_Ｂの電位レベル（Ｖ）を左側縦軸、コンパレータ１５１の出力電圧ＯＵＴ（Ｖ）を右側縦軸とし、これらの関係を描画したものである。ショート抵抗値とは、電流Ｉ_２が流される内部信号線１０１と、試験対象の内部信号線１０１の間に形成され得る電流経路の抵抗値である。ショート抵抗値が小さいことは、これらの内部信号線１０１の間にショートが発生していることを意味する。

図１８に示すように、基準電圧Ｖ_Ａが内部信号線電圧Ｖ_Ｂより小さい場合、つまりショート抵抗値が所定値（基準電圧Ｖ_Ａと内部信号線電圧Ｖ_Ｂとが等しくなる値）より小さい場合には、出力電圧ＯＵＴは高電位となる。一方、基準電圧Ｖ_Ａが内部信号線電圧Ｖ_Ｂより大きい場合、つまりショート抵抗値が上記所定値より大きい場合には、出力電圧ＯＵＴは低電位となる。つまり、出力電圧ＯＵＴが高電位となっていることは、ショート抵抗値が上記所定値より小さく、好ましくない状態が発生していることを示している。

以上説明したように、本実施形態による半導体装置１０によれば、コンパレータ１５１の出力電圧ＯＵＴを参照することにより、内部信号線１０１間のショート抵抗値の大小を判定することが可能になっている。したがって、隣接貫通電極間でのショートを検出できる。

図１９は、本発明の好ましい第８の実施形態による半導体装置１０の機能ブロックを示す図である。本実施形態による半導体装置１０は、試験対象の内部信号線１０１に隣接するすべての内部信号線１０１に一度に電流Ｉ_２を流す点で、第７の実施形態による半導体装置１０と異なっている。以下、第７の実施形態による半導体装置１０との相違点を中心に説明する。

本実施形態による半導体装置１０では、図１９に示すように、ＩＦ側選択信号生成部２２１からＣＯＲＥ側選択信号生成部２２２に選択情報が送られる。選択情報は、試験対象の内部信号線１０１を示す情報である。ＣＯＲＥ側選択信号生成部２２２は、選択情報によって示される内部信号線１０１以外のすべての内部信号線１０１を同時に指定するための被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを生成して出力する。

図２０（ａ）は、試験対象の内部信号線１０１の平面的な配置を示す図であり、コアチップの上面から見た貫通電極ＴＳＶ１（図３）である。図２０（ａ）でも、図１６（ｂ）と同様、各円がそれぞれ内部信号線１０１を表している。ここでは、多数の内部信号線１０１が、マトリクス状（Ｘ方向、Ｙ方向）に配置される。

ＩＦ側選択信号生成部２２１は、マトリクス状に配置された複数の内部信号線１０１を、所定の順序で順次１つずつ選択し、選択した内部信号線１０１を示す選択情報と、選択した内部信号線１０１を指定するための被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦとを出力する。選択は、内部クロック信号ＣＬＫ＿ＩＦに同期するタイミングで行われる。

ＣＯＲＥ側選択信号生成部２２２は、試験対象の内部信号線１０１（図２０（ａ）では黒丸で示す）以外のすべての内部信号線１０１を選択し、選択した内部信号線１０１を指定するための被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを出力する。これにより、図２０（ａ）に示すように、試験対象の内部信号線１０１以外のすべての内部信号線１０１に電流Ｉ_２が流れることとなる。したがって、１本でも試験対象の内部信号線１０１との間でショートしている内部信号線１０１があった場合、図１８に示した例と同様に、基準電圧Ｖ_Ａが内部信号線電圧Ｖ_Ｂより小さくなり、出力電圧ＯＵＴが高電位となる。したがって、隣接貫通電極間でのショートを検出できるようになる。

以上説明したように、本実施形態による半導体装置１０によれば、第７の実施形態と同様、隣接貫通電極間でのショートを検出できる。しかも、内部信号線１０１の数に等しい回数だけ試験を行えばよいため、短時間で効率的に試験を行えるようになる。

なお、第８の実施形態では、ＣＯＲＥ側選択信号生成部２２２が、試験対象の内部信号線１０１以外のすべての内部信号線１０１に電流Ｉ_２を流すとして説明したが、内部信号線１０１をグループ化すれば、必ずしもすべての内部信号線１０１に電流Ｉ_２を流す必要はない。以下、詳しく説明する。

図２０（ｂ）は、試験対象の内部信号線１０１の平面的な配置を示す図であり、コアチップの上面から見た貫通電極ＴＳＶ１（図３）である。図２０（ｂ）でも、図２０（ａ）と同様、各円がそれぞれ内部信号線１０１を表している。また、多数の内部信号線１０１が、マトリクス状に配置される。

本変形例では、ＣＯＲＥ側選択信号生成部２２２は内部信号線１０１をグループ化して記憶している。図２０（ｂ）の符号Ｇ１，Ｇ２，Ｇ３，・・・は、こうして記憶されるグループの通番を示している。ＣＯＲＥ側選択信号生成部２２２はまた、グループごとに、そのグループに隣接する１又は複数の他のグループを対応付けて記憶している。

ＩＦ側選択信号生成部２２１から選択情報が入力されると、ＣＯＲＥ側選択信号生成部２２２は、まず選択情報によって示される内部信号線１０１が属するグループを判定する。そして、判定されたグループに属する他の内部信号線１０１をすべて選択するとともに、判定されたグループに隣接するすべてのグループに属するすべての内部信号線１０１も選択し、選択した内部信号線１０１を指定するための被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦを出力する。

以上の処理により、試験対象の内部信号線１０１以外のすべての内部信号線１０１に電流Ｉ_２を流さなくとも、隣接貫通電極間でのショートを検出可能となる。したがって、試験時の消費電力を低減することが可能になる。

図１９が示す第８の実施形態による半導体装置１０は、同時に複数の試験対象の内部信号線１０１を設定することもできる。例えば、図２０において、複数の試験対象の内部信号線１０１をチェッカーボードの様に設定することができる。チェッカーパターンは、少なくとも１つ以上の非試験対象の内部信号線１０１を含めば良い。また、試験パターンをＸ方向またはＹ方向のストライプパターンとしても良い。この場合においても、複数の試験対象の内部信号線１０１は、それぞれ少なくとも１つ以上の非試験対象の内部信号線１０１を含めば良い。更に、チェッカーパターンまたはストライプパターンは、図２０（ｂ）で示された複数のグループにそれぞれ対応させることができる。

図２１は、本発明の好ましい第９の実施形態による半導体装置１０の試験回路構成の一部を示す図である。本実施形態による半導体装置１０は第１の実施形態（図５）による半導体装置１０の変形例であり、試験対象の内部信号線１０１の一部が並列に接続された複数の貫通電極ＴＳＶ１（図２（ａ）に示すタイプの貫通電極ＴＳＶ）によって構成されている点で、第１の実施形態による半導体装置１０と相違する。

複数の貫通電極ＴＳＶ１により内部信号線１０１を構成するのは、不良貫通電極を救済するためである。複数の貫通電極ＴＳＶ１が並列に接続されているので、たとえそのうちのいくつかが不良状態（非導通若しくは高抵抗）であったとしても、不良状態でない貫通電極ＴＳＶ１が残っていれば、その貫通電極ＴＳＶ１を介して信号の入出力を行うことが可能になる。このような救済手段は「並列接続救済手段」と呼ばれる。以下では、「並列接続救済手段」によって救済される内部信号線１０１からなる内部信号線群を、図２１に示すように、内部信号線群ＤＧ（第１の内部信号線群）と称する。

これに対し、これまで説明してきた試験対象の内部信号線１０１は単数の貫通電極ＴＳＶ１によって構成されており、上述したように、ＴＳＶ救済回路７３（図４）が行う冗長処理、すなわち予備の内部信号線１０１に置き換える処理によって救済される。このような救済手段は「予備ＴＳＶ置換救済手段」と呼ばれる。以下では、「予備ＴＳＶ置換救済手段」によって救済される内部信号線１０１からなる内部信号線群を、図２１に示すように、内部信号線群ＳＧ（第２の内部信号線群）と称する。

内部信号線群ＤＧに属する内部信号線１０１は、通常、特に高速に送信したい信号やリセット信号などの特殊信号、積層組立後に使用するテスト信号など、重要性の高い信号を入出力する用途で用いられる。図１５に示した内部信号線２０１は、このような内部信号線のひとつである。

内部信号線群ＤＧに属する内部信号線１０１については、そもそも予備の内部信号線１０１というものが用意されていないことから、従来、第１〜第８の実施形態で説明してきたような内部信号線１０１の試験は行われていない。しかしながら、内部信号線群ＤＧに属する内部信号線１０１であっても、全く試験ができないとなると、半導体装置１０の動作に不具合が生じた場合の原因究明に困難が生ずる。本実施形態による半導体措置１０はこのような課題に鑑みて発明されたもので、内部信号線群ＤＧに属する内部信号線１０１の試験も行えるようにしたものである。以下、具体的に説明する。

図２１に示すように、本実施形態による半導体装置１０は、インターフェイスチップＩＦ内に、ＴＳＶ試験回路２３０、ＴＳＶ選択カウンタ２３１、ＴＳＶセレクト信号生成回路２３２、及び図５にも示した内部信号線選択受付部１４０を備える。また、コアチップＣＣ０−ＣＣ７それぞれに、ＴＳＶ選択カウンタ２３３、ＴＳＶセレクト信号生成回路２３４、及び図５にも示したチップ選択受付部１３０を備える。

初めに、コアチップ内の構成について説明する。各内部信号線１０１のコアチップ側の端部は、図５にも示したトランジスタ１２１（図２１では、簡単のため、単なるスイッチとして描いている。）を介して、電源電位ＶＤＤが供給される電源配線に共通接続される。

ＴＳＶ選択カウンタ２３３には、クロック信号ＣＬＫと、テスト信号ＴＥＳＴ＿ＣＯＲＥとが入力される。ＴＳＶ選択カウンタ２３３は、テスト信号ＴＥＳＴ＿ＣＯＲＥが活性化されているとき（すなわち、内部信号線１０１の試験を行うとき）に、クロック信号ＣＬＫに応じてカウント動作を行う。すなわち、テスト信号ＴＥＳＴ＿ＣＯＲＥが活性化されてから非活性化されるまでの間、クロック信号ＣＬＫのクロック数をカウントし、カウント値を示す信号を出力する。

ＴＳＶセレクト信号生成回路２３４は、ＴＳＶ選択カウンタ２３３の出力信号（カウント値）に応じて、上述した被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを生成する。

ここで、本実施形態では、内部信号線１０１は内部信号線群ごとにｍ＋１個単位でグループ化され、このグループ単位で試験が行われるものとする。言い換えれば、一度に試験する内部信号線１０１の数（テスト信号ＴＥＳＴ＿ＣＯＲＥが活性状態を継続している間に試験される内部信号線１０１の数）を、最大でｍ＋１であるとする。この場合、ＴＳＶセレクト信号生成回路２３４によって生成される被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥは、ｍ＋１系列のパラレル信号となる。以下、信号を示す符号の末尾に＜０＞〜＜ｍ＞の記号を付すことで、パラレル信号を構成する１つ１つの信号を区別することとする。

また、本実施形態では、内部信号線群ＳＧ内のｋ_１番目（ｋ_１は０以上の整数）のグループに属するｋ_２番目（ｋ_２は０以上ｍ以下の整数）の内部信号線１０１に対応する構成であることを特に示す必要がある場合、例えば内部信号線１０１＜Ｓ−ｋ_１−ｋ_２＞のように、符号末尾に＜Ｓ−ｋ_１−ｋ_２＞を付加して表す。同様に、内部信号線群ＤＧ内のｋ_３番目（ｋ_３は０以上の整数）のグループに属するｋ_４番目（ｋ_４は０以上ｍ以下の整数）の内部信号線１０１に対応する構成であることを特に示す必要がある場合、符号末尾に＜Ｄ−ｋ_３−ｋ_４＞を付加して表す。

ＴＳＶセレクト信号生成回路２３４は、カウント値が１であるときに被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜０＞を活性化し（ハイとし）、他の被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを非活性とする（ロウとする）。また、カウント値が２であるときに被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜１＞を活性化し（ハイとし）、他の被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを非活性とする（ロウとする）。以下同様に、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜ｍ＞まで順次、活性化処理を行う。

こうして生成された被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜０＞〜＜ｍ＞は、チップ選択受付部１３０に入力される。チップ選択受付部１３０は内部信号線１０１ごとに出力端子を有しており、各出力端子は対応するトランジスタ１２１のゲートに接続される。チップ選択受付部１３０は、入力された被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜０＞〜＜ｍ＞から、内部信号線１０１ごとの被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを再生成し、対応する各出力端子から、各トランジスタ１２１に向けて出力する。

チップ選択受付部１３０には、内部信号線群ＳＧ，ＤＧのうちのいずれか一方を指定するＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥも入力される。このＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥは、半導体装置１０の外部から試験対象の内部信号線群を指定するために用いられる信号である。具体的には、内部信号線群ＤＧに属する内部信号線１０１の試験を行う際に活性化され（ハイとなり）、内部信号線群ＳＧに属する内部信号線１０１の試験を行う際に非活性となる（ロウとなる）。

また、チップ選択受付部１３０には、第１の実施形態で説明した被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ及び最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥも入力される。

これらの信号のうち被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥは、グループ数分（内部信号線群ＳＧ，ＤＧそれぞれのグループ数のうち、大きい方の数分）のパラレル信号であり、半導体装置１０の外部から試験対象のグループを指定するために用いられる。以下、信号を示す符号の末尾に＜０＞などの記号を付すことで、パラレル信号を構成する１つ１つの信号を区別することとする。一例を挙げて説明すると、試験対象のグループが０番目のグループである場合、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ＜０＞が活性化され（ハイとなり）、他の被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ＜１＞〜は非活性となる（ロウとなる）。

チップ選択受付部１３０は、最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥによって当該コアチップが選択される場合に、その他の３種類の入力信号に応じて内部信号線１０１を１つ選択する。具体的には、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥによって指定される内部信号群内の内部信号線１０１のうち、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥによって指定されるグループ内の内部信号線１０１であって、さらに被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜０＞〜＜ｍ＞によって指定される内部信号線１０１を選択する。そして、選択した内部信号線１０１に対応する被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを活性化し、他を非活性とする。最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥによって当該コアチップが選択されない場合には、すべての被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥを非活性とする。

図２２は、チップ選択受付部１３０の内部構成を示す図である。同図では簡単のため、ｋ_１，ｋ_３の最大値をそれぞれ２，１としているが、ｋ_１，ｋ_３の最大値がこれらに限られるものではない。

図２２に示すように、チップ選択受付部１３０は、内部信号線１０１ごとに、ＡＮＤ回路１３１を有する。各ＡＮＤ回路１３１の出力は、上述した被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥとなる。

内部信号線１０１＜Ｓ−ｋ_１−ｋ_２＞に対応するＡＮＤ回路１３１＜Ｓ−ｋ_１−ｋ_２＞には、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥの反転信号と、ｋ_１番目のグループに対応する被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ＜ｋ_１＞と、ｋ_２番目の内部信号線１０１に対応する被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜ｋ_２＞と、最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥとが入力される。ＡＮＤ回路１３１＜Ｓ−ｋ_１−ｋ_２＞は、これらがすべてハイとなっているときに、出力信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｓ−ｋ_１−ｋ_２＞を活性化する。したがって、ＡＮＤ回路１３１＜Ｓ−ｋ_１−ｋ_２＞は、試験対象として内部信号線群ＳＧに属するｋ_１番目のグループが選択され、さらにその中のｋ_２番目の内部信号線１０１に対応する被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜ｋ_２＞が活性化され、かつ当該コアチップが被試験層の最上層である場合に、出力信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｓ−ｋ_１−ｋ_２＞を活性化することになる。

こうして出力信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｓ−ｋ_１−ｋ_２＞が活性化すると、内部信号線１０１＜Ｓ−ｋ_１−ｋ_２＞に対応するトランジスタ１２１がオンとなり、該内部信号線１０１のコアチップ側の端部に電源電圧ＶＤＤが供給される。このとき、他の内部信号線１０１は、電源電圧ＶＤＤが供給される電源配線から切り離される。

同様に、内部信号線１０１＜Ｄ−ｋ_３−ｋ_４＞に対応するＡＮＤ回路１３１＜Ｄ−ｋ_３−ｋ_４＞には、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥと、ｋ_３番目のグループに対応する被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ＜ｋ_３＞と、ｋ_４番目の内部信号線１０１に対応する被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜ｋ_４＞とが入力される。ＡＮＤ回路１３１＜Ｄ−ｋ_３−ｋ_４＞は、これらがすべてハイとなっているときに、出力信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｄ−ｋ_３−ｋ_４＞を活性化する。したがって、ＡＮＤ回路１３１＜Ｄ−ｋ_３−ｋ_４＞は、試験対象として内部信号線群ＤＧに属するｋ_３番目のグループが選択され、さらにその中のｋ_４番目の内部信号線１０１に対応する被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜ｋ_４＞が活性化され、かつ当該コアチップが被試験層の最上層である場合に、出力信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｄ−ｋ_３−ｋ_４＞を活性化することになる。

こうして出力信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｄ−ｋ_３−ｋ_４＞が活性化すると、内部信号線１０１＜Ｄ−ｋ_３−ｋ_４＞に対応するトランジスタ１２１がオンとなり、該内部信号線１０１のコアチップ側の端部に電源電圧ＶＤＤが供給される。このとき、他の内部信号線１０１は、電源電圧ＶＤＤが供給される電源配線から切り離される。

このように、コアチップ側では、チップ選択受付部１３０の処理により、試験対象である１本の内部信号線１０１のみが、被試験層の最上層であるコアチップ内において電源電圧ＶＤＤが供給される電源配線に接続され、他の内部信号線１０１は、電源電圧ＶＤＤが供給される電源配線から切り離される。電源配線に接続された内部信号線１０１には、トランジスタ１２１のドレイン電流が出力される。

図２３及び図２４は、以上の処理を時系列的に説明するための各信号のタイミング図である。これらの図では、最上層選択信号ＬＡＹＥＲ＿ＳＥＬ＿ＣＯＲＥについては省略している。

まず図２３に示す例は、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥが非活性状態（ロウ）であり、かつ被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ＜０＞が活性状態（ハイ）である場合を示している。この場合、内部信号線群ＳＧの０番目のグループに属するｍ＋１個の内部信号線１０１＜Ｓ−０−０＞〜＜Ｓ−０−ｍ＞が、試験対象として順次選択される。

図２３に示すように、テスト信号ＴＥＳＴ＿ＣＯＲＥが活性化されると、クロック信号ＣＬＫに応じて、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜０＞〜＜ｍ＞が順次活性化する。そして、これに応じ、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｓ−０−０＞〜＜Ｓ−０−ｍ＞が順次活性化する。被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥが活性化した内部信号線１０１には電源電圧ＶＤＤが供給され、トランジスタ１２１のドレイン電流が流れることになる。

インターフェースチップＩＦ内の処理については後述するが、内部信号線１０１に電流が流れている間、その内部信号線１０１のインターフェースチップＩＦ側の端部はＴＳＶ試験回路２３０に接続される。したがって、判定回路１５０（図５）の第２の入力端子１５１ｂの入力電圧（内部信号線電圧Ｖ_Ｂ）には、図２３に示すように、内部信号線１０１＜Ｓ−０−０＞〜＜Ｓ−０−ｍ＞の寄生抵抗値が順次反映され、これらの内部信号線１０１の試験を行うことが可能になる。

次に、図２４に示す例は、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥが活性状態（ハイ）であり、かつ被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥ＜０＞が活性状態（ハイ）である場合を示している。この場合、内部信号線群ＤＧの０番目のグループに属するｍ＋１個の内部信号線１０１が、試験対象として順次選択される。

重複するので詳しい説明は割愛するが、この例では被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥ＜Ｄ−０−０＞〜＜Ｄ−０−ｍ＞が順次活性化する。これにより、判定回路１５０（図５）の第２の入力端子１５１ｂの入力電圧（内部信号線電圧Ｖ_Ｂ）には、図２４に示すように、内部信号線１０１＜Ｄ−０−０＞〜＜Ｄ−０−ｍ＞の寄生抵抗値が順次反映され、これらの内部信号線１０１の試験を行うことが可能になる。

次に、図２１に戻って、インターフェースチップＩＦ内の構成について説明する。ＴＳＶ試験回路２３０は、各内部信号線１０１の寄生抵抗値の大小を判定するための回路である。具体的には、図５に示した第１の回路１１０を初めとする基準電圧Ｖ_Ａを生成するための各種回路や、基準電圧Ｖ_Ａと内部信号線電圧Ｖ_Ｂとを比較する判定回路１５０などが、ＴＳＶ試験回路２３０に相当する。

各内部信号線１０１のインターフェイスＩＦ側の端部は、図５にも示したトランスファーゲート１０２ａ（図２１では、簡単のため、単なるスイッチとして描いている。）を介して、ＴＳＶ試験回路２３０に接続される。ＴＳＶ試験回路２３０内部の具体的な構成については、図５に示したとおりであるので、詳細な説明は割愛する。

ＴＳＶ選択カウンタ２３１には、クロック信号ＣＬＫと、テスト信号ＴＥＳＴ＿ＩＦとが入力される。ＴＳＶ選択カウンタ２３１は、上述したＴＳＶ選択カウンタ２３３と同様、テスト信号ＴＥＳＴ＿ＩＦが活性化されているとき（すなわち、内部信号線１０１の試験を行うとき）に、クロック信号ＣＬＫに応じてカウント動作を行う。具体的な処理はＴＳＶ選択カウンタ２３３と同様であるので、詳しい説明は割愛する。

ＴＳＶセレクト信号生成回路２３２は、上述したＴＳＶセレクト信号生成回路２３４と同様、ＴＳＶ選択カウンタ２３１の出力信号（カウント値）に応じて、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦを生成する回路である。被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦについても、被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＣＯＲＥと同様にｍ＋１系列のパラレル信号となる。ＴＳＶセレクト信号生成回路２３２の具体的な処理はＴＳＶセレクト信号生成回路２３４と同様であるので、詳しい説明は割愛する。

被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦ＜０＞〜＜ｍ＞は、内部信号線選択受付部１４０に入力される。内部信号線選択受付部１４０は内部信号線１０１ごとに出力端子を有しており、各出力端子は対応するトランスファーゲート１０２ａに接続される。内部信号線選択受付部１４０は、入力された被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦ＜０＞〜＜ｍ＞から、内部信号線１０１ごとの被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦを再生成し、対応する各出力端子から、各トランスファーゲート１０２ａに向けて出力する。

内部信号線選択受付部１４０には、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＩＦ及び被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦも入力される。これらはそれぞれ、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥ及び被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥと内容的に同一の信号である。

内部信号線選択受付部１４０は、以上の３種類の入力信号に応じて内部信号線１０１を１つ選択する。そして、選択した内部信号線１０１に対応する被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦを活性化し、他を非活性とする。具体的には、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＩＦによって指定される内部信号群内の内部信号線１０１のうち、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＩＦによって指定されるグループ内の内部信号線１０１であって、さらに被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦ＜０＞〜＜ｍ＞によって指定される内部信号線１０１を選択する。そして、選択した内部信号線１０１に対応する被試験貫通電極選択信号ＴＳＶ＿ＳＥＬ＿ＩＦを活性化し、他を非活性とする。

内部信号線選択受付部１４０の構成及び処理の詳細については、チップ選択受付部１３０と同様であるので、説明を割愛する。内部信号線選択受付部１４０の出力信号ＴＳＶ＿ＳＥＬ＿ＩＦ＜Ｓ−ｋ_１−ｋ_２＞が活性化すると、内部信号線１０１＜Ｓ−ｋ_１−ｋ_２＞に対応するトランスファーゲート１０２ａがオンとなり、該内部信号線１０１のインターフェースチップＩＦ側の端部がＴＳＶ試験回路２３０に接続される。出力信号ＴＳＶ＿ＳＥＬ＿ＩＦ＜Ｄ−ｋ_３−ｋ_４＞が活性化した場合についても同様である。これにより、上述したように、内部信号線電圧Ｖ_Ｂに、試験対象である各内部信号線１０１の寄生抵抗値が順次反映され、内部信号線１０１の試験を行うことが可能になる。

以上説明したように、本実施形態による半導体装置１０によれば、内部信号線群ＳＧだけでなく、内部信号線群ＤＧに属する内部信号線１０１の試験も行える。また、試験対象する内部信号線群を、ＴＳＶ群セレクト信号Ｇｒ＿ＳＥＬ２＿ＣＯＲＥ，Ｇｒ＿ＳＥＬ２＿ＩＦを用いて外部から指定することが可能になる。

なお、本実施形態では、図５に示した第１の実施形態による半導体装置１０を例として説明したが、本実施形態にかかる発明は、他の第２〜第８の実施形態による半導体装置１０にも適用可能である。

一例として、第２の実施形態による半導体装置１０（図８）に適用する場合について簡単に説明すると、図２１において、トランジスタ１２１をトランジスタ１２１（第３のスイッチ素子）及びトランジスタ１６０（第４のスイッチ素子）で置き換え、トランスファーゲート１０２ａをトランスファーゲート１０２ａ（第５のスイッチ素子）及びトランジスタ１６１（第６のスイッチ素子）で置き換えることで、本実施形態にかかる発明を適用することが可能になる。

また、本実施形態では、各内部信号線群の中をさらにグループ化したが、このようなグループ化をせず、内部信号線群内のすべての内部信号線１０１を一度に試験することとしてもよい。この場合、被試験グループ選択信号Ｇｒ＿ＳＥＬ＿ＣＯＲＥは用いなくてよい。

図２５は、第１〜第９の実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。

図に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。

また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。

さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

本発明の実施形態において、コントローラは、インターフェースチップにリードコマンドに関連するコマンドを発行する。コントローラからコマンドを受けたインターフェースチップは、複数のコアチップにリードコマンドを発行する。複数のコアチップのいずれかは、リードコマンドを受けてインターフェースチップにリードコマンドに対応するメモリセルアレイの情報であるリードデータを出力する。複数のコアチップのいずれかからリードデータを受けたインターフェースチップは、コントローラにそのリードデータを出力する。尚、コントローラが発行する前記コマンドは、所謂、周知の半導体装置を制御する業界団体で規定されるコマンド（システムとしてのリードコマンド）である。インターフェースチップがコアチップに発行するリードコマンドは、半導体チップ内部の制御信号である。リードデータにおいても同様である。更に、コントローラは、半導体装置１０を試験する試験コマンド（試験信号）を備えていても良い。試験コマンドがメモリコントローラから発行されると、インターフェースチップは前述のテスト信号ＴＥＳＴ＿ＩＦを生成し、各コアチップはテスト信号ＴＥＳＴ＿ＩＦを元にテスト信号ＴＥＳＴ＿ＣＯＲＥを生成する。そして、半導体装置１０から試験結果がコントローラへ出力される。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。

また、本願の基本的技術思想はこれに限られず、例えば、各コアチップは、夫々が同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない機能の夫々が同一機能または異なる機能の複数のコアチップであっても良い。つまり、ＩＦチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップは夫々が同一機能のＤＳＰチップであり、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるも夫々異なる（第１コアチップはＤＲＡＭ、第２チップはＳＲＡＭ、第３チップは不揮発性メモリ、第４チップはＤＳＰ）機能であり、それぞれ異なる製造マスクで製造され、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。

また、本発明は、貫通電極ＴＳＶを使用した構造のＣＯＣ（チップオンチップ）であれば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。

更に、各種試験回路（電流源、カレントミラー、センスアンプ、コンペアアンプ、セレクタ等の回路形式は、実施例が開示する回路形式に限られない。

更に、貫通電極ＴＳＶの構造は、問わない。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

ＣＣ０〜ＣＣ７ コアチップ
Ｇｒ＿ＳＥＬ 被試験グループ選択信号
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＴＥＳＴ＿ＣＯＲＥ，ＴＥＳＴ＿ＩＦ テスト信号
ＴＳＶ 貫通電極
ＴＳＶ＿ＳＥＬ 被試験貫通電極選択信号
１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
７２ プロセスモニタ回路
７３ ＴＳＶ救済回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ 貫通電極の端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ 試験回路
１０１，１７０，１７１，２０１ 内部信号線
１０１ａ 内部信号線のインターフェースチップ内の端部
１０１ｂ 内部信号線のコアチップ内の端部
１０２ スイッチ回路
１０２ａ トランスファーゲート
１０２ｂ，１０９，１１３ ＮＯＴ回路
１０３，１０５ スイッチ素子
１０４ 内部配線
１１０ 第１の回路
１１１，１２１，１６０，１６１，２００ Ｐチャンネル型ＭＯＳトランジスタ
１１１ａ，１２１ａ，２００ａ ソース
１１１ｂ，１２１ｂ，２００ｂ ドレイン
１１１ｃ，１２１ｃ，２００ｃ ゲート
１１２ 基準抵抗
１１４ レプリカ素子
１１５，１１６ Ｎチャンネル型ＭＯＳトランジスタ
１１７ フォースアンプ
１１８，１９０ 抵抗
１２０ 第２の回路
１３０ チップ選択受付部
１３１ ＮＡＮＤ回路
１４０ 内部信号線選択受付部
１４１ ＡＮＤ回路
１５０ 判定回路
１５１，１８１，１９１ コンパレータ
１５１ａ，１５２ｂ 第１の入力端子
１５１ｂ，１５３ｂ 第２の入力端子
１５２，１５３，１５４ オペアンプ
１５５ａ〜１５５ｇ 抵抗
１５５ｈ 可変抵抗
１８０ 比較回路
１９２ カウンタ兼ラッチ回路
１９４ａ〜１９４ｅ スイッチ素子
２０２ 抵抗回路
２１１〜２１４ 抵抗素子
２２０ 遅延制御部
２２１ ＩＦ側選択信号生成部
２２２ ＣＯＲＥ側選択信号生成部
２３０ ＴＳＶ試験回路
２３１，２３３ ＴＳＶ選択カウンタ
２３２，２３４ ＴＳＶセレクト信号生成回路
５００ データ処理システム
５１０ システムバス
５２０ データプロセッサ
５４０ ストレージデバイス
５５０ Ｉ／Ｏデバイス

Claims (42)

1. インターフェースチップ及びコアチップと、
   前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第１の内部信号線とを備え、
   前記インターフェースチップは、
   内部配線に電流を出力する第１の回路を有し、
   前記コアチップは、
   前記第１の内部信号線に電流を出力する第２の回路を有し、
   前記インターフェースチップは、更に、前記第１の回路が出力する電流が流れる前記内部配線に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを含み、前記第１の入力端子の電圧と前記第２の入力端子の電圧との電位差に応じた電圧を出力する判定回路を有する
   ことを特徴とする半導体装置。
2. 前記インターフェースチップは、更に、前記第１の内部信号線の信号を処理する処理回路を含み、前記処理回路の出力端子が、前記半導体装置の外部端子へ接続される、ことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置は、更に、複数の前記コアチップを備え、
   前記複数のコアチップのそれぞれは、更に、該複数のコアチップのうちの１つのコアチップの選択を受け付けるチップ選択受付手段を備え、
   複数の前記コアチップの前記第２の回路は、それぞれ対応する前記コアチップが前記チップ選択受付手段により選択される場合、前記第１の内部信号線に電流を出力し、選択されない場合、前記第１の内部信号線に電流を出力しない
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記インターフェースチップは、更に、前記第１の内部信号線の寄生抵抗値の目標値に応じた抵抗値を有し、前記第１の回路が出力する電流が流れる配線の少なくとも一部である基準抵抗をさらに有し、
   前記第１の回路は、第１の電源電位に接続される第１の被制御端子と、前記基準抵抗の一方端部に接続される第２の被制御端子とを有する第１のトランジスタを含み、前記第１の被制御端子と前記第２の被制御端子との間に流れる電流を出力し、
   前記第２の回路は、前記第１の電源電位に接続される第３の被制御端子と、前記第１の内部信号線に接続される第４の被制御端子とを有する第２のトランジスタを含み、前記第３の被制御端子と前記第４の被制御端子との間に流れる電流を出力し、
   前記基準抵抗の他方の端部及び前記第１の内部信号線の前記インターフェースチップ内の前記端部は、それぞれ第１の素子を介して前記第１の電源電位とは異なる第２の電源電位に接続され、
   前記第１の入力端子は、前記基準抵抗の前記他方の端部に接続され、
   前記第１のトランジスタのサイズと前記第２のトランジスタのサイズとが互いに等しいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記半導体装置は、更に、それぞれが、前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第２の内部信号線と第３の内部信号線と、を備え、
   前記第２の内部信号線は、前記第１の回路と前記第２の回路とを接続し、前記第１の回路が出力する電流が流れる配線の少なくとも一部であり、
   前記第２の回路は、前記第１の回路から出力される電流を入力し、その電流を前記第１の回路が出力する電流が流れる配線の少なくとも一部である前記第１の内部信号線に出力し、
   前記第３の内部信号線は、前記第１の内部信号線の前記コアチップ内の端部と前記第１の入力端子とを接続することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
6. 前記第１の回路は、第１の電源電位に接続される第１の被制御端子と、前記第２の内部信号線を介して前記第２の回路に接続される第２の被制御端子とを有する第１のトランジスタを有し、前記第１の被制御端子と前記第２の被制御端子との間に流れる電流を出力し、
   前記第１の内部信号線の前記インターフェースチップ内の前記端部は、第１の素子を介して前記第１の電源電位とは異なる第２の電源電位に接続されることを特徴とする請求項４に記載の半導体装置。
7. 前記インターフェースチップは、更に、前記判定回路の出力電圧と、所定のしきい値電圧とを比較する比較回路を備えることを特徴とする請求項５又は６に記載の半導体装置。
8. インターフェースチップ及びコアチップと、
   前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第１の内部信号線とを備え、
   前記インターフェースチップは、
   前記第１の内部信号線の寄生抵抗値の目標値に応じた抵抗値を有する基準抵抗と、
   第１の電流を生成し、前記基準抵抗の一方の端部に出力する第１の回路と、を有し、
   前記コアチップは、
   第２の電流を生成し、前記第１の内部信号線に出力する第２の回路を有し、
   前記インターフェースチップは、更に、前記基準抵抗の他方の端部に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを有し、前記第１の入力端子の電圧と前記第２の入力端子の電圧との電位差に応じた電圧を出力する判定回路を有する
   ことを特徴とする半導体装置。
9. 前記インターフェースチップは、更に、前記第１の内部信号線の信号を処理する処理回路を含み、前記処理回路の出力端子が、前記半導体装置の外部端子へ接続される、ことを特徴とする請求項８に記載の半導体装置。
10. 前記第１の回路は、第１の電源電位に接続される第１の被制御端子と、前記基準抵抗の前記一方の端部に接続される第２の被制御端子とを有する第１のトランジスタと、を含み、
    前記第１の電流は、前記第１の被制御端子と前記第２の被制御端子との間に流れる電流であり、
    前記第２の回路は、前記第１の電源電位に接続される第３の被制御端子と、前記第１の内部信号線に接続される第４の被制御端子とを有する第２のトランジスタと、を含み、
    前記第２の電流は、前記第３の被制御端子と前記第４の被制御端子との間に流れる電流であり、
    前記基準抵抗の前記他方の端部及び前記第１の内部信号線の前記インターフェースチップ内の前記端部は、それぞれ第１の素子を介して前記第１の電源電位とは異なる第２の電源電位に接続され、
    前記第１のトランジスタのサイズと前記第２のトランジスタのサイズとが互いに等しいことを特徴とする請求項８又は９に記載の半導体装置。
11. 前記半導体装置は、更に、複数の前記第１の内部信号線を備え、
    前記第２の回路は、前記複数の第１の内部信号線ごとに設けられ、対応する前記第１の内部信号線に前記第２の電流を出力し、
    前記インターフェースチップは、更に、
    前記複数の第１の内部信号線のうちの１つの選択を受け付ける内部信号線選択受付手段と、
    それぞれが、対応する前記第１の内部信号線の前記インターフェースチップ内の前記端部と、前記第２の入力端子との間に設けられた複数のスイッチ回路とを備え、
    前記複数のスイッチ回路は、それぞれ対応する前記第１の内部信号線が前記内部信号線選択受付手段により選択される場合、該第１の内部信号線と前記第２の入力端子とを電気的に接続し、選択されない場合、該第１の内部信号線と前記第２の入力端子とを電気的に非接続にすることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
12. 前記複数のスイッチ回路は、
    それぞれ対応する前記第１の内部信号線の前記インターフェースチップ内の前記端部と、前記第２の入力端子との間に設けられた複数の第１のスイッチ素子を含み、
    前記インターフェースチップは、更に、前記第１のスイッチ素子と同一な電気特性のレプリカ素子を備え、
    前記レプリカ素子は、前記基準抵抗の他方の端部と前記第１の入力端子との間に配置される
    ことを特徴とする請求項１１に記載の半導体装置。
13. 前記半導体装置は、更に、複数の前記コアチップを備え、
    前記複数のコアチップのそれぞれは、更に、該複数のコアチップのうちの一つの選択を受け付けるチップ選択受付手段を備え、
    前記複数のコアチップは、それぞれ前記第２の回路を有し、
    複数の前記コアチップの前記第２の回路は、それぞれ対応する前記コアチップが前記チップ選択受付手段により選択される場合、前記第１の内部信号線に電流を出力し、選択されない場合、前記第１の内部信号線に電流を出力しない
    ことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
14. 前記複数のコアチップのそれぞれは、更に、
    内部回路と、
    前記内部回路と前記第１の内部信号線と前記第２の回路との間とを接続する内部配線と、
    前記内部配線と前記内部回路との間に設けられた第２のスイッチ素子とを備え、
    複数の前記コアチップの第２のスイッチ素子は、前記第１の内部信号線の試験を行う場合に、前記第１の内部信号線と前記内部回路とを電気的に非接続にし、行わない場合、前記第１の内部信号線と前記内部回路とを電気的に接続することを特徴とする請求項１３に記載の半導体装置。
15. 前記半導体装置は、更に、複数の前記第１の内部信号線と、
    前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第４の内部信号線と、を備え、
    前記複数の第１の内部信号線は、前記コアチップ内に設けられる第１の配線と、前記インターフェースチップ内に設けられる第２の配線との間にそれぞれ並列に接続し、
    前記第４の内部信号線の一方の端部が、前記インターフェースチップ側で第１の電源電位に接続し、
    前記第４の内部信号線の他方の端部が、前記コアチップ側で前記第１の配線の一方端部に接続し、
    前記第２の入力端子は、前記第２の配線の端部に接続する、ことを特徴とする請求項８乃至１４のいずれか一項に記載の半導体装置。
16. 前記半導体装置は、更に、複数の前記第２の回路を備え、
    前記複数の第２の回路は、前記第１の配線と前記複数の第１の内部信号線との間にそれぞれ設けられる、ことを特徴とする請求項１５に記載の半導体装置。
17. 前記半導体装置は、更に、前記基準抵抗と直列に接続する補正抵抗素子を備える、ことを特徴とする請求項１５又は１６に記載の半導体装置。
18. 前記半導体装置は、更に、一列に配置される複数の前記第１の内部信号線、を備え、
    前記インターフェースチップは、更に、
    互いに等しいクロック周期を有する第１及び第２のクロック信号を生成するクロック生成回路と、
    前記第２の入力端子に接続する前記複数の第１の内部信号線のうち一つの前記第１の内部信号線を指定する第１の選択信号を、前記第１のクロック信号に同期して生成する第１の選択信号生成回路と、
    前記第２の電流を流す前記複数の第１の内部信号線のうち少なくとも一つの前記第１の内部信号線を指定する第２の選択信号を、前記第２のクロック信号に同期して生成する第２の選択信号生成回路と、を備え、
    前記クロック生成回路は、前記第１と第２の選択信号がそれぞれ選択する前記第１の内部信号線を異ならせるように、前記第１及び第２のクロック信号を、少なくとも１クロック分ずらして生成する、ことを特徴とする請求項８乃至１７に記載の半導体装置。
19. 前記半導体装置は、更に、複数の前記第１の内部信号線を備え、
    前記インターフェースチップは、更に、
    前記複数の第１の内部信号線のうち一つの前記第１の内部信号線を、前記第２の入力端子に接続する第１の選択信号を生成する第１の選択信号生成回路と、
    前記複数の第１の内部信号線のうち少なくとも一つの前記第１の内部信号線に前記第２の電流を流す第２の選択信号を生成する第２の選択信号生成回路と、を備え、
    前記第２の選択信号生成回路は、前記第１の選択信号によって指定される前記第１の内部信号線以外の１又は複数の前記第１の内部信号線を指定する前記第２の選択信号を生成する、ことを特徴とする請求項８乃至１７に記載の半導体装置。
20. 前記インターフェースチップは、更に、所定の周期を有するクロック信号を生成するクロック生成回路を備え、
    前記第１の選択信号生成回路は、前記クロック信号に同期して前記第１の選択信号を生成し、
    前記第２の選択信号生成回路は、前記クロック信号に同期して前記第２の選択信号を生成する、ことを特徴とする請求項１９に記載の半導体装置。
21. 前記複数の第１の内部信号線は、複数のグループに分割され、
    前記第２の選択信号生成回路は、
    前記複数のグループにそれぞれ隣接する１又は複数の他のグループを対応付け、
    更に、前記第２の選択信号によって指定される前記第１の内部信号線が含まれるグループ内の他の前記第１の内部信号線と、該グループに隣接する他のグループに含まれる１又は複数の前記第１の内部信号線とを指定する前記第１の選択信号を生成する
    ことを特徴とする請求項１８又は１９に記載の半導体装置。
22. 前記半導体装置は、更に、それぞれ複数の貫通電極を含む１又は複数の前記第１の内部信号線からなる第１の内部信号線群と、それぞれ単数の貫通電極を含む１又は複数の前記第１の内部信号線からなる第２の内部信号線群とを備え、
    前記インターフェースチップは、更に、
    前記第１及び第２の内部信号線群のいずれか一方の選択と、前記各内部信号線群内における前記第１の内部信号線の選択とを受け付ける内部信号線選択受付手段と、
    それぞれが、対応する前記第１の内部信号線の前記インターフェースチップ内の前記端部と、前記第２の入力端子との間に設けられた複数のスイッチ回路とを備え、
    前記複数のスイッチ回路は、
    前記第１の内部信号線群が前記内部信号線選択受付手段により選択される場合、該第１の内部信号線群に属する前記第１の内部信号線のうち、前記内部信号線選択受付手段により選択される前記第１の内部信号線と前記第２の入力端子とを電気的に接続し、
    前記第２の内部信号線群が前記内部信号線選択受付手段により選択される場合、該第２の内部信号線群に属する前記第１の内部信号線のうち、前記内部信号線選択受付手段により選択される前記第１の内部信号線と前記第２の入力端子とを電気的に接続する
    ことを特徴とする請求項８又は９に記載の半導体装置。
23. 前記半導体装置は、更に、複数の前記コアチップを備え、
    前記複数のコアチップのそれぞれは、更に、該複数のコアチップのうちの一つの選択と、前記第１及び第２の内部信号線群のいずれか一方の選択と、前記各内部信号線群内における前記第１の内部信号線の選択とを受け付けるチップ選択受付手段を備え、
    複数の前記コアチップの前記第２の回路はそれぞれ、
    前記チップ選択受付手段により当該コアチップが選択され、かつ前記第１の内部信号線群が前記チップ選択受付手段により選択される場合、該第１の内部信号線群に属する前記第１の内部信号線のうち、前記チップ選択受付手段により選択される前記第１の内部信号線に電流を出力し、
    前記チップ選択受付手段により当該コアチップが選択され、かつ前記第２の内部信号線群が前記チップ選択受付手段により選択される場合、該第２の内部信号線群に属する前記第１の内部信号線のうち、前記チップ選択受付手段により選択される前記第１の内部信号線に電流を出力し、
    前記チップ選択受付手段により当該コアチップが選択されない場合、前記第１の内部信号線に電流を出力しない
    ことを特徴とする請求項２２に記載の半導体装置。
24. インターフェースチップ及びコアチップと、
    前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第１の内部信号線と、
    電流を生成し、前記第１の内部信号線の前記コアチップ内の端部に出力する電流生成回路と、
    前記第１の内部信号線の前記コアチップ内の前記端部に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを有し、前記第１の入力端子の電圧と前記第２の入力端子の電圧との差電圧に応じた電圧を出力する判定回路とを備えることを特徴とする半導体装置。
25. 前記インターフェースチップは、更に、前記第１の内部信号線の信号を処理する処理回路を含み、前記処理回路の出力端子が、前記半導体装置の外部端子へ接続される、ことを特徴とする請求項２４に記載の半導体装置。
26. 前記半導体装置は、更に、前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第２の内部信号線を備え、
    前記電流生成回路は、前記インターフェースチップ内に設けられ、
    前記電流生成回路が生成する電流を流す端子は、前記第２の内部配線を介して、前記第１の内部信号線の前記コアチップ内の前記端部に接続される、ことを特徴とする請求項２４又は２５に記載の半導体装置。
27. 前記半導体装置は、更に、前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第３の内部信号線を備え、
    前記判定回路は、前記インターフェースチップ内に設けられ、
    前記判定回路の第１の入力端子は、前記第３の内部信号線を介して、前記第１の内部信号線の前記コアチップ内の前記端部に接続されることを特徴とする請求項２６に記載の半導体装置。
28. 前記電流生成回路は、
    第１の電源電位に接続される第１の被制御端子と、前記第１の内部信号線の前記コアチップ内の前記端部に接続される第２の被制御端子と、制御端子とを有するトランジスタと、
    前記トランジスタの制御端子に接続される出力端子と、前記第１の内部信号線の前記インターフェースチップ内の前記端部に接続される非反転入力端子と、所定値の電圧が入力される反転入力端子とを有するオペアンプとを有し、
    前記第１の内部信号線の前記インターフェースチップ内の前記端部は、前記第１の電源電位とは異なる第２の電源電位に接続されることを特徴とする請求項２４乃至２７のいずれか一項に記載の半導体装置。
29. 前記半導体装置は、複数の前記第１の内部信号線を備え、
    前記電流生成回路は、前記複数の第１の内部信号線それぞれに前記電流を出力し、
    前記インターフェースチップは、更に、
    前記複数の第１の内部信号線のうちの１つの選択を受け付ける内部信号線選択受付手段と、
    それぞれが、対応する前記第１の内部信号線の前記インターフェースチップ内の前記端部と前記第２の入力端子との間に設けられた複数の第６のスイッチ素子と、を備え、
    前記複数の第６のスイッチ素子は、それぞれ対応する前記第１の内部信号線が前記内部信号線選択受付手段により選択される場合、該第１の内部信号線と前記第２の入力端子とを電気的に接続し、選択されない場合、該第１の内部信号線と前記第２の入力端子とを電気的に非接続にする、
    ことを特徴とする請求項２４乃至２８のいずれか一項に記載の半導体装置。
30. 前記半導体装置は、複数の前記コアチップを備え、
    前記複数のコアチップのそれぞれは、更に、該複数のコアチップのうちの一つの選択を受け付けるチップ選択受付手段、を備え、
    前記複数のコアチップは、それぞれ、前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路との間に設けられた第３のスイッチ素子を備え、
    複数の前記第３のスイッチ素子は、それぞれ対応する前記コアチップが前記チップ選択受付手段により選択される場合、前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路とを電気的に接続し、選択されていない場合、前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路とを電気的に非接続にする
    ことを特徴とする請求項２４乃至２９のいずれか一項に記載の半導体装置。
31. 前記複数のコアチップのそれぞれは、更に、
    内部回路と、
    前記内部回路と前記第１の内部信号線と前記電流生成回路との間とを接続する内部配線と、
    前記内部配線と前記内部回路との間に設けられた第２のスイッチ素子と、を備え、
    複数の前記コアチップの前記第２のスイッチ素子は、前記第１の内部信号線の試験を行う場合に、前記第１の内部信号線と前記内部回路とを電気的に非接続にし、行わない場合、前記第１の内部信号線と前記内部回路とを電気的に接続する、ことを特徴とする請求項３０に記載の半導体装置。
32. 前記半導体装置は、複数の前記コアチップと、複数の前記第１の内部信号線と、を備え、
    前記複数のコアチップのそれぞれは、更に、
    該複数のコアチップのうちの一つの選択を受け付けるチップ選択受付手段と、
    前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路との間に挿入された第３のスイッチ素子と、
    一端が、前記第１の内部信号線の前記コアチップ内の前記端部と前記第３のスイッチ素子との間に接続し、他端が前記第１の入力端子に接続する第４のスイッチ素子と、を備え、
    前記第１の入力端子は、前記第４のスイッチ素子を介して前記第１の内部信号線の前記コアチップ内の前記端部に接続し、
    前記インターフェースチップは、更に、
    前記複数の第１の内部信号線のうちの１つの選択を受け付ける内部信号線選択受付手段と、
    それぞれ、対応する前記第１の内部信号線の前記インターフェースチップ内の前記端部に接続された複数の第５のスイッチ素子と、
    それぞれ、一端が、対応する前記第１の内部信号線の前記インターフェースチップ内の前記端部と対応する前記第５のスイッチ素子との間に接続し、他端が前記第２の入力端子に接続する複数の第６のスイッチ素子と、を有し、
    前記第２の入力端子は、前記複数の第６のスイッチ素子それぞれを介して前記複数の第１の内部信号線の前記インターフェースチップ内の前記端部に接続し、
    前記第３及び第４のスイッチ素子は、対応する前記コアチップが前記チップ選択受付手段により選択される場合に電気的に接続し、選択されない場合に電気的に非接続となり、
    前記第５及び第６のスイッチ素子は、対応する前記第１の内部信号線が前記内部信号線選択受付手段により選択される場合に電気的に接続し、選択されない場合に電気的に非接続となる、
    ことを特徴とする請求項２４乃至２８のいずれか一項に記載の半導体装置。
33. 前記判定回路の増幅率は可変であり、
    前記半導体装置は、更に、
    前記第１及び第２の入力端子間に第１の所定電圧を印加する電圧印加手段と、
    前記電圧印加手段により前記第１の所定電圧が印加された場合の前記判定回路の出力電圧と、第２の所定電圧とを比較する比較手段と、
    前記比較手段の比較結果に基づき、前記第２の所定電圧と前記出力電圧とが等しくなる方向に前記判定回路の増幅率を調節する増幅率調節手段と、を備えることを特徴とする請求項２４乃至３２のいずれか一項に記載の半導体装置。
34. 前記電圧印加手段は、前記第２の所定電圧を所定の増幅率で増幅することにより前記第１の所定電圧を生成する、ことを特徴とする請求項３３に記載の半導体装置。
35. 前記半導体装置は、更に、それぞれ複数の貫通電極を含む１又は複数の前記第１の内部信号線からなる第１の内部信号線群と、それぞれ単数の貫通電極を含む１又は複数の前記第１の内部信号線からなる第２の内部信号線群とを備え、
    前記インターフェースチップは、更に、
    前記第１及び第２の内部信号線群のいずれか一方の選択と、前記各内部信号線群内における前記第１の内部信号線の選択とを受け付ける内部信号線選択受付手段と、
    それぞれが、対応する前記第１の内部信号線の前記インターフェースチップ内の前記端部と前記第２の入力端子との間に設けられた複数の第６のスイッチ素子とを備え、
    前記複数の第６のスイッチ素子は、
    前記第１の内部信号線群が前記内部信号線選択受付手段により選択される場合、該第１の内部信号線群に属する前記第１の内部信号線のうち、前記内部信号線選択受付手段により選択される前記第１の内部信号線と前記第２の入力端子とを電気的に接続し、
    前記第２の内部信号線群が前記内部信号線選択受付手段により選択される場合、該第２の内部信号線群に属する前記第１の内部信号線のうち、前記内部信号線選択受付手段により選択される前記第１の内部信号線と前記第２の入力端子とを電気的に接続する
    ことを特徴とする請求項２４乃至２８のいずれか一項に記載の半導体装置。
36. 前記半導体装置は、更に、複数の前記コアチップを備え、
    前記複数のコアチップのそれぞれは、更に、
    該複数のコアチップのうちの一つの選択と、前記第１及び第２の内部信号線群のいずれか一方の選択と、前記各内部信号線群内における前記第１の内部信号線の選択とを受け付けるチップ選択受付手段、を備え、
    前記複数のコアチップは、それぞれ、前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路との間に設けられた第３のスイッチ素子を備え、
    複数の前記第３のスイッチ素子は、
    前記チップ選択受付手段により当該コアチップが選択され、かつ前記第１の内部信号線群が前記チップ選択受付手段により選択される場合、該第１の内部信号線群に属する前記第１の内部信号線のうち、前記チップ選択受付手段により選択される前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路とを接続し、
    前記チップ選択受付手段により当該コアチップが選択され、かつ前記第２の内部信号線群が前記チップ選択受付手段により選択される場合、該第２の内部信号線群に属する前記第１の内部信号線のうち、前記チップ選択受付手段により選択される前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路とを接続し、
    前記チップ選択受付手段により当該コアチップが選択されない場合、前記第１の内部信号線の前記コアチップ内の前記端部と前記電流生成回路とを電気的に非接続にする
    ことを特徴とする請求項３５に記載の半導体装置。
37. インターフェースチップ及び複数のコアチップと、
    前記複数のコアチップにそれぞれ設けられた貫通電極を含み、前記インターフェースチップとそれぞれ対応する前記コアチップとを電気的に接続する複数の内部信号線と、
    内部配線に電流を出力する第１の回路と、
    前記内部信号線に電流を出力する第２の回路と、
    前記第１の回路が出力する電流が流れる前記内部配線に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを有し、前記第１と第２の入力端子を入力とする判定回路と、を備える、半導体装置の試験方法であって、
    前記第１の回路を活性化して電流を出力させ、
    コアチップの選択信号によって、前記複数のコアチップのうち一つのコアチップを選択し、
    内部信号線の選択信号によって、前記複数の内部信号線のうちの一つの内部信号線を選択し、
    前記判定回路が、前記第１と第２の入力端子の電圧差分に応じた電圧を出力する、ことを特徴とする半導体装置の試験方法。
38. 前記内部信号線の選択信号によって、Ｉ／Ｏグループの前記複数の内部信号線、アドレスグループの前記複数の内部信号線、若しくは制御信号グループの前記複数の内部信号線のうちの一つのグループの前記複数の内部信号線を選択する、ことを特徴とする請求項３７に記載の半導体装置の試験方法。
39. 前記内部信号線の選択信号によって、前記一つのグループの前記複数の内部信号線のうちの一つの前記複数の内部信号線を選択する、ことを特徴とする請求項３８に記載の半導体装置の試験方法。
40. 前記判定回路が出力する電圧を、半導体装置の外部端子に出力する、ことを特徴とする請求項３７乃至３９のいずれか一項に記載の半導体装置の試験方法。
41. 前記判定回路が出力する電圧を、半導体装置内の前記内部信号線をその他の前記内部信号線に切り替える冗長回路に出力する、ことを特徴とする請求項３７乃至４０のいずれか一項に記載の半導体装置の試験方法。
42. 半導体装置と、前記半導体装置に接続されたコントローラとを備え、
    前記半導体装置は、
    インターフェースチップ及びコアチップと、
    前記コアチップに設けられた貫通電極を含み、前記インターフェースチップと前記コアチップとを電気的に接続する第１の内部信号線とを備え、
    前記インターフェースチップは、内部配線に電流を出力する第１の回路を有し、
    前記コアチップは、前記第１の内部信号線に電流を出力する第２の回路を有し、
    前記インターフェースチップは、更に、前記第１の回路が出力する電流が流れる前記内部配線に接続される第１の入力端子と、前記第１の内部信号線の前記インターフェースチップ内の端部に接続される第２の入力端子とを含み、前記第１の入力端子の電圧と前記第２の入力端子の電圧との電位差に応じた電圧を出力する判定回路を有し、
    前記コントローラは、前記インターフェースチップにリードコマンドに関連するコマンドを発行し、
    前記コントローラから前記コマンドを受けた前記インターフェースチップは、前記複数のコアチップに前記リードコマンドを発行し、
    前記複数のコアチップのいずれかは、前記リードコマンドを受けて前記インターフェースチップに前記リードコマンドに対応するリードデータを出力し、
    前記複数のコアチップのいずれかから前記リードデータを受けた前記インターフェースチップは、前記コントローラに前記リードデータを出力する、
    ことを特徴とするデータ処理システム。

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