KR102085973B1 - 반도체 장치의 테스트 회로 및 방법 - Google Patents

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Abstract

관통 전극을 통해 연결된 제1 다이 및 제2 다이; 상기 관통 전극에 흐르는 전류량을 조절하여 상기 관통 전극의 저항을 측정하기 위한 테스트 회로부를 포함하는 반도체 장치가 제공되며, 이에 의해 관통 전극의 정확한 저항을 측정할 수 있다.

Description

반도체 장치의 테스트 회로 및 방법{TEST CIRCUIT OF SEMICONDUCTOR DEVICE AND TEST METHOD OF SEMICONDUCTOR DEVICE}
본 기술은 관통 전극(TSV)의 저항을 측정하기 위한 반도체 테스트 회로 및 그를 갖는 반도체 장치에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(Stack) 패키지에 대한 다양한 기술들이 개발되고 있다. 반도체 장치의 집적도를 높이기 위해 단일 패키지 내에 복수 개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D(3 Dimensional) 반도체 장치가 개발되었다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지의 개별 반도체 칩들은 금속 와이어 또는 관통 전극(Through Silicon Via; TSV) 등을 통하여 전기적으로 연결된다. 특히, 관통 전극(TSV)을 이용한 스택 패키지는 반도체 칩 내에 관통 전극(TSV)을 형성해서 관통 전극(TSV)에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다. 이와 같이, 관통 전극(TSV)을 포함하는 스택 패키지는 관통 전극(TSV)을 통해 신호, 전원 등을 인터 페이스(Interface)함에 따라 전류 소모 및 신호 지연을 최소화할 수 있으면서도 향상된 대역폭(Bandwidth)으로 인해 동작의 성능이 우수해진다.
신뢰성 있는 제품 생산을 위해서 관통 전극(TSV)의 연결 여부가 매우 중요하기 때문에 스택 이후의 관통 전극의 저항을 측정하여 관통 전극의 연결 여부를 판단하게 된다. 일반적인 관통 전극(TSV)의 저항을 측정하는 방법은 마스터 다이(Master Die)에 특정 테스트 패드(Pad)를 연결하고, 복수의 슬레이브 다이(Slave Die)에 테스트 드라이버(Driver)를 구비한다. 테스트 드라이버(Driver)에서 관통 전극(TSV)으로 전원를 공급하고 관통 전극(TSV)을 통해 흐르는 전류는 테스트 패드(Pad)를 통하여 모니터링한다. 하지만 이러한 모니터링 방식은 패드(Pad)까지의 거리에 의한 메탈 저항, 테스트 시 사용하는 트랜지스터의 저항 등으로 관통 전극(TSV)의 순수 저항만을 측정하기에 어려움이 있다. 관통 전극(TSV)의 저항이 매우 작아 상대적으로 저항을 측정하는데 사용되는 트랜지스터의 저항은 커서 측정 오차가 크게 된다. 결국, 측정 단의 트랜지스터의 PVT (Process, Voltage, Temperature)에 의한 오차가 발생해서 정확한 저항 측정이 어려운 문제점이 발생하게 된다.
본 발명이 해결하고자 하는 과제는 스택 이후의 관통 전극(TSV)의 불량 여부를 확인하는데 있어서 측정 단의 오차를 최소화하는 반도체 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 관통 전극을 통해 연결된 제1 다이 및 제2 다이; 상기 관통 전극에 흐르는 전류량을 조절하여 상기 관통 전극의 저항을 측정하기 위한 테스트 회로부를 포함할 수 있다.
여기서 테스트 회로부는 제어 신호에 응답하여 상기 관통 전극으로 가변 전류를 공급하는 복수의 전류 소스부를 포함하고, 상기 복수의 전류 소스부에서 전달된 가변 전류를 이용하여 상기 관통 전극의 저항을 측정하기 위한 저항 측정부를 포함할 수 있다.
여기서 저항 측정부는 상기 제어 신호에 응답하여 상기 복수의 전류 소스부에서 전달된 가변 전류에 따라 그 레벨이 결정되는 측정 전압을 생성하기 위한 전류 싱크부와 상기 측정 전압을 이용하여 상기 관통 전극의 저항을 측정하기 위한 측정부를 더 포함할 수 있다.
여기서 측정부는 상기 측정 전압을 측정하기 위한 전압 측정부와 상기 측정 전압을 전류로 변환하여 측정하기 위한 전류 측정부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 마스터 다이와 상기 마스터 다이에 적층된 복수의 슬레이브 다이; 상기 마스터 다이 및 상기 슬레이브 다이를 각각 관통하여 전기적으로 연결된 관통 전극; 각각의 슬레이브 다이에 구비되어, 제1 제어 신호에 의한 전류를 상기 관통 전극으로 공급하는 제1 전류 소스부와 제2 제어 신호에 의한 전류를 상기 관통 전극으로 공급하는 제2 전류 소스부; 상기 마스터 다이에 구비되어 제1 전류 소스부에서 전달된 전류 및 상기 제1 전류 소스부와 제2 전류 소스부에서 전달된 전류에 따라 그 레벨이 결정되는 측정 전압을 생성하기 위한 전류 싱크부; 및 상기 전류 싱크부의 측정 전압을 이용하여 상기 관통 전극의 저항을 측정하기 위한 측정부를 포함할 수 있다.
여기서 전류 싱크부는 상기 제1 제어 신호에 의한 전류에 따른 측정 전압을 생성하는 제1 전류 싱크부 및 상기 제2 제어 신호에 의한 전류에 따른 측정 전압을 생성하는 제2 전류 싱크부를 포함할 수 있다.
여기서 측정부는 상기 측정 전압을 측정하기 위한 전압 측정부와 상기 측정 전압을 전류로 변환하여 측정하기 위한 전류 측정부를 더 포함할 수 있으며, 상기 전류 싱크부는 각각의 슬레이브 다이에 대응하는 복수 개로 구비될 수 있으며, 상기 전류 측정부는 OP-앰프를 통해 상기 측정 전압의 옵셋을 제거하기 위한 옵셋 제거부를 포함할 수 있고, 상기 측정부는 상기 복수의 슬레이브 다이 중 측정하고자 하는 관통 전극으로 전달된 전류에 따른 측정 전압을 선택하기 위한 스위치 부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 관통 전극을 통해 전기적으로 접속된 제1 및 제2 다이를 구비하는 반도체 장치의 상기 관통 전극의 저항 측정 방법에 있어서, 상기 제2 다이에 제1 전류를 공급하는 단계; 상기 제1 다이의 관통 전극을 통해 상기 제1 전류를 측정하는 단계; 상기 제2 다이에 제2 전류를 공급하는 단계; 상기 제1 다이의 관통 전극을 통해 상기 제2 전류를 측정하는 단계; 및 상기 측정된 제1 및 제2 전류의 차이를 구하는 단계를 포함할 수 있다.
여기서 제1 다이의 관통 전극을 통해 상기 제1 전류를 측정하는 단계 및 상기 제1 다이의 관통 전극을 통해 상기 제2 전류를 측정하는 단계는, 상기 제1 전류 및 제2 전류에 대응하는 전압을 측정하는 단계를 더 포함할 수 있다.
제안된 실시예의 반도체 장치는 스택 이후 관통 전극(TSV)의 정확한 저항 분포를 예측할 수 있게 된다. 따라서, 관통 전극(TSV) 스택 시에 불량을 개선 및 공정 개선에 기여하여 생산 비용 및 생산 시간을 절감하여 반도체 장치의 수율을 향상시킬 수 있다.
도1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도.
도2는 도1의 반도체 장치의 상세 회로도.
도3은 본 발명의 다른 실시예에 따른 반도체 장치의 상세 회로도.
도4는 본 발명의 제2 실시예에 따른 반도체 장치의 블록 구성도.
도5는 도4의 반도체 장치의 상세 회로도.
도6은 본 발명이 적용된 메모리 장치가 응용된 정보 처리 시스템을 나타내는 블록도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도1에 도시된 바와 같이, 본 발명의 실시예에 따른 테스트 회로부(1000)를 포함하는 반도체 장치는 관통 전극(TSV)를 통해 연결된 마스터 다이(100) 및 슬레이브 다이(200)를 포함할 수 있다.
본 발명의 실시예는 마스터 다이와 슬레이브 다이의 TSV 적층 패키지를 일 예로서 설명하고 있으나, TSV를 통한 제1 및 제2 다이에 수직 적층된 모든 TSV 적층 패키지에 본 발명은 적용 가능하다.
테스트 회로부(1000)는 제어 신호에 응답하여 관통 전극(TSV)으로 가변 전류를 공급하는 복수의 전류 소스부(210)를 포함하고, 전류 소스부(210)에서 전달된 가변 전류를 이용하여 관통 전극(TSV)의 저항을 측정하기 위한 저항 측정부(110)를 포함할 수 있다. 마스터 다이(100)와 슬레이브 다이(200)는 각각의 관통 전극(TSV)을 포함하여 전기적으로 연결될 수 있다. 마스터 다이(100) 내에 구비되는 저항 측정부(110)는 제어 신호에 응답하여 복수의 전류 소스부(210)에서 전달된 가변 전류에 따라 그 레벨이 결정되는 측정 전압(VMEAS)을 생성하기 위한 전류 싱크부(130)를 포함할 수 있다. 또한, 저항 측정부(110)는 측정 전압(VMEAS)을 이용하여 관통 전극(TSV)의 저항을 측정하기 위한 측정부(150)를 포함할 수 있다.
도2는 본 발명의 실시예에 따른 반도체 장치의 상세 회로도이다.
도2에 도시된 바와 같이, 테스트 회로부(1000)는 마스터 다이(100)와 마스터 다이(100)에 적층된 슬레이브 다이(200)를 포함할 수 있다. 마스터 다이(100)와 슬레이브 다이(200)는 각각 관통 전극(TSV)에 의해 전기적으로 연결될 수 있다. 슬레이브 다이(200)는 제1 제어 신호(CSCAN)에 의한 전류를 관통 전극(TSV)으로 공급하는 제1 전류 소스부(211)와 제2 제어 신호(DSCAN)에 의한 전류를 관통 전극(TSV)으로 공급하는 제2 전류 소스부(213)를 포함할 수 있다.
마스터 다이(100) 내에는 제1 전류 소스부(211)에서 전달된 전류 및 제1 전류 소스부(211)와 제2 전류 소스부(213)에 의해 전달된 전류에 따라 그 레벨이 결정되는 측정 전압(VMEAS)를 생성하기 위한 전류 싱크부(130)을 포함할 수 있다. 전류 싱크부(130)의 측정 전압(VMEAS)을 이용하여 관통 전극(TSV)의 저항을 측정하기 위한 측정부(150)를 포함할 수 있다.
전류 싱크부(130)는 제1 제어 신호(CSCAN)에 의해 전류에 따른 측정 전압(VMEAS)을 생성하는 제1 전류 싱크부(131)와 제2 제어 신호(DSCAN)에 의한 전류에 따른 측정 전압(VMEAS)을 생성하는 제2 전류 싱크부(133)를 포함할 수 있다.
측정부(150)는 측정 전압(VMEAS)을 측정하기 위한 전압 측정부(151)와 측정 전압(VMEAS)를 전류로 변환하여 측정하기 위한 전류 측정부(153)를 포함할 수 있다. 전류 측정부(153)은 OP-앰프(AMP)를 통해 측정 전압(VMEAS)의 옵셋(offset)을 제거하기 위한 옵셋 제거부(155)를 포함할 수 있다.
세부적으로 설명하자면 일반적으로 마스터 다이(100)는 전기적으로 연결되어 있는 관통 전극(TSV)을 통해 슬레이브 다이(200)로 신호 및 전원을 전송한다. 각각의 마스터 다이(100) 및 슬레이브 다이(200)의 내부에는 신호와 전원을 입력받아 내부 회로에 공급하고, 각 내부 회로는 입출력 회로(Tx,Rx)를 포함하여 다양한 회로부가 존재할 수 있다.
전류 소스부(210)는 테스트 시의 제어 신호인 제1 제어 신호(CSCAN) 및 제2 제어 신호(DSCAN)를 게이트로 인가받아 활성화되는 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)로 구성될 수 있다. 제1 및 제2 PMOS 트랜지스터(P1,P2)는 전원 전압(VDD)에 소스가 연결되어 있고, 각각의 드레인은 관통 전극(TSV)으로 연결될 수 있다. 제1 제어 신호(CSCAN) 및 제2 제어 신호(DSCAN)가 게이트로 인에이블되면 제1 및 제2 PMOS 트랜지스터(P1,P2)는 전원 전압(VDD)을 관통 전극(TSV)으로 전달한다.
전류 싱크부(130)는 전술하였듯이 제1 전류 싱크부(131)와 제2 전류 싱크부(133)를 구비한다. 제1 전류 싱크부(131)는 제1 NMOS 트랜지스터(N1)을 구비하여, 제1 제어 신호(CSCAN)에 의하여 제1 전류 소스부(211)에서 전달된 전류에 따른 측정 전압(VMEAS)를 생성한다. 제2 전류 싱크부(133)는 제2 NMOS 트랜지스터(N2)를 구비하여, 제2 제어 신호(DSCAN)에 의하여 제2 전류 소스부(213)에서 전달된 전류에 따른 측정 전압(VMEAS)를 생성한다. 제1 및 제2 NMOS 트랜지스터(N1,N2)는 드레인이 관통 전극(TSV)으로 연결되고 소스는 접지 전원(VSS)와 연결될 수 있다. 각각의 트랜지스터(N1,N2)의 게이트와 드레인 사이에 트랜스미션 게이트(Transmission Gate)가 연결되어 게이트-드레인 클램프(Gate-Drain Clamp)를 형성한다. 트랜스 미션 게이트(Transmission Gate)는 제1 및 제2 제어 신호(CSCAN,DSCAN)에 응답하여 조절될 수 있다. 제1 제어 신호(CSCAN) 및 제2 제어 신호(DSCAN)는 인버터를 지나서 트랜스미션 게이트(Transmission gate)와 제1 및 제2 NMOS 트랜지스터(N1,N2)의 게이트가 드레인과 공통 접속된 NMOS 트랜지스터의 게이트로 연결될 수 있다. NMOS 트랜지스터의 소스는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 소스와 접지 전원(VSS)에 연결될 수 있다. 제1 제어 신호(CSCAN) 또는 제2 제어 신호(DSCAN)가 "로우" 일 경우에는 전류 싱크부(130)는 플로팅(Floating) 상태가 되고, "하이" 일 경우에는 NMOS 트랜지스터(N1,N2)가 게이트-드레인 클램프 형태(Gate-Drain Clamp)로 구성되어 전류 미러의 드라이버(Driver)가 되어 측정 전압(VMEAS)을 생성한다.
측정부(150)는 제1 제어 신호(CSCAN)에 응답하여 제1 전류 소스부(211)에서 전달된 전류에 따른 측정 전압(VMEAS)를 먼저 측정하며, 제1 제어 신호(CSCAN)와 제2 제어 신호(DSCAN)에 응답하여 제1 및 제2 전류 소스부(211,213)에서 전달된 전류에 따른 측정 전압(VMEAS)를 측정한다. 측정부(150)는 전압 측정부(151)와 전류 측정부(153)을 포함할 수 있다. 전압 측정부(151)은 전압 모니터링 신호(VSCAN)에 응답하는 트랜스미션 게이트(Transmission gate)와 패드(pad)를 구비할 수 있다. 전압 측정부(150)은 전압 모니터링 신호(VSCAN)에 응답하여 패드(pad)를 통하여 측정 전압(VMEAS)를 측정한다. 전류 측정부(153)은 전류 모니터링 신호(ISCAN)에 응답하는 트랜스미션 게이트(Transmission gate)와 OP- 앰프(AMP)로 구성된 옵셋 제거부(155)를 포함할 수 있다. 또한, 전류 측정부(153)는 옵셋 제거부(155)와 연결된 PMOS 트랜지스터(PM)과 NMOS 트랜지스터(NM)을 구비할 수 있다.
옵셋 제거부(155)는 OP-앰프(AMP)로 구성되어, 마이너스 입력단과 연결된 게이트 신호(GMEAS)와 플러스 입력단과 연결된 드레인 신호(DMEAS)의 전압 레벨의 차이가 "0"이 될 수 있도록, 즉 동일한 전압을 가질 수 있게 OP-앰프(AMP)의 출력 신호를 조절할 수 있다. OP-앰프(AMP)의 출력 신호는 PMOS 트랜지스터(PM)의 게이트에 연결되어 있기 때문에, PMOS 트랜지스터(PM)의 게이트 전압을 조절하는 역할을 할 수 있다. 조절된 게이트만큼 PMOS 트랜지스터(PM)를 통하여 패드(pad)로 전류를 측정한다.
전류 모니터링 신호(ISCAN)가 활성화되면, 관통 전극(TSV)의 전압(VMEAS)이 마이너스 입력단(GMEAS)과 NMOS 트랜지스터(NM)의 게이트로 인가된다. NMOS 트랜지스터(NM)은 활성화되면 플러스 입력단(DMEAS)과 연결된 노드에 전압이 인가된다. OP-앰프에 의해 마이너스 입력단(GMEAS)과 플러스 입력단(DMEAS)이 동일한 전압을 형성되면 OP-앰프의 출력 신호는 PMOS 트랜지스터(PM)를 활성화한다. NMOS 트랜지스터(NM)는 마스터 다이(100) 내부의 전류 싱크부(130)의 NMOS 트랜지스터(N1,N2)와 동일한 트랜지스터이기 때문에 PVT skew(Process, Voltage, Temperature)가 비슷하다고 가정하면, 결과적으로 동일한 게이트-소스 전압(VGS)과 드레인-소스 전압(VDS)으로 구성된 트랜지스터에 전압(VMEAS)이 인가되므로 동일한 전류가 흐르게 된다. 즉, 전류 측정부(153)는 전류 모니터링 신호(ISCAN)엥 응답하여 측정 전압(VMEAS)를 인가받아 옵셋이 최소화된 전류로 변환하여 패드(pad)를 통하여 측정한다. 전류 측정부(153)는 전류 모니터링 신호(ISCAN)에 응답하여 측정 전압(VMEAS)를 인가받아 옵셋이 최소화된 전류로 변환하여 패드(pad)를 통하여 측정한다.
본 발명은 제1 제어 신호(CSCAN)와 제2 제어 신호(DSCAN)를 이용하여 관통 전극(TSV)의 저항을 전류를 이용하여 측정하는데 트랜지스터의 폭(Width)를 다르게 하여 측정한다. 종래의 관통 전극(TSV)의 저항 측정에서 발생하는 측정 단의 트랜지스터에 의한 측정 오차를 제1 제어 신호(CSCAN)에 의한 전류량과 제1 제어 신호(CSCAN)와 제2 제어 신호(DSCAN)에 의한 전류량을 측정하여 제거할 수 있다.
이를 수식으로 정리하면 아래와 같다.
'RDRV1'은 제1 PMOS 트랜지스터(P1)과 제1 NMOS 트랜지스터(N1)의 직렬 저항이며, 'RDRV2'는 병렬 연결된 제1 및 제2 PMOS 트랜지스터(P1,P2)와 제1 및 제2 NMOS 트랜지스터(N1,N2)의 직렬 저항이다. 'RTSV'는 관통 전극(TSV)의 저항이다. 'I1'은 제1 제어 신호(CSCAN)가 인에이블되었을 경우, 제1 PMOS 트랜지스터(P1)에서 제1 NMOS 트랜지스터(N1)으로 관통 전극(TSV)을 통과하여 흐르는 전류이다. 'I2'는 제1 제어 신호(CSCAN)과 제2 제어 신호(DSCAN)가 동시에 인에이블된 경우, 제1 PMOS 트랜지스터(P1)에서 제1 NMOS 트랜지스터(N1)으로 관통 전극(TSV)을 통과하며 흐르는 전류이다.
Figure 112013054073311-pat00001
Figure 112013054073311-pat00002

관통 전극의 저항(TSV)을 측정 시, 관통 전극(TSV)의 저항이 측정 시 사용하는 트랜지스터의 저항보다 매우 작다고 가정하면,
Figure 112013054073311-pat00003
Figure 112013054073311-pat00004
가 된다.
따라서, 측정하려는 관통 전극(TSV)의 저항은
Figure 112013054073311-pat00005
이러한 식으로 나타낼 수 있다. 즉, 제1 제어 신호(CSCAN)가 인에이블인 경우와 제1 제어 신호(CSCAN)와 제2 제어 신호(DSCAN)가 동시에 인에이블인 경우의 측정에 의하여 측정 시의 트랜지스터의 저항이 상쇄되므로 더욱 정밀하게 관통 전극(TSV)의 측정이 가능하다.
도3은 본 발명의 다른 실시예에 따른 반도체 장치의 상세 회로도이다. 도3을 참조하면, 도3은 마스터 다이(100)의 측정부(150)에서 OP-앰프를 사용하지 않는 경우이다. 슬레이브 다이(200)의 복수의 전류 소스부(210)와 마스터 다이(100)의 전류 싱크부(130)에 대한 설명은 앞서 설명한 바와 동일하다.
전류 모니터링 신호(ISCAN)가 활성화 된 경우, 측정 전압(VMEAS)이 NMOS 트랜지스터(NM)의 게이트 신호(GMEAS)로 인가될 수 있다. 게이트 신호(GMEAS)가 인에이블되면 전류는 PMOS 트랜지스터(PM)을 통해서 패드(pad)로 측정할 수 있다. 전류 모니터링 신호(ISCAN)가 비활성화 된 경우에는 접지 전원(VSS)와 연결된 NMOS 트랜지스터를 구비하여, NMOS 트랜지스터(NM)의 게이트에 인가되는 게이트 신호(GMEAS)를 조절하여 플로팅(Floating) 상태가 된다.
도4는 본 발명의 제2 실시예에 따른 반도체 장치의 블록 구성도이다. 도4를 참조하면, 반도체 장치는 마스터 다이(100)와 마스터 다이(100)에 적층된 복수의 슬레이브 다이(200)를 포함할 수 있다. 각각의 슬레이브 다이(200) 내에는 제1 전류 소스부(211)와 제2 전류 소스부(213)를 포함할 수 있다. 마스터 다이 내(100)에는 복수의 슬레이브 다이(200)의 개수에 대응하는 복수 개로 구비되는 전류 싱크부(130)과 측정부(150)을 구비할 수 있다. 각각의 세부적인 구성 및 동작은 앞서 전술한 내용과 동일하다.
도5는 본 발명의 제2 실시예에 따른 반도체 장치의 상세 회로도이다. 도시된 도5는 복수 개의 슬레이브 다이(200)를 구비한 실시예로써, 반도체 장치는 마스터 다이(100)와 마스터 다이(100)에 적층된 복수의 슬레이브 다이(200)를 포함할 수 있다. 마스터 다이(100)와 복수의 슬레이브 다이(200)는 각각 복수의 관통 전극(TSV)에 의해 전기적으로 연결될 수 있다. 각각의 슬레이브 다이(200)는 제1 제어 신호(CSCAN)에 의한 전류를 관통 전극(TSV)으로 공급하는 제1 전류 소스부(211)와 제2 제어 신호(DSCAN)에 의한 전류를 관통 전극(TSV)으로 공급하는 제2 전류 소스부(213)를 포함할 수 있다. 제1 전류 소스부(211) 및 제2 전류 소스부(213)의 세부 구성 및 동작은 전술한 내용과 동일하다.
마스터 다이(100) 내에는 제1 전류 소스부(211)에서 전달된 전류 및 제1 전류 소스부(211)와 제2 전류 소스부(213)에 의해 전달된 전류에 따라 그 레벨이 결정되는 측정 전압(VMEAS)를 생성하기 위한 전류 싱크부(130)을 포함할 수 있다. 전류 싱크부(130)는 복수의 슬레이브 다이(200)의 개수에 대응하는 복수 개로 구비된다. 전류 싱크부(130)에 대한 세부 구성 및 동작은 전술한 내용과 동일하다.
마스터 다이(100) 내에는 전류 싱크부(130)의 측정 전압(VMEAS)을 이용하여 관통 전극(TSV)의 저항을 측정하기 위한 측정부(150)를 포함할 수 있다.
측정부(150)는 복수의 슬레이브 다이(200) 중 측정하고자 하는 관통 전극(TSV)으로 전달된 전류에 따른 측정 전압(VMEAS)을 선택하기 위한 스위치 부(157)를 포함할 수 있다. 스위치 부(157)는 선택 신호(SEL_TSV#1~SEL_TSV#n)의 제어를 받는 다수의 트랜스 미션 게이트(Transmission Gate)로 구성된다. 이때의 선택 신호(SEL_TSV#n)은 측정하고자 하는 마스터 다이(100)와 슬레이브 다이(200) 사이의 관통 전극(TSV)의 전압(VMEAS)를 선택하는 신호가 된다. 측정 전압(VMEAS)은 선택 신호(SEL_TSV#n)의 제어를 받아 트랜스 미션 게이트(Transmission Gate)를 통과한 후 전압 측정부(151) 및 전류 측정부(153)로 전달된다.
도6은 본 발명이 적용된 메모리 장치가 응용된 정보 처리 시스템을 나타내는 블록도이다. 도6을 참조하면, 정보 처리 시스템(1000)은 메모리 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다.
메모리 시스템(1100)은 메모리 장치(1110) 및 메모리 컨트롤러(1120)로 구성될 수 있으며, 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있다. 중요하게 메모리 장치(1100)는 앞서 다양한 실시예를 통해 제안한 테스트 회로부를 포함할 수 있다.
이러한 정보 처리 시스템(1000)은 데이터 저장을 필요로 하는 모든 전자 기기를 구성할 수 있으며, 예컨대 메모리 카드(Memory Card), 반도체 디스크(Solid State Disk;SSD) 또는 스마트폰(Smart Phone) 등의 각종 모바일 기기(Mobile Device) 등에 적용될 수 있다.
전술한 바와 같이, 메모리 장치는 관통 전극(TSV)의 저항을 정확하게 감지하는 것이 가능하며, 이 결과를 이용하는 메모리 장치의 신뢰성을 높여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 마스터 다이
110 : 전류 측정부
130 : 전류 싱크부
131 : 제1 전류 싱크부
133 : 제2 전류 싱크부
150 : 측정부
151 : 전압 측정부
153 : 전류 측정부
155 : 옵셋 제거부
157 : 스위치부
200 : 슬레이브 다이
210 : 전류 소스부
211 : 제1 전류 소스부
213 : 제2 전류 소스부
1000 : 테스트 회로부
1100 : 메모리 장치
1110 : 메모리
1120 : 메모리 컨트롤러
1200 : 중앙 처리 장치
1300 : 사용자 인터페이스
1400 : 전원 공급 장치
1500 : 버스

Claims (15)

  1. 관통 전극을 통해 연결된 제1 다이 및 제2 다이;
    상기 관통 전극에 흐르는 전류량을 조절하여 상기 관통 전극의 저항을 측정하기 위한 테스트 회로부를 포함하고,
    상기 테스트 회로부는,
    복수의 제어 신호에 응답하여 상기 관통 전극으로 복수의 가변 전류를 공급하는 복수의 전류 소스부; 및
    상기 관통 전극을 통하여 공급되는 상기 복수의 가변 전류를 토대로 상기 관통 전극의 저항을 측정하기 위한 저항 측정부
    를 포함하고, 상기 저항 측정부는, 상기 복수의 가변 전류 중 적어도 하나의 전류를 측정하고, 상기 복수의 가변 전류의 합을 측정하고, 상기 측정된 전류와 상기 측정된 복수의 가변 전류의 합의 차이에 따라 상기 관통 전극의 저항을 구하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 저항 측정부는 상기 복수의 제어 신호에 응답하여 상기 복수의 전류 소스부에서 전달된 가변 전류에 따라 그 레벨이 결정되는 측정 전압을 생성하기 위한 전류 싱크부와 상기 측정 전압을 이용하여 상기 관통 전극의 저항을 측정하기 위한 측정부를 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 측정부는 상기 측정 전압을 측정하기 위한 전압 측정부와 상기 측정 전압을 전류로 변환하여 측정하기 위한 전류 측정부를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 저항 측정부는 상기 제1 다이 내에 구비되는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 전류 소스부는 상기 제2 다이 내에 구비되는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 전류 측정부는 OP-앰프를 통해 상기 측정 전압의 옵셋을 제거하기 위한 옵셋 제거부를 구비하는 반도체 장치.
  8. 마스터 다이와 상기 마스터 다이에 적층된 복수의 슬레이브 다이;
    상기 마스터 다이 및 상기 슬레이브 다이를 각각 관통하여 전기적으로 연결된 관통 전극;
    각각의 슬레이브 다이에 구비되어, 제1 제어 신호에 응답하여 제1 전류를 상기 관통 전극으로 공급하는 제1 전류 소스부와, 제2 제어 신호에 응답하여 제2 전류를 상기 관통 전극으로 공급하는 제2 전류 소스부; 및
    상기 마스터 다이에 구비되어, 상기 관통 전극으로 공급된 상기 제1 및 제2 전류를 토대로 상기 관통 전극의 저항을 측정하기 위한 저항 측정부를 포함하고,
    상기 저항 측정부는, 상기 제1 전류를 측정하고, 상기 제1 및 제2 전류의 합을 측정하고, 상기 측정된 제1 전류와 상기 측정된 제1 및 제2 전류의 합의 차이에 따라 상기 관통 전극의 저항을 구하며,
    상기 저항 측정부는,
    상기 제1 전류 또는 상기 제1 및 제2 전류 모두에 따라 그 레벨이 결정되는 측정 전압을 생성하기 위한 전류 싱크부; 및
    상기 측정 전압을 이용하여 상기 관통 전극의 저항을 측정하기 위한 측정부를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 전류 싱크부는 상기 제1 제어 신호에 응답하여 상기 제1 전류에 대응하는 상기 측정 전압을 생성하는 제1 전류 싱크부 및 상기 제2 제어 신호에 응답하여 상기 제2 전류에 대응하는 상기 측정 전압을 생성하는 제2 전류 싱크부를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 측정부는 상기 측정 전압을 측정하기 위한 전압 측정부와 상기 측정 전압을 전류로 변환하여 측정하기 위한 전류 측정부를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 전류 싱크부는 각각의 슬레이브 다이에 대응하는 복수 개로 구비되는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 전류 측정부는 OP-앰프를 통해 상기 측정 전압의 옵셋을 제거하기 위한 옵셋 제거부를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 측정부는 상기 복수의 슬레이브 다이 중 측정하고자 하는 상기 관통 전극으로 전달된 전류에 대응하는 상기 측정 전압을 선택하기 위한 스위치 부를 더 포함하는 반도체 장치.
  14. 관통 전극을 통해 전기적으로 접속된 제1 및 제2 다이를 구비하는 반도체 장치의 상기 관통 전극의 저항 측정 방법에 있어서,
    상기 관통 전극을 통해 상기 제2 다이로부터 상기 제1 다이에 제1 전류를 공급하는 단계;
    상기 제1 다이의 관통 전극을 통해 상기 제1 전류를 측정하는 단계;
    상기 관통 전극을 통해 상기 제2 다이로부터 상기 제1 다이에 제1 및 제2 전류를 공급하는 단계;
    상기 제1 다이의 관통 전극을 통해 상기 제1 및 제2 전류의 합을 측정하는 단계; 및
    상기 측정된 제1 전류와, 상기 측정된 제1 및 제2 전류의 합의 차이를 토대로 상기 관통 전극의 저항을 구하는 단계를 포함하는 반도체 장치의 측정 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제1 다이의 관통 전극을 통해 상기 제1 전류를 측정하는 단계 및 상기 제1 다이의 관통 전극을 통해 상기 제1 및 제2 전류의 합을 측정하는 단계는,
    상기 제1 전류 및 제2 전류에 대응하는 전압을 측정하는 단계를 더 포함하는 반도체 장치의 측정 방법.




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