CN104237640A - 用于半导体器件的测试电路和方法 - Google Patents

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Abstract

一种半导体器件,包括:第一裸片;第二裸片,经由穿硅通孔TSV与第一裸片耦接;以及测试电路,适用于通过控制流经TSV的电流量来测量TSV的电阻。

Description

用于半导体器件的测试电路和方法
相关申请的交叉引用
本申请要求2013年6月18日提交的申请号为10-2013-0069603的韩国专利申请的优先权,其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种用于测试穿硅通孔(Through-Silicon-Via,TSV)的电阻的半导体测试电路,和包括所述半导体测试电路的半导体器件。
背景技术
用于半导体集成电路的封装技术已经不断地进步以满足对于半导体集成电路的小型化和可靠性的要求。由于近来需要产品实现高性能和小尺寸,所以正研发不同的层叠封装方法。其中之一是三维(3D)半导体器件,通过将多个芯片层叠在单个封装体中来提高集成度以实现器件的高集成。
层叠技术意味着将至少两个芯片或封装体垂直堆叠,可以实现与2D器件(诸如2D半导体存储器件)的存储容量的两倍多一样多的存储容量。除了增大的存储容量之外,层叠封装在安装密度和安装空间的效率方面也有优势。出于这些原因,正加速对于层叠封装产业的研究和开发。
层叠封装的个体半导体芯片经由金属线或穿硅通孔(TSV)而彼此电连接。层叠封装中的TSV形成在半导体芯片的内部,并且层叠的半导体芯片经由TSV而彼此电连接。利用了能与信号和电源接口的TSV的层叠封装由于改善的带宽而可以具有良好的操作性能,同时最小化电流损耗和信号延迟。
因为经由TSV在层叠芯片之间的可靠连接是重要的,所以测量封装之后的TSV的电阻以检查TSV的连接。对于TSV的电阻测量,层叠芯片中的第一裸片与特定的测试焊盘连接,并且层叠芯片的第二裸片提供有测试驱动器。测试驱动器将电源供应至TSV,并且流经TSV的电流在测试焊盘处被监控。然而,由于在测量中包括的晶体管和因到测试焊盘的距离而包括的电阻噪声,所以这种测量几乎无法测量TSV的电阻。由于在测量中包括的晶体管的电阻远大于TSV的电阻,所以测量误差变得明显。归根结底,由于误差来自测量中包括的晶体管的PVT(工艺、电压和温度),所以难以准确地测量TSV的电阻。
发明内容
本发明的一个实施例涉及一种半导体器件,所述半导体器件可以在封装之后测试层叠的芯片的穿硅通孔(TSV)中最小化测量误差。
根据本发明的一个实施例,一种半导体器件包括:第一裸片;第二裸片,经由穿硅通孔(TSV)与第一裸片耦接;以及测试电路,适用于通过控制流经TSV的电流量来测量TSV的电阻。
根据本发明的另一个实施例,一种半导体器件包括:第一裸片;多个第二裸片,每个第二裸片经由穿硅通孔(TSV)与第一裸片耦接;电流源,适用于响应于第一控制信号而供应第一电流,并且响应于第二控制信号而供应第二电流,第一电流和第二电流流经TSV,并且电流源被设置在每个第二裸片中;电流汇聚器,适用于产生测量电压,所述测量电压的电平依赖于第一电流、或者第一电流和第二电流两者,电流汇聚器被设置在第一裸片中;以及电阻测量器,适用于基于测量电压来测量TSV的电阻。
根据本发明的另一个实施例,一种用于测量半导体芯片中TSV的电阻的方法,所述半导体芯片包括在经由TSV彼此电连接的第一裸片和第二裸片。所述方法包括以下步骤:将第一电流从第二裸片经由TSV供应至第一裸片;在第一裸片处测量经由TSV的第一电流;将第一电流和第二电流从第二裸片经由TSV供应至第一裸片;在第一裸片处测量经由TSV的第一电流和第二电流之和;以及基于测得的第一电流与测得的第一电流和第二电流之和之间的差来获得TSV的电阻。
根据本发明的另一个实施例,一种测试电路包括:电流源单元,适用于供应流经TSV的可变电流,所述TSV将第一裸片和第二裸片彼此耦接;以及测量块,适用于基于等式来测试TSV的电阻,其中,RTSV表示TSV的电阻,VDD表示电源,I1表示第一电流,以及I1n2表示第一电流和第二电流之和,其中,第一电流和第二电流从电流源单元流出经由TSV流至测量块。
附图说明
图1是说明根据本发明的一个实施例的半导体器件的框图。
图2是根据本发明的一个实施例的图1中所示的半导体器件的详细电路图。
图3是根据本发明的一个实施例的图1中所示的半导体器件的详细电路图。
图4是说明根据本发明的一个实施例的半导体器件的框图。
图5是图4中所示的半导体器件的详细电路图。
图6是根据本发明的一个实施例的信息处理系统的框图。
具体实施方式
以下将参照附图更详细地描述本发明的示例性实施例。然而,本发明可以用不同的方式实施,而不应解释为局限于本文所列的实施例。确切地说,提供这些实施例使得本公开充分与完整,并向本领域技术人员充分传达本发明的范围。在本公开中,相同的附图标记在本发明的不同附图和实施例中表示相同编号的部分。也应当注意的是,在本说明书中,“连接/耦接”表示一个部件直接与另一个部件耦接、或者经由中间部件与另一个部件间接耦接。另外,只要不在句子中特意提及,单数形式可以包括复数形式。
图1是说明根据本发明的一个实施例的半导体器件的框图。
参见图1,包括测试电路1000的半导体器件可以包括第一裸片100和第二裸片200,它们通过穿硅通孔(TSV)彼此耦接。
第一裸片100可以是主裸片,而第二裸片200可以是从裸片。
测试电路1000可以包括电流源单元210和测量块110。电流源单元210可以被设置在第二裸片100中,而测量块110可以被设置在第一裸片100中。电流源单元210可以包括多个电流源,并且响应于控制信号(未示出)而将可变电流供应至TSV。测量块110用从电流源单元210流出的可变电流来测量TSV的电阻。测量块110可以包括电流汇聚单元(current sink unit)130,用于响应于控制信号而产生测量电压VMEAS,所述测量电压VMEAS具有依赖于从电流源单元210流至测量块110的可变电流的电平。此外,测量块110可以包括电阻测量单元150,用于基于测量电压VMEAS来测量TSV的电阻。
图2是根据本发明的一个实施例的图1中所示的半导体器件的详细电路图。
设置在第一裸片100中的各种内部电路和设置在第二裸片200中的对应部分可以经由TSV而彼此传达信号和电力。
在第二裸片200中,电流源单元210可以包括:第一电流源211,用于响应于第一控制信号CSCAN而供应第一电流至TSV,以及第二电流源213,用于响应于第二控制信号DSCAN而供应第二电流至TSV。第一控制信号CSCAN和第二控制信号DSCAN是用于测试操作的控制信号。
在第一裸片100中,电流汇聚单元130可以产生测量电压VMEAS,所述测量电压VMEAS的电平依赖于从第一电流源211流出的第一电流或者依赖于从第二电流源213流出的第一电流和第二电流两者。
电流源单元210可以包括第一PMOS晶体管P1和第二PMOS晶体管P2,它们分别经由栅极响应于第一控制信号CSCAN和第二控制信号DSCAN而被使能。第一PMOS晶体管P1和第二PMOS晶体管P2中的每个具有与电源电压VDD耦接的源极和与TSV耦接的漏极。第一PMOS晶体管P1和第二PMOS晶体管P2响应于输入至栅极的第一控制信号CSCAN和第二控制信号DSCAN而将电源电压VDD传送至TSV。
电流汇聚单元130可以包括:第一电流汇聚器(current sink)131,用于响应于第一控制信号CSCAN而基于第一电流产生测量电压VMEAS;和第二电流汇聚器133,用于响应于第二控制信号DSCAN而基于第二电流产生测量电压VMEAS。
第一电流汇聚器131包括第一传输门TG1和第一NMOS晶体管N1,以响应于第一控制信号CSCAN和第三NMOS晶体管N3而基于从第一电流源211流出的第一电流产生测量电压VMEAS。第一传输门TG1可以耦接在第一NMOS晶体管N1的漏极和栅极之间,以形成栅漏箝位。第一传输门TG1可以响应于第一控制信号CSCAN而被控制。第一NMOS晶体管N1具有耦接在TSV和接地电源VSS之间的漏源路径。第三NMOS晶体管N3可以具有在第一NMOS晶体管N1的栅极和接地电源VSS之间的漏源路径。
第二电流汇聚器133包括第二传输门TG2和第二NMOS晶体管N2,以响应于第二控制信号DSCAN和第四NMOS晶体管N4而基于从第二电流源213流出的第二电流产生测量电压VMEAS。第二传输门TG2可以耦接在第二NMOS晶体管N2的漏极和栅极之间以形成栅漏箝位。第二传输门TG2可以响应于第二控制信号DSCAN而被控制。第二NMOS晶体管N2具有耦接在TSV和接地电源VSS之间的漏源路径。第四NMOS晶体管N4可以耦接在第二NMOS晶体管N2的栅极和接地电源VSS之间。
第一控制信号CSCAN和第二控制信号DSCAN的反相信号可以被分别输入至第三NMOS晶体管N3和第四NMOS晶体管N4的栅极。
当第一控制信号CSCAN和第二控制信号DSCAN两者都处于逻辑低电平时,电流汇聚单元130变成浮置状态。当第一控制信号CSCAN或第二控制信号DSCAN处于逻辑高电平时,第一NMOS晶体管N1和第二NMOS晶体管N2变成栅漏箝位或者电流镜的驱动器,并且产生测量电压VMEAS。
电阻测量单元150测量与从第一电流源211流出的第一电流相对应的测量电压VMEAS,然后测量与从第一电流源211流出的第一电流和从第二电流源213流出的第二电流两者相对应的测量电压VMEAS。
电阻测量单元150可以包括电压测量器151和电流测量器153。电压测量器151可以测量测量电压VMEAS。电流测量器153可以将测量电压VMEAS转换成电流水平,并且测量电流水平。电压测量器151可以包括焊盘和传输门TG3,并且响应于电压监控信号VSCAN而将测量电压VMEAS提供至焊盘。电流测量器153可以包括:偏移消除器155,用于去除测量电压VMEAS的偏移;以及传输门TG4,响应于电流监控信号ISCAN而操作。
电流测量器153还可以包括与偏移消除器155耦接的第三PMOS晶体管P3和第五NMOS晶体管N5。偏移消除器155由OP-AMP形成。偏移消除器155可以输出将第五NMOS晶体管N5的栅极GMEAS和漏极DMEAS的电压电平保持相同的输出信号。偏移消除器155的未反相输入可以与漏极DMEAS连接,并且偏移消除器155的反相输入可以与栅极GMEAS连接。由于偏移消除器155的输出信号与第三PMOS晶体管P3的栅极耦接,所以偏移消除器155可以控制第三PMOS晶体管P3的栅极的电压。电流可以经由焊盘和第三PMOS晶体管P3来测量,第三PMOS晶体管P3具有被偏移消除器155控制的栅极电压。
当电流监控信号ISCAN被使能时,TSV的测量电压VMEAS被施加至偏移消除器155的反相输入端子和第五NMOS晶体管N5的栅极GMEAS。当第五NMOS晶体管N5导通时,电压被施加至与未反相输入端子耦接的漏极DMEAS。当第五NMOS晶体管N5的栅极GMEAS和漏极DMEAS的电压电平变成相同时,第三PMOS晶体管P3响应于施加至PMOS晶体管P3的栅极的偏移消除器155的输出信号而导通。
这里,第五NMOS晶体管N5可以与电流汇聚单元130中的第一NMOS晶体管N1和第二NMOS晶体管N2大体相同,使得NMOS晶体管N1、N2以及N5的PVT(工艺、电压以及温度)偏斜彼此类似。因而,相同的电流流入NMOS晶体管N1、N2以及N5,因为测量电压VMEAS被施加至具有相同的栅源电压VGS和相同的漏源电压VDS的NMOS晶体管N1、N2以及N5。换言之,电流测量器153响应于电流监控信号ISCAN而接收测量电压VMEAS、将测量电压转换成具有最小化偏移的电流、以及经由焊盘测量TSV的电阻。
根据本发明的实施例,TSV的电阻用响应于第一控制信号CSCAN和第二控制信号DSCAN流经TSV的电流来测量。在测量TSV的电阻的传统技术中在测量结束时由晶体管引起的测量误差可以通过测量基于第一控制信号CSCAN的电流量和基于第一控制信号CSCAN和第二控制信号DSCAN的电流量来去除。这可以总结为如下的等式。
[等式1]
RDRV 1 + RTSV = VDD I 1
RDRV 1 n 2 + RTSV = VDD I 1 n 2
对于等式1,RDRV1指表示第一PMOS晶体管P1和第一NMOS晶体管N1的串联电阻的等效电阻。RDRV1n2指表示并联的第一PMOS晶体管P1和第二PMOS晶体管P2与并联的第一NMOS晶体管N1和第二NMOS晶体管N2的串联电阻的等效电阻。RTSV指TSV的电阻。I1指当第一控制信号CSCAN被使能时从第一电流源211或者从第一PMOS晶体管P1流出、经由TSV、并流至第一NMOS晶体管N1的第一电流。I1n2指当第一控制信号CSCAN和第二控制信号DSCAN被使能时从第二电流源213或者从第一PMOS晶体管P1和第二PMOS晶体管P2流出、经由TSV、并流至第一NMOS晶体管N1和第二NMOS晶体管N2的第一电流和第二电流。
当假设TSV的电阻远远小于用于测量TSV的晶体管的电阻时,变成:
[等式2]
RTSV《RDRV1,RDRV2
RDRV 1 + RTSV ≅ RDRV 1 = VDD I 1
RDRV 2 + RTSV ≅ RDRV 2 = VDD I 1 n 2
RDRV1=2XRDRV2
因此,要测量的TSV的电阻可以通过等式3来表示。
[等式3]
RTSV = VDD × ( 2 × I 1 - I 1 n 2 I 1 × I 1 n 2 )
简言之,可以更准确地测量TSV的电阻,因为如等式3所示,在TSV的电阻测量期间,测量误差或者晶体管的电阻项RDRV1和RDRV1n2可以通过第一控制信号CSCAN使能的测量和第一控制信号CSCAN和第二控制信号DSCAN两者使能的测量来消除。
在下文中,参见图1和图2,详细地描述一种用于测量包括经由TSV彼此电连接的第一裸片和第二裸片的半导体器件中的穿硅通孔(TSV)的电阻的方法。
首先,设置在第二裸片200中的电流源单元210响应于第一控制信号CSCAN而将第一电流经由TSV供应至设置在第一裸片中的测量块110的电流汇聚单元130。测量块110测量第一电流。然后,电流源单元210响应于第一控制信号CSCAN和第二控制信号DSCAN而将第一电流和第二电流经由TSV供应至电流汇聚单元130。测量块110测量第一电流和第二电流,由此TSV的电阻用等式3测得。
此时,第一电流和第二电流的测量可以通过测量与第一电流相对应的电压和与第二电流相对应的电压来执行。
图3是根据本发明的另一个实施例所示的半导体器件的详细电路图。
图3中所示的半导体器件除了电阻测量单元150没使用偏移消除器155或OP-AMP以外与图2中所示的半导体器件相同。
当电流监控信号ISCAN被使能时,测量电压VMEAS可以被施加至第五NMOS晶体管N5的栅极。当测量电压VMEAS被使能时,流过第三PMOS晶体管P3的电流可以在焊盘处被测量。当电流监控信号ISCAN被禁止时,电阻测量单元150通过第五NMOS晶体管N5变成浮置状态而与接地电源VSS耦接。
图4是说明根据本发明的另一个实施例的半导体器件的框图。
参见图4,具有测试电路2000的半导体器件可以包括第一裸片100和层叠在第一裸片100之上的多个第二裸片200_1至200_3。第二裸片的数目可以根据电路设计而变化。
测量电路2000可以包括多个电流源单元210_1至210_3,每个电流源单元被设置在每个第二裸片200_1至200_3中。每个电流源单元210_1至210_3可以包括:第一电流源211,用于响应于第一控制信号CSCAN而供应第一电流至TSV;和第二电流源213,用于响应于第二控制信号DACAN而供应第二电流至TSV。
测试电路2000还可以包括测量块410。测量块410用从电流源单元210_1至210_3流出的可变电流来测量TSV的电阻。测量块410可以包括电阻测量单元450和多个电流汇聚单元130_1至130_3,所述多个电流汇聚单元130_1至130_3分别与第二裸片200_1至200_3相对应。电阻测量单元150和多个电流汇聚单元130_1至130_3可以被设置在第一裸片100中。多个电流汇聚单元130_1至130_3的每个可以响应于控制信号而产生其自己的测量电压VMEAS,所述测量电压VMEAS具有依赖于从电流源单元210_1至210_3流入测量块410的可变电流的电平。电阻测量单元450可以基于测量电压VMEAS而测量TSV的电阻。
电流源单元210_1至210_3、第一电流源211、第二电流源213、以及电流汇聚单元130_1至130_3各自的结构和操作分别与图1至图3中所示的电流源单元210、第一电流源211、第二电流源213以及电流汇聚单元130大体相同。以下将描述电阻测量单元450和电阻测量单元150之间的差异。
图5是图4中所示的半导体器件的详细电路图。
图5说明图4中所示的第二裸片200_1至200_3中的一个200_1。
每个电流汇聚单元130_1至130_3可以产生测量电压VMEAS,所述测量电压VMEAS的电平依赖于从第一电流源211中流出的第一电流以及依赖于第一电流和从每个电流源单元210_1至210_3中的第二电流源213中流出的第二电流。
电阻测量单元450可以包括电压测量器151和电流测量器153,与图2和图3中所示的电压测量器151和电流测量器153大体相同。电阻测量单元150可以不使用偏移消除器155或OP-APP,如结合图3公开的。
电阻测量单元450可以包括开关457,用于选择由电流汇聚单元130_1至130_3产生的多个测量电压VMEAS中的一个。如上所公开的,每个电流汇聚单元130_1至130_3可以基于从第二裸片200_1至200_3中的电流源单元210_1至210_3流出流过相应的TSV的可变电流而产生其自己的测量电压VMEAS。开关457可以在分别与电流源单元210_1至210_3相对应的选择信号SEL_TSV#1至SEL_TSV#3的控制下经由多个传输门基于流经TSV(具有要被测量的电阻)的可变电流而选择多个测量电压VMEAS中的一个。即,选择信号SEL_TSV#1至SEL_TSV#3可以选择与具有要被测量的电阻的TSV相对应的测量电压VMEAS中的一个。测量电压VMEAS在选择信号SEL_TSV#1至SEL_TSV#3的控制下选择性地通过传输门,并且传送至电压测量器151和电流测量器153。
图6是说明根据本发明的一个实施例的信息处理系统的框图。
参见图6,信息处理系统可以包括:存储系统1100、中央处理单元1200、用户接口1300、以及电源1400。组成元件可以经由总线1500而彼此传达数据。
存储系统1100可以包括存储器件1110和存储器控制器1120。存储器件1110可以储存被中央处理单元1200处理的数据或者经由用户接口1300从外部输入的数据。存储器件1110可以包括在本发明的以上实施例中提出和描述的测试电路。
信息处理系统可以被包括在需要存储数据的所有电子设备中。例如,信息处理系统可以应用于存储卡、固态盘(SSD)以及诸如智能手机的各种移动设备。
如上所述,存储器件可以准确地测量TSV的电阻,增加了存储器件的可靠性。
根据本发明的实施例的半导体器件可以在层叠封装之后测量TSV的准确的电阻分布。因此,可以改善具有TSV的层叠封装的制造工艺,因而节省制造成本和时间并且改善半导体器件的产量。
尽管已经参照具体的实施例描述了本发明,但是对本领域技术人员显然的是,在不脱离所附权利要求所限定的本发明的精神和范围的情况下,可以进行各种变化和修改。
通过以上实施例可以看出,本申请提供了以下的技术方案。
技术方案1.一种半导体器件,包括:
第一裸片;
第二裸片,所述第二裸片经由穿硅通孔TSV与所述第一裸片耦接;以及
测试电路,所述测试电路适用于通过控制流经所述TSV的电流量来测量所述TSV的电阻。
技术方案2.如技术方案1所述的半导体器件,其中,所述测试电路包括:
电流源单元,所述电流源单元适用于响应于控制信号而供应流经所述TSV的可变电流;以及
测量块,所述测量块适用于基于所述可变电流而测量所述TSV的电阻。
技术方案3.如技术方案2所述的半导体器件,其中,所述测量块包括:
电流汇聚单元,所述电流汇聚单元适用于响应于所述控制信号而产生测量电压,所述测量电压具有依赖于所述可变电流的电平;以及
电阻测量单元,所述电阻测量单元适用于基于所述测量电压来测量所述TSV的电阻。
技术方案4.如技术方案3所述的半导体器件,其中,所述电阻测量单元包括:
电压测量器,所述电压测量器适用于测量所述测量电压;以及
电流测量器,所述电流测量器适用于将所述测量电压转换成转换电流,并且适用于测量所述转换电流。
技术方案5.如技术方案4所述的半导体器件,其中,所述电流测量器包括偏移消除器,所述偏移消除器适用于去除所述测量电压的偏移。
技术方案6.如技术方案2所述的半导体器件,其中,所述测量块被设置在所述第一裸片中。
技术方案7.如技术方案2所述的半导体器件,其中,所述电流源单元被设置在所述第二裸片中。
技术方案8.一种半导体器件,包括:
第一裸片;
多个第二裸片,每个所述第二裸片经由穿硅通孔TSV与所述第一裸片耦接;
电流源,所述电流源适用于响应于第一控制信号而供应第一电流,并且适用于响应于第二控制信号而供应第二电流,所述第一电流和所述第二电流流经所述TSV,并且所述电流源被设置在每个所述第二裸片中;
电流汇聚器,所述电流汇聚器适用于产生测量电压,所述测量电压具有依赖于所述第一电流的电平、或者具有依赖于所述第一电流和所述第二电流两者的电平,所述电流汇聚器被设置在所述第一裸片中;以及
电阻测量器,所述电阻测量器适用于基于所述测量电压来测量所述TSV的电阻。
技术方案9.如技术方案8所述的半导体器件,其中,所述电流汇聚器包括:
第一电流汇聚器,所述第一电流汇聚器适用于响应于所述第一控制信号而产生与所述第一电流相对应的所述测量电压;以及
第二电流汇聚器,所述第二电流汇聚器适用于响应于所述第二控制信号而产生与所述第二电流相对应的所述测量电压。
技术方案10.如技术方案8所述的半导体器件,其中,所述电阻测量器包括:
电压测量器,所述电压测量器适用于测量所述测量电压;以及
电流测量器,所述电流测量器适用于将所述测量电压转换成转换电流,并且适用于测量所述转换电流。
技术方案11.如技术方案10所述的半导体器件,其中,所述电流测量器包括偏移消除器,所述偏移消除器用于去除所述测量电压的偏移。
技术方案12.如技术方案8所述的半导体器件,其中,所述电流汇聚器被充分地提供成分别与所述第二裸片相对应。
技术方案13.如技术方案8所述的半导体器件,其中,所述电阻测量器包括:
开关,所述开关适用于选择与流经对应于所述第二裸片的所述TSV之中要测量的TSV的电流相对应的所述测量电压。
技术方案14.一种用于测量半导体器件中的穿硅通孔TSV的电阻的方法,所述半导体器件包括经由所述TSV而彼此电连接的第一裸片和第二裸片,所述方法包括以下步骤:
将第一电流从所述第二裸片经由所述TSV供应至所述第一裸片;
在所述第一裸片处测量经由所述TSV的所述第一电流;
将所述第一电流和第二电流从所述第二裸片经由所述TSV供应至所述第一裸片;
在所述第一裸片测量经由所述TSV的所述第一电流和所述第二电流之和;以及
基于测得的第一电流与测得的所述第一电流和所述第二电流之和之间的差来获得所述TSV的电阻。
技术方案15.如技术方案14所述的方法,其中,在所述第一裸片处测量经由所述TSV的所述第一电流的步骤和在所述第一裸片处测量经由所述TSV的所述第二电流的步骤包括以下步骤:
测量与所述第一电流相对应的电压和与所述第二电流相对应的电压。

Claims (10)

1.一种半导体器件,包括:
第一裸片;
第二裸片,所述第二裸片经由穿硅通孔TSV与所述第一裸片耦接;以及
测试电路,所述测试电路适用于通过控制流经所述TSV的电流量来测量所述TSV的电阻。
2.如权利要求1所述的半导体器件,其中,所述测试电路包括:
电流源单元,所述电流源单元适用于响应于控制信号而供应流经所述TSV的可变电流;以及
测量块,所述测量块适用于基于所述可变电流而测量所述TSV的电阻。
3.如权利要求2所述的半导体器件,其中,所述测量块包括:
电流汇聚单元,所述电流汇聚单元适用于响应于所述控制信号而产生测量电压,所述测量电压具有依赖于所述可变电流的电平;以及
电阻测量单元,所述电阻测量单元适用于基于所述测量电压来测量所述TSV的电阻。
4.如权利要求3所述的半导体器件,其中,所述电阻测量单元包括:
电压测量器,所述电压测量器适用于测量所述测量电压;以及
电流测量器,所述电流测量器适用于将所述测量电压转换成转换电流,并且适用于测量所述转换电流。
5.如权利要求4所述的半导体器件,其中,所述电流测量器包括偏移消除器,所述偏移消除器适用于去除所述测量电压的偏移。
6.如权利要求2所述的半导体器件,其中,所述测量块被设置在所述第一裸片中。
7.如权利要求2所述的半导体器件,其中,所述电流源单元被设置在所述第二裸片中。
8.一种半导体器件,包括:
第一裸片;
多个第二裸片,每个所述第二裸片经由穿硅通孔TSV与所述第一裸片耦接;
电流源,所述电流源适用于响应于第一控制信号而供应第一电流,并且适用于响应于第二控制信号而供应第二电流,所述第一电流和所述第二电流流经所述TSV,并且所述电流源被设置在每个所述第二裸片中;
电流汇聚器,所述电流汇聚器适用于产生测量电压,所述测量电压具有依赖于所述第一电流的电平、或者具有依赖于所述第一电流和所述第二电流两者的电平,所述电流汇聚器被设置在所述第一裸片中;以及
电阻测量器,所述电阻测量器适用于基于所述测量电压来测量所述TSV的电阻。
9.如权利要求8所述的半导体器件,其中,所述电流汇聚器包括:
第一电流汇聚器,所述第一电流汇聚器适用于响应于所述第一控制信号而产生与所述第一电流相对应的所述测量电压;以及
第二电流汇聚器,所述第二电流汇聚器适用于响应于所述第二控制信号而产生与所述第二电流相对应的所述测量电压。
10.如权利要求8所述的半导体器件,其中,所述电阻测量器包括:
电压测量器,所述电压测量器适用于测量所述测量电压;以及
电流测量器,所述电流测量器适用于将所述测量电压转换成转换电流,并且适用于测量所述转换电流。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919291A (zh) * 2016-10-09 2018-04-17 中芯国际集成电路制造(上海)有限公司 一种硅通孔测试结构及其测试方法
CN109424783A (zh) * 2017-08-22 2019-03-05 大力士股份有限公司 调节阀
WO2023000498A1 (zh) * 2021-07-22 2023-01-26 长鑫存储技术有限公司 半导体结构连接性的测试方法及其测试系统
TWI818060B (zh) * 2018-08-31 2023-10-11 日商索尼半導體解決方案公司 半導體裝置、半導體試驗裝置及半導體裝置之試驗方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9658281B2 (en) * 2013-10-25 2017-05-23 Taiwan Semiconductor Manufacturing Company Limited Alignment testing for tiered semiconductor structure
KR102592921B1 (ko) 2015-12-31 2023-10-23 삼성전자주식회사 패턴 결함 검사 방법
US10170448B2 (en) * 2016-12-07 2019-01-01 Micron Technology, Inc. Apparatus and method of power transmission sensing for stacked devices
KR102468687B1 (ko) * 2018-03-26 2022-11-22 에스케이하이닉스 주식회사 집적회로 칩 및 이를 포함하는 반도체 장치
US10432158B1 (en) 2018-08-01 2019-10-01 Micron Technology, Inc. Apparatuses and methods for a chopper instrumentation amplifier
US10797033B2 (en) 2018-09-04 2020-10-06 Micron Technology, Inc. Apparatuses and methods for high sensitivity TSV resistance measurement circuit
US11255902B2 (en) 2018-09-21 2022-02-22 Micron Technology, Inc. Apparatuses for selective TSV block testing
CN112668264B (zh) * 2020-12-30 2024-08-20 西安紫光国芯半导体有限公司 3d芯片的电源网络验证方法及相关设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663651A (en) * 1994-10-19 1997-09-02 Nec Corporation Method of separately determining plug resistor and interfacial resistor and test pattern for the same
CN1924547A (zh) * 2006-09-21 2007-03-07 华为技术有限公司 一种测试板及测试方法
US20100013512A1 (en) * 2008-07-15 2010-01-21 Micron Technology, Inc. Apparatus and methods for through substrate via test
CN101937717A (zh) * 2009-06-30 2011-01-05 台湾积体电路制造股份有限公司 测量电阻值的方法及电路
CN102004197A (zh) * 2009-09-02 2011-04-06 三星电子株式会社 测量电阻存储器器件的电阻的方法和执行该方法的系统
US20110093554A1 (en) * 2009-10-16 2011-04-21 Samsung Electronics Co., Ltd. Brokerage server for supporting fast data access for user terminal, method of operating brokerage server, user terminal and method of operating user terminal

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4325018A (en) * 1980-08-14 1982-04-13 Rca Corporation Temperature-correction network with multiple corrections as for extrapolated band-gap voltage reference circuits
US5838161A (en) * 1996-05-01 1998-11-17 Micron Technology, Inc. Semiconductor interconnect having test structures for evaluating electrical characteristics of the interconnect
JP2003185710A (ja) 2001-10-03 2003-07-03 Matsushita Electric Ind Co Ltd マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法
US7403028B2 (en) * 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
JP2012078332A (ja) * 2009-10-09 2012-04-19 Elpida Memory Inc 半導体装置、半導体装置の試験方法、及びデータ処理システム。
KR101094916B1 (ko) * 2009-10-29 2011-12-15 주식회사 하이닉스반도체 반도체 장치의 테스트 회로 및 방법
KR101321480B1 (ko) 2011-06-29 2013-10-28 에스케이하이닉스 주식회사 반도체 장치 및 스택 반도체 장치
US9157960B2 (en) * 2012-03-02 2015-10-13 Micron Technology, Inc. Through-substrate via (TSV) testing
US20130342231A1 (en) * 2012-06-21 2013-12-26 Michael Alfano Semiconductor substrate with onboard test structure
US9021411B2 (en) * 2013-05-23 2015-04-28 International Business Machines Corporation Characterizing TSV structures in a semiconductor chip stack

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663651A (en) * 1994-10-19 1997-09-02 Nec Corporation Method of separately determining plug resistor and interfacial resistor and test pattern for the same
CN1924547A (zh) * 2006-09-21 2007-03-07 华为技术有限公司 一种测试板及测试方法
US20100013512A1 (en) * 2008-07-15 2010-01-21 Micron Technology, Inc. Apparatus and methods for through substrate via test
CN101937717A (zh) * 2009-06-30 2011-01-05 台湾积体电路制造股份有限公司 测量电阻值的方法及电路
CN102004197A (zh) * 2009-09-02 2011-04-06 三星电子株式会社 测量电阻存储器器件的电阻的方法和执行该方法的系统
US20110093554A1 (en) * 2009-10-16 2011-04-21 Samsung Electronics Co., Ltd. Brokerage server for supporting fast data access for user terminal, method of operating brokerage server, user terminal and method of operating user terminal

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107919291A (zh) * 2016-10-09 2018-04-17 中芯国际集成电路制造(上海)有限公司 一种硅通孔测试结构及其测试方法
CN107919291B (zh) * 2016-10-09 2020-08-18 中芯国际集成电路制造(上海)有限公司 一种硅通孔测试结构及其测试方法
CN109424783A (zh) * 2017-08-22 2019-03-05 大力士股份有限公司 调节阀
CN109424783B (zh) * 2017-08-22 2022-03-08 大力士股份有限公司 调节阀
TWI818060B (zh) * 2018-08-31 2023-10-11 日商索尼半導體解決方案公司 半導體裝置、半導體試驗裝置及半導體裝置之試驗方法
US11927622B2 (en) 2018-08-31 2024-03-12 Sony Semiconductor Solutions Corporation Semiconductor device, semiconductor testing device, and semiconductor device testing method
WO2023000498A1 (zh) * 2021-07-22 2023-01-26 长鑫存储技术有限公司 半导体结构连接性的测试方法及其测试系统

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