CN101937717A - 测量电阻值的方法及电路 - Google Patents

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Abstract

本发明提供一种测量电阻值的方法及电路，该电路包括：一第一子电路，用以接收一输入电压，并产生一第一电压与一第二电压，该第一电压产生流经一电阻性装置的一第一电流，而该第二电压产生该第二电流；一节点，电性耦接至该电阻性装置，并具有一第三电压，该第三电压产生一第三电流；以及一第二子电路，用以产生一第四电压，其具有一逻辑态，表示该电阻性装置的逻辑态。本发明可以有效率并精确地测量电熔丝电阻值。

Description

测量电阻值的方法及电路
技术领域
本发明涉及电阻值。本发明的各实施例也提供更精确有效测量电熔丝(eFuse)电阻值的方法，因此可克服使用测试器进行测量时所受到的限制。
背景技术
目前的技术皆无法有效率并精确地测量电熔丝电阻值，在针对大量分析时更是如此。一般来说，使用测试器的方法，包括施加一电压、测量其电流，进而依照该电压及电流计算其电阻值。对存储器阵列的电熔丝电阻值而言，该方法是在测量一个存储器单元后始测量下一个存储器单元，而每次测量时，测试器与存储器阵列间的连接皆需要耗费时间。使用参数测量单元(parameter measurement unit，PMU)进行测量的方法则需要时间进行设定及稳定。举例而言，某些方法下，连接、设定与稳定的时间，以及测量一存储器单元中的一电熔丝的电阻值的时间约为220ms，而欲测量具有4k单元的存储器阵列单元总共要花15分钟，如此一来，将使大量数据的统计分析变得欠缺效率。此特性将对电熔丝发展的可靠度及品质造成影响。此外，每次对电熔丝进行测量时，电熔丝电阻值皆可能偏移，造成测量不精确。再者，以高电流对存储器阵列的PMOS电阻值进行行选择时，会使电熔丝的编程装置进入饱合模式，也影响测量的精确度。
发明内容
为克服上述现有技术的缺陷，本发明提供一种用于半导体芯片的方法，该半导体芯片具有与一电阻性装置电性耦接的一第一电路，包括：由该半导体芯片的外部对该第一电路施加一外部输入电压以产生该半导体芯片外部的一外部输出电压；以及判断该电阻性装置的一逻辑态依据该外部输出电压的一逻辑态。
本发明提供另一电路，包括：一第一子电路，用以接收一输入电压，并产生一第一电压与一第二电压，该第一电压产生流经一电阻性装置的一第一电流，而该第二电压产生该第二电流；一节点，电性耦接至该电阻性装置，并具有一第三电压，该第三电压产生一第三电流；以及一第二子电路，用以产生一第四电压，其具有一逻辑态，表示该电阻性装置的逻辑态。
本发明提供另一电路，位于一半导体芯片之中，包括：一第一子电路，用以接收一输入电压并产生一第一电流；一第一电流镜，用以将该第一电流镜射成一第二电流；一第二电流镜，用以将该第二电流镜射成一第三电流；一第三电流镜，用以将该第一电流镜射成一第四电流，该第四电流透过一电阻性装置流过一电流路径；一第二子电路，用以在该电流路径上接收一电阻电压，并产生一第五电流；以及一第三子电路，用以依据该第三电流与该第五电流产生一输出电压；该输出电压的一逻辑态表示该电阻性装置的一逻辑态。
本发明可以有效率并精确地测量电熔丝电阻值。
附图说明
图1为具有本发明各实施例所述优点的存储器阵列100。
图2为依据本发明一实施例用以测量电熔丝电阻值的电路200。
图3为依照本发明实施例操作电路100的方法流程图300。
图4为依照本发明实施例判断(测量)电熔丝214电阻值的方法流程图400。
其中，附图标记说明如下：
100～存储器阵列；
115～编程装置；
116～控制位线选取晶体管；
114～电熔丝；
231～Vref使能晶体管；
280～放大器；
R1～电阻器；
I4～电流；
BL～位线；
WL～字线；
Iex～电流计；
Mex～电压计。
具体实施方式
下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以随附的权利要求为准。
存储器阵列
图1为具有本发明各实施例所述优点的存储器阵列100。为方便说明，存储器阵列100包括m条位线BL与n条字线WL。各位线BL皆连接至位线选取晶体管116与多个n存储器单元，而各个存储器单元皆包括一电熔丝114与一编程装置(例如晶体管)115。位线BL用以控制位线选取晶体管116。当位线BL使能时(例如以高态驱动)，将开启晶体管116，而当其禁能时(例如以低态驱动)，将关闭晶体管116。字线WL控制(例如开启或关闭)一对应编程晶体管115。电路110包括晶体管116(0，0)、电熔丝114(0，0)，与晶体管115(0，0)，本文将配合下述图2说明这些元件。
电熔丝114通常包括两逻辑态，例如低态及高态。在一实施例中，当电熔丝114的电阻值为低态时，则电熔丝114为低态，而当电熔丝114的电阻值为高态时，则电熔丝114为高态。为方便说明，电熔丝114的电阻值的代号为R，在一实施例中，其低态约为200Ohm而高态约为10KOhm。晶体管115可被称为选取器或编程晶体管。当欲存取电熔丝114(例如电熔丝114(0，0)时，将使能一对应位线BL(例如BL(0))与对应字线WL(例如WL(0))，接着使能对应的晶体管116(0，0)与115(0，0)。
各实施例的特征
本发明的各实施例提供精确有效测量电熔丝114电阻值的方法。举例而言，在一实施例中，测量电熔丝114的电路(例如下述图2的电路200)PS位于该存储器阵列(例如存储器阵列100)的一相同的半导体芯片之中，由于此电路可避免采用外部测试器进行通信连接所花费的时间，因此能够进行有效率的测量。在一应用中，借由适当地触发存储器阵列(例如阵列100)的存储器单元的位置(例如选取位线BL与字线WL)，可对其电熔丝电阻值进行快速测量。测量一存储器单元的一电熔丝114的电阻值仅需耗费约50ns，相较于其他方法的220ms快得多。依照本发明的实施例，短时间内即可获得电熔丝电阻值，也可借此取得大量电阻值数据(例如整个晶片或整批晶片的数据)，因而有助于设计师进行电路特性分析。在其他实例中，本方法可收集晶片预烤前测试(pre-baked test)与晶片预烤后测试(post-baked test)的大量电阻值数据，并依据不同的测试数据分析电熔丝电阻值。本发明所提供的大量电阻值数据测试能力还具有其他好处，举例来说，对边限检验(margin checks)、屏蔽功能(screen functions)、及品质强化(quality enhancement)有所助益。
测量电熔丝电阻值的电路实施例
图2为依据本发明一实施例用以测量电熔丝电阻值的电路200。为方便说明，电路200包括与图1的电路110对应的电路210。
电路230接收该输入参考电压Vref，并由该参考电压Vref产生电压Vref1与Vref2。当电压Vref使能晶体管231，其产生流经晶体管241、电阻器R1与晶体管231的电流I4，并在晶体管241的栅极与漏极上产生电压Vref1。本领域技术人员可了解到，由于晶体管231是一NMOS，电流I4会与电压Vref呈正比。
在一实施例中，参考电阻值，例如电阻值Rref，是由电压Vref所产生。当电压Vref1产生时，Op放大器280将欲输出至线281上的电压Vref1予以缓冲，使得位于电路200芯片外部的电压测量装置(例如电压计Mex)可测量此电压Vref1。此外，由于电流I4是镜射自流经晶体管270的电流I6，所以晶体管270的漏极可耦接至位于电路200的芯片外部的一电流计(例如电流计)Iex，并以该电流计Iex对电流I6或电流I4进行测量。在一实施例中，外部的电流计Iex具有与Vref1相同的电压值，以使电流I6与电流I4间有更佳的镜射关系。此乃因为，欲达到较佳的电流镜射效果，晶体管270的漏极上的电压(例如电压Vex)最好能与晶体管241的漏极的电压相等，即等于Vref1。因为Rref＝Vex/I6而Vex＝Vref1，故Rref＝Vref1/I6。如上所述，透过电压计Mex可得知电压Vref1，而透过电流计Iex可得知电流I6(或I4)，并计算得到Rref。在一实施例中，测试器具有电压计Mex与电流计Iex。
本领域技术人员可了解到，不同的Vref值会产生不同的Vref1值，因而产生不同的Rref值。此外，改变电阻器R1的电阻值或者改变晶体管231的尺寸，即可改变电流I4的值。因此，改变电压Vref、晶体管231的尺寸以及电阻器R1的电阻值皆可使Rref发生改变。为方便说明，包含电阻器R1与晶体管231的电路可视为一电流分支。可依照用途将电路200设计成具有多个电流分支，借此可选择使用不同的Rref范围。可依照欲产生的电阻值Rref而从不同的电流分支中选取其中一个或数个。举例而言，分支BR1、BR2、BR3(图未示)可分别提供电流5nA、15nA与25nA。为了产生对应20nA电流的参考电阻值Rref，可选择分支BR1与BR2。为了产生对应30nA电流的参考电阻值Rref，可选择分支BR1与BR3，为了产生对应40nA电流的参考电阻值Rref，可选择分支BR2与BR3，以此类推。此外，依照电路设计需求，也可考虑是否将电阻器(例如电阻器R1)设置于电流分支之中。此外，也可以电阻性电路(例如晶体管)取代电阻器R1。电流分支的值(例如5nA、15nA、25nA等)为一设计选项，可视实施上的需求，设计电流分值中晶体管的尺寸以及电阻器的电阻值。上述的例示的电流分支仅供说明之用，其他可产生电流分支的机制皆在本发明的实施例所涵盖的范围之中。
由于参考电压Vref的值可轻易被修改，故Rref的值可轻易被改变，进而使电路200在使用上具有弹性。举例而言，在一应用中，电熔丝214的电阻值会在晶片预烤测试发生偏移。借由改变电阻值Rref，并配合使用电路200，可从晶片预烤前测试(pre-baked test)及晶片预烤后测试(post-baked test)取得电熔丝电阻值，进而可轻易找出该电熔丝电阻值在不同测试间的偏移量。依照不同的设计及应用考量，电压Vref可被线性地调整，并可以双位搜寻演算法(binary search algorithm)或其他方法进行设定。此外，电阻值Rref可在电压Vref输入的处被改变(例如透过线性调整、双位搜寻、或其他方法)，因而可判断或测量电熔丝电阻值R。
感测放大器偏压电路240可提供电流I4与I5以及电压Vref1与Vref2。当电压Vref开启可产生电流I4，而晶体管231可使得电流I4流过PMOS晶体管241、电阻器R1、以及晶体管231。PMOS晶体管242与NMOS晶体管243将电流I4镜射成电流I5。由于晶体管242与243作为将电流I4镜射成电流I5的电流镜，因此，当电流I4产生时，电流I5随即产生，而电压Vref2也因此而生。PMOS晶体管221也将电流I4镜射成电流I1。在一实施例中，电阻器244与晶体管245用以提供一参考电压，例如电压VrefA。从电压VrefA可计算得到参考电阻值，例如电阻值RrefA(图未示)，而该电阻值可作为电路200整体的参考电阻值(对电阻值Rref相似)。此即表示，感测电路220可以参考电阻值RrefA判断该电熔丝214的电阻值R为高或低。
电路210包括一电熔丝214，其电阻值R为待测量的值。电熔丝214可为存储器阵列100的电熔丝、其他电阻器，或者可应用本发明的电阻性装置。位线BL2与字线WL2可为存储器阵列100的位线BL与字线WL。图2仅一电熔丝214作说明，但本发明的实施例可用来测量一个以上的电熔丝电阻值(例如整个存储器阵列100的eFuse)。当晶体管221开启时，电流I1将电晶体管221流过晶体管216、电熔丝214与晶体管215。在一实施例中，由于晶体管216的漏极与源极间的电压Vds216(图未示)相对于电压V1而言极小，所以V1＝RxI1。由于电流I1为电流I4的镜射电流，故V1＝RxI4(即R＝V1/I4)。
感测电路220可检测电熔丝214的逻辑态为高态或低态。晶体管221的栅极的电压Vref1可控制PMOS晶体管221，而晶体管222的栅极的电压Vref2可控制NMOS晶体管222。因此，电压Vref1可产生电流I1，而电压Vref2可产生电流I2。如上所述，电流I1为透过晶体管221而从电流I4镜射而来的电流，而电流I2则为电流I5的镜射电流。由于I5＝I4，故I2＝I4。一般来说，电流I2相对于电压Vref2为常数。
晶体管221的漏极与晶体223的栅极上的电压V1可控制PMOS晶体管223以产生电流I3。由于晶体管223为一PMOS，故电压V1与电流I3呈反比。此即表示，若V1增加，则电流I3减少，若V1减少，则I3增加。由于R＝V1/I4而Rref＝Vref1/I4，故当R＝Rref时，则V1＝Vref。因此，若R＜Rref，则V1＜Vref1，若R＞Rref，则V1＞Vref1。也可表示为：若V1＝Vref，则R＝Rref。若V1＜Vref，则R＜Rref，而若V1＞Vref，则R＞Rref。
由于晶体管223可作为电流I4的电流镜，因此，当晶体管241与223的栅极上的电压电平相同时，即，晶体管223的栅极的电压电平V1等于晶体管241的栅极的电压电平Vref1时，则I3＝I4，或I3＝I2(此乃因为I2为I5的镜射电流，而I5又为I4的镜射电流的故)。若V1增加而使得V1＞Vref(或R＞Rref)，则I3降低(I3＜I2)，因为当Vref2保持不变时，I2也保持不变。相似地，若V1降低而使得V1＜Vref(或R＜Rref)，则I3＞I2。因为当V1＝Vref1时则R＝Rref，当V1＞Vref时则R＞Rref，而当V1＜Vref时则R＜Rref。换句话说，若R＝Rref则I3＝I2。若R＞Rref则I3＞I2，若R＜Rref则I3＜I2。
依照前述分析，电路220可电流I3与I2。若I3＝I2，则R＝Rref。若I3＞I2则R＜Rref，若I3＜I2则R＞Rref。在一实施例中，若R＜Rref，则认为R值是低的，若R＞Rref，则认为R值是高的。相似地，当V1＜Vref1，则认为V1是低的，而当V1＞Vref1，则认为V1是高的。因为当R＜Rref时则V1＜Vref，若R为低则V1为低，若R为高则V1为高。换句话说，若V1为低则R为低，若V1为高则R为高。
反相器INV将晶体管223的漏极以及晶体管222的漏极上电压V2的逻辑电平予以反相，以输出V3。若电压V2为低，则电压V3为高，若电压V2为高，则电压V3为低。因此，若V1为低，则V2为高，而V3为低。若V1为高，则V2为低，而V3为高。换句话说，若R为高，则V3为低，若R为高则V3为高。若V3为低则R为低，若V3为高则R为高。实际上，电压V3可反映电阻器R或电熔丝214的逻辑态。此即表示，若电熔丝214为低，则V3是低，若电熔丝214为高则V3为高，若V3为低则电熔丝214为低，若V3为高则电熔丝214为高。因此，只要知道电压V3逻辑态，即可获得电熔丝电阻值R的逻辑态。在一实施例中，可在电路200的芯片外部将电压V3予以适度地缓冲。
晶体管270可将电流I4镜射成电流I6。Op放大器280将电压Vref1缓冲并输出至线281，使得电压Vref1可被外部的电压计Mex测量。外部电流计Iex测量电流I6后，依照电流I6可计算出参考电阻值Rref为Vref1/I6。因为I6＝I4，则Rref＝Vref1/I4。在一实施例中，当得知电压Vref1时(例如透过Op放大器280得知)，电压Vref1的值将被提供至电流计Iex上以产生较佳的镜射电流(由电流I4镜射成I6)。此乃因为，欲成为较佳的电流镜，晶体管270的漏极上的电压最好与晶体管241的漏极上的电压相似，并且同为Vref1。
位线漏电流追踪电路250用以补偿位线BL2上的漏电流。电路250除了没有电熔丝214以外皆与电路210相同。晶体管251与252对应至晶体管215与216。然而，电路250不包括对应至电熔丝214的元件，因为在一实施例中，电熔丝214的电阻值相对于晶体管252的电阻值而言较不重要。若位线BL2上出现漏电流(例如透过晶体管216的漏极而发生)，则图2的电流I1可能因而增加。因为电流I4与I1互为镜射电流，电路250可将电流路径I4上的改变反映在电流I4的上，因此达到补偿的效果。
实施方法
图3为依照本发明实施例操作电路100的方法流程图300。
在步骤305中，电压Vref用以开启晶体管231。之后，电流I4流通，产生电压Vref1。
在步骤310中，晶体管242将电流I4镜射成电流I5。因此产生电压Vref2，其开启晶体管222并产生电流I2。同一时间，电压Vref1开启晶体管221并产生电流I1。
在步骤315中，从电流I1以及晶体管216、电熔丝214与晶体管215的电阻值，即可产生电压V1，其开启晶体管223并产生电流I3。
在步骤320中，反相器INV依照电流I2与I3产生电压V3。
在步骤325中，依照电压V3的逻辑电平判断电熔丝214的逻辑电平。
图4为依照本发明实施例判断(测量)电熔丝214电阻值的方法流程图400。
在步骤405，依据第一电压Vref(例如电压Vref(1))及参考电阻值Rref(例如电阻值Rref(1))的第一值，可判断电熔丝214的第一逻辑态(例如逻辑态(1))。为方便说明，逻辑态(1)为高态，用以表示电熔丝214的电阻值R较电阻值Rref(1)为高。
在步骤410，电压Vref将被调整至一新值，例如电压Vref(2)。依照电压Vref(2)以及一新的电阻值Rref(2)，可得到逻辑态(2)。为方便说明，逻辑态(2)为低态，用以表示电阻值R较电阻值Rref(1)为高。
在步骤415，判断电阻值R是否等于电阻值Rref。此即表示，判断是否存在Rref(2)＜R＜Rref(1)，而Rref(1)是否大致与Rref(2)相等。若电阻值R不等于电阻值Rref，则以一个或一个以上的电压Vref及电阻值Rref重复上述步骤405与410，直到Rref(i)＜R＜Rref(j)且Rref(i)与Rref(j)大致相等。实际上，R＝Rref(i)＝Rref(j)，即R＝Rref。之后，流程结束于步骤420。
前文中说明了多种调整电压Vref与电阻值Rref的机制，包括使用双位搜寻方法或线性搜寻方法。然而，本发明的实施例并非用以限制其他调整Vref或Rref以取得电阻值R的方法。
前文已介绍了本发明的数个实施例。在不脱离本发明的精神和范围内，本发明皆可做各种更动与润饰。举例而言，上述电路中的电阻器皆可被其他电阻性电路元件或装置取代。上述电路中，虽然某些晶体管为N型而某些晶体管为P型，但本发明不限于特定的晶体管型态，因为晶体管型态为设计上的选项，可视需求或方便性而定。本发明可采用各种晶体管型态或其组合。此外，本文在说明上，信号会以某特定逻辑电平操作晶体管(例如被使能的高态，或被禁能的低态)，但晶体管电平也为设计上的选项，本发明可应用于各种设计中。
本发明虽以优选实施例揭示如上，然而其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种用于半导体芯片的方法，该半导体芯片具有与一电阻性装置电性耦接的一第一电路，包括：
由该半导体芯片的外部对该第一电路施加一外部输入电压以产生该半导体芯片外部的一外部输出电压；以及
判断该电阻性装置的一逻辑态依据该外部输出电压的一逻辑态。
2.如权利要求1所述的用于半导体芯片的方法，还包括：
利用该外部输入电压以产生该半导体芯片内部的一电压与一电流；
将该半导体芯片内部所产生的该电压与该电流传输出该半导体芯片的外部；以及
依照传输至该半导体芯片外部的该电压与该电流判断一参考电阻值。
3.如权利要求1所述的用于半导体芯片的方法，还包括：
利用该外部输入电压的多个值以取得该参考电阻值的多个对应值；以及
依据该参考电阻值的多个对应值判断多个该电阻性装置的逻辑态以取得该电阻性装置的一电阻值。
4.如权利要求1所述的用于半导体芯片的方法其中该电阻性装置是一存储器单元的电熔丝。
5.如权利要求1所述的用于半导体芯片的方法，还包括由该外部输入电压产生一第一电压与一第二电压，并依照该第一电压与该第二电压判断该外部输出电压的该逻辑态。
6.如权利要求5所述的用于半导体芯片的方法还包括：
由该第一电压产生流经该电阻性装置的一第一电流；
由该第二电压产生一第二电流；
由该第一电流与该电阻性装置的一电阻值产生一第三电压并产生一第三电流；以及依照该第二电流与该第三电流判断该外部输出电压的该逻辑态。
7.如权利要求1所述的用于半导体芯片的方法还包括：
利用该外部输入电压以产生一第一电流；
将该第一电流镜射成一第二电流与一第三电流；该第二电流流经具有该电阻性装置的一电流路径；
将该第三电流镜射成一第四电流；
利用该电流路径上的一电压产生一第五电流；以及
依据该第四电流与该第五电流判断该外部输出电压的该逻辑态。
8.如权利要求1所述的用于半导体芯片的方法，还包括利用一第二电路补偿该电阻性装置造成的漏电流；该第二电路耦接至该第一电路，并与具有该电阻性装置的一第三电路相容。
9.一种电路，包括：
一第一子电路，用以接收一输入电压，并产生一第一电压与一第二电压，该第一电压产生流经一电阻性装置的一第一电流，而该第二电压产生该第二电流；
一节点，电性耦接至该电阻性装置，并具有一第三电压，该第三电压产生一第三电流；以及
一第二子电路，用以产生一第四电压，其具有一逻辑态，表示该电阻性装置的逻辑态。
10.如权利要求9所述的电路，其中该电路的元件皆在一半导体芯片的内部，而该输入电压与该第四电压皆在该半导体芯片的外部；其中该电路还包括：
一第三子电路，用以将该第一电压与该第一电流传输至该半导体芯片的外部；
一第一电流镜，该第三子电路用以由该输入电压产生一第四电流，而该第一电流镜用以将该第四电流镜射成该第一电流；
一第二电流镜，用以将该第四电流镜射成一第五电流，该第五电流是流经该第二电压的一节点；以及
一第三电流镜，用以将该第五电流镜射成该第二电流，
其中该电阻性装置是一存储器的一电熔丝。
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