JP3621334B2 - 不揮発性メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ装置、特にフラッシュＥＥＰＲＯＭ型の不揮発性メモリ装置に関するものである。
【０００２】
【従来の技術】
公知のように、メモリは、行列に配列した多数のセルから成るメモリアレイを備えている。
【０００３】
一般に、行は“ワード線”と呼ばれ、列は“ビット線”と呼ばれている。
【０００４】
ＣＭＯＳ型技術を使用するフラッシュＥＥＰＲＯＭ型のメモリの設計においては、まだ完全に安定化されておらず、ある場合には未だ研究中である製造プロセスの使用に関連したアスペクトを考慮する必要がある。
【０００５】
これらのプロセスを使用することにより最も頻繁に生ずる問題の一つは、二つ以上の隣接したワード線／ビット線間の短絡の形成の問題である。
【０００６】
一層特に、図１には複数のセル３から成るメモリアレイ２を有するメモリ装置１を示し、図面にはいくつかのセル３のみ図示されている。
【０００７】
各メモリセル３は、ドレーン及びソース導通端子をもつ浮動ゲートトランジスタを有している。
【０００８】
メモリセル３は、物理的にポリシリコン（ｐｏｌｙ２）のストリップから成る多数のローカルワード線ＬＷＬ０，ＬＷＬ１，ＬＷＬ２，ＬＷＬ３に配列され、各ローカルワード線は同一の行に配列したセル３のゲート端子を互いに接続している。
【０００９】
各ビット線は、メタリック導通通路（メタル１）で構成され、同一列に配列したセルのドレイン端子を互いに接続し、またソース端子はすべてのセルに共通のソースラインに接続される。
【００１０】
ローカルワード線のパケットの側にグローバルワード線ＭＷＬ０が設けられ、このグローバルワード線ＭＷＬ０は、出力として被調整電圧Ｖｒを発生する電圧調整器ＲＥＧの出力ノード及びグローバルワード線の第１デコーダ１８に接続されている。
【００１１】
図１において、メモリ装置１は、ローカルワード線ＬＷＬ０，ＬＷＬ１，ＬＷＬ２，ＬＷＬ３をアドレスする第２デコーダＤＥＣを使用している。
【００１２】
第２デコーダＤＥＣは、各ローカルワード線ＬＷＬ０，ＬＷＬ１，ＬＷＬ２，ＬＷＬ３に一つづつ多数のインバータ４で概略的に示され、各インバータはエンドデコーダ５で駆動され、導通端子をローカルワード線例えばＬＷＬ０とグローバルワード線ＭＷＬ０との間に接続したＰＭＯＳトランジスタＭ’及び導通端子をローカルワード線ＬＷＬ０と接地端子ＧＮＤとの間に接続したＮＭＯＳトランジスタＭ”を備えている。 インバータ４は、トランジスタＭ’の中から、アドレスするようにされるローカルワード線（選択したワード線）に相応するものだけを作動するように駆動され、残りの全てのローカルワード線はそれぞれのトランジスタＭ”の導通によって接地される。
【００１３】
メモリ装置のサイズの減少及びそれらの集積プロセスの進歩により、隣接のワード線／ビット線間のピッチの減少で、これらのラインが互いに接触する可能性が増大し、従って短絡を生じる。
【００１４】
この問題を解決するために、一般的には、損傷を受けた全てのビット線／ワード線を交換するための特別のビット線／ワード線を設ける、いわゆる“冗長法（ｒｅｄｕｎｄａｎｃｙ ｍｅｔｈｏｄ）”の使用に頼っている。
【００１５】
図２には各ワード線を分配ＲＣ回路網で表しており、隣接ワード線間に生じ得る短絡の幾つかの例を示している。
【００１６】
特に、一つの第１の形式の短絡（非抵抗性）は、二つの短絡したワード線ＬＷＬ１，ＬＷＬ２（又はＬＷＬ３，ＬＷＬ４）に対するインバータ４．１及び４．２（又は４．３及び４．４）が図２に示すように点線ＣＯＲＴ１で直接接続される時に生じる。
【００１７】
第２の形式の短絡（抵抗性）は、ワード線ＬＷＬ５に対するインバータ４．５が図２に示すように点線ＣＯＲＴ２で別のワード線ＬＷＬ１の端部に接続される時に生じる。この場合、インバータ４．５と接地との間には抵抗Ｒｗが存在する。
【００１８】
第３の形式の短絡（抵抗性）は、二つの短絡したワード線ＬＷＬ１，ＬＷＬ２の端部が図２に示すように点線ＣＯＲＴ３で短絡される時に生じる。この場合、選択したワード線と接地との間に接続したインバータ（例えば４．１又は４．３）の間には抵抗２Ｒｗが存在する。
【００１９】
【本発明が解決しようとする課題】
現在では、ワード線の完全性の検査は、メモリ装置の検査段階で実施され、外部的に実行されかつセル３内に書き込まれたデータの適切な形態における交差検査に基づく先進的なアルゴリズムを実行することにある。
【００２０】
上記のアルゴリズムを使用すると、検査段階に伴う時間及びコストの両方が増大することになり、データ形態を検査するために、まずセル３に書き込みそして読取り、最後に短絡の有無を確認してから消去する必要があることを意味している。
【００２１】
その結果、この公知の解決法は、複雑でコストがかかり、相当な量の時間を必要とする。
【００２２】
本発明につながる技術的課題は、従来技術に関して上記で述べた制限や欠点のないメモリ装置を作ることにある。
【００２３】
【課題を解決するための手段】
この技術的課題は、ゲート端子をワード線に接続したメモリセルのアレイを有し、ワード線が互いに平行でありかつ電圧発生回路の出力ノードに接続された少なくとも一つの選択したワード線を備え、出力ノードにはメモリセルのバイアス電流に関連した第１電流が流れ、また第１電流に関連した信号を受け、短絡が存在しない場合には第１レベルを有し、短絡が存在する場合には第２レベルを有する短絡信号を発生する出力端子を備えた短絡検出回路を有し、短絡検出回路が、第１電流を検出しそして第１電流に比例した第２電流を発生する電流センサ要素と、第２電流を受ける第１入力端子、基準信号を受ける第２入力端子及び短絡検出回路の出力端子に接続された出力端子を備えた比較要素とを備え、電圧発生回路が、制御端子及び出力ノードに接続された導通端子を備えた第１形式の出力トランジスタを備え、また電流センサ要素の入力端子が出力トランジスタの制御端子に接続され、電流センサ要素の出力端子が比較要素の第１入力端子に接続されていることを特徴とする不揮発性メモリ装置によって解決される。
【００２４】
【発明の実施の形態】
本発明によるメモリ装置の特徴及び効果は、添付図面を参照して単に本発明を限定しない例示をなす実施の形態の以下の説明から明らかとなろう。
【００２５】
図３に示すメモリ装置１は図１に関してすでに説明した構造を備え、従って図１と同じ部分は同じ参照番号で示され、さらには説明しない。
【００２６】
図３には、電圧調整器ＲＥＧの構造を詳細に示し、より一般的に電圧発生器として動作するこの電圧調整器は、基準電圧Ｖｒｅｆを受ける入力端子３０及び被調整電圧Ｖｒを発生する出力ノード１１を備えている。
【００２７】
特に、電圧調整器ＲＥＧは差動増幅器ＯＡを有し、この差動増幅器ＯＡは電圧調整器ＲＥＧの入力端子３０と一致する第１入力端子と、第２フィードバック入力端子３２と、出力端子１３とを備えている。
【００２８】
差動増幅器ＯＡの第２フィードバック入力端子３２は、電圧調整器ＲＥＧに属しかつ互いに直列に接続された二つの抵抗Ｒ１，Ｒ２で構成された分圧器の中間ノード１７に接続されている。分圧器Ｒ１，Ｒ２は接地線ＧＮＤと電圧調整器ＲＥＧの出力ノード１１との間に接続されている。
【００２９】
電圧調整器ＲＥＧにおいては、ＰＭＯＳ型出力トランジスタＭ１が設けられ、この出力トランジスタＭ１のソース端子、ドレイン端子及びゲート端子はそれぞれ、電圧Ｖｐｐに設定された第１給電線１５、電圧調整器ＲＥＧの出力ノード１１及び差動増幅器ＯＡの出力端子１３に接続されている。
【００３０】
メモリ装置１はさらに、同一チップ１００に集積した検出回路１０を有し、この検出回路１０は二つ以上の隣接したワード線ＬＷＬ０，ＬＷＬ１，ＬＷＬ２，ＬＷＬ３間の短絡を検出する。検出回路１０の入力端子は差動増幅器ＯＡの出力端子１３に接続され、検出回路１０の出力端子１６において、短絡が生じているいるか否かを表すデジタル信号Ｖｏが発生する。
【００３１】
検出回路１０はまた、ＰＭＯＳトランジスタＭ２を備えた電流センサを有し、ＰＭＯＳトランジスタＭ２のゲート端子は差動増幅器ＯＡの出力端子１３に接続され、ソース端子は第１給電線１５に接続され、またドレイン端子は第１電流ミラー回路２１に接続されている。
【００３２】
第１電流ミラー回路２１は二つのＮＭＯＳトランジスタＭ３，Ｍ４で構成されている。詳細には、トランジスタＭ３は接続されたダイオードであり（すなわちそのドレイン端子及びゲート端子は短絡され）、ドレイン端子はトランジスタＭ２のドレイン端子に接続され、ソース端子は接地線ＧＮＤに接続され、ゲート端子はトランジスタＭ４のゲート端子に接続されている。トランジスタＭ４のソース端子は接地線ＧＮＤに接続され、またトランジスタＭ４のドレイン端子は第１回路ノード２２に接続されている。
【００３３】
検出回路１０はまた、第２電流ミラー回路１２を有し、この第２電流ミラー回路１２は電流・電圧変換器を構成し、二つのＰＭＯＳトランジスタＭ５，Ｍ６で構成されている。詳細には、トランジスタＭ６は接続されたダイオードであり（すなわちそのドレイン及びゲート端子は短絡され）、それのドレイン端子は第２回路ノード２３に接続され、第２回路ノード２３は基準電流Ｉｒｅｆを発生する発生器の端子に接続されている。
【００３４】
トランジスタＭ６のソース端子は、電圧Ｖｄｄに設定された第２給電線２５に接続され、トランジスタＭ６のゲート端子はトランジスタＭ５のゲート端子に接続されている。トランジスタＭ５のソース端子は第２給電線２５に接続され、トランジスタＭ５のドレイン端子は第１回路ノード２２に接続されている。
【００３５】
さらに、検出回路１０は電圧比較器回路を備えた比較要素１４を有し、この電圧比較器回路は、それぞれ第１回路ノード２２及び第２回路ノード２３に接続された反転入力端子及び非反転入力端子、並びに検出回路１０の出力端子１６を画定する出力端子を備えている。
【００３６】
次にメモリ装置１の動作について説明する。すなわち、読取り又はプログラミング状態において、選択したセル３のゲート端子に印加される電圧は予め設定され、電圧調整器ＲＥＧによって調整される。例えば、選択したワード線はＬＷＬ０であるとする。最初に、被調整電圧Ｖｒを印加すると、電圧調整器ＲＥＧの出力トランジスタＭ１には、二つの別個の電流すなわち分圧器Ｒ１，Ｒ２による定電流Ｉｐと選択したワード線ＬＷＬ０の電荷によるダイナミック電流Ｉｗとの和に等しい電流ＩＭ１が流れる。その後、選択したワード線ＬＷＬ０の電荷遷移は、選択したワード線ＬＷＬ０が他のワード線と分離され、短絡されない場合、その行と組合さった時定数ＲＣに依存する時間で消え、電流Ｉｗをアドレス操作するために使用したデコーディング構造がＣＭＯＳ型のものである値ゼロにする。
【００３７】
代わりに、選択したワード線ＬＷＬ０が他のワード線例えばワード線ＬＷＬ２と短絡される場合には、電流Ｉｗは、定常状態に達すると、ゼロではなく、選択したワード線ＬＷＬ０と短絡した隣接したワード線ＬＷＬ２に接続した端部インバータに属するＮＭＯＸトランジスタＭ”によってもたらされる電流で決められる。実際、上記のトランジスタＭ”がオンすると、隣接したワード線ＬＷＬ２は接地されなければならない。特に、上記の電流Ｉｗは、存在する短絡の形式（図２を参照して上記で説明したように抵抗性であるか否か）に依存している。
【００３８】
図４及び図５は、選択したワード線ＬＷＬ０が一つ以上の隣接したワード線と短絡されない場合を示している。
【００３９】
さらに詳細には、図４は、選択したローカルワード線ＬＷＬ０及び相応したグローバルワード線ＭＷＬ０に印加される電圧を時間軸上に示している。グローバルワード線ＭＷＬ０及びローカルワード線ＬＷＬ０の電荷遷移中に、印加される電圧が定常状態に達してプリセット値に達するまでどのように上昇するかが認められる。
【００４０】
一方、選択したローカルワード線ＬＷＬ０のバイアス電流Ｉｗはその電荷遷移においてピークとなり、その後図５に示すように定常状態の値ゼロに降下する。
【００４１】
図６及び図７は、選択したワード線ＬＷＬ０が一つ以上の隣接したワード線例えばＬＷＬ２と短絡される場合を示している。
【００４２】
より詳細には、図６には選択したローカルワード線ＬＷＬ０及び相応したグローバルワード線ＭＷＬ０に印加される電圧を時間軸上に示している。グローバルワード線ＭＷＬ０及びローカルワード線ＬＷＬ０の電荷遷移中に、印加される電圧が定常状態に達して、例えば選択したローカルワード線ＬＷＬ０に対して短絡のない場合より低いプリセット値に達するまでどのように上昇するかが認められる。
【００４３】
一方、選択したローカルワード線ＬＷＬ０のバイアス電流Ｉｗはその電荷遷移においてピークとなり、その後選択したローカルワード線ＬＷＬ０と短絡した隣接したワード線ＬＷＬ２に接続した終端インバータに属するＮＭＯＳトランジスタＭ”によってもたらされる電流に依存する定常状態の非ゼロ値となる。
【００４４】
代わりに、電圧調整器ＲＥＧの出力トランジスタＭ１は、その寸法の減少を考慮して被調整電圧Ｖｒのレベルを低減するように電流量を吸収できず、このため、被調整電圧Ｖｒの値を単に検査することに基づいて評価を行うことにより二つ以上の隣接したワード線間の短絡の有無を検出することができない。
【００４５】
一方、消去するのに選択したローカルワード線ＬＷＬ０と関連した寄生容量Ｃｗの電荷による遷移に必要な時間が経過するとすると、ワード線間の短絡の存在は、トランジスタＭ１に流れる電流ＩＭ１から一定値Ｉｐを引いた値に基いて検出することができる。
【００４６】
実際に、トランジスタＭ２には、二つのトランジスタＭ２，Ｍ１の形状のファクタ間の比率（Ｗ／Ｌ）に従って電流ＩＭ１に比例する電流ＩＭ２が流れ、これら二つのトランジスタのゲート・ソース電圧Ｖｇｓは同じである。
【００４７】
その結果、電流ＩＭ１、ＩＭ２は、
ＩＭ１＝Ｉｐ＋Ｉｗ （１）
ＩＭ２＝ＩＭ１／ｋ （２）
に等しく、従って、
ＩＭ２＝（Ｉｐ＋Ｉｗ）／ｋ
である。
【００４８】
ＩＭ２は第１電流ミラー回路２１によって反射され、第１回路ノード２２に現れる。
【００４９】
第２回路ノード２３には代わりに基準電流Ｉｒｅｆが流れる。
【００５０】
第２電流ミラー回路１２は、電流ＩＭ２及びＩｒｅｆを相応した電圧値に変換し、これらの電圧値は比較要素１４によって比較される。比較要素１４の出力端子１６に現れる電圧デジタル信号Ｖｏは、二つの電流のどちらが大きいかを表す。
【００５１】
基準電流Ｉｒｅｆの値を
Ｉｒｅｆ＝（Ｉｐ＋Ｉｗ／２）／ｋ （３）
に設定すると、すなわち、定常状態を達成すると可能である二つの電流値間の中間すなわち非短絡ワード線の場合ＩＭ１＝ＩＭ１’＝Ｉｐ（Ｉｗ＝０）また短絡ワード線の場合ＩＭ１＝ＩＭ１”＝Ｉｐ＋Ｉｗに設定すると、比較要素１４の入力は等しくならない。
【００５２】
このように、比較要素１４が十分に感応性であるよう比較要素１４の寸法決めに注意すれば、この要素の出力は決して決められないことはないが、常に選択したローカルワード線ＬＷＬ０の短絡又は非短絡を表すことになる。
【００５３】
特に、電圧デジタル信号Ｖｏは、ＩＭ１＝ＩＭ１’の場合には第１論理レベルを、またＩＭ１＝ＩＭ１”の場合には第２論理レベルとなる。
【００５４】
【発明の効果】
上記のメモリ装置１は次のような効果を有する。すなわち、
メモリ装置１が同一チップにメモリアレイと短絡検出器との両方を集積しているので、試験状態において、出力ピンの一つに、前に述べたアルゴリズムの使用に頼る必要なしに短絡が生じたか否かを確認するための任意のワード線の状態を直接読取ることができる。
【００５５】
また、試験状態において、セルの任意の書込み操作及び書込み操作の終了時にセルを消去する操作を行う必要がない。
【００５６】
これは全て、メモリ装置の試験状態における時間及びコストの両方を相当に節約できることを意味している。
【００５７】
さらに、説明し例示してきたメモリ装置に対して種々の変更及び変形が可能であり、それらの変更及び変形は全て特許請求の範囲に記載した発明の概念の範囲にある。特に、上記のメモリ装置は２レベル型か又はマルチレベル型のものとしてもよく、また電圧調整器ＲＥＧによって発生した被調整電圧Ｖｒが一定であるか又は可変例えば線形的に増大するかに関係なく有利に動作し得る。さらに、特にローカルワード線間の短絡の検出に関して本発明を説明してきたが、階層的に構成されないメモリすなわち単一ワード線検出器が設けられるメモリの場合に、本発明はグローバルワード線間又は汎用ワード線間の短絡を検出するのに等しく適用できる。さらに、本発明は、特に、電圧調整器ＲＥＧの出力トランジスタＭ１がＰＭＯＳ型のものである場合について説明してきたが、本発明は選択したワード線の電荷によるダイナミック電流と関連した電流が流れる出力トランジスタを備える電圧調整器に等しく適用することができる。
【図面の簡単な説明】
【図１】従来技術により構成されるメモリ装置の電気配線を示す図である。
【図２】メモリ装置の隣接ワード線間に生じ得る短絡の幾つかの例を示す図である。
【図３】本発明によって構成したメモリ装置の電気配線を示す図である。
【図４】図３の装置において測定した電気量を時間に対比して示す図である。
【図５】図３の装置において測定した電気量を時間に対比して示す図である。
【図６】図３の装置において測定した電気量を時間に対比して示す図である。
【図７】図３の装置において測定した電気量を時間に対比して示す図である。
【符号の説明】
１ メモリ装置
２ セルアレイ
３ メモリセル
１０ 短絡検出回路
１１ 出力ノード
ＭＷＬ グローバルワード線
ＬＷＬ ローカルワード線
ＲＥＧ 電圧発生回路
Ｉｗ バイアス電流
ＩＭ１ 第１電流
Ｖｏ 短絡信号

Claims (8)

1. ゲート端子をワードライン（ＭＷＬ，ＬＷＬ）に接続したメモリセル（３）のアレイ（２）を有し、前記ワードラインが互いに平行でありかつ電圧発生回路（ＲＥＧ）の出力ノード（１１）に接続された少なくとも一つの選択したワードライン（ＬＷＬ１）を備え、前記出力ノード（１１）にはメモリセル（３）のバイアス電流（Ｉｗ）に関連した第１電流（ＩＭ１）が流れる不揮発性メモリ装置において、前記第１電流（ＩＭ１）に関連した信号を受け、短絡が存在しない場合には第１レベルを有し、短絡が存在する場合には第２レベルを有する短絡信号（Ｖｏ）を発生する出力端子を備えた短絡検出回路（１０）を有し、
   前記短絡検出回路（１０）が、
   前記第１電流（ＩＭ１）を検出しそして前記第１電流（ＩＭ１）に比例した第２電流（ＩＭ２）を発生する電流センサ要素（Ｍ２）と、
   前記第２電流（ＩＭ２）を受ける第１入力端子、基準信号（Ｉｒｅｆ）を受ける第２入力端子及び前記短絡検出回路（１０）の出力端子に接続された出力端子を備えた比較要素（１４）とを備え、
   前記電圧発生回路（ＲＥＧ）が、制御端子（１３）及び前記出力ノード（１１）に接続された導通端子を備えた第１形式の出力トランジスタ（Ｍ１）を備え、また前記電流センサ要素（Ｍ２）の入力端子が前記出力トランジスタ（Ｍ１）の前記制御端子に接続され、前記電流センサ要素（Ｍ２）の出力端子が前記比較要素（１４）の前記第１入力端子に接続されていることを特徴とする不揮発性メモリ装置。
2. 前記第１電流（ＩＭ１）が、定常状態に達すると、前記選択したワードライン（ＬＷＬ１）の基準状態に相応した第一の値（ＩＭ１’）及び前記選択したワードライン（ＬＷＬ１）と一つ以上の隣接したワードラインとの短絡の状態に相応した第二の値（ＩＭ１”）となり、また前記短絡検出回路（１０）は、前記第１電流（ＩＭ１）が前記第一の値（ＩＭ１’）に等しい値をもつ場合には前記短絡信号（Ｖｏ）の第１レベルを発生し、前記第１電流（ＩＭ１）が前記第二の値（ＩＭ１”）に等しい値をもつ場合には前記短絡信号（Ｖｏ）の第２レベルを発生する発生手段（１４）を備えていることを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記電流センサ要素（Ｍ２）が前記第１形式の関知トランジスタ（Ｍ２）を備え、前記関知トランジスタ（Ｍ２）の制御端子が前記出力トランジスタ（Ｍ１）の制御端子（１３）に接続され、前記関知トランジスタ（Ｍ２）の導通端子が第１給電線（１５）に接続され、また前記関知トランジスタ（Ｍ２）の第２導通端子が第１電流ミラー回路（２１）を介して前記比較要素（１４）の前記第１入力端子に接続されていることを特徴とする請求項１又は２に記載の不揮発性メモリ装置。
4. 前記短絡検出回路（１０）が、さらに、第２給電線（２５）と前記比較要素（１４）の前記第１、第２入力端子との間に接続された電流・電圧変換回路（１２）を備え、前記電流・電圧変換回路（１２）が第２電流ミラー回路（１２）を含んでいることを特徴とする請求項１〜３のいずれか一項に記載の不揮発性メモリ装置。
5. 前記比較要素（１４）が、非反転入力端子、反転入力端子及び出力端子をそれぞれ前記比較要素の前記第１入力端子、前記第２入力端子及び前記出力端子に接続した電圧比較器回路（１４）を備えていることを特徴とする請求項２〜４のいずれか一項に記載の不揮発性メモリ装置。
6. 前記出力トランジスタ（Ｍ１）及び前記センシングトランジスタ（Ｍ２）がＰＭＯＳ型のものであり、前記第１電流ミラー回路（２１）がＮＭＯＳトランジスタ（Ｍ３，Ｍ４）から成り、前記第２電流ミラー回路（１２）がＰＭＯＳトランジスタ（Ｍ５，Ｍ６）から成ることを特徴とする請求項２〜４のいずれか一項に記載の不揮発性メモリ装置。
7. 前記短絡検出回路（１０）が、さらに、前記比較要素（１４）の前記第２入力端子に接続され、前記基準電流（Ｉｒｅｆ）を発生する基準電流（Ｉｒｅｆ）発生器を備え、前記基準電流が前記第１電流（ＩＭ１）の前記第一の値（ＩＭ１’）と前記第二の値（ＩＭ１”）との間の中間値をもつことを特徴とする請求項２〜６のいずれか一項に記載の不揮発性メモリ装置。
8. メモリセル（３）の前記アレイ（２）と、前記電圧発生回路（ＲＥＧ）と、前記短絡検出回路（１０）とが、同一のチップ（１００）に集積されていることを特徴とする請求項２〜６のいずれか一項に記載の不揮発性メモリ装置。

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