KR100394574B1

KR100394574B1 - 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치

Info

Publication number: KR100394574B1
Application number: KR10-2001-0018845A
Authority: KR
Inventors: 변대석; 임흥수; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2001-04-10
Filing date: 2001-04-10
Publication date: 2003-08-14
Also published as: US6545910B2; KR20020078717A; JP2002304900A; US20020145907A1

Abstract

워드라인 결함 체크회로를 구비한 불휘발성 반도체 메모리 장치가 개시된다. 복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치는, 미리 설정된 충전타임구간 동안 상기 복수의 워드라인들중 서로 인접하는 워드라인들에 서로 다른 레벨의 전압을 인가하고, 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 복수의 워드라인들중 동일한 레벨의 전압이 인가되었던 워드라인들의 전압레벨을 체크하여, 적어도 하나이상의 인접 워드라인들간의 쇼트발생 유무를 나타내는 쇼트감지 신호를 생성하는 워드라인 쇼트 체크회로를 구비함에 의해, 워드라인 쇼트등과 같은 결함을 가진 셀 어레이 블록이 선택된 경우에도 선택된 블록이 억세스되는 것을 방지하는 효과를 갖는다.

Description

워드라인 결함 체크회로를 구비한 불휘발성 반도체 메모리장치{non-volatile semiconductor memory device having word line defect check circuit}

본 발명은 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 결함체크회로를 가지는 불휘발성 반도체 메모리장치에 관한 것이다.

통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 중단되면 메모리 셀에 저장된 내용이 소실되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.

상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.

즉, 최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가져왔다.

고밀도 EEPROM을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제이다. 일찍이 그러한 과제를 해결하기 위하여 셀당 선택 트랜지스터의 갯수와 비트라인과의 접속 개구(contact hole)들의 갯수를 줄일 수 있는 낸드 구조로된 메모리 셀들을 가지는 EEPROM이 본 분야에서 개발되었다. 그러한 낸드구조 셀은 1988년에 발행된 IEDM, 페이지 412 내지 415에서 제목 "NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL"하에 개시되어 있다. 후술될 본 발명에 대한 철저한 이해를 제공할 의도외에는 다른 의도 없이 상기 낸드 구조셀을 이하에서 설명한다.

상기 낸드 구조셀은 드레인이 대응 비트라인에 접속 개구를 통해 접속된 제1선택 트랜지스터와, 소오스가 공통소오스라인에 접속된 제2선택 트랜지스터와, 상기 제1선택 트랜지스터의 소오스와 상기 제2선택 트랜지스터의 드레인 사이에 채널들이 직렬로 접속된 8개의 메모리 트랜지스터들로 이루어진 셀 스트링(낸드 셀 유닛으로도 칭해짐)으로 구성되어 있다. 낸드 셀 스트링은 P형 반도체 기판상에 형성되고 각각의 메모리 트랜지스터는 그 소오스와 드레인 영역 사이의 채널 영역상에 게이트 산화막을 개재하여 형성된 플로팅 게이트와, 층간 절연막을 통하여 이 플로팅 게이트상에 형성된 제어 게이트를 가지고 있다. 상기 셀 스트링내에 선택된 메모리 트랜지스터를 프로그램하기 위해서는 셀 스트링내의 모든 메모리 트랜지스터들을 일시에 소거시킨 후 프로그래밍 동작이 행해진다. 모든 메모리 트랜지스터들의 동시 소거 동작(통상적으로 플래쉬(flash)소거라고 알려져 있음)은 0볼트를 비트라인에, 17볼트를 제1선택 트랜지스터의 게이트와 모든 메모리 트랜지스터들의 제어게이트들에 인가하는 것에 의해 이루어진다. 즉 모든 메모리 트랜지스터들은 인헨스멘트 모우드의 트랜지스터들로 되고 이것을 이진수 "1"로 프로그램된 트랜지스터들이라고 가정한다. 선택된 메모리 트랜지스터를 이진수 "0"으로 프로그램하기 위해서는 비트라인과 제1선택 트랜지스터의 게이트 및 제1선택 트랜지스터와 선택된 메모리 트랜지스터 사이의 각각의 메모리 트랜지스터의 제어게이트로 22볼트가 인가되고, 선택된 메모리 트랜지스터의 제어게이트와 선택된 메모리 트랜지스터와 소오스라인 사이에 있는 각각의 메모리 트랜지스터의 제어게이트 및 제2선택 트랜지스터의 게이트에는 0볼트가 인가된다. 그러므로 선택된 메모리 트랜지스터는 이 트랜지스터의 드레인으로 부터 플로팅 게이트로 정공(hole)들의 파울러 노드하임(Fowler-Nordheim) 터널링 (F-N 터널링)에 의해 프로그램된다. 그러나 이러한 방식으로 프로그래밍하는 것의 단점은 선택된 메모리 트랜지스터의 드레인에 고전압이 인가되는 것에 의해 야기된 스트레스를 받은 게이트 산화막이 얇은 게이트 산화막 누설 전류의 원인이 된다는 점이고 그래서, 메모리 셀의 데이터 보유(data retention)능력이 소거와 프로그램 횟수의 증가에 따라 점점 더 감퇴되고, 그 결과로서 EEPROM의 신뢰성이 떨어지게 된다. 그러한 단점을 해결하기 위하여 낸드셀 유??들이 N형 반도체기판에 형성된 P형 웰 영역상에 형성되는 개량된 장치 구조와 이 장치 구조를 사용하는 개량된 소거 및 프로그램 기술이 1990년에 발행된 Symposium on VLSI Technology, 페이지 129 내지 130에서 제목 "A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLASH EEPROM"하에 개시되었다. 이 낸드셀 유닛내에 있는 모든 메모리 트랜지스터들 즉 메모리 셀들의 소거 동작은 모든 제어 게이트에 0볼트를 인가하고 P형 웰 영역과 N형 기판에 20볼트의 고전압을 인가하는 것에 의해 행해지고, 모든 메모리 트랜지스터들의 플로팅 게이트로 부터 전자가 P형 웰로 균일하게 방출되게 한다. 그결과 각각의 메모리 트랜지스터의 드레쉬 홀드 전압은 약 -4볼트의 음의 전압으로 되고 이진 논리 "0"이 저장된 상태라고 가정되는 디플레숀 모우드의 트랜지스터의 상태로 된다. 낸드 셀 유닛내의 선택된 메모리 트랜지스터를 프로그램하기 위해서 제1선택 트랜지스터의 게이트와 선택된 메모리 트랜지스터의 제어 게이트에는 20볼트의 고전압을 인가하고, 제2선택 트랜지스터의 게이트에는 0볼트를 그리고 비선택된 메모리 트랜지스터들의 각각의 제어게이트에는 7볼트의 중간전압을 인가한다. 만약 상기 선택된 메모리 트랜지스터를 이진 논리 "1"로 쓰기 또는 프로그램한다면, 상기 낸드 셀 유닛과 접속된 비트라인에 0볼트가 인가되고 이에 의해 상기 선택된 메모리 트랜지스터의 플로팅 게이트로 전자가 주입되고 인헨스멘트 모우드의 트랜지스터 상태로 된다. 그 반면 상기 선택된 메모리 트랜지스터를 이진논리"0"으로 프로그램한다면 상기 대응 비트 라인에는 프로그램 방지전압인 중간전압 7볼트가 인가되고 상기 선택된 메모리 트랜지스터의 프로그램 동작은 방지된다. 이러한 프로그램 동작은 P형 웰로 부터 게이트 산화막을 통해 플로팅 게이트로 전자를 균일하게 주입하기 때문에 얇은 게이트 산화막의 부분적 스트레스는 일어나지 않고 이에 의해 게이트 산화막 누설전류가 방지될 수 있는 것이다.

상기한 바와 같이 EEPROM 설계기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 낸드타입 플래쉬(Flash) EEPROM은 NOR 타입 또는 AND 타입의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리한 것이다.

그러한 낸드 타입 플래시 메모리에서 메모리 셀 어레이는 상기한 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하며, 상기 셀 스트링내의 플로팅 게이트를 갖는 메모리 셀 트랜지스터들을 선택하기 위해 제1방향 예컨대 횡축방향으로 복수의 워드라인(이하 W/L)들이 존재하고, 상기 제1방향과는 반대방향 예컨대 종축방향으로 복수의 비트라인(이하 B/L)들이 배치된다. 여기서, 상기 W/L들은 상기 메모리 셀 트랜지스터의 콘트롤 게이트와 전기적으로 연결되어 있다. 실질적으로 제조공정에서 만들어진 W/L은 자체로서 상기 콘트롤 게이트의 역할을 한다. 상기 복수의 W/L중 임의의 W/L에 인접한 W/L이 상기 임의의 W/L에 전기적으로 연결될 수 있다. 이러한 현상(이하 W/L 쇼트)은 데포지션 공정, 포토리소그래피 공정, 또는 에칭공정의 불안정에 기인되거나 설계상의 미스로 인해 유발될 수 있다. W/L 쇼트등과 같은 결함이 칩내에 존재할 경우에 특정한 메모리 셀 트랜지스터를 선택하여 억세스 동작 즉, 리드, 라이트(또는 프로그램), 또는 소거하는 동작을 행하는 것은 불가능하게 된다.

낸드 타입 플래시 메모리의 전체 셀 메모리 셀 어레이는 복수개의 블록(block)단위로 구성된다. 하나의 블록은 복수개의 메모리 셀 트랜지스터, 예를 들어 4Kbyte 개의 메모리 셀 트랜지스터로 구성될 수 있다. 만약, 상기 W/L 쇼트가 발생된 메모리 셀을 포함하는 블록이 있는 경우 제조단계의 테스트시에는 그러한 결함을 쉽게 체크할 수 있도록 하는 결함 테스트 기술이 요구되며, 설계저장용량보다 적은 저장용량으로 사용할 목적으로 제품을 출하한 이후에는 메모리 사용자가 결함있는 블록을 억세스 하지 않도록 하는 억세스 금지기술이 필요해진다.

결국, 웨이퍼 레벨 또는 패키지 레벨의 테스트 모드에서 W/L 쇼트가 발생된 메모리 블록인지의 유무를 쉽게 체크할 수 있어야 하고, W/L 쇼트임을 체크한 경우 대응되는 메모리 블록을 배드(bad)블록으로 처리하여 임의의 사용자가 해당 배드블록을 사용하지 않도록 하는 기법이 요구된다.

따라서, 그러한 요구를 충족시킬 수 있도록 하는 개선된 워드라인 쇼트 체크 기술이 본 분야에서 절실히 요망된다.

따라서, 본 발명의 목적은 워드라인 결함을 자체적으로 체크할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 임의의 메모리 블록에서 워드라인 결함이 발생한 경우에 이를 체크하고 해당 메모리 블록을 배드블록으로 처리할 수 있는 워드라인 결함 체크 회로를 구비한 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 패키지 레벨의 테스트에서 워드라인 쇼트를 감지하고 워드라인 쇼트를 갖는 메모리 블록을 억세스 금지하는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 워드라인 쇼트 결함을 가지는 블록이 억세스 금지된 경우라 하더라도 필요한 경우에 상기 블록의 억세스 금지를 해제할 수 있는 기능을 가진 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 결함 메모리 블록을 쉽게 체크하고 억세스 금지 또는 금지된 억세스를 해제할 수 있는 낸드 플래쉬 불휘발성 반도체 메모리 장치를 제공함에 있다.

상기 목적들을 달성하기 위한 본 발명의 제1 양상(aspect)에 따라, 복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치는, 미리 설정된 충전타임구간 동안 상기 복수의 워드라인들중 서로 인접하는 워드라인들에 서로 다른 레벨의 전압을 인가하고, 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 복수의 워드라인들중 동일한 레벨의 전압이 인가되었던 워드라인들의 전압레벨을 체크하여, 적어도 하나이상의 인접 워드라인들간의 쇼트발생 유무를 나타내는 쇼트감지 신호를 생성하는 워드라인 쇼트 체크회로를 구비함을 특징으로 한다.

바람직하기로, 상기 워드라인 쇼트 체크회로는, 체크 모드에서 상기 충전타임구간 동안 상기 복수의 워드라인들중 짝수 번째 워드라인들에 제1 전원공급전압을 인가하고, 홀수 번째 워드라인들에 상기 제1 전원공급전압보다 낮은 제2 전원공급전압을 인가하는 바이어스부와; 상기 홀수 번째 워드라인들과 상기 짝수 번째 워드라인들간의 쇼트 유무를 체크하기 위해 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 짝수 번째 워드라인들의 전압레벨을 체크하여 쇼트감지 신호를 생성하는 감지부를 포함할 수 있다.

본 발명의 제2 양상에 따라, 복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에서의 워드라인들간의 쇼트결함을 테스트하기 위한 방법은, 미리 설정된 충전타임구간 동안 상기 복수의 워드라인들중 서로 인접하는 워드라인들에 서로 다른 레벨의 전압을 인가하는 단계; 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 복수의 워드라인들중 동일한 레벨의 전압이 인가되었던 워드라인들의 전압레벨을 체크하는 단계; 상기 체크결과를 합성하여 적어도 하나이상의 인접 워드라인들간의 쇼트발생 유무를 나타내는 쇼트감지 신호를 생성하는 단계; 및 상기 쇼트감지 신호의 상태레벨이 워드라인 쇼트가 발생됨을 나타낼 때 노말 억세스 동작에서 대응되는 셀 어레이 블록이 억세스 되는 것을 블록단위로 금지하는 단계를 포함함을 특징으로 한다.

도 1은 본 발명의 실시 예에 따라 W/L 쇼트 체크방법에 적용되는 반도체 메모리 장치의 블록도

도 2는 도 1에 따른 쇼트체크 방법의 동작흐름을 보인 플로우 챠트

도 3은 도 1에 따른 W/L 쇼트 체크의 동작 타이밍도

도 4는 도 1중 어드레스 카운터 및 프리디코더의 구체도

도 5A는 도 1중 워드라인 쇼트 체크회로내의 짝수 워드라인 바이어스부의 구체도

도 5B는 도 1중 워드라인 쇼트 체크회로내의 홀수 워드라인 바이어스부의 구체도

도 6은 도 1중 워드라인 쇼트 체크회로내의 감지부의 구체도

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

도 1은 본 발명의 실시 예에 따라 W/L 쇼트 체크방법에 적용되는 반도체 메모리 장치의 블록도를 보인 것이다. 도면을 참조하면, 메모리 셀 어레이를 구성하는 셀 어레이 블록(100)이 간략히 보여진다. 비록, 하나의 셀 어레이 블록(100)만이 도시되어 있으나 이는 설명의 편의를 위한 것일 뿐, 실제의 메모리 장치에서는 복수개의 셀 어레이 블록이 배치될 수 있다. 셀 어레이 블록(100)내의 하나의 셀 스트링은 드레인이 대응 비트라인에 연결되고 게이트가 스트링 선택라인에 연결된 스트링 선택(SSL) 트랜지스터와, 소오스가 공통소오스라인에 연결되며 게이트가 그라운드 선택라인에 연결된 그라운드 선택(GSL) 트랜지스터와, 상기 스트링 선택(SSL) 트랜지스터와 그라운드 선택(GSL) 트랜지스터간에 드레인-소오스 채널이 직렬로 연결된 16개의 메모리 셀 트랜지스터들을 포함한다. 도면에서는 하나의 셀 스트링에 16개의 메모리 셀 트랜지스터들이 포함되는 경우를 예로 들었으나, 사안에 따라 가감이 가능함은 물론이다. 패스 트랜지스터부(116)는 상기 복수의 워드라인들(WL0-WL15)의 일단에 소오스가 각기 대응 연결되고 블록 워드라인(block W/L) 신호를 게이트로 공통 수신하는 패스 트랜지스터들로 구성된다. 감지부(120-1) 및 바이어스부(120-2)를 포함하는 워드라인 쇼트 체크회로(120)는 상기 패스 트랜지스터들의 드레인과는 워드라인 인에이블 버스라인들(WLen (i= 15:0)을 통해 각기 대응연결되며, 미리 설정된 충전타임구간 동안 상기 복수의 워드라인들(WL0-WL15)중 서로 인접하는 워드라인들에 서로 다른 레벨의 전압을 인가하고, 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 복수의 워드라인들중 동일한 레벨의 전압이 인가되었던 워드라인들의 전압레벨을 체크하여, 적어도 하나이상의 인접 워드라인들간의 쇼트발생 유무를 나타내는 쇼트감지 신호를 디셀렉트 신호(125)로서 생성한다. 도면에서, 상기 비선택 제어회로(130)는 워드라인 쇼트가 발생된 셀 어레이 블록이 억세스 되는 것을 방지하기 위해 상기 쇼트감지 신호(125)를 저장하며, 노말 동작에서 상기 복수의 워드라인들을 선택하는 어드레스가 인가된 경우에도 상기 쇼트감지 신호의 제1상태에 응답하여, 상기 블록 워드라인으로 고전압을 공급하는 스위치 펌프(112)를 동작 금지시킨다. 상기 비선택 제어회로(130)는 상기 디셀렉트 신호(125)와 낸드 게이트(113)에서 출력되는 펌프선택신호를 수신하여 낸드 응답을 생성하는 낸드 게이트(135)와, 상기 낸드 게이트(135)의 출력을 저장하여 노말 동작에서 상기 복수의 워드라인들을 선택하는 어드레스가 인가된 경우에도 상기 쇼트감지 신호가 제1상태인 경우에는 상기 스위치 펌프(112)를 동작 금지시키는 배드블록신호(131)를 펌프 디세이블 신호로서 출력하는 인버터 래치(136,133)와, 상기 낸드게이트(135)의 출력단과 전원공급전압(Vdd)간에 드레인-소오스 채널이 연결되고 상기 스위치 펌프(112)의 동작 금지를 강제로 해제하기 위해 인가되는 리셋신호(140)에 응답하여 상기 펌프 디세이블 신호(131)를 인에이블 신호로 갱신되도록 하는 피모오스 트랜지스터(132)로 구성된다. 디코딩 회로(110)는 상기 노말 동작에서는 인가되는 블록 어드레스 신호들(90)을 디코딩하여 상기 워드라인 인에이블 버스라인들(115)을 선택적으로 인에이블시키고, 쇼트체크 모드에서는 상기 인접하는 워드라인들에 서로 다른 레벨의 전압이 인가되도록 하는 교번 프리디코딩 신호(114)를 상기 워드라인 쇼트 체크회로(120)에 제공한다. 상기 디코딩 회로(110)는, 입력 어드레스를 받아 디코딩을 수행하는 행 디코더(110-1)과, 상기 패스 트랜지스터부(116)와 연결된 상기 WLen 버스선(115)으로 디코딩 신호를 인가하는 W/L 디코더(117)와, 입력 어드레스(90)를 카운팅하고 프리디코딩을 행하는 어드레스 카운터 및 프리디코더(110-2)로 구성된다. 상기 낸드 게이트(113)의 입력은 신호 ACP_P<15:0>, ACP_Q<7:0>, ACP_R<7:0>가 되며, 대응되는 블록을 선택하는 어드레스가 인가된 경우에 상기 낸드 게이트(113)의 출력은 논리 "L"가 된다.

도 2는 도 1에 따른 쇼트체크 방법의 동작흐름을 보인 플로우 챠트로서 제20단계에서 제28단계로 되어있다. 또한, 도 3에는 도 1에 따른 W/L 쇼트 체크의 동작 타이밍도가 나타나 있다.

도 1과 함께 플로우 챠트인 도 2를 참조로 하여 본 발명의 실시예에 따른 W/L 쇼트 체크의 예가 이하에서 설명된다. 먼저, 최초에 W/L 쇼트 체크 동작을 발생시키는 신호로서 쇼트체크 모드 진입신호 INT_TELEAK(91)가 어드레스 신호<23:0>(90)와 함께 디코더 블록(110)에 인가된다. 상기 디코더 블록(110)내의 ACP(Address Counter and Predecoder:110-2)에서는 각각의 W/L 에 대하여 ACP_T<15:0>신호(114)를 발생시켜 8개의 짝수(even) W/L 은 선택하고, 나머지 8개의 홀수(odd) W/L 은 비선택 되게 한다. 즉, 짝수 ACP_T는 "H", 홀수 ACP_T는 "L"이 되도록 한다. 상기 ACP_T<15:0>신호(114)는 상기 W/L 디코더(117)과 W/L 쇼트 체크회로(120)내의 바이어스 부(120-2)에 인가되는데, 상기 W/L 쇼트 체크동작 모드에서는 상기 W/L 디코더(117)가 동작되지 않도록 설계된다. 상기 ACP_T 신호에 의해 W/L 쇼트 체크회로(120)의 바이어스 부(120-2)에서는 선택된 짝수 W/Len버스 선에는 일정 레벨의 전압이 인가되게 하고, 비선택된 홀수 W/Len 버스선에는 0볼트의 전압이 인가되게 한다. 본 발명에서는 예를 들어, 상기 짝수 W/Len버스 선에 전원전압인 Vdd가 인가된다.

한편, 디코더 블록(110)내의 X 디코더(110-1)로부터는 메모리 블록을 선택하기 위한 각종 신호들(ACP_P<15:0>, ACP_Q<7:0>, ACP_R<7:0>)이 출력되어, 낸드 게이트(113)로 인가된다. 블록 어드레스에 대응되는 하나의 블록을 선택하기 위해 상기 게이트 (113)가 "L"신호를 출력하면, 그에 연결된 고전압 스위치 펌프(112)만이 동작된다. 즉, 나머지 메모리 블록들에 연결된 스위치 펌프들은 "H"신호를 받아서 동작되지 않는다. 상기 스위치 펌프는 메모리 블록당 하나가 할당되어 있는 것이 통상적이다. 스위치 펌프(112)는 인에이블 시 고전압 Vpp를 받아 블록 W/L(111)에 고전압 Vpp_out을 인가한다. 그 결과 패스 트랜지스터부(116)내의 패스 트랜지스터들은 게이트 단자로 상기 고전압 Vpp_out을 받아 턴온되고, 상기 W/Len<15:0> 버스선(115)의 신호가 각각 대응 연결된 W/L에 전달된다. 이 경우에 전술한 바와 같이, 짝수 W/L에는 Vdd가 인가되고, 홀수 W/L에는 0V가 인가된다. 이러한 동작은 도 2에 도시된 제22단계에서의 바이어스 스텝 1에 대응된다. 상기 제22단계는 라이트 명령을 수신하는 라이트 코멘드 단계(제20단계)와 라이트 블록 어드레스를 수신하는 라이트 블록 어드레스 단계(제21단계)를 거친 후 수행될 수 있다. 상기 Vdd 전압의 인가타임구간은 상기 바이어스부(120-2)에 인가되는 짝수 W/L 충전신호인 WLCHARGE 신호의 인가타임에 의해 결정된다. 예를 들어 도 3의 타임구간 TB1만큼 하이레벨로 유지되는 WLCHARGE 신호가 인가되었다고 하자.

상기 타임구간 TB1 만큼의 시간이 경과후에, 짝수 W/L에 상기 전압이 충분히 전달되면 상기 W/L 쇼트 체크회로의 바이어스부(120-2)를 제어하여 짝수 W/Len에 Vdd가 인가되지 않는 플로팅 상태가 되도록 함과 동시에 홀수 W/Len에는 접지를 통해 0V가 계속 인가되도록 한다. 여기서, 주목할 사항은 이 때 상기 패스 트랜지스터(116)은 여전히 도통상태를 유지하고 있다. 이는 도 2의 제23단계에서 보여지는 바이어스 스텝 2에 대응된다. 만약 패스 트랜지스터(116)가 이때 도통상태를 계속 유지하는 것이 어려운 경우라면, 후술될 W/L 전압 감지구간에서 패스 트랜지스터들(116)을 도통시킬 수 있다. 이 경우에도 W/L쇼트 체크동작은 정상적으로 이루어진다.

만약, W/L쇼트 현상이 발생되지 않은 경우에 짝수 W/Len는 Vdd 전압을 그대로 유지하게 된다. 그러나 짝수 W/L과 홀수 W/L간에 쇼트현상이 발생되었다면 상기 도 1 및 도 2내의 도면내에 보여지는 바와 같이 짝수 W/Len의 Vdd 전압은 접지상태에 있는 홀수 W/Len으로 점차로 방전되어 전압레벨이 점차로 감소하게 된다. 이는 도 1에 도시된 바와 같은 Ishort 전류의 발생에 기인된다. 그 결과 짝수 W/Len의 전압은 Vdd로부터 Vdd-ΔV 로 감소된다. 만약 상기 도 3의 Tb2 만큼 충분한 시간동안 이러한 동작을 유지시키면 감소분 전압 ΔV가 상대적으로 큰 값을 보이게 된다.

이 시점에서, 상기 W/L 쇼트 체크 회로(120)내의 감지부(120-1)가 동작되어, 짝수 W/Len 버스선의 전압 레벨을 검출한다. 이 때, 하나 이상의 짝수 W/Len가 Vdd 에 비해 감소된 전압 레벨을 보였다면 상기 감지부(120-1)는 디셀렉트 신호(DESELECT) 신호(125)를 논리 "H"레벨로 출력한다. 이는 상기 도 2의 제24 및 제25단계에 대응된다. 센싱 스텝에서 Vsense=Vdd이면 제26단계로 진입하고, 아니면 제27단계로 진입한다. 상기 디셀렉트 신호는 비선택 제어회로(130)으로 인가되어, 인버터(136),NMOS(112),PMOS(133)로 구성된 인버터 래치에 인가된다. 상기 인버터 래치의 출력인 Bad_Block 신호(131)는 W/L 쇼트현상이 발생된 경우에 "H"로서 출력된다. 그 결과 스위치 펌프(112)는 동작이 디세이블 되고, 이후에는 해당 블록에 대한 선택 어드레스 신호 Address<23:0> (90)이 입력되더라도 스위치 펌프(112)는 동작하지 않는다. 따라서, 블록의 선택동작이 차단되어 결함이 있는 메모리 블록은 배드 블록으로서 처리된다. 만약 사용자가 특정한 경우에 이러한 배드 블록 처리를 해제하기 위해서는 nRST 신호(140)을 "L"로 인가하면, 전류 구동능력이 크도록 설계된 PMOS(132)가 도통되어 상기 배드 블록(131)의 신호를 강제로 "L"로 전환시킨다.

상기 PMOS(132)가 턴온되지 않는 한, 상기 PMOS 보다는 전류 구동능력이 작지만 일반적인 게이트(135,136)의 PMOS 보다는 전류구동 능력이 큰 NMOS(112)에 의해서는 상기 배드 블록(131)의 신호는 "L"로 전환되지 않는다.

상기한 바와 같은 동작은 도 3을 참조시 보다 쉽게 이해될 것이다. 도 3에서, W/L 쇼트 체크 동작을 발생시키기 위한 외부신호인 INT_TWLEAK(300)이 "H"가 되면 복수개의 짝수 ACP_T가 "H"이고 복수개의 홀수 ACP_T가 "L" 로 된다. 도면에서 W/L 쇼트 현상이 발생되지 않은 경우 W/L 전압 레벨을 보면, 짝수 W/L은 Vdd를 유지하고 홀수 W/L은 0V를 유지함을 알 수 있다. 한편, W/L 쇼트 현상이 발생된 경우 W/L 전압 레벨중 짝수 W/L은 Vdd로부터 일정 전압이 감소한 레벨을 보인다. 이는 부호 PA1으로서 나타나 있다. 주목할 만한 것은, 짝수 W/L을 Vdd로 충전하는 시간을 TB1만큼 설정하고, W/L 쇼트 체크를 위해 짝수 W/L을 외부적으로 전압을 가하지 않은 플로팅 상태로 유지하는 시간을 TB2만큼 설정해 주는 것이다. 상기 충전 타임구간 TB1의 시간이 충분하지 못하면 W/L 및 W/Len 버스선이 Vdd로 완전히 인가되지 않을 우려가 있으며, 플로팅 유지를 위한 타임구간 TB2가 충분히 주어지지 않으면 W/L 쇼트가 발생되더라도 방전시간이 짧아 짝수 W/L의 Vdd 전압이 그다지 감소하지 않게 된다. 따라서, 감지부(120-1)의 감지동작을 어렵게 할 수 있다.

상기한 도면들을 참조하여 설명한 워드라인 쇼트 체크동작은 다음과 같은 4 스텝들로 요약될 수 있다.

제1스텝은 짝수 W/L 충전단계이다. 여기서는 짝수 W/L이 전원전압 Vdd로 TB1시간동안 충분히 충전된다. 상기 TB1을 결정하는 신호는 외부입력신호로서 도 3의 신호 WLCHARGE(310)와 같이 제공된다. 상기 TB1동안 복수개의 짝수 W/L은 Vdd의 전압이 됨과 동시에 복수개의 홀수 W/L은 0V의 전압을 유지한다.

제2스텝은 W/L 쇼트 체크단계이다. 여기서는 짝수 W/L을 플로팅시키고 홀수 W/L을 접지시키는 동작이 TB2 시간동안 유지된다. 이 때 상기 TB2를 결정하는 신호는 외부 입력신호로서 도 3의 신호 WLCHECK(311)이다. 만약 W/L 쇼트가 발생된 경우에 짝수 W/L의 전압이 홀수 W/L을 통해 방전됨으로써 감소된다. 만약, W/L 쇼트가 발생되지 않았다면 복수개의 짝수 W/L은 Vdd 전압이 그대로 유지되고, 복수개의 홀수 W/L은 0V로 유지된다.

제3스텝은 짝수 W/L 전압레벨 감지단계이다. 상기 복수개의 짝수 W/L전압레벨을 감지하기 위하여 짝수 W/L의 전압이 도통된 패스 트랜지스터(116)를 거쳐 상기 짝수 W/Len 버스선에 연결된 상기 감지부(120-1)로 입력되도록 한다. 만약, 복수개의 짝수 W/Len 버스선중 하나이상이 초기 Vdd로부터 논리 문턱전압 이하로 감소하였을 경우에는 W/L 쇼트 현상이 발생된 것으로 간주되어, 도 3에서의 출력신호인 디셀렉트 신호(314)가 발생된다. 상기 감지부(120-1)는 짝수 W/L 전압레벨 감지단계에서 외부 입력신호 WLSENSE(312)와 함께 감지부를 동작가능하게 하는 외부입력신호인 SENSE_en(313)가 입력되면 짝수 W/Len 버스선의 전압값을 입력받아 감지부에 내장된 래치에 저장함과 동시에 출력신호인 디셀렉트 신호(314)를 출력하는 것이다. 상기한 바와 같이 W/L 쇼트가 발생되면 상기 도 3의 디셀렉트 신호 DECELECT (314)신호는 "H"로 전환되어 출력되고, W/L 쇼트가 발생되지 않은 경우에는 상기 디셀렉트 신호 DECELECT (314)는 "L"로서 출력된다. 상기 디셀렉트 신호 DECELECT (314)는 도 1의 비선택 제어회로(130)에 입력된다. 그 결과 상기 비선택 제어회로(130)는 내장된 래치에 정보를 저장하고 동시에 스위치 펌프(112)의 동작여부를 결정한다.

제4스텝은 복구단계이다. 상기한 단계들을 거치며 0V가 아닌 양의 전압으로 충전되어 있을 복수개의 W/L 및 WLen 버스선의 전압이 이 때 방전된다. 상기 신호구간을 설정하는 외부 입력신호 WLDIS(315)신호는 일정시간 "H"로 입력된 후, 방전이 이루어지면 다시 "L"로 유지된다.

상기한 워드라인 쇼트 체크동작을 달성하기 위해, 도 1중 어드레스 카운터 및 프리디코더의 구체도는 도 4에 도시된다. 도 4를 참조하면, 복수의 논리 게이팅 소자들이 도면과 같은 연결구성으로 나타나 있다. 상기 W/L 쇼트 체크 동작을 발생시키기 위한 외부 신호인 INT_TWLECK신호가 "H'로 입력된 상태에서, 외부에서 입력되는 AIISelect 신호(401)가 "H"와 NoSelect 신호(402)가 "L"로 입력되면, W/L 쇼트 체크동작에 적합한 출력신호가 결정된다. 즉, 본 실시 예의 경우와 같이 8개의 짝수 W/L을 선택하기 위해 짝수 ACP_T는 "H"로 출력되고, 8개의 홀수 W/L을 비선택하기 위해 홀수 ACP_T는 "L"로 출력된다.

도 5A는 도 1중 워드라인 쇼트 체크회로내의 짝수 워드라인 바이어스부의 구체도이고, 도 5B는 도 1중 워드라인 쇼트 체크회로내의 홀수 워드라인 바이어스부의 구체도이다. 상기 바이어스부 들은 모두 WLen<15:0> 버스선(115)으로 전압을 인가하거나 방전시키는 역할을 담당한다.

도 5A를 참조하면, 상기 짝수 워드라인 바이어스부는, 상기 디코딩 회로로부터 인가되는 상기 교번 프리 디코딩 신호(ACP-T)와 상기 충전타임구간 동안 인가되는 충전신호(WLCHARGE)를 논리조합하여 서로 반대의 레벨을 갖는 제1 및 제2 내부 충전신호를 발생하는 논리 게이트부(ND1,IN1,IN2)와; 인버터(IN2)의 제1 내부 충전신호를 게이트로 수신하고 전원공급전압을 소오스로 수신하는 피모오스 트랜지스터(504)와, 상기 피모오스 트랜지스터의 드레인에 드레인이 연결되고 상기 짝수 번째 워드라인 인에이블 버스라인에 소오스가 연결되며 상기 제2 내부 충전신호를 게이트로 수신하여 상기 제1 전원공급전압을 상기 짝수 번째 워드라인 인에이블 버스라인에 인가하는 고전압용 엔모오스 트랜지스터(505)로 이루어진 전압 출력부와; 상기 엔모오스 트랜지스터(505)의 드레인단과 접지간에 연결되고 상기 쇼트 감지신호가 생성된 이후에 인가되는 방전신호(WLDIS)를 게이트로 수신하여 상기 짝수 번째 워드라인들에 공급되었던 상기 제1 전원공급전압을 접지를 통해 방전시키기 위한 엔모오스 트랜지스터(506)로 이루어진 방전부를 포함한다. 상기 WLen에 Vdd를 인가하기 위해서는 ACP_T는 "H", 충전신호인 WLCHARGE(502)는 "H", W/L 방전신호인 WLDIS(503)는 "L"로서 각기 인가된다. 그러면, PMOS 트랜지스터(504) 및 디플리션 NMOS 트랜지스터(505)가 도통되어 상기 Vdd가 짝수 WLen에 인가된다. 이와는 달리 짝수 WLen를 0V로 인가하기 위해서는 W/L 충전신호인 WLCHARGE(502)는 "L", W/L 방전신호인 WLDIS(503)은 "H"로 하여 인가하면, 상기 NMOS트랜지스터(506)가 도통되어 접지를 통해 WLen의 전압이 0V로 방전된다.

한편, 도 5B에 도시된 홀수 워드라인 바이어스부는, 상기 디코딩 회로(110)로부터 인가되는 상기 교번 프리 디코딩 신호 및 상기 충전신호와 체크신호 및 상기 방전신호를 논리조합하여 제3 내부 충전신호를 발생하는 논리 게이팅부(NOR1,NOR2)와; 상기 홀수 번째 워드라인 인에이블 버스라인과 접지간에 드레인-소오스 채널이 연결되며 상기 제3 내부 충전신호를 게이트로 수신하여 상기 제2 전원공급전압을 상기 홀수 번째 워드라인 인에이블 버스라인에 인가하는 엔모오스 트랜지스터(515)로 이루어진 저전압 출력부로 구성된다. 상기 도 5B는 홀수 WLen버스선에 0V를 인가하기 위한 회로이다. ACP_T는 "H", 충전신호인 WLCHARGE(511)는 "H", 혹은 W/L 방전신호인 WLCHECK(513)이 "H", 혹은 WLDIS(514)가 "H"이면 NMOS 트랜지스터(515)가 도통되어 WLen에는 0V가 인가된다.

도 6은 도 1중 워드라인 쇼트 체크회로내의 감지부(120-1)의 구체도를 보인 것이다. 상기 감지부는 본 실시 예의 경우에 짝수 WLen의 전압 레벨을 감지하기 위한 회로로서, 감지인에이블 신호(SENSE_en)에 응답하여 상기 짝수 번째 워드라인 인에이블 버스라인의 출력을 논리조합하여 감지합성신호를 출력하는 논리조합부(603,NOR1,NOR2,ND5)와; 상기 감지합성신호를 인가되는 센싱신호(WLSENSE)에 따라 래치출력하여 디셀렉트 신호(DESELECT)를 상기 쇼트감지 신호로서 출력하는 감지신호 출력부로 구성된다.

도 6에서, 센싱구간 신호인 WLSENSE_en 이 "H"이고, SENSE_en이 "H"이면 상기의 감지부(120-1)는 동작가능한 상태로 된다. 이 때 짝수 WLen의 전압레벨이 최초 충전된 Vdd 전압레벨로 유지되어 있다면 NAND 게이트부(603)는 짝수 WLen 신호를 "H"로 인식한다. 따라서, 감지부(120-1)는 출력신호 DESELECT(605)를 "L"로출력한다. 즉, W/L 쇼트가 발생되지 않은 정상적인 경우임을 의미한다. 반면에, W/L 쇼트가 발생된 경우에 한 개 이상의 짝수 WLen의 전압레벨이 NAND 게이트(603)의 논리 문턱전압 이하로 감소한 경우에 상기 NAND 게이트는 상기 짝수 WLen신호를 "L"로 인식하여 최종적으로 DESELECT(605)를 "H"로서 출력되게 한다. 즉, W/L 쇼트가 발생된 배드 블록임을 알 수 있게 한다. 상기 디셀렉트 신호는 상기 고전압 스위치 펌프(112)의 동작여부를 결정하는 신호로서 사용된다.

상기한 설명은 본 발명의 실시 예를 위주로 도시된 도면들을 따라 예를 들어 한정되었지만, 이는 일 예에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함은 물론이다. 예를 들어, DRAM 이나 SRAM등과 같은 사안이 다른 메모리의 경우에도, 워드라인 쇼트를 체크하고 해당 블록의 억세스를 금지시킬 수 있음은 물론이다. 또한, 짝수 워드라인에 전원공급전압을 인가하고 홀수 워드라인에 접지전원전압을 인가하던 것을 반대로 하여 짝수 워드라인에 접지전원전압을 인가할 수 있을 것이다. 더구나, 구체도에서 보여지는 논리 게이트들은 타의 등가적 회로 소자 또는 타의 논리 소자들로 대치 가능함은 물론이다.

상기한 바와 같이 워드라인 쇼트를 쉽게 감지하고 워드라인 쇼트를 갖는 메모리 블록을 억세스 금지하는 본 발명에 따르면, 반도체 메모리 장치의 워드라인 결함을 자체적으로 체크할 수 있는 효과를 갖는다. 또한, 임의의 메모리 블록에서워드라인 결함이 발생한 경우에 이를 체크하고 해당 메모리 블록을 배드블록으로 처리할 수 있는 장점을 갖는다.

Claims

복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에 있어서:

쇼트체크 모드에서 설정된 충전타임구간 동안 상기 복수의 워드라인들중 짝수 번째 워드라인들에 제1 전원공급전압을 인가하고, 홀수 번째 워드라인들에 상기 제1 전원공급전압보다 낮은 제2 전원공급전압을 인가하는 바이어스부와;

상기 홀수 번째 워드라인들과 상기 짝수 번째 워드라인들간의 쇼트 유무를 체크하기 위해 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 짝수 번째 워드라인들의 전압레벨을 체크하여 쇼트감지 신호를 생성하는 감지부를 포함하는 워드라인 쇼트 체크회로를 구비함을 특징으로 하는 장치.
(삭제)
제1항에 있어서, 상기 장치는, 워드라인 쇼트가 발생된 셀 어레이 블록이 억세스 되는 것을 방지하기 위해, 노말 동작에서 상기 복수의 워드라인들을 선택하는 어드레스가 인가된 경우에도 상기 쇼트감지 신호의 제1상태에 응답하여, 상기 복수의 워드라인들에 대응 연결된 패스 트랜지스터들의 각 게이트에 연결되어 있는 블록 워드라인으로 고전압을 공급하는 스위치 펌프를 동작 금지시키는 비선택제어회로를 더 구비함을 특징으로 하는 장치.
제3항에 있어서, 상기 비선택 제어회로는 상기 스위치 펌프의 동작 금지상태를 해제하기 위하여 리셋신호에 응답하여 상기 쇼트감지 신호의 제1상태를 제2상태로 천이시키는 리셋부를 더 가짐을 특징으로 하는 장치.
제4항에 있어서, 상기 바이어스부는 상기 쇼트 감지신호가 생성된 이후에 상기 짝수 번째 워드라인들에 공급되었던 상기 제1 전원공급전압을 방전시키기 위한방전경로를 더 가짐을 특징으로 하는 장치.
(삭제)
복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에서의 워드라인들간의 쇼트결함을 테스트하기 위한 방법에 있어서:

미리 설정된 충전타임구간 동안 상기 복수의 워드라인들중 서로 인접하는 워드라인들에 서로 다른 레벨의 전압을 인가하는 단계;

상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 복수의 워드라인들중 동일한 레벨의 전압이 인가되었던 워드라인들의 전압레벨을 체크하는 단계;

상기 체크결과를 합성하여 적어도 하나이상의 인접 워드라인들간의 쇼트발생 유무를 나타내는 쇼트감지 신호를 생성하는 단계; 및

상기 쇼트감지 신호의 상태레벨이 워드라인 쇼트가 발생됨을 나타낼 때 노말 억세스 동작에서 대응되는 셀 어레이 블록이 억세스 되는 것을 블록단위로 금지하는 단계를 포함함을 특징으로 하는 방법.
전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서:

복수의 워드라인들에 콘트롤 게이트가 각기 대응 연결되고 스트링 선택트랜지스터와 접지 선택트랜지스터사이에서 드레인-소오스 채널이 서로 직렬로 연결된 플로팅 게이트 메모리 셀 트랜지스터들로 이루어진 셀 스트링을 복수로 가지는 셀 어레이 블록을 복수로 포함하는 메모리 셀 어레이와;

상기 복수의 워드라인들의 일단에 소오스가 각기 대응 연결되고 블록 워드라인 신호를 게이트로 공통 수신하는 패스 트랜지스터들과;

상기 패스 트랜지스터들의 드레인과는 워드라인 인에이블 버스라인들을 통해 각기 대응연결되며, 미리 설정된 충전타임구간 동안 상기 복수의 워드라인들중 서로 인접하는 워드라인들에 서로 다른 레벨의 전압을 인가하고, 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 복수의 워드라인들중 동일한 레벨의 전압이 인가되었던 워드라인들의 전압레벨을 체크하여, 적어도 하나이상의 인접 워드라인들간의 쇼트발생 유무를 나타내는 쇼트감지 신호를 생성하는 워드라인 쇼트 체크회로와;

워드라인 쇼트가 발생된 셀 어레이 블록이 억세스 되는 것을 방지하기 위해 상기 쇼트감지 신호를 저장하며, 노말 동작에서 상기 복수의 워드라인들을 선택하는 어드레스가 인가된 경우에도 상기 쇼트감지 신호의 제1상태에 응답하여, 상기 블록 워드라인으로 고전압을 공급하는 스위치 펌프를 동작 금지시키는 비선택 제어회로와;

상기 노말 동작에서는 인가되는 블록 어드레스 신호들을 디코딩하여 상기 워드라인 인에이블 버스라인들을 선택적으로 인에이블시키고, 쇼트체크 모드에서는 상기 인접하는 워드라인들에 서로 다른 레벨의 전압이 인가되도록 하는 교번 프리디코딩 신호를 상기 워드라인 쇼트 체크회로에 제공하는 디코딩 회로를 구비함을 특징으로 하는 장치.
제8항에 있어서, 상기 워드라인 쇼트 체크회로는,

쇼트체크 모드에서 상기 충전타임구간 동안 상기 복수의 워드라인들중 짝수 번째 워드라인들에 제1 전원공급전압을 인가하고, 홀수 번째 워드라인들에 상기제1 전원공급전압보다 낮은 제2 전원공급전압을 인가하는 바이어스부와;

상기 홀수 번째 워드라인들과 상기 짝수 번째 워드라인들간의 쇼트 유무를 체크하기 위해 상기 충전타임구간이 일정타임만큼 경과한 이후에 상기 짝수 번째 워드라인들의 전압레벨을 체크하여 쇼트감지 신호를 생성하는 감지부를 포함함을 특징으로 하는 장치.
제9항에 있어서, 상기 바이어스부는, 짝수 워드라인 바이어스부 및 홀수 워드라인 바이어스부를 포함하며,

상기 짝수 워드라인 바이어스부는,

상기 디코딩 회로로부터 인가되는 상기 교번 프리 디코딩 신호와 상기 충전타임구간 동안 인가되는 충전신호를 논리조합하여 서로 반대의 레벨을 갖는 제1 및 제2 내부 충전신호를 발생하는 논리 게이트부와;

상기 제1 내부 충전신호를 게이트로 수신하고 전원공급전압을 소오스로 수신하는 피모오스 트랜지스터와, 상기 피모오스 트랜지스터의 드레인에 드레인이 연결되고 상기 짝수 번째 워드라인 인에이블 버스라인에 소오스가 연결되며 상기 제2 내부 충전신호를 게이트로 수신하여 상기 제1 전원공급전압을 상기 짝수 번째 워드라인 인에이블 버스라인에 인가하는 고전압용 엔모오스 트랜지스터로 이루어진 고전압 출력부와;

상기 엔모오스 트랜지스터의 드레인단과 접지간에 연결되고 상기 쇼트 감지신호가 생성된 이후에 인가되는 방전신호를 게이트로 수신하여 상기 짝수 번째 워드라인들에 공급되었던 상기 제1 전원공급전압을 접지를 통해 방전시키기 위한 엔모오스 트랜지스터로 이루어진 방전부를 포함함을 특징으로 하는 장치.
제10항에 있어서, 상기 홀수 워드라인 바이어스부는,

디코딩 회로로부터 인가되는 상기 교번 프리 디코딩 신호 및 상기 충전신호와 체크신호 및 상기 방전신호를 논리조합하여 제3 내부 충전신호를 발생하는 논리 게이팅부와;

상기 홀수 번째 워드라인 인에이블 버스라인과 접지간에 드레인-소오스 채널이 연결되며 상기 제3 내부 충전신호를 게이트로 수신하여 상기 제2 전원공급전압을 상기 홀수 번째 워드라인 인에이블 버스라인에 인가하는 엔모오스 트랜지스터로 이루어진 저전압 출력부를 구비함을 특징으로 하는 장치.
제11항에 있어서, 상기 감지부는,

감지인에이블 신호에 응답하여 상기 짝수 번째 워드라인 인에이블 버스라인의 출력을 논리조합하여 감지합성신호를 출력하는 논리조합부와;

상기 감지합성신호를 인가되는 센싱신호에 따라 래치출력하여 디셀렉트 신호를 상기 쇼트감지 신호로서 출력하는 감지신호 출력부를 구비함을 특징으로 하는장치.
제12항에 있어서, 상기 비선택 제어회로는,

상기 디셀렉트 신호와 펌프선택신호를 수신하여 낸드 응답을 생성하는 낸드 게이트와,

상기 낸드 게이트의 출력을 저장하여 노말 동작에서 상기 복수의 워드라인들을 선택하는 어드레스가 인가된 경우에도 상기 쇼트감지 신호가 제1상태인 경우에는 상기 스위치 펌프를 동작 금지시키는 배드블록신호를 펌프 디세이블 신호로서 출력하는 인버터 래치와,

상기 낸드게이트의 출력단과 전원공급전압간에 드레인-소오스 채널이 연결되고 상기 스위치 펌프의 동작 금지를 강제로 해제하기 위해 인가되는 리셋신호에 응답하여 상기 펌프 디세이블 신호를 인에이블 신호로 갱신되도록 하는 피모오스 트랜지스터로 구성됨을 특징으로 하는 장치.
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