KR100306174B1

KR100306174B1 - 반도체기억장치

Info

Publication number: KR100306174B1
Application number: KR1019980002767A
Authority: KR
Inventors: 고지 사꾸이; 야스오 이또흐; 요시히사 이와따
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-02-03
Filing date: 1998-02-02
Publication date: 2001-11-15
Also published as: KR19980070995A; TW418538B; JPH10223866A; US6049494A

Abstract

NAND 셀의 채널 충전 전압이 낮으므로, 비기록 셀의 오기록을 방지하는 것이 어려웠다.

데이터의 기록시, 트랜지스터 Q2, Q3, Q5는 비도통 상태로 되고, 비트선과 데이터 래치 회로(14)는 절리된다. 이 상태에 있어서, 트랜지스터 Q1을 통하여 비트선 BL이 전원 전압보다 높은 예비 충전 전압 Vpre로 충전되고, 그것과 함께, 선택 NAND 셀을 구성하는 모든 셀 트랜지스터의 채널의 전위도 예비 충전 전압 Vpre로 충전된다. 이 때문에, 워드선의 용량 결합후의 기록 금지 전위를 높일 수 있고, 오기록의 마진을 증대할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 복수의 메모리 셀을 접속하여 NAND 셀, AND 셀, DINOR 셀 등의 메모리 셀 유닛을 구성한 반도체 기억 장치에 관한 것이다.

반도체 기억 장치의 하나로서, 전기적 재기록이 가능한 EEPROM이 알려져 있다. 그 중에서도, 메모리 셀을 복수개 직렬 접속하여 NAND 셀 블록을 구성하는NAND 셀형 EEPROM은 고집적화가 가능하므로 주목받고 있다.

NAND 셀형 EEPROM(이하, NAND 셀이라 함)을 구성하는 하나의 메모리 셀은 반도체 기판 상에 절연막을 거쳐 부유 게이트(전하 축적층)과 제어 게이트가 축적된 FETMOS 구조를 갖고 있다. 이 구조의 복수개의 메모리 셀이 인접하는 것끼리 소스·드레인 영역을 공유하여 직렬 접속되는 것에 의해, NAND 셀이 구성된다. 이와 같은 NAND 셀이 매트릭스 형상으로 배열되어 메모리 셀 어레이가 구성된다.

각 NAND 셀의 한쪽 끝 측에 위치하는 드레인은 선택 게이트 트랜지스터를 거쳐 비트선에 인접하는 것끼리 공통 접속되고, 다른 쪽 끝 측에 위치하는 소스는 선택 게이트 트랜지스터를 거쳐 공통 소스선에 접속된다. 메모리 셀 어레이의 행 방향으로 각각 배치된 각 메모리 셀 트랜지스터(이하, 셀 트랜지스터라 함)의 제어 게이트는 공통 접속되어 워드선으로 된다. 또한, 메모리 셀 어레이의 행 방향으로 각각 배치된 각 선택 게이트 트랜지스터의 게이트 전극은 공통 접속되어 선택 게이트선으로 된다.

이와 같은 종래 NAND 셀을 사용한 불휘발성 반도체 기억 장치의 공지예로서, 문헌1 : K.D,Shu et al., "A 3.3V 32Mb NAND Flash memory with incremental Step Pulse Programming Scheme" IEEE J. Solid-State Circuits, vol.30, pp. 1149-1156, Nov. 1995 및 문헌2 : Y. Iwata etal., "A 35 ns Cycle Time 3.3V Only 32 Mb NAND Flash EEPROM" IEEE J. Solid-State Circuits, vol. 30, pp. 1157-1164, Nov. 1995 등이 있다.

상기 문헌1에 종래 NAND 셀을 사용한 불휘발성 반도체 기억 장치의 동작이설명되어 있다. 그 내용을 이하에 도 13 및 도 14를 사용하여 설명한다. 도 13의 a, 도 13의 b는 메모리 셀 어레이의 구성을 도시한 블록도이고, 도 14의 a 및 도 14의 b는 소거, 판독, 기록 동작의 바이어스 상태를 도시한 도면이다. BSEL은 블록 선택 신호, BL0∼BL4243은 비트선, CSL은 소스선, CGO∼CG15는 공통 게이트선, SSL, GSL은 각각 비트선 측, 소스선 측의 선택 게이트선, WL0∼WL15는 각각 선택 워드선을 나타내고 있다. 또한, 도 14에 있어서, PassWL, SelWL은 각각 선택된 NAND 셀 내의 비선택(패스)워드선, 선택 워드선을 나타내고 있다. 상기 블록 선택 신호 BSEL은 메모리 셀 블록을 선택하는 블록 디코더에서 출력된다. 페이지 버퍼(page buffer) P/B 내에는 도 13의 b에 도시한 바와 같이, 각 비트선에 접속된 센스 앰프로서의 래치 회로가 마련되어 있다.

소거 동작시는 도 13의 공통 게이트선 CG0∼CG15가 접지된다. 선택 블록의 블록 선택 신호 BSEL은 고 레벨(전원 전압)으로 되고, 비선택 블록의 블록 선택 신호는 저 레벨(접지 전위)를 유지한다. 따라서, 선택 블록의 워드선은 접지 전위로 되고, 비선택 블록의 워드선은 플로팅 상태로 된다.

다음에, 21 V, 3 ms의 소거 펄스가 벌크(bulk)(메모리 셀이 형성되는 P 웰)에 인가된다. 그 결과, 선택 블록에서는 P 웰과 워드선 사이에 소거 전압(21 V)이 가해지고, 부유 게이트중의 전자가 FN(Fowler-Nordheim) 터널 전류에 의해 P 웰 중으로 뽑히고, 셀의 임계치 전압은 대략 -3 V로 된다. NAND형 프래쉬에서는 과소거가 문제로 되지 않으므로, 셀은 1회의 소거 펄스로, -3 V정도로 깊게 소거된다.

한편, 비선택 블록은 플로팅 상태의 워드선과 P 웰의 용량 커플링에 의해,소거 펄스의 영향을 받지 않는다. 플로킹 상태의 워드선에는 블록 선택 신호 BSEL이 공급되는 트랜지스터의 소스, 이 소스와 폴리실리콘으로 이루어진 워드선 사이의 금속 배선 및 폴리실리콘의 제어 게이트가 접속되어 있다. 커플링비는 플로팅 상태의 워드선에 접속되는 용량에서 계산된다. 블록 선택 신호 BSEL이 게이트에 공급되는 트랜지스터의 소스 접합 용량, 소스와 게이트의 오버랩 용량, 폴리실리콘과 금속 배선의 필드상의 용량, 폴리실리콘으로 이루어진 제어 게이트와 P 웰의 용량 등이 있다. 이중, 폴리실리콘으로 이루어진 제어 게이트와 P 웰의 용량이 모든 용량에 대하여 지배적으로 크다. 그 때문에, 실측 결과에서 구한 커플링비는 약 0.9로 크고, FN 터널 전류가 흐르는 것을 방지한다. 소거 검사(verify)는 선택 블록내의 모든 셀의 임계치 전압이 -1 V 이하로 되었는가 어떤가가 판정된다.

판독 동작에서는 1페이지 분의 셀 데이터가 동시에 페이지 버퍼의 래치 회로로 전송되고, 연속적으로 판독된다. 도 15는 판독시의 동작 신호를 도시한 파형도이다. 1페이지 분의 셀 데이터를 센스할 때, 페이지 버퍼는 최초 "0", 즉 저 레벨이고, 기록된 셀의 데이터를 판독한 상태에서 초기화된다. 이 때, 비트선은 0 V로 되고, 선택 게이트선 SSL, GSL은 4.5 V로 된다(도 15의 시각 t1). 그 후, 선택 블록(NAND 셀)내의 선택 워드선에 0 V가, 선택 블록내의 비선택 워드선에는 4.5V의 패스 전압이 공급된다(도 15의 시각 t2). 비선택 워드선에 공급되는 전압 4.5 V는 기록 후 및 소거후의 각 셀의 임계치 전압보다도 높으므로, 모든 비선택 셀은 패스(path) 트랜지스터로서 기능한다.

한편, 0 V가 인가되는 선택 워드선에 의해 소거후의 셀 트랜지스터만이 도통한다. 따라서, 소거후의 셀이 판독된 NAND 셀은 비트선을 접지하는 패스로 되고, 기록후의 셀이 판독된 NAND 셀은 비트선을 개방 상태(오픈 상태)로 한다. 도 15에 도시한 시각 t3에 있어서, 비트선에서 래치 회로로의 직접 센스 경로는 도 13의 b에 도시한 신호 PGM을 저 레벨로 하는 것에 의해 차단되어 있다. 이 때문에, 래치 데이터는 센스용 트랜지스터 Tr을 통해서만 결정된다. 기준 전압 Vref에 의해 2 μA의 부하 전류를 비트선에 공급하는 PMOS 전류 미러 회로 CM의 부하가 활성화된다. 소거후의 셀을 판독하고 있는 비트선은 부하 전류가 흐르므로, 저 레벨을 유지하고, 기록후의 셀을 판독하고 있는 비트선은 고 레벨로 된다. 기록후의 셀을 판독하고 있는 비트선은 센스용 트랜지스터 Tr을 도통시킨다. 이 때문에, 래치 회로는 데이터 "1"로 반전한다(t4).

이와 같이 하여, 기록후의 셀로부터 데이터를 판독한 래치 회로는 데이터 "1"을 유지하고, 소거후의 셀로부터 데이터를 판독한 래치 회로는 데이터 "0"를 보존한다. 이들 래치 데이터를 판독 회로를 거친 후, 정규 논리 레벨로 변환된다. 따라서, 1페이지 분의 모든 래치 회로는 동시에 세트된 후, 연속적으로 판독을 가능하게 한다.

기록 동작에서는 최초, 연속적으로 페이지 버퍼에 기록 데이터가 로드된다. 데이터 "0"은 기록을 실행하는 셀 데이터이고, 데이터 "1"은 기록 금지의 셀 데이터이다. 기록 사이클은 래치된 모든 데이터 "0"가 모든 셀에 기록되기까지 반복된다. 각 기록 사이클은 기록 동작과 데이터 "0"가 기록되는 셀의 과기록을 방지하기 위한 검사 동작으로 구성되어 있다. 더욱 구체적으로는 40 μs의 기록 사이클은 이하의 스텝으로 구성된다.

(1) 비트선 셋업(8 μs) : 페이지 버퍼(래치 회로)내의 기록 데이터에 따라, 기록인 경우는 비트선 레벨을 0V로 설정하고, 기록 금지인 경우는 Vcc로 설정한다.

(2) 기록(20 μs) : 선택 워드선에 기록 전압을 짧은 펄스로 입력한다.

(3) 워드선 방전(4 μs) : 선택 게이트선의 고전압은 방전되고, 다음 낮은 검사 전위 입력에 대비한다.

(4) 기록 검사(8 μs) : 기록 셀의 임계치 전압이 목표값 이상으로 기록되었는가 아닌가를 체크한다.

검사 동작에 있어서, 충분한 기록이 실행된 셀의 래치 회로는 데이터 "0"에서 데이터 '1"로 변하고, 또 기록되는 것을 방지한다. 검사 동작시의 바이어스 조건은 판독 동작시의 그것과 거의 같지만, 래치 회로에는 기록 상태의 데이터가 유지되고 0V와는 다른 0.7 V가 선택 워드선에 공급된다. 이 조건에서 기록 셀의 임계치 전압이 0.7 V를 넘었을 때, 즉 충분한 기록이 실행되었을 때, 래치 회로내의 데이터는 데이터 "0"에서 데이터 "1"로 변화한다. 데이터 "1"을 래치한 래치 회로는 검사 동작에 있어서 데이터 "0"에서 데이터 "1"로만 변화하므로, 영향을 받지 않는다. 기록 사이클은 페이지 버퍼의 래치 회로가 모든 데이터 "1"을 유지하기 까지, 또는 10 사이클의 최대 기록 시간에 이르기까지 반복된다.

도 16은 선택 셀의 채널에 공급되는 기록 금지 전위의 바이어스 조건을 도시하고 있다. 비트선 측 선택 게이트선 SSL의 트랜지스터는 도통 상태이고, 또한 소스선 측의 선택 게이트선 GSL의 트랜지스터는 비도통 상태이며, 기록 셀의 비트선은 0 V로, 기록 금지 셀의 비트선은 Vcc로 한다. 전압 0 V가 공급된 비트선에 의해 그의 NAND 셀의 각 채널은 접지 전위로 된다. 선택 셀의 게이트에 기록 전압이 인가되면, 부유 게이트와 채널 사이에 큰 전위차가 생기고, 부유 게이트에 FN 터널 전류에 의해 전자가 주입된다. 기록 금지 셀에 있어서는 전원 전압 Vcc가 비트선에 인가되고 있으므로, 선택 NAND 셀의 채널이 예비 충전된다. 선택 NAND 셀의 워드선, 즉 기록 전압이 입력되는 선택 워드선과 패스 전압이 입력되는 비선택 워드선이 상승하면, 워드선, 부유 게이트, 채널, P 웰, 각각을 거친 직렬 용량의 결합에 의해 채널의 용량은 자동적으로 승압된다. 이와 같이 선택 블록내의 기록 금지 NAND 셀의 채널 전위는 워드선과 채널의 용량 결합에 의해 결정된다.

따라서, 기록 금지 전위를 충분히 높게 하기 위해서는 채널의 초기 충전을 충분히 실행하는 것, 또는 워드선과 채널 사이의 용량 커플링비를 크게 하는 것이 중요하게 된다.

워드선과 채널간의 커플링비 B는 다음과 같이 산출된다.

B = Cox/(Cox + Cj)

여기서, Cox는 워드선과 채널 사이의 게이트 용량의 총합, Cj는 셀 트랜지스터의 소스 및 드레인의 접합 용량의 총합이다. 또한, NAND 셀의 채널 용량이라 함은 상기 게이트 용량의 총합 Cox와 접합 용량의 총합 Cj의 합계로 된다. 그밖에 선택 게이트와 소스의 오버랩 용량이나 비트선과 소스 및 드레인의 용량 등은 전 채널 용량에 비하여 매우 작으므로, 여기서는 무시하고 있다.

0.4 ㎛룰의 64 M NAND 셀형 EEPROM의 경우, 셀 트랜지스터의 W(게이트폭)/L(게이트 길이) = 0.4 ㎛/0.38 ㎛이고, 워드선 핏치는 0.76 ㎛이다. 이 64 M의 경우, 게이트 용량 Cox와 접합 용량 Cj는 대략 같고, 커플링비 B는 0.5로 된다. 접합 용량은 P웰, 셀 트랜지스터의 소스 및 드레인의 불순물 농도 등의 프로세스 조건에 의해 최소 변화한다. 문헌1의 1153 페이지에는 커플링비가 80 %로 기술되어 있지만, 이와 같이 하기 위해서는 예를 들면, 접합 용량 Cj는 종래의 1/4로 될 필요가 있다. 그러나, 접합 용량을 저하시키기 위해서는 P웰의 농도가 묽게 하든가 또는 셀 트랜지스터의 소스 및 드레인의 불순물 농도를 묽게 해야 한다. 전자는 메모리 셀 간의 필드 내압을 저하시키게 되어 한계가 있다. 또한, 후자는 소스 및 드레인의 저항이 증대하므로, 셀 전류가 감소하게 된다.

또한, 게이트 용량 Cox를 증가시키고, 접합 용량 Cj를 감소시키는 방법이 문헌3 : R. Shirota et al., "A2. 3um2 Memory Cell Structure for 16Mb NAND EEPROMs." in TEDM`90 Technical Digest, pp. 103-106, Dec. 1990에 기재되어 있다. 이 문헌3에는 워드선의 핏치는 바꾸지 않고 워드선의 폭(셀 트랜지스터의 채널 길이)를 넓히고, 워드선 간의 스페이스를 좁히는 방법이 기재되어 있다. 그러나, 이 방법은 가공상 문제가 있다.

또한, 기록시에 셀이 형성되는 P웰을 부로 바이어스하고, 접합 용량의 공핍층을 늘리는 것에 의해 접합 용량을 저하시키는 방법이 있다. 그러나, 접합 용량은 근사적으로 접합의 빌트 인 포텐셜(built-in potential)과 역 바이어스와의 합의 평방근의 역수에 비례한다. 이 때문에, 예를 들면 6 V의 채널 전위에 대하여, P웰에 -2 V 인가하여도, 접합 용량은 약 90 %밖에 저하하지 않고, 큰 효과는 기대할 수 없다. 더욱이, 부 바이어스를 P웰에 부여하기 위한 여분의 회로와 파워와 시간을 필요로 한다.

이상, 커플링비 B를 크게 하는 방법은 여러 가지 있지만, 어떠한 방법에도 각각 문제가 있다.

또한, 문헌2 및 문헌4 : T.Tanaka at al., " A Quick Intelligent Program Architecture for 3V-Only NAND-EEPROM`s." in Symp. VLSI Circuits Dig. Tech. Papers, June 1992, pp. 20-21에는 기록시의 기록 금지 NAND 셀의 채널 전위를 문헌1과는 다른 방법으로 부여하는 방법이 기재되어 있다. 즉, 문헌1에서는 플로팅 상태로 한 채널과 워드선의 용량 결합에 의해, 채널 전위를 승압시키고 있다. 이것에 대하여, 문헌2 및 문헌4에서는 칩 내의 주변 회로의 챠지 펌프(charg pump)로 승압한 기록 금지 전위를 센스 앰프에서 비트선을 거쳐 직접 채널에 부여하고 있다.

도 17은 문헌4의 메모리 셀 및 비트선을 포함하는 센스 앰프를 도시한 회로도이고, 도 18은 그 NAND 셀의 메모리 셀의 소거, 판독, 기록 동작의 바이어스 상태를 도시하고 있다. 기록시, 선택된 NAND 셀의 선택 워드선 CG6(제어 게이트선)에는 Vpp(18 V), 비선택 워드선 CG1∼CG8 및 선택 게이트선 SG1에는 Vm(10 V)를 인가하고, 기록을 실행하는 비트선에는 0 V를 인가하고, 기록을 실행하지 않는 비트선에는 Vmb(8 V)를 각각 센스 앰프에서 인가한다. 따라서, 기록 금지 NAND 셀의 채널에는 비트선, 선택 게이트선을 거쳐, 8 V의 고정 전위가 부여된다. 이 때, 선택 게이트선 및 비선택 워드선의 전위 Vm을 기록을 실행하지 않는 비트선의 전위Vmb보다도 2 V높게 하는 이유는 선택 게이트의 임계치 전압 약 2 V와 이미 기록된 셀이 기록을 실행하는 셀 보다도 NAND 셀에서 비트선측에 있는 경우, 그 임계치 전압을 고려하고 있기 때문이다.

문헌2 및 문헌4의 문제점은 다음의 2가지를 들 수 있다. 제1 문제점은 기록 금지 전위를 센스 앰프에서 비트선에 부여하고 있는 것이다. 이 때문에, 센스 앰프를 구성하는 트랜지스터를 고내압 트랜지스터로 할 필요가 있다. 전원 전압 Vcc가 3.3 V인 경우, 전원 전압 Vcc가 입력되는 트랜지스터는 게이트 산화막 두께가 예를 들면 120 옹스트롬으로 얇다. 이 때문에, 게이트 길이가 짧고, 즉 디자인 룰이 예를 들면, 0.4 ㎛로 엄격한 룰로 설계할 수 있다.

한편, 기록 금지 전위 8 V에 견딜 수 있는 트랜지스터는 예를 들면 산화막 두께가 200 옹스트롬으로 두껍고, 게이트 길이가 1 ㎛로 길다. 즉, 이 트랜지스터는 예를 들면 1 ㎛에 따르는 룰로 설계할 필요가 있다. 따라서, 센스 앰프의 레이아웃 면적이 증대하거나 또 가는 핏치의 비트선에 대응하여 센스 앰프를 레이아웃하는 것이 곤란하게 된다.

제2 문제점은 채널에 비트선을 거쳐 기록 금지 전위를 입력하기 위해, 패스 트랜지스터로 되는 비선택 워드선 및 선택 게이트선에 그들의 임계치 전압을 가미한 높은 전압을 인가할 필요가 생긴다. 비선택 워드선의 전위를 높게 하는 것은 기록을 실행하는 NAND 셀의 비선택 셀이 오기록한다고 하는 문제가 발생한다. 따라서, 기록 금지 전위는 오기록을 일으키지 않는 전위로 제한을 받으므로, 기록 금지 전위의 허용 전위폭(윈도우(window))가 좁게 되는 문제가 있다. 또한, 선택 게이트선을 높게 하면, 기록을 실행하는 NAND 셀의 채널은 Vss(0 V)이므로, 그의 게이트 산화막에 큰 전계가 가해지고, 선택 게이트의 산화막의 파괴를 초래하는 문제가 있다.

본 발명은 상기 과제를 해결하기 위한 것으로, 그의 목적으로 하는 바는 플로팅 상태에 있는 NAND 셀의 채널이 워드선과의 용량 결합에 의해 승압한 후의 기록 금지 전위를 높게 하고 또한 오기록 마진을 넓힐 수 있고, 신뢰성을 향상할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

또한, NAND 셀의 채널로의 전위의 공급을 센스 앰프 이외에서 실행하는 것에 의해, 센스 앰프의 설계에 엄격한 디자인 룰을 적용할 수 있고, 레이아웃 면적을 삭감할 수 있고, 저렴한 반도체 기억 장치를 제공하는 것에 있다.

도 1은 본 발명의 제1 실시예에 관하여 도 8의 주요부를 도시한 회로도.

도 2는 제1 실시예에 관하여 도 1에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 3은 본 발명의 제2 실시예에 관하여 도 1에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 4는 본 발명의 제3 실시예에 관하여 도 1에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 5는 본 발명의 제4 실시예에 관하여 도 1에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 6은 본 발명의 제5 실시예에 관하여 도 1에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 7은 본 발명의 제6 실시예에 관하여 도 1에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 8은 본 발명의 구성을 도시한 블록도.

도 9는 본 발명의 주요부를 도시한 회로도.

도 10은 본 발명의 제7 실시예에 관하여 도 9에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 11은 본 발명의 제8 실시예에 관하여 도 9에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 12는 본 발명의 제9 실시예에 관하여 도 9에 도시한 회로의 기록시의 전위 파형을 도시한 도면.

도 13의 a는 종래 메모리 셀 어레이의 구성을 도시한 블록도.

도 13의 b는 도 13의 a에 도시한 페이지 버퍼의 회로도.

도 14의 a는 도 13의 a의 동작을 설명하기 위한 도면.

도 14의 b는 도 13의 a의 각 동작시의 바이어스를 도시한 도면.

도 15는 도 13의 a의 판독시의 동작 신호를 도시한 파형도.

도 16은 도 13의 a에 도시한 선택 셀의 채널에 공급되는 기록 정지 전위 바이어스 조건을 설명하기 위해 도시한 도면.

도 17은 종래 센스 앰프를 도시한 회로도.

도 18은 도 17에 도시한 회로의 각 동작시의 바이어스를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 비트선 제어 회로

3 : 행 디코더

6 : 열 디코더

8 : 타이밍 제어 회로

9 : 승압 회로

11 : NAND 셀

12 : 데이터 래치 회로

13 : 센스 앰프

14 : 예비 충전 회로(트랜지스터 Q1)

BL : 비트선

Vpre : 예비 충전 전압

Q2, Q3, Q5 : 트랜지스터

ST1, ST2 : 선택 게이트 트랜지스터

Tr0∼Tr15 : 셀 트랜지스터

CS : 소스선

SSL, GSL : 선택 게이트선

본 발명은 상기 과제를 해결하기 위해, 전기적으로 재기록가능한 메모리 셀을 복수개 접속하여 메모리 셀 유닛을 구성하고, 이 메모리 셀 유닛이 매트릭스 형상으로 배열된 메모리 셀 어레이, 선택 게이트선에 접속되고 상기 각 메모리 셀 유닛을 각 비트선에 접속하는 선택 게이트, 상기 비트선의 제1 노드에 접속되고 데이터의 기록시에 전원 전압보다 높은 예비 충전 전압을 상기 비트선에 공급하는 예비 충전 회로, 및 상기 비트선의 제2 노드에 트랜스퍼 게이트를 거쳐 접속되고 상기 메모리 셀에 기록하는 데이터를 유지하는 래치 회로를 포함하며, 데이터의 기록시에, 선택된 메모리 셀 유닛을 구성하는 메모리 셀의 전 채널이 상기 예비 충전 전압으로 충전되는 것을 특징으로 한다.

또한, 본 발명은 전기적으로 재기록 가능한 메모리 셀을 복수개 접속하여 메모리 셀 유닛을 구성하고 이 메모리 셀 유닛이 매트릭스 형상으로 배열된 메모리 셀 어레이, 선택 게이트선에 접속되고 상기 각 메모리 셀 유닛을 각 비트선에 접속하는 선택 게이트, 상기 메모리 셀 어레이의 워드선 및 상기 선택 게이트선을 선택하는 행 선택 수단, 상기 행 선택 수단에 접속되고 전원 전압보다 적어도 선택 게이트의 임계치 전압만큼 높은 제1 전압 및 기록 전압을 발생하는 전압 발생 회로, 및 상기 메모리 셀 어레이의 상기 비트선을 선택하는 열 선택 수단을 포함하며, 상기 메모리 셀에 데이터를 기록할 때, 비기록 비트선에는 전원 전압이 공급되고, 상기 전압 발생 회로에서 상기 선택 게이트선으로 상기 제1 전압이 공급되고, 비기록 비트선이 접속되는 메모리 셀 유닛내의 상기 메모리 셀의 채널의 전위는 비기록 비트선의 전위와 상기 선택 게이트의 임계치 전압의 차분 전압보다도 높은 예비 충전 전압으로 충전되어 플로팅 상태로 되고, 그 후, 상기 전압 발생 회로에 의해 발생된 상기 기록 전압이 선택된 메모리 셀 유닛내의 워드선에 공급되고, 플로팅 상태로 된 상기 메모리 셀의 채널이 이 워드선과의 용량 결합에 의해 상기 예비 충전 전압보다도 높아지고, 기록 금지 전위로 된다.

즉, 본 발명은 메모리 셀 유닛의 채널이 플로팅 상태로 되기 전의 예비 충전 전압을 높게 하고 있다. 이 때문에, 채널과 워드선의 용량 결합후의 기록 금지 전위를 높일 수 있다. 따라서, 오기록 마진을 넓힐 수 있고, 신뢰성을 향상할 수 있다.

또한, 전원 전압보다 높은 예비 충전 전압을 센스 앰프를 개재시키지 않고, 비트선에 인가하고 있다. 이 때문에, 센스 앰프를 고내압 트랜지스터에 의해 구성할 필요가 없다. 따라서, 센스 앰프의 설계에 엄격한 디자인 룰을 적용할 수 있고, 레이아웃 면적을 삭감할 수 있다.

(제1 실시예)

도 8은 본 발명이 적용되는 반도체 기억 장치를 도시한 구성도이다. 메모리 셀 어레이(1)는 행방향 및 열방향으로 매트릭스 형상으로 배열된 도시하지 않은 복수의 NAND 셀, 이들 NAND 셀에 접속된 워드선, 비트선, 선택 게이트선, 소스선을 포함하고 있다. 이 메모리 셀 어레이(1)에는 비트선 제어 회로(2), 행 선택 수단으로서의 행 디코더(3), 기판 전위 제어 회로(4)가 접속되어 있다. 상기 비트선 제어 회로(2)는 주로 CMOS 플립플롭 회로에 의해 구성되어 있다. 이 플립플롭 회로는 메모리 셀이 기록해야 할 데이터의 래치, 비트선의 전위를 검출하기 위한 센스 동작, 기록후의 검사 판독을 위한 센스 동작, 또한 재기록 데이터의 래치를 실행한다. 이 비트선 제어 회로(2)에는 데이터 입출력 버퍼(5) 및 열 선택 수단으로서의 열 디코더(6)가 접속되어 있다.

어드레스 버퍼(7)는 상기 행 디코더(3) 및 열 디코더(6)에 접속되어 있다. 어드레스 버퍼(7)로부터의 어드레스 신호는 행 디코더(3) 및 열 디코더(6)에 공급된다. 이들 행 디코더(3) 및 열 디코더(6)는 어드레스 신호에 따라, 메모리 셀 어레이(1)의 소정의 워드선, 비트선을 선택한다.

타이밍 제어 회로(8)는 반도체 기억 장치의 기록 동작, 판독 동작, 검사 동작 등을 제어하기 위한 신호를 생성한다. 승압 회로(9)는 상기 행 디코더(3) 및 메모리 셀 어레이(1)에 접속되어 있다. 이 승압 회로(9)는 상기 타이밍 제어 회로(8)로부터 공급되는 신호에 따라 전원 전위 Vcc에서 기록 전압 Vpgm, Vpass, 비트선의 예비 충전 전압 Vpre, 전위 Vtg 등을 발생하는 전압 발생 회로로서 동작한다.

상기 기판 전위 제어 회로(4)는 메모리 셀 어레이(1)가 형성되는 P형 영역(p기판 또는 p형 웰)의 전위를 제어한다.

도 1은 본 발명의 제1 실시예에 관한 회로도이고, 도 8의 주요부를 도시하고 있다. 이 회로는 NAND 셀(11), 비트선 BL, 센스 앰프(13)를 갖는 데이터 래치 회로(12), 예비 충전 회로(14)를 포함하고 있다.

즉, 도 1에 있어서, 비트선 BL에는 NAND 셀(11)이 접속되어 있다. 이 NAND 셀(11)은 선택 게이트 트랜지스터 ST1, ST2 및 적층 게이트형 FETMOS 구조를 갖는 셀 트랜지스터 Tr0∼Tr15, 메모리 셀의 소스선 CS(Cell Soruce)에 의해 구성되어 있다. 상기 셀 트랜지스터 Tr0∼Tr15는 서로 소스, 드레인 영역을 공유하여 직렬 접속되어 있다. 셀 트랜지스터 Tr0의 드레인은 선택 게이트 트랜지스터 ST1을 거쳐 비트선에 접속되고, 셀 트랜지스터 Tr15의 소스는 선택 게이트 트랜지스터 ST2를 거쳐 소스선 CS에 접속되어 있다. 셀 트랜지스터 Tr0∼Tr15의 제어 게이트는 워드선 WL0∼WL15에 각각 접속되고, 선택 게이트 트랜지스터 ST1, ST2의 게이트는 선택 게이트선 SSL, GSL에 각각 접속되어 있다.

상기 비트선 BL의 노드 N4에는 예비 충전 회로(14)를 구성하는 N채널 MOS 트랜지스터 Q1의 소스가 접속되어 있다. 이 트랜지스터 Q1은 비트선 BL을 예비 충전하기 위한 고전압 트랜지스터이고, 드레인에는 승압 회로(9)에서 출력되는 예비 충전 전압 Vpre가 공급되고 있다. 또한, 트랜지스터 Q1의 게이트에는 제어 신호 F1이 공급되고 있다. 상기 예비 충전 전압 Vpre는 전원 전압 Vcc를 3.3 V로 한 경우, 예를 들면 6 V로 설정된다.

한편, 상기 비트선 BL의 한쪽 끝과 노드 N3의 상호 간에는 N채널 MOS 트랜지스터 Q2, Q3이 직렬 접속되어 있다. 상기 트랜지스터 Q2는 디플리션 모드(depletion mode)의 고내압 트랜지스터, 상기 트랜지스터 Q3은 고내압 트랜지스터이다. 이들 트랜지스터 Q2, Q3은 제어 신호 F2, F3에 의해 제어된다. 상기 노드 N3에는 P채널 MOS 트랜지스터 Q4의 드레인이 접속되어 있다. 이 트랜지스터 Q4의 소스에는 전원 전압 Vcc가 공급되고, 게이트에는 제어 신호 F4가 공급되고 있다. 이 트랜지스터 Q4는 데이터의 판독시에 비트선의 부하 트랜지스터로서 동작한다.

N채널 MOS 트랜지스터 Q5∼Q9, Q12, Q13 및 P채널 MOS 트랜지스터 Q10, Q11은 데이터 래치 회로(12)를 구성한다. 이중, 상기 트랜지스터 Q10, Q11, Q12, Q13은 센스 앰프(13)를 구성한다. 상기 트랜지스터 Q10, Q12의 드레인은 노드 N1에 접속되고, 이 노드 N1은 입출력선 I/O에 접속되어 있다. 상기 노드 N1과 노드 N3의 상호간에는 상기 트랜지스터 Q5가 접속되어 있다. 이 트랜지스터 Q5의 게이트에는 제어 신호 F5가 공급되고 있다. 상기 노드 N3과 접지 전위 Vss 사이에는 상기 트랜지스터 Q6이 접속되어 있다. 이 트랜지스터 Q6의 게이트에는 제어 신호F6이 공급되고 있다. 상기 노드 N1과 상기 트랜지스터 Q11, Q13의 드레인(노드 N2)의 상호간에는 상기 트랜지스터 Q7, Q8이 접속되어 있다. 트랜지스터 Q7의 게이트에는 제어 신호 F7이 공급되고, 트랜지스터 Q8의 게이트에는 제어 신호 F8이 공급되고 있다. 상기 트랜지스터 Q7, Q8의 접속점과 접지 전위 Vss 상호간에는 상기 트랜지스터 Q9가 접속되어 있다. 이 트랜지스터 Q9의 게이트는 상기 노드 N3에 접속되어 있다.

상기 구성에 있어서, 동작에 대하여 설명한다.

도 2는 도 1에 도시한 회로의 기록시의 전위 파형도를 도시한다. 기록 동작이 시작하면, 먼저 기록 데이터가 입출력선 I/O에서 센스 앰프(13)로 로드(load)된다. 이 결과, 기록을 실행하는 비트선의 센스 앰프의 노드 N1은 Vss(0 V)로 세트되고, 기록을 실행하지 않는 비트선의 센스 앰프의 노드 N1은 Vcc(3.3 V)로 세트된다.

다음에, 비트선 예비 충전 신호 F1이 예비 충전 전압 Vpre + 임계치 전압 VthQ1의 전위로 된다(시각 t1). 이 전위는 예를 들면, 8 V이다. 이 때, 트랜지스터 Q2, Q3, Q5는 오프 상태로 되어 있다. 이 결과, 비트선 BL은 예비 충전 전압 Vpre(6 V)로 예비 충전된다. 이것과 동시에, 선택 NAND 셀의 워드선 WL0∼WL15, 선택 게이트선 SSL도 Vpass(8 V)로 올라간다. 이 결과, 선택 NAND 셀을 구성하는 전 트랜지스터의 채널(소스와 드레인 영역도 포함함)의 전위는 Vpre(6 V)로 된다. 단, 선택 게이트의 트랜지스터의 임계치 전압만큼 및 기록후의 셀 트랜지스터의 임계치 전압만큼, 예비 충전 전압 Vpre보다도 높은 전압을 선택 NAND 셀의 워드선WL0 내지 WL15, 선택 게이트선 SSL에 입력한다. 또한, 예비 충전 전압 Vpre이 각 트랜지스터에서의 임계치 전압 하락을 고려하여도 충분히 높은 전위로 설정되어 있는 경우는 각 트랜지스터의 게이트 전압은 예비 충전 전압 Vpre이라도 좋다.

상기와 같이, 비트선 및 NAND 셀이 예비 충전된 후, 비트선 예비 충전 신호 F1이 전위 Vpre + VthQ1(8 V)에서 접지 전위 Vss(0 V)로 저하된다. 이 때문에, 비트선 및 NAND 셀의 채널은 플로팅 상태로 된다(시각 t2).

여기서, 예를 들면 워드선 WL2에 관하여 기록이 실행되는 경우를 설명한다. 워드선 WL2는 전위 Vpre + Vthcell(8 V)에서 기록 전압 Vpgm 예를 들면, 18 V로 상승된다(시각 t3). 이것에 따라, 셀 트랜지스터 Tr2의 채널의 전위는 채널과 워드선 WL2와의 용량결합에 의해 승압한다. 여기서, 셀 트랜지스터 Tr2의 전위가 승압할 때, 인접하는 셀 트랜지스터 Tr1, Tr3은 컷 오프하고, 예를 들면 셀 트랜지스터 Tr2의 채널과 워드선 WL2의 용량결합비 B를 0.5로 하면, 셀 트랜지스터 Tr2의 채널 전위는 6 V + (18 V - 8 V) × 0.5 = 11 V로 된다. 이렇게 한 컷 오프를 충분히 실행하기 위해서는 워드선 WL1, WL3의 전위를 Vpre + Vthcell(8 V)에서 예를 들면, Vcc(3.3 V)로 내린다. 이 점에 대해서는 제2 실시예에서 설명한다.

다음에, 비트선과 센스 앰프 사이의 트랜스퍼 게이트의 제어 신호 F2, F3, F5가 고 레벨로 되고, 트랜지스터 Q2, Q3, Q5가 도통한다(시각 t4). 이때, 제어 신호 F2, F3, F5의 전위는 각각 전원 전위 Vcc, Vcc 또는 Vtg, Vcc 또는 Vtg로 한다. 전위 Vtg는 접지 전위와 전원 전압 사이의 전위로, 예를 들면 1.8 V로 한다. 트랜지스터 Q2, Q3, Q5가 도통하면, 센스 앰프(13)에 저장된 기록 데이터에 따라비트선 BL의 전위가 변화한다. 즉, 기록을 실행하는 경우, 센스 앰프(13)의 노드 N1이 접지 전위 Vss(0V)이므로, 비트선 BL은 방전하고, 접지 전위 Vss(0 V)로 된다. 이 결과, 이 비트선 BL에 접속된 NAND 셀의 채널도 접지 전위로 된다. 따라서, 셀 트랜지스터 Tr2는 채널과 콘트롤 게이트의 전위차가 18 V로 되므로, 부유 게이트에 전자가 주입되고, 기록이 실행된다.

한편, 기록을 실행하지 않는 경우, 센스 앰프(13)의 노드 N1은 전원 전압 Vcc(3.3 V)이므로, 비트선 BL은 예비 충전 전압 Vpre(6 V)를 유지한다. 이 결과, 이 비트선에 접속된 NAND 셀의 채널은 방전되지 않고, 플로팅 상태를 유지한다. 이것에 의해, 워드선 WL2에 18 V가 인가되고 있어도 셀 트랜지스터 Tr2의 채널은 고 레벨(11 V)을 유지하고 있다. 이 때문에, 워드선 WL2와 셀 트랜지스터 Tr2의 채널 사이의 전압은 7 V이고, 셀 트랜지스터 Tr2의 부유 게이트에 전자가 주입되지 않는다.

그후, 워드선 WL2에 관한 메모리 셀로의 기록이 종료하면, 워드선 WL0, WL1, WL3∼WL15가 전위 Vpre + Vthcell(8 V)에서 접지 전위 Vss(0 V)로 리셋되고, 선택 워드선 WL2는 기록 전압 Vpgm에서 접지 전위 Vss(0 V)로 리셋된다(시각t5). 또한, 선택 게이트선 SSL은 전위 Vpre + Vthssl(8 V)에서 접지 전위 Vss(0 V)로 리셋된다. 그후, 제어 신호 F5가 전원 전압 Vcc 또는 전위 Vtg에서 접지 전위 Vss로 저하하고, 센스 앰프(13)와 비트선 BL은 트랜지스터 Q5에 의해 절리된다(시각 t6).

다음에, 제어 신호 F6이 접지 전위 Vss에서 전원 전위 Vcc로 되고, 기록을 실행하지 않았던 비트선이 트랜지스터 Q6을 거쳐 방전된다(시각 t7). 그 후, 기록검사가 실행된다. 이 기록 검사는 본 발명의 본질은 아니므로, 설명은 생략한다.

또한, 기록 검사는 미국 특허 USP 5,361,277이나 상기 문헌4에 기재된 방법과 마찬가지이다.

또한, 상기 트랜지스터 Q2, Q3을 고내압 트랜지스터로 하고 있는 이유는 다음과 같다. 소거시에 비트선은 예를 들면 20 V의 고전압으로 된다. 그때에, 센스 앰프측의 회로에 고전압이 인가되지 않도록, 트랜지스터 Q2, Q3은 버퍼의 역할을 겸하고 있기 때문이다. 또한, 이들 트랜지스터 Q2, Q3은 기록시에 비트선에 공급되는 고전압의 예비 충전 전압으로부터 센스 앰프를 보호하고 있다.

상기 실시예에 의하면, 비트선 BL의 한쪽 끝에 예비 충전 회로(14)로서 트랜지스터 Q1을 접속하고, 데이터의 기록시에 이 트랜지스터 Q1을 거쳐 비트선을 전원 전압 Vcc보다 높은 예비 충전 전압 Vpre로 충전하고 있다. 따라서, NAND 셀의 전 채널을 예비 충전 전압 Vpre으로 충전할 수 있으므로, 워드선과의 용량결합후의 기록 금지 전위를 높일 수 있고, 오기록의 마진을 증대할 수 있다.

또한, 예비 충전 전압 Vpre는 비트선 BL의 한쪽 끝에 마련된 예비 충전 회로(14)를 거쳐 비트선 BL에 접속되고, 센스 앰프를 거쳐 개재하지 않는다. 이 때문에, 센스 앰프를 고내압화할 필요가 없다. 따라서, 센스 앰프를 구성하는 트랜지스터에 최소의 디자인 룰을 적용할 수 있으므로, 레이아웃 면적을 삭감하는 것이 가능하다.

더욱이, 예비 충전 회로(14)는 하나의 트랜지스터 Q1을 마련하는 정도로 좋다. 이 때문에, 비트선의 간극이 좁아진 경우에 있어서도 트랜지스터 Q1을 용이하게 레이아웃할 수 있다.

(제2 실시예)

도 3은 도 1에 도시한 회로의 기록시의 전위 파형도를 도시하고 있다. 이 실시예에 있어서, 비트선을 예비 충전 전압 Vpre + 임계치 전압 VthQ1(8 V)로 예비 충전하고, 비트선 및 NAND 셀을 구성하는 전 트랜지스터의 채널을 플로팅 상태로 하는 동작(시각 t1∼t2)까지는 제1 실시예와 동일하므로 설명은 생략한다.

상기와 같이, 비트선 및 NAND 셀의 채널이 플로팅 상태로 된 상태에 있어서, 예를 들면 워드선 WL2에 관하여 기록이 실행되는 경우에 대하여 설명한다. 이 경우, 워드선 WL1과 WL3은 전위 Vpre + Vthcell(8 V)에서 전원 전위 Vcc(3.3 V)로 저하된다(시각 t21). 이 결과 셀 트랜지스터 Tr1, Tr3이 빠르게 컷 오프하고, 셀 트랜지스터 Tr2의 채널은 NAND 셀에서 절리된다. 여기서, 제1 실시예와 다른 것은 제1 실시예에서는 워드선 WL1, WL3의 전위가 Vpre + Vthcell보다 다소 높게 설정된 경우, 셀 트랜지스터 Tr1, Tr3은 워드선 WL2의 전위를 Vpgm으로 상승시켜도 곧바로 컷 오프하지 않는 것에 대하여, 제2 실시예에 있어서는 워드선 WL의 전위 상승과 동시에 셀 트랜지스터 Tr1, Tr3 이 컷 오프하는 점이다.

워드선 WL1, WL3의 전위가 8 V에서 전원 전위 Vcc로 저하된 후, 워드선 WL2의 전위는 Vpre + Vthcell(8 V)에서 기록 전압 Vpgm, 예를 들면 18 V로 상승된다(시각 t3). 워드선 WL2의 전위를 상승시키는 타이밍은 워드선 WL1, WL3의 전위를 8 V에서 3.3 V로 저하시키는 타이밍(시각 t21)과 동시로 하여도 좋다. 워드선 WL2의 전위가 상승함에 따라, 셀 트랜지스터 Tr2의 채널의 전위는 채널과 워드선 WL2의용량 결합에 의해 승압한다. 예를 들면, 셀 트랜지스터 Tr2의 채널과 워드선 WL2의 용량결합비 B를 0.5로 하면, 6 V + (18 V - 8 V)×0.5 = 11 V 로 된다. 셀 트랜지스터 Tr2의 채널이 11 V로 상승할 때, 인접하는 셀 트랜지스터 Tr1, Tr3은 컷 오프하고 있으므로, 셀 트랜지스터 Tr2의 채널의 전하가 인접하는 트랜지스터 Tr1, Tr3으로 빠지는 일이 없다. 따라서, 셀 트랜지스터 Tr2의 채널 전위는 효율좋게 승압된다.

그러나, T.S. Jung etc, "A 3.3v 128mB Multi-Level NAND Flash Memory 1 or Mass Storage Applications," in ISSCC-Dig. Tech. Papers, Feb, 1996, pp. 32-33(문헌5)에는 선택 워드선과 인접하는 워드선의 전위를 접지 전위 Vss(0 V)호 내리고, 기록을 실행하지 않는 메모리 셀의 채널의 전위만을 승압하는 기술이 로컬·셀프·부스트(LSB : Local Self Boost)로 불리어 기재되어 있다. 그러나, 이 문헌5에 있어서, 선택 워드선과 인접하는 워드선은 접지 전위 Vss(0 V)로 저하되어 있다. 이 때문에, 랜덤 페이지 기록이 불가능하게 되어 있다. 통상 NAND 셀에 대한 기록은 비트선의 콘택트에서 떨어진 셀 소스선 측의 메모리 셀에서 순차 기록되어 있다. 이것에 대하여, 랜덤 페이지 기록이라 함은 NAND 셀의 메모리 셀에 대하여 랜덤하게 기록을 실행하는 것이다.

문헌5의 경우, 비트선 콘택트에 가까운 측의 메모리 셀에 기록을 실행한 후, 그 메모리 셀보다도 셀 소스 측의 메모리 셀에 데이터를 기록하는 것이 허용되어 있다. 그러나, 선택 워드선과 인접하는 워드선을 접지 전위(0 V)로 저하시킨 후, 가령 선택 워드선보다 비트선 측에 위치하는 인접 워드선에 접속된 메모리 셀에 데이터가 이미 기록되어 있는 경우, 그 셀 트랜지스터는 게이트가 0 V에서 임계치 전압이 약 2 V이므로, 컷 오프한다. 이 때문에, 비트선에서 기록을 실행하는 선택 셀의 채널로 전위(0 V)가 인가되지 않는다. 따라서, 문헌5는 기재된 내용과는 달리, 랜덤하게 페이지 기록을 허용하고 있지 않다.

한편, 본 실시예에 있어서, 선택 워드선 WL2에 기록 전압 Vpgm을 공급할 때, 선택 워드선 WL2와 인접하는 워드선 WL1, WL3의 게이트의 전위는 Vpre + Vthcell(8 V)에서 전원 전압 Vcc(3.3 V)까지밖에 저하시키지 않는다. 이 때문에, 선택 워드선 WL2보다 비트선 측에 위치하는 워드선 WL1에 접속된 셀 트랜지스터 Tr1은 비트선 BL의 전위가 0 V로 되면, 도통한다. 따라서, 랜덤 페이지 기록을 실행하는 경우에도, 기록을 실행하는 NAND 셀내의 선택 셀의 채널에 비트선에서 접지 전위 Vss(0 V)를 공급할 수 있다.

또한, 워드선 WL0에 기록이 실행되는 경우, 인접하는 워드선 WL1이 전위 Vpre + Vthcell(8 V)에서 전원 전위 Vcc(3.3 V)로 저하한다. 이때, 선택 게이트선 SSL을 전위 Vpre + Vthcell(8 V)에서 전원 전위(3.3 V)로 저하시켜도 좋다. 선택 게이트선 SSL을 전원 전위 Vcc로 저하시키는 것은 제3 실시예에 있어서 설명한다.

상기와 같이 하여, 선택 워드선 WL2에 기록 전압 Vpgm을 공급한 후, 제1 실시예와 마찬가지로, 비트선과 센스 앰프 사이에 접속된 트랜지스터 Q2, Q3, Q5가 도통되고, 센스 앰프에 래치된 데이터에 따라 비트선의 전위가 제어된다. 그이후의 동작은 제1 실시예와 마찬가지이므로, 설명은 생략한다.

상기 제2 실시예에 의하면, 선택 워드선 WL2에 기록 전압 Vpgm을 공급할 때,선택 워드선과 인접하는 워드선의 게이트 전위는 Vpre + Vthcell(8 V)에서 전원 전압 Vcc(3.3 V)까지 저하되고, 접지 전위 Vss(0 V)까지 내려가지 않는다. 따라서, 선택 셀의 채널에 비트선에서 접지 전위 Vss(0 V)를 공급할 때, 선택 셀에서 비트선측의 인접 셀은 도통하고 있으므로, 선택 셀의 채널에 접지 전위 Vss(0 V)를 공급할 수 있다. 따라서, 랜덤 페이지 기록을 실행할 수 있다.

(제3 실시예)

도 4는 도 1에 도시한 회로의 기록시의 전위 파형도를 도시하고 있다. 이 실시예에 있어서, 비트선을 예비 충전 전압 Vpre(6 V)로 예비 충전하고, 비트선 및 NAND 셀의 채널을 예비 충전 전압 Vpre(6 V)로 하여 플로팅 상태로 하는 동작(시각 t1∼t2)까지는 제1 실시예와 동일하므로 설명은 생략한다.

상기와 같이, 비트선 및 NAND 셀의 채널이 플로팅으로 된 상태에 있어서, 예를 들면, 워드선 WL2에 관하여 기록이 실행되는 경우를 설명한다. 워드선 WL1, WL3은 전위 Vpre + Vthcell(8 V)에서 전원 전위 Vcc(3.3 V)로 저하한다(시각 t21). 그 결과, 셀 트랜지스터 Tr2의 채널은 셀 트랜지스터 Tr1과 Tr3이 컷 오프하므로, NAND 셀에서 절리된다. 또한, 이것과 동시에 선택 게이트선 SSL도 전위 Vpre + Vthssl(8 V)에서 전원 전압 Vcc(3.3 V)로 저하된다. 그 결과, 선택 게이트의 트랜지스터 ST1은 컷 오프하여, NAND 셀은 비트선에서 절리된다.

워드선 WL1, WL3의 전위는 8 V에서 3.3 V로 저하된 후, 워드선 WL2의 전위는 Vpre + Vthcell(8 V)에서 기록 전압 Vpga, 예를 들면 18 V로 상승된다(시각 t3). 워드선 WL2의 전위를 상승시키는 타이밍은 워드선 WL1, WL3의 전위를 8 V에서 3.3V로 저하시키는 타이밍(시각 t21)과 동시로 하여도 좋다. 워드선 WL2의 전위가 상승함에 따라, 셀 트랜지스터 Tr2의 채널의 전위는 채널과 워드선 WL2의 용량 결합에 의해 승압한다. 예를 들면, 셀 트랜지스터 Tr2의 채널과 워드선 WL2의 용량결합비 B를 0.5로 하면, 6 V + (18 V - 8 V)×0.5 = 11 V 로 된다. 셀 트랜지스터 Tr2의 채널이 11 V로 상승할 때, 인접하는 셀 트랜지스터 Tr1, Tr3은 컷 오프하고 있으므로, 셀 트랜지스터 Tr2의 채널의 전하가 인접하는 트랜지스터 Tr1, Tr3으로 빠지는 일이 없다. 따라서, 셀 트랜지스터 Tr2의 채널 전위는 효율좋게 승압된다.

다음에, 상기 제1 실시예와 마찬가지로, 비트선과 센스 앰프 사이의 트랜스퍼 게이트의 제어 신호 F2, F3, F5가 고 레벨로 되고, 트랜지스터 Q2, Q3, Q5가 도통한다(시각 t4). 이때, 제어 신호 F2, F3, F5의 전위는 각각 전원 전위 Vcc, Vcc 또는 Vtg, Vcc 또는 Vtg로 한다. 전위 Vtg는 접지 전위와 전원 전위 사이의 전위로, 예를 들면 1.8 V로 한다. 트랜지스터 Q2, Q3, Q5가 도통하면, 센스 앰프(13)에 래치된 데이터에 따라 비트선 BL의 전위가 제어된다. 즉, 데이터를 기록하는 경우, 노드 N1이 접지 전위 Vss(0V)이므로, 비트선 BL은 방전하고, 접지 전위 Vss(0 V)로 된다. 이 결과, 이 비트선 BL에 접속된 NAND 셀을 구성하는 전 트랜지스터의 채널도 접지 전위로 된다. 따라서, 셀 트랜지스터 Tr2는 채널과 콘트롤 게이트의 전위차가 18 V로 되므로, 부유 게이트에 전자가 주입되고, 기록이 실행된다.

한편, 기록을 실행하지 않는 경우, 노드 N1은 전원 전압 Vcc(3.3 V)이므로, 비트선 BL은 예비 충전 전압 Vpre(6 V)를 유지한다. 이때, 인접 비트선 간의 용량결합비 C를 0.6으로 하고, 기록을 실행하지 않은 비트선이 기록을 실행하는 비트선사이에 끼워진 최악 조건을 고려하여 본다. 기록을 실행하지 않는 비트선은 예비 충전 전압 Vpre에서 Vpre - (Vpre - Vss) × C = 6 V - (6 V - 0 V) × 0.6 = 2.4 V까지 저하한다. 따라서, 기판 바이어스 효과를 가미한 선택 게이트 트랜지스터 ST1의 임계치 전압은 약 2 V로 높으므로, 컷 오프 상태를 유지한다. 그러나, 필요하면, 선택 게이트선 SSL의 전위를 전원 전압 Vcc와 접지 전위 Vss 사이의 전위 Vst, 예를 들면 2 V정도까지 저하시키고, 트랜지스터 ST1의 컷 오프를 보다 확실한 것으로 하여도 좋다. 이 결과, 이 비트선에 접속되는 NAND 셀의 채널도 방전되지 않고, 플로팅 상태를 유지한다. 이것에 의해, 워드선 WL2에 기록 전압 18 V가 인가되어 있어도, 셀 트랜지스터 Tr2의 채널이 11 V로 고 레벨을 유지하고 있으므로, 워드선 WL2와 플로팅 상태의 셀 트랜지스터 Tr2의 채널의 전위차는 7 V이고, 셀 트랜지스터 Tr2는 기록되지 않는다.

선택 워드선 WL2에 관한 메모리 셀로의 기록이 종료한 이후의 동작은 제1 실시예에 도시한 시각 t5∼t7의 동작과 마찬가지이므로, 설명은 생략한다.

상기 제3 실시예에 의하면, 비트선을 예비 충전 전압 Vpre로 충전한 후, 기록 데이터에 따라 비트선의 전하를 변화시킬 때, 선택 게이트선의 전위를 전원 전위 Vcc이하로 내리고, 선택 게이트 트랜지스터를 컷 오프 상태로 설정하고 있다. 따라서, NAND 셀을 비트선에 절리할 수 있으므로, 예를 들면 고 레벨을 유지하고 있는 비트선에 인접하는 비트선이 저 레벨로 유지되어 있는 경우에 있어서, 비트선 상호의 커플링 노이즈(coupling noise)에 의해 고 레벨을 유지하는 비트선의 전위가 저하한 경우에 있어서도, NAND 셀의 채널이 방전되는 것을 충분히 방지할 수 있고, 기록을 실행하지 않는 메모리 셀로의 오기록을 방지할 수 있다.

(제4 실시예)

도 5는 도 1에 도시한 회로의 기록시의 전위 파형도를 도시하고 있다. 이 실시예에 있어서, 비트선을 예비 충전 전압 Vpre(6 V)로 예비 충전하고, 비트선 및 NAND 셀의 채널을 예비 충전 전압 Vpre(6 V)로 하는 동작(시각 t1∼t2)까지는 제1 실시예 내지 제3 실시예와 동일하므로 설명은 생략한다. 제1 실시예 내지 제3 실시예에 있어서, 비트선 예비 충전 신호 F1은 시각 t2에 있어서 Vpre + VthQ1(8 V)에서 접지 전위 Vss로 되어 있다. 그러나, 이 실시예에 있어서, 비트선 예비 충전 신호 F1은 시각 t2이후도 Vpre + VthQ1(8 V)를 유지하고, 비트선은 계속 충전된다.

상기와 같이, 비트선 및 NAND 셀의 채널이 충전된 상태에 있어서, 예를 들면 워드선 WL2에 관하여 기록이 실행되는 경우를 설명한다. 워드선 WL1, WL3은 실시예 3에서 설명한 바와 같이, 전위 Vpre + Vthcell(8 V)에서 전원 전위 Vcc(3.3 V)로 저하한다(시각 t21). 그 결과, 셀 트랜지스터 Tr2의 채널은 셀 트랜지스터 Tr1과 Tr3이 컷 오프하므로, NAND 셀에서 절리된다. 또한, 이것과 동시에, 선택 게이트선 SSL도 전위 Vpre + Vthssl의 8 V에서 전원 전압 Vcc전원 전압(3.3 V)로 저하된다. 그 결과, 선택 게이트의 트랜지스터 ST1은 컷 오프하여, NAND 셀은 비트선에서 절리된다.

워드선 WL1, WL3의 전위가 8 V에서 3.3 V로 저하된 후, 워드선 WL2의 전위는 Vpre + Vthcell(8 V)에서 기록 전압 Vpga, 예를 들면 18 V로 상승된다(시각 t3).워드선 WL2의 전위를 상승시키는 타이밍은 워드선 WL1, WL3의 전위를 8 V에서 3.3 V로 저하시키는 타이밍(시각 t21)과 동시로 하여도 좋다. 워드선 WL2의 전위가 상승함에 따라, 셀 트랜지스터 Tr2의 채널의 전위는 채널과 워드선 WL2의 용량 결합에 의해 승압한다. 예를 들면, 셀 트랜지스터 Tr2의 채널과 워드선 WL2의 용량결합비 B를 0.5로 하면, 6 V + (18 V - 8 V)×0.5 = 11 V 로 된다. 셀 트랜지스터 Tr2의 채널이 11 V로 상승할 때, 인접하는 셀 트랜지스터 Tr1, Tr3은 컷 오프하고 있으므로, 셀 트랜지스터 Tr2의 채널의 전하가 인접하는 트랜지스터 Tr1, Tr3으로 빠지는 일이 없다. 따라서, 셀 트랜지스터 Tr2의 채널 전위는 효율좋게 승압된다.

그후, 비트선 예비 충전 신호F1이 Vpre + VthQ1(8 V)에서 접지 전위 Vss로 저하되고, 비트선은 플로팅 상태로 된다(시각 t4). 이것과 함께, 비트선과 센스 앰프 사이에 배치된 트랜지스터 Q2, Q3, Q5의 제어신호 F2, F3, F5가 고 레벨로 되고, 이들 트랜지스터 Q2, Q3, Q5가 도통한다.

선택 워드선 WL2에 관한 메모리 셀로의 기록이후의 동작은 제3 실시예에 도시한 시각 t5∼t7의 동작과 마찬가지이므로, 설명은 생략한다.

상기 실시예에 의하면, 센스 앰프에서 NAND 셀로 데이터가 전송되기까지 비트선 BL에 예비 충전 전압을 공급하고 있다. 이 때문에, 비트선의 전위의 누설(leak)를 방지할 수 있고, 기록 데이터를 확실히 전송할 수 있다.

(제5 실시예)

도 6은 도 1에 도시한 회로의 기록시의 전위 파형도를 도시하고 있다. 도 6에 있어서, 기록 데이터가 공급되는 기록 비트선 및 이 비트선에 접속된 NAND 셀에대해서의 예비 충전에서 기록 종료까지의 동작(시각 t1∼t7)은 제3 실시예와 마찬가지이다.

이것에 대하여, 비기록(기록 금지) 데이터가 공급되는 비기록 비트선에 대하여 비트선 BL을 예비 충전 전압 Vpre(6 V)로 예비 충전함과 동시에 선택 NAND 셀을 구성하는 전 트랜지스터의 채널의 전위를 예비 충전 전압 Vpre(6 V)로 한 후, 플로팅 상태로 하는 동작(시각 t1∼t2)은 제3 실시예와 마찬가지이다. 그러나, 그이후, 트랜지스터 Q1, Q4의 제어가 다르다.

즉, 기록 비트선 측이 기록 동작을 실행하고 있는 동안, 비기록 비트선의 전위가 저하하는 것을 방지하기 위해, 비기록 비트선에 접속된 트랜지스터 Q1 또는 트랜지스터 Q4가 도통된다(시각 t2∼t42 또는 시각 t11∼t41). 단, 이때, 트랜지스터 Q1 또는 트랜지스터 Q4의 비트선으로의 충전 전류가 기록을 실행하는 비트선의 센스 앰프의 트랜지스터 Q12로 흐르는 전류보다도 적게 되는 것이 조건이다. 따라서, 트랜지스터 Q1을 부하 트랜지스터로 한 경우, 그 게이트 전위를 Von1(접지 전위보다 약간 높은 전위)로 하고, 예를 들면 서브 임계치(sub-threshold) 영역에서 트랜지스터 Q1을 동작시킨다. 트랜지스터 Q4를 사용한 경우도 마찬가지로 그 게이트 전위를 Von2(전원 전위보다 약간 낮은 전위)로 하고, 예를 들면 서브 임계치 영역에서 트랜지스터 Q4를 동작시킨다.

이와 같은 구성으로 하는 것에 의해, 기록을 실행하지 않는 비트선의 전위 저하를 완화할 수 있다. 이 결과, 비기록 비트선이 접속되는 NAND 셀의 채널도 방전되지 않고 플로팅 상태, 즉 고 레벨을 유지한다. 이것에 의해, 워드선 WL2에 기록 전압 18V가 인가되고 있어도 셀 트랜지스터 Tr2의 채널이 11 V로 고 레벨을 유지하고 있으므로, 워드선 WL2와 플로팅 상태의 셀 트랜지스터 Tr2의 채널 사이의 전압은 7V이고, 셀 트랜지스터 Tr2로 전자가 주입되지 않는다.

선택 워드선 WL2에 관한 메모리 셀로의 기록 종료 이후의 동작은 제3 실시예에 도시한 시각 t5∼t7의 동작과 마찬가지이므로, 설명은 생략한다.

상기 실시예에 의하면, 데이터를 기록하는 비트선이 기록 동작중, 기록을 실행하지 않는 비트선에 전위를 공급하고 있으므로, 비기록 비트선의 전위 저하를 완화할 수 있다.

(제6 실시예)

도 7은 도 1에 도시한 회로의 기록시의 전위 파형도를 도시한다. 이 실시예는 상기 제3 실시예와 대략 마찬가지 동작이지만, 트랜지스터 Q2, Q3, Q5의 동작 타이밍이 제3 실시예와 상위하다. 즉, 이 실시예에서는 선택 셀의 워드선에 기록 전압을 인가하기 이전에 트랜지스터 Q2, Q3, Q5를 도통 상태로 하고 있다.

비트선 BL이 Vpre(6 V)로 예비 충전됨과 동시에, 선택 NAND 셀의 전 채널의 전위가 Vpre(6 V)로 되고, 비트선 및 NAND 셀이 예비 충전되면, 비트선 예비 충전 신호 F1이 전위 Vpre + VthQ1(8 V)에서 접지 전위 Vss(0V)로 저하하고, 비트선 및 NAND 셀의 채널은 플로팅 상태로 된다(시각 t2).

다음에, 비트선과 센스 앰프 사이에 배치된 트랜지스터 Q2, Q3, Q5의 제어 신호 F2, F3, F5가 고 레벨로 되고, 트랜지스터 Q2, Q3, Q5가 도통한다(시각 t23). 이때, F2, F3, F5의 고 레벨은 각각 Vcc, Vcc 또는 Vtg, Vcc 또는 Vtg로 한다.Vtg는 접지 전압과 전원 전압 사이의 전위로, 예를 들면 1.8 V로 한다.

다음에, 센스 앰프(13)에 기억된 데이터에 따라 비트선의 전위가 제어된다. 즉, 기록을 실행하는 경우, 노드 N1은 접지 전위 Vss(0 V)이므로, 비트선 BL은 방전하고, 접지 전압 Vss로 된다. 이 결과, 이 비트선이 접속되는 NAND 셀의 채널도 접지 전압으로 된다. 한편, 기록을 실행하지 않는 경우, 노드 N1은 전원 전압 Vcc(3.3 V)이므로, 비트선 BL은 예비 충전 전압 Vpre(6 V)를 유지한다.

예를 들면, 워드선 WL2에 관하여 기록이 실행되는 경우, 워드선 WL1과 WL3은 전위 Vpre + Vthcell(8 V)에서 전원 전위 Vcc로 저하한다. 그 결과, 기록을 실행하지 않는 셀 트랜지스터 Tr2의 채널은 셀 트랜지스터 Tr1과 Tr3이 컷 오프하여, NAND 셀에서 절리된다. 또한, 이것과 동시에 선택 게이트선 SSL도 전위 Vpre + Vthcell(8 V)에서 전원 전위 Vcc(3.3 V)로 저하된다(시각 t21). 그 결과, 트랜지스터 ST1은 컷 오프하여, 기록을 실행하지 않는 NAND 셀은 비트선에서 절리된다.

워드선 WL1과 WL3이 8 V에서 3.3 V로 저하한 후, 워드선 WL2는 전위Vpre + Vthcell(8 V)에서 기록 전압 Vpgm, 예를 들면 18 V로 상승한다(시각 t3). 이것에 따라, 기록을 실행하지 않는 셀 트랜지스터 Tr2의 채널의 전위는 채널과 워드선 WL2의 용량 결합에 의해 예를 들면 11 V로 승압된다. 셀 트랜지스터 Tr2의 채널이 11 V로 상승할 때, 인접 메모리 셀 트랜지스터 Tr1, Tr3은 컷 오프하고 있으므로, 셀 트랜지스터 Tr2의 채널의 전하는 인접 셀 트랜지스터로 빠지는 일없이, 효율좋게 승압된다.

한편, 기록을 실행하는 셀 트랜지스터 Tr2에 대해서는 채널과 컨트롤 게이트의 전위차가 18 V로 되므로, 부유 게이트에 전자가 주입되어, 기록이 실행된다.

워드선 WL2에 관한 메모리 셀로의 기록 종료 이후의 동작(시각 t5∼t7)은 제3 실시예와 마찬가지이므로, 설명은 생략한다.

(제7 실시예)

도 9는 2개의 NAND 셀을 도시하고 있다. NAND 셀(91)은 비트선 BLi에 접속되고, NAND 셀(92)는 비트선 BLj에 접속되어 있다. 선택 게이트선 SSL, GSL은 각각 비트선측 및 소스선 측의 선택 게이트선, SWL은 선택 워드선, PWL은 패스 워드선, CSL은 셀 소스선을 도시하고 있다. NI, NJ는 각각 NAND 셀(91, 92)의 채널 노드를 도시하고 있다. 여기서, 비트선 BLi를 비기록 비트선, 비트선 BLj를 기록해야할 비트선으로 하여 설명한다.

도 10은 도 9에 도시한 회로의 기록 동작을 도시하고 있다. 도 10을 사용하여 도 9에 도시한 회로의 기록 동작에 대하여 설명한다.

이 실시예는 NAND 셀이 플로팅 상태로 되기 이전의 예비 충전 전압을 높게 하고, 워드선과의 용량결합후의 기록 금지 전위를 높게 하는 것에 의해, 오기록에 대한 마진을 크게 하고 있다.

즉, 먼저 비기록 비트선 BLi에는 전원 전위 Vcc가 공급되고, 비트선 측의 선택 게이트선 SSL에는 전위 Vcc + Vthssl(Vthssl : 선택 게이트의 임계치 전압)이 공급된다. 이 때문에, 비기록으로 된 NAND 셀(91)의 채널 노드 NI는 전원 전압 Vcc로 충전되고, 기록되는 NAND 셀(92)의 채널 노드 NJ는 접지 전위 Vss로 된다(시각 t1).

이후에, 기록 동작이 시작되어, 워드선 PWL, SWL의 전위가 서서히 상승한다(시각 t2). 이때, NAND 셀의 모든 셀이 소거되어 있고, 각 셀의 임계치 전압이 전원 전압 Vcc이하로 되어 있는 경우, NAND 셀(91)의 전 채널은 전원 전압 Vcc로 된다. 따라서, 선택 게이트가 컷 오프하므로, 즉시 채널은 플로팅 상태로 되고, 워드선과 용량 결합에 의해 승압된다.

또한, NAND 셀(91)내에 임계치 전압이 높은 셀 또는 기록후의 셀이 포함되어 있는 경우, 워드선이 Vcc + Vthcell(Vthcell : 셀 트랜지스터의 임계치 전압)의 전압으로 되면, NAND 셀(91)을 구성하는 전 셀 트랜지스터의 채널은 도통되고, 전원 전압 Vcc으로 된다. 그후, 그 이상으로 워드선의 전위가 높게 되면, 선택 게이트가 컷 오프하므로, 곧바로 채널은 플로팅 상태로 되고, 워드선과 용량결합에 의해 승압된다.

따라서, 소거 셀, 기록 셀의 상위 및 임계치 전압의 상위에 관계없이, 워드선의 상승에 따라, NAND 셀(91)의 전 채널이 전원 전압 Vcc로 되기까지 비트선 BLi부터 충전된다. 비트선 BLi로부터의 충전에 의해, NAND 셀(91)의 전 채널의 전위가 전원 전압 Vcc로 되면, 비트선 BLi측의 선택 게이트가 컷 오프하고, NAND 셀(91)의 채널이 플로팅 상태로 된다. 그후, 선택 워드선 SWL이 기록 전압 Vpgm으로 상승되고, 비선택 워드선 PWL이 상기 기록 전압 Vpgm의 중간 전압 Vpass로 상승되면, 각 워드선과 용량 결합에 의해 채널 전위가 승압된다.

이와 같이, NAND 셀의 채널이 플로팅 상태로 되기 전의 예비 충전 전위를 높게 하는 것에 의해, 워드선과의 용량결합후의 기록 금지 전위를 높게 설정할 수 있다. 따라서, 기록 전압 Vpgm과의 전위차를 작게 할 수 있으므로, 오기록을 방지할 수 있다.

(제8 실시예)

도 11은 도 9에 도시한 회로의 기록 동작을 도시하고 있다. 도 11을 사용하여 도 9에 도시한 회로의 기록 동작에 대하여 설명한다.

먼저, 도 7의 실시예와 마찬가지로, 비기록 비트선 BLi는 전원 전위 Vcc로 되고, 비트선 BLi측의 선택 게이트선 SSL에는 Vcc + Vthssl의 전위가 공급되고 있다(시각 t1).

그후, 워드선 PWL, SWL의 전위가 Vcc + Vthcell(또는 Vcc + Vthssl)까지 상승된다(시각 t11). NAND 셀(91)을 구성하는 복수의 셀 중, 하나의 셀에 데이터가 기록되어 있는 경우에 있어서도 워드선의 전위를 Vcc + Vthcell까지 상승시키는 것에 의해, NAND 셀(91)의 전 채널을 완전히 전원 전위 Vcc로 충전할 수 있다. 따라서, 상기 임계치 전압 Vthcell은 기록후의 메모리 셀의 최대 임계치 전압으로 설정된다.

셀 트랜지스터의 채널을 전원 전위 Vcc로 충분히 충전한 후, 그 이상으로 워드선의 전위가 높게 되면, 선택 게이트가 컷 오프하므로, 채널은 곧바로 플로팅 상태로 되고, 워드선과의 용량결합에 의해 승압된다(시각 t2). 그 밖의 동작은 제7 실시예와 마찬가지이므로, 설명은 생략한다.

이 실시예에 있어서도, 제7 실시예와 마찬가지로 오기록에 대한 마진을 향상할 수 있다.

(제9 실시예)

도 12는 도 9에 도시한 회로의 기록 동작을 도시하고 있다. 도 12를 사용하여 도 9에 도시한 회로의 회로의 기록 동작에 대하여 설명한다.

먼저, 비기록 비트선 BLi는 전원 전위 Vcc로 되고, 비트선 측의 선택 게이트선 SSL에는 Vcc + Vthssl의 전위가 공급되고 있다(시각 t1). 또한, 워드선의 전위를 일단 Vcc + Vthssl 또는 Vcc + Vthcell까지 상승시키고, NAND 셀의 채널이 완전히 전원 전위 Vcc로 충전된다(시각 t11). 여기까지의 동작은 제8 실시예와 마찬가지이다.

이와 같이, 셀 트랜지스터의 채널을 전원 전위 Vcc로 충분히 충전한 후, 그이상으로 워드선의 전위를 상승할 때, 선택 게이트선 SSL의 전위를 Vcc + Vthssl에서 선택 게이트의 임계치 전압 Vthssl이상이고, 전원 전압 Vcc이하의 전압으로 내린다(시각 t2). 선택 게이트선의 전압을 내리는 타이밍, 선택 워드선의 전위를 기록 전압으로 높이는 타이밍 및 비선택 워드선의 전위를 기록 전압의 중간 전압까지 높이는 타이밍은 대략 동시이다. 그 밖의 동작은 제7, 제8 실시예와 마찬가지이므로, 설명은 생략한다.

제9 실시예에 의하면, 셀 트랜지스터의 채널을 충분히 충전한 후, 선택 게이트선 SSL을 컷 오프시키고 있다. 따라서, 셀 트랜지스터의 채널에서 비트선으로의 리크 전류를 현저히 저감할 수 있다. 이 때문에, 워드선과의 용량결합에 의해 채널 전위가 승압될 때, 그의 효율을 증대할 수 있다.

종래, 플로팅 기록 방식을 사용한 반도체 기억 장치에서는 워드선을 구동하기 전에, 비트선 측에 위치하는 선택 게이트에 전원 전압(3.3 V)가 인가되어 있었으므로, 메모리 셀의 채널부는 선택 게이트의 임계치 전압만큼(약 2 V) 낮은 전압, 즉 3.3 V - 2 V = 1.3 V로 예비 충전되어 있었다.

이것에 대하여, 상기 제7 내지 제9 실시예에 의하면, 메모리 셀의 채널부는 전원 전압으로 예비 충전되어 있으므로, 메모리 셀의 게이트와 채널부의 커플링비를 0.5로 하면, 2 V(선택 게이트의 임계치 전압) × 0.5 = 1 V분 오기록에 대한 마진을 증대할 수 있다.

또한, 접합 용량의 크기는 빌트 인·포텐셜과 PN 접합의 역 바이어스 전압의 합계의 평방근의 역수에 근사적으로 비례한다. 이 때문에, 예를 들면 빌트 인·포텐셜을 0.7 V로 하면, 역 바이어스 전압 1.3 V일 때의 접합 용량 Cj는 역 바이어스 전압 3.3 V에서는

SQRT[(0.7 + 1.3)/(0.7 + 3.3)]Cj = 0.7Cj

로 되고, 역 바이어스 1.3 V일 때의 접합 용량에 대하여 70%로 작게 된다. 워드선과 채널의 커플링비는 채널의 전위 상승에 의해 접합 용량이 감소하는 만큼, 커플링이 증대하지만, 제7 내지 제9 실시예에 의하면, 채널을 높은 전압으로 예비 충전한 만큼 커플링비가 증대하고, 워드선의 상승에 대하여 효율좋게 채널이 상승하고, 기록 금지 전위를 높게 설정할 수 있고, 오기록의 마진을 향상할 수 있다.

또한, 상기 제7 내지 제9 실시예에 있어서, 비기록 비트선 BLi에는 전원 전위 Vcc가 공급되고, 비기록으로 된 NAND 셀(91)의 채널 노드 NI는 전원 전압 Vcc로 충전되어 있다. 그러나, 이것에 한정되는 것은 아니고, 비기록 비트선 BLi에 전원전위 Vcc보다 높은 예비 충전 전압을 공급하고, 워드선 PWL, SWL 및 선택 게이트선 SSL에 이 예비 충전 전압보다도 적어도 각 트랜지스터의 임계치 전압만큼 높은 전압을 공급하여도 좋다. 또한, 워드선 PWL, SWL이나 선택 게이트선 SSL에는 Vcc + Vthcell 또는 Vcc + Vthssl보다 높은 전위, 예를 들면 Vcc + 2Vthcell, Vcc + 2Vthssl정도까지의 전위를 공급할 수도 있다.

또한, 예비 충전 전압은 칩 내부에서 발생하였지만, 이것에 한정되는 것은 아니고, 칩 외부에서 공급하여도 좋다.

또한, 상기 제7 내지 제9 실시예와 같이 비기록 비트선 BLi를 Vcc로 예비 충전하는 경우, 도 1에 도시한 예비 충전 회로(14) 등을 마련하지 않고, 센스 앰프에서 Vcc를 비트선 BLi에 부여하여도 상관없다.

또한, 상기 각 실시예는 NAND 셀에 본 발명을 적용한 경우에 대하여 설명하였지만, 이것에 한정되지 않고, 본 발명을 AND 셀, DINOR 셀 등의 메모리 셀 유닛에 적용하는 것도 가능하다.

그밖에 본 발명의 요지를 바꾸지 않는 범위에 있어서, 여러 가지로 변경가능한 것은 물론이다.

이상 설명한 바와 같이, 본 발명에 의하면, NAND 셀의 채널부를 전원 전압 이상의 전위로 예비충전하고, 또한 선택 워드선과 기록을 실행하지 않는 선택 메모리 셀의 채널의 용량결합에 의해 더욱 기록 금지 전위를 상승시키고 있다. 따라서, 오기록에 대한 마진을 대폭적으로 증대할 수 있다.

또한, 기록전의 비트선의 예비 충전은 센스 앰프와 절리된 예비 충전 회로에 의해 실행된다. 이 때문에, 센스 앰프에는 고전압이 인가되지 않으므로, 센스 앰프에는 통상의 전원 전압에 견딜 수 있는 최소의 디자인 룰을 적용한 트랜지스터를 사용할 수 있다. 따라서, 센스 앰프의 레이아웃 면적을 축소하는 것이 가능하게 된다.

Claims

전기적으로 재기록 가능한 메모리 셀을 복수개 접속하여 메모리 셀 유닛을 구성하고, 이 메모리 셀 유닛이 매트릭스 형상으로 배열된 메모리 셀 어레이;

선택 게이트선에 접속되고 상기 각 메모리 셀 유닛을 각 비트선에 접속하는 선택 게이트;

상기 비트선의 제1 노드에 접속되고 0V 보다 높은 전원 전압을 공급하는 제1 예비 충전 회로;

상기 비트선의 제2 노드에 접속되고 데이터 기록시에 상기 전원 전압보다 높은 예비 충전 전압을 공급하는 제2 예비 충전 회로; 및

상기 비트선으로 전달되는 데이터를 유지하는 래치 회로

를 포함하는 반도체 기억 장치.
제1항에 있어서, 상기 예비 충전 전압은 반도체 기억 장치 내에 마련된 승압 회로에 의해 발생되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 예비 충전 전압은 반도체 기억 장치의 외부에서 공급되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제2 예비 충전 회로는 소스가 상기 비트선과 접속되고드레인은 예비 충전 전원과 접속되는 n-채널 MOS 트랜지스터로 구성되는 반도체 기억 장치.
전기적으로 재기록 가능한 메모리 셀을 복수개 접속하여 메모리 셀 유닛을 구성하고 이 메모리 셀 유닛이 매트릭스 형상으로 배열된 메모리 셀 어레이;

선택 게이트선에 접속되고 상기 각 메모리 셀 유닛을 각 비트선에 접속하는 선택 게이트;

상기 메모리 셀 어레이의 워드선 및 상기 선택 게이트선을 선택하는 행 선택 수단;

상기 행 선택 수단에 접속되고 기록 전압을 발생하는 전압 발생 회로;

상기 메모리 셀 어레이의 상기 비트선을 선택하는 열 선택 수단;

상기 비트선의 제1 노드에 접속되고 데이터의 기록시에 전원 전압보다 높은 예비 충전 전압을 상기 비트선에 공급하는 예비 충전 회로;

상기 비트선의 제2 노드에 트랜스퍼 게이트를 거쳐 접속되고 상기 메모리 셀에 기록하는 데이터를 유지하는 래치 회로; 및

상기 전압 발생 회로, 예비 충전 회로, 트랜스퍼 게이트를 제어하는 제어 회로

를 포함하며,

상기 제어 회로는 상기 메모리 셀에 데이터를 기록할 때,

신호가 상기 예비 충전 회로로 공급되고, 선택된 메모리 셀 유닛 내의 메모리 셀의 체널 전압이 상기 비트선을 통해 상기 예비 충전 전압으로 충전되는 제1 동작;

상기 기록 전압을 상기 전압 발생 회로에서 선택된 메모리 셀 내에서 기록이 실행되는 워드선으로 공급하고, 상기 워드선과 이에 접속된 상기 메모리 셀의 상기 채널 사이의 용량 결합에 의해 메모리 셀의 상기 채널 전위를 상기 예비 충전 전압보다도 상승시켜 기록 금지 전위로 바이어스하는 제2 동작; 및

상기 트랜스퍼 게이트를 도통시키고, 상기 래치 회로에 유지된 기록 데이터에 따라 상기 비트선 및 메모리 셀 유닛의 채널 전위를 제어하는 제3 동작

을 수행하는 반도체 기억 장치.
제5항에 있어서, 상기 예비 충전 회로는 소스가 상기 비트선에 접속되고 드레인이 예비 충전 전원에 접속된 n-채널 MOS 트랜지스터에 의해 구성되는 반도체 기억 장치.
제6항에 있어서, 상기 전압 발생 회로는 예비 충전 전압보다 높은 전압을 상기 예비 충전 회로를 구성하는 상기 MOS 트랜지스터의 게이트, 상기 선택된 메모리 셀 장치의 모든 워드선 및 기록시의 상기 선택 게이트선으로 인가하는 반도체 기억 장치.
제5항에 있어서, 상기 제어 회로는 상기 제2 동작시 상기 비트선으로부터 상기 예비 충전 회로를 전기적으로 단절시키는 반도체 기억 장치.
제5항에 있어서, 상기 제어 회로는 상기 제2 동작시 상기 기록 전압이 상기 인접 워드선으로 공급되는 워드선의 전위를 상기 전원 전압 이하로 저하시키는 메모리 기억 장치
제5항에 있어서, 상기 제어 회로는 상기 제2 동작시 상기 기록 전압이 상기 인접 워드선으로 공급되고 상기 선택 게이트선이 상기 선택 게이트로 접속되는 워드선의 전위를 상기 전원 전압 이하로 저하시키는 메모리 기억 장치.
제10항에 있어서, 상기 제어 회로는 상기 제3 동작시 상기 비트선으로부터 상기 예비 충전 회로를 전기적으로 단절시키는 반도체 기억 장치.
제5항에 있어서, 상기 비트선의 상기 제2 노드와 상기 비트선의 전위 저하를 억제하기 위한 전기 전원 간에 접속된 부하 트랜지스터를 더 포함하고, 상기 제어 회로는 상기 제3 동작시 상기 부하 트랜지스터를 도통시키고, 기록이 금지되는 상기 비트선의 전위 저하가 상기 래치 회로에 유지된 기록 데이터에 따라 상기 메모리 셀의 상기 채널과 상기 비트선의 전위 제어로 억제되는 동작을 수행하는 반도체 기억 장치.
제5항에 있어서, 상기 제어 회로는 상기 제2 동작을 수행한 후에 상기 제3 동작을 수행하는 반도체 기억 장치.
제5항에 있어서, 상기 제어 회로는 상기 제3 동작을 수행한 후에 상기 제2 동작을 수행하는 반도체 기억 장치.
전기적으로 재기록 가능한 메모리 셀을 복수개 접속하여 메모리 셀 유닛을 구성하고 이 메모리 셀 유닛이 매트릭스 형상으로 배열된 메모리 셀 어레이;

선택 게이트선에 접속되고 상기 각 메모리 셀 유닛을 각 비트선에 접속하는 선택 게이트;

상기 메모리 셀 어레이의 워드선 및 상기 선택 게이트선을 선택하는 행 선택 수단;

상기 행 선택 수단에 접속되고 전원 전압보다 적어도 상기 선택 게이트의 임계치 전압만큼 높은 제1 전압 및 기록 전압을 발생하는 전압 발생 회로; 및

상기 메모리 셀 어레이의 상기 비트선을 선택하는 열 선택 수단

을 포함하며,

상기 메모리 셀에 데이터를 기록할 때, 비기록 비트선에는 전원 전압이 공급되고, 상기 전압 발생 회로에서 상기 선택 게이트선으로 상기 제1 전압이 공급되고, 비기록 비트선이 접속되는 메모리 셀 유닛내의 상기 메모리 셀의 채널의 전위는 비기록 비트선의 전위와 상기 선택 게이트의 임계치 전압의 차분 전압보다도 높은 예비 충전 전압으로 충전되어 플로팅 상태로 되고, 그 후, 상기 전압 발생 회로에 의해 발생된 상기 기록 전압이 선택된 메모리 셀 유닛 내의 워드선에 공급되고, 플로팅 상태로 된 상기 메모리 셀의 채널이 이 워드선과의 용량 결합에 의해 상기 예비 충전 전압보다도 높아지고, 기록 금지 전위로 되는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서, 상기 비기록 비트선에 공급되는 전위는 칩 내부의 전원 전압 또는 칩 외부에서 공급되는 전원 전압인 반도체 기억 장치.
제15항에 있어서, 상기 전압 발생 회로는 전원 전압보다 적어도 선택 게이트 또는 상기 메모리 셀의 임계치 전압만큼 높은 상기 제1 전압을 생성하고, 상기 제1 전압은 상기 메모리 셀로의 데이터 기록시에 상기 전압 발생 회로에서 상기 선택 게이트선 또는 상기 워드선으로 인가되는 반도체 기억 장치.
제15항에 있어서, 상기 메모리 셀로의 데이터 기록시, 상기 메모리 셀의 채널의 전위가 상기 비기록 비트선의 전위와 상기 선택 게이트의 임계치 전압의 차분 전압보다도 높은 예비 충전 전압으로 충전된 후에 선택 게이트선에 공급하는 전압을 내려서 선택 게이트를 컷 오프시키는 반도체 기억 장치.
제15항에 있어서, 상기 메모리 셀로의 데이터 기록시, 상기 메모리 셀의 채널의 전위가 상기 비기록 비트선의 전위와 상기 선택 게이트의 임계치 전압의 차분 전압보다도 높은 예비 충전 전압으로 충전된 후에 선택 게이트선에 공급하는 전압을 상기 제1 전압으로부터 상기 전원 전압 이하이고 상기 선택 게이트의 임계치 전압 이상인 제2 전압으로 내리고 상기 선택 게이트 컷 오프시키는 반도체 기억 장치.
제19항에 있어서, 상기 선택 게이트선에 공급되는 상기 전압이 상기 제1 전압으로부터 상기 제2 전압으로 저하되는 타이밍, 상기 기록 전압을 선택된 워드선에 공급하는 타이밍, 및 선택된 메모리 셀 유닛의 비선택 워드선의 전위를 상기 기록 전압의 중간 전압까지 높게 하는 타이밍은 거의 동시인 반도체 기억 장치.
제1항에 있어서, 하나의 선택된 메모리 셀 장치를 구성하는 상기 다수의 메모리 셀의 채널은 예비 충전 전압으로 충전되는 반도체 기억 장치.
제21항에 있어서, 기록될 하나의 메모리 셀에 인접한 두 메모리 셀 중 적어도 하나는 상기 기록될 메모리 셀의 워드선의 전압이 상기 기록 전압으로 승압되기 전에 단절(cut-off)되는 반도체 기억 장치.
제22항에 있어서, 상기 선택 게이트는 상기 기록될 메모리 셀의 워드선의 전압이 상기 기록 전압으로 승압되기 전에 단절(cut-off)되는 반도체 기억 장치.
제23항에 있어서, 상기 제2 예비 충전 회로는 데이터가 상기 래치 회로에서 상기 기록될 메모리 셀로 전달될 때까지 상기 예비 전압을 제공하는 반도체 기억 장치.
제23항에 있어서, 기록되지 않는 비트선은 기록되는 비트선이 기록 동작을 수행하는 중에 충전되는 반도체 기억 장치.
제23항에 있어서, 상기 래치 회로는 기록 전압이 상기 기록되는 메모리 셀의 상기 워드선에 공급되기 전에 상기 비트선과 도통하는 반도체 기억 장치.