JP2004241121A

JP2004241121A - 半導体記憶装置

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Publication number: JP2004241121A
Application number: JP2004136790A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Hiroshi Nakamura; 寛中村; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-04-30
Filing date: 2004-04-30
Publication date: 2004-08-26
Anticipated expiration: 2018-08-31
Also published as: JP3993581B2

Abstract

【課題】ビット線放電時間を短縮して、読み出し時間を短くできる半導体記憶装置を提供することを目的としている。
【解決手段】半導体記憶装置は、少なくとも１つのメモリセルを含むメモリセル部、上記メモリセル部と第１の信号線ＢＬ０Ａ，ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ，ＢＬ４Ａ，…を接続する第１の選択トランジスタ、及び上記メモリセル部に接続される第２の信号線を備える。そして、上記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、上記メモリセルのゲートに所定の電圧を印加した後に、上記第１の選択トランジスタがオン状態となるように、上記第１の選択トランジスタのゲートに所定の電圧を印加することを特徴とする。
【選択図】図１６

Description

本発明は、半導体記憶装置に関し、更に詳しくは、電気的書き換え可能な不揮発性半導体記憶装置に関する。

近年、電気的書き替えを可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１種としてＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。このＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートとが積層されたｎチャネルＭＯＳＦＥＴ構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線に接続するものである。

図２０（ａ），（ｂ）はそれぞれ、従来のＮＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルアレイの１つのＮＡＮＤセル部分のパターン平面図とその等価回路図である。図２１（ａ），（ｂ）はそれぞれ、上記図２０（ａ）に示したパターンのＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。素子分離酸化膜１２で囲まれたｐ型半導体基板（この例では、ｐ型シリコン基板１１−１にｎ型ウェル領域１１−２が形成され、このｎ型ウェル領域１１−２内にｐ型ウェル領域１１−３が形成されているが、ｐ型シリコン基板を用いることもできる）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。１つのＮＡＮＤセルに着目して説明すると、この例では、８個のメモリセルＭ_１〜Ｍ_８が直列接続されて１つのＮＡＮＤセルを構成している。各メモリセルＭ_１〜Ｍ_８はそれぞれ、基板１１上にゲート絶縁膜１３を介して浮遊ゲート１４（１４_１，１４_２，１４_３，…，１４_８）が形成され、この浮遊ゲート１４上に絶縁膜１５を介して制御ゲート１６（１６_１，１６_２，１６_３，…，１６_８）が積層して形成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９は、隣接するもの同士共有する形で、メモリセルが直列接続されている。

上記ＮＡＮＤセルのドレイン側、ソース側には各々、第１，第２の選択トランジスタＳ_１，Ｓ_２が設けられている。これら選択トランジスタＳ_１，Ｓ_２は、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第１の選択ゲート１４_９，１６_９及び第２の選択ゲート１４_１０，１６_１０を備えている。上記選択ゲート１４_９と１６_９は図示しない領域で電気的に接続され、選択ゲート１４_１０と１６_１０も図示しない領域で電気的に接続され、それぞれ選択トランジスタＳ_１，Ｓ_２のゲート電極として働く。素子形成された基板は、ＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ_１，ＣＧ_２，…，ＣＧ_８として配設されている。これら制御ゲート線は、ワード線となる。選択ゲート１４_９，１６_９及び１４_１０，１６_１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ_１，ＳＧ_２として配設されている。

図２２は、上述したようなＮＡＮＤセルがマトリックス状に配列されたメモリセルアレイの等価回路図を示している。ソース線は例えば６４本のビット線毎につき１箇所、コンタクトを介してＡｌやポリシリコン等の基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第１，第２の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロックまたは単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。

上記のような構成において、データの書き込みは、ビット線から遠い方のメモリセルから順に行う。ビット線にはデータに応じて０Ｖ（“０”書き込み）または電源電圧Ｖｃｃ（“１”書き込み）を印加する。ビット線に接続する選択ゲートは電源電圧Ｖｃｃ、ソース線に接続する選択ゲートは０Ｖである。この時、“０”書き込みのセルのチャネルには０Ｖが伝達される。“１”書き込みではビット線に接続される選択ゲートがオフするので、“１”書き込みするメモリセルのチャネルはＶｃｃ−Ｖｔｈｓｇ（Ｖｔｈｓｇは選択ゲートのしきい値電圧）になり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルのしきい値電圧が正電圧Ｖｔｈｃｅｌｌを持つ場合には、メモリセルのチャネルはＶｃｃ−Ｖｔｈｃｅｌｌになる。その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、他の非選択メモリセルの制御ゲートには中間電位Ｖｐａｓｓ（＝１０Ｖ程度）を印加する。その結果、データ“０”の時は、チャネルの電位が０Ｖなので選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。データが“１”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位（６Ｖ程度）になり、電子の注入は行われない。

一方、データ消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲートを０Ｖとし、ｐ型ウェル領域１１−３及びｎ型ウェル領域１１−２に昇圧された昇圧電位ＶｐｐＥ（２０Ｖ程度）を印加する。消去を行わないブロックの制御ゲートは、フローティング状態からｐ型ウェル領域１１−３との間の容量結合によってＶｐｐＥレベルに昇圧される。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がｐ型ウェル領域１１−３に放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは、制御ゲート及びｐ型ウェル領域１１−３ともＶｐｐＥなので消去は行われない。

データ読み出し動作は、ビット線を電源電圧Ｖｃｃにプリチャージした後にフローティングにし、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート、選択ゲートを電源電圧Ｖｃｃ（例えば３Ｖ）、ソース線を０Ｖとして、選択メモリセルで電流が流れるか否かをビット線に検出することにより行われる。すなわちメモリセルに書き込まれたデータが“０”（メモリセルのしきい値電圧Ｖｔｈ＞０）ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つが、“１”（メモリセルのしきい値電圧Ｖｔｈ＜０）ならばメモリセルはオンしてビット線はプリチャージ電位からΔＶだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。

上記従来の読み出し方法では、ビット線をチップ内部の降圧された電源電圧Ｖｄｄ（例えば２．５Ｖ）にプリチャージした後に、“１”読み出しの場合にはビット線は０．５Ｖ以下まで放電され、“０”読み出しの場合にはＶｄｄを保つ。“１”読み出し時のビット線放電時間Ｔｂｌはビット線容量Ｃｂｌ、ビット線振幅Ｖｂｌ、メモリセル電流Ｉｃｅｌｌに対して、Ｔｂｌ＝Ｃｂｌ×Ｖｂｌ／Ｉｃｅｌｌとなる。ＮＡＮＤ型ＥＥＰＲＯＭでは、メモリセルが直列接続されているため、メモリセル電流Ｉｃｅｌｌが小さく、その結果、ビット線放電時間Ｔｂｌが大きく、読み出しが長いという問題がある。ビット線容量を例えば３ｐＦ、“１”読み出し時にメモリセルを流れる電流を０．５μＡとすると、ビット線放電時間は、３ｐＦ×（２．５Ｖ−０．５Ｖ）／０．５μＡ＝１２μｓｅｃとなる。

更に、従来のＮＡＮＤフラッシュメモリでは、読み出し時に次のような問題がある。例えば図２０（ａ），（ｂ）のメモリセルＭ５からデータを読み出す場合には、制御ゲート線ＣＧ_５は接地、選択ゲート線ＳＧ_１，ＳＧ_２、制御ゲート線ＣＧ_１，ＣＧ_２，ＣＧ_３，ＣＧ_４，ＣＧ_６，ＣＧ_７，ＣＧ_８を電源電圧Ｖｃｃに設定する。制御ゲート線と選択ゲート線をバイアスするタイミングは全てを同時にバイアスするか、あるいはまず制御ゲート線ＣＧ_１〜ＣＧ_８と選択ゲート線ＳＧ_２を電源電圧Ｖｃｃに設定した後、選択ゲート線ＳＧ_１を電源電圧Ｖｃｃにバイアスする。メモリセルＭ５がオンする場合には、チャネルと制御ゲート間の容量結合により制御ゲート線ＣＧ_５も浮く。例えばチャネルが０Ｖから１．２Ｖまで充電されると、制御ゲート線ＣＧ_５は０．５Ｖ程度まで浮いた後、制御ゲートのＲＣ時定数（１μｓｅｃ程度）後に０Ｖに復帰する。このようにチャネルと制御ゲート間の容量結合ノイズによって制御ゲートが０．５Ｖ程度まで浮くと、本来オフするはずの“０”セルもオンしてしまい、誤読み出しをするという問題がある。

ところで、上述したＮＡＮＤ型ＥＥＰＲＯＭを始めとする不揮発性半導体記憶装置の読み出し及び書き込み時には、センスアンプあるいはロウデコーダの所定のノードＮａに電源電圧Ｖｃｃよりも高い電圧ＶＨを印加する必要がある。このノードＮａをバイアスする従来の電圧バイアス回路は、例えば図２３に示すように構成されている。この電圧バイアス回路は、トランジスタＱ１，Ｑ２，Ｑ３、インバータＩＮＶ１及び高電圧スイッチＳＷ１を含んで構成され、ノードＮａに電源電圧Ｖｃｃ、接地電圧Ｖｓｓ、及び電源電圧Ｖｃｃよりも高い高電圧ＶＨを選択的に印加するようになっている。上記高電圧スイッチＳＷ１は、トランジスタＱ４〜Ｑ７とキャパシタＣから構成されている。図２３において、ＨＮと付されたトランジスタＱ３〜Ｑ６は、電源電圧Ｖｃｃよりも高い電圧を印加できる高電圧（高耐圧）のエンハンスメント型ｎチャネルトランジスタである。これらのトランジスタＱ３〜Ｑ６のしきい値電圧は０．６Ｖ程度であるので、ゲートに０Ｖが印加される場合にはオフする。一方、ＤＨＮと付されているトランジスタＱ２，Ｑ７は、高電圧のデプレッション型ｎチャネルトランジスタである。これらのトランジスタＱ２，Ｑ７のしきい値電圧は−１Ｖであり、ゲート、ドレインを電源電圧Ｖｃｃにすると、ソースに電源電圧Ｖｃｃを転送できる。また、トランジスタＱ２，Ｑ７のゲートを０Ｖにすると、ソース・ドレインの電圧が電源電圧Ｖｃｃの条件でオフする。トランジスタＱ１は電源電圧Ｖｃｃ以下の電圧が印加される低電圧のｐチャネルトランジスタである。このトランジスタＱ１に直列接続されたトランジスタＱ２は、トランジスタＱ１に高電圧が印加されないようにするためのものである。

上記のような構成において、ノードＮａを接地する際には、トランジスタＱ３のゲートに与える電圧Ｖ３を電源電圧Ｖｃｃ、インバータＩＮＶ１の入力端及びトランジスタＱ２のゲートに与える電圧Ｖ１を接地電圧Ｖｓｓ、及びトランジスタＱ７の電流通路の一端に与える電圧Ｖ２を接地電圧Ｖｓｓにすれば良い。また、電圧Ｖ１，Ｖ３を接地電圧Ｖｓｓ、電圧Ｖ２を電源電圧ＶｃｃにしてキャパシタＣＢ１の一方の電極にクロック信号ＣＬＫを印加すると、高電圧スイッチＳＷ１を介してノードＮａに高電圧ＶＨが印加される。電圧Ｖ１を電源電圧Ｖｃｃ、電圧Ｖ２，Ｖ３を接地電圧Ｖｓｓにすると、ノードＮａは電源電圧Ｖｃｃにバイアスされる。

しかしながら、図２３に示したような従来の電圧バイアス回路では、ノードＮａを高電圧ＶＨから電源電圧Ｖｃｃに変化させるときに、まず電圧Ｖ３を電源電圧ＶｃｃにすることによりノードＮａをトランジスタＱ３を介して放電する。その後、電圧Ｖ１を電源電圧ＶｃｃにすることによりノードＮａをトランジスタＱ１，Ｑ２を介して電源電圧Ｖｃｃにする。このようにノードＮａを高電圧ＶＨから電源電圧Ｖｃｃに変化させる際には接地してから電源電圧Ｖｃｃに充電するので時間がかかり、また消費電流が増加するという問題がある。

一方、ノードＮａを高電圧ＶＨから直接電源電圧Ｖｃｃに放電するために電圧Ｖ１を電源電圧Ｖｃｃにすると、トランジスタＱ１のソース（ｐ型半導体領域）にＶＨが印加され、電源電圧Ｖｃｃの基板（ｎ型半導体領域）との間のｐｎ接合ダイオードがオンする。その結果、ラッチアップを起こすという問題がある。

本発明は、上記事情を考慮してなされたもので、第１の目的は、ビット線放電時間を短縮して、読み出し時間を短くできる半導体記憶装置を提供することにある。

本発明の第２の目的は、チャネルと制御ゲート間の容量結合ノイズによって制御ゲートの電位が浮いても、誤読み出しを防止できる半導体記憶装置を提供することにある。

本発明の一態様に係る半導体記憶装置は、少なくとも１つのメモリセルを含むメモリセル部と、前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、前記メモリセル部に接続される第２の信号線とを備え、前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、前記メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加する。

また、本発明の一態様に係る半導体記憶装置は、少なくとも１つのメモリセルを含むメモリセル部と、前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加する。

更に、本発明の一態様に係る半導体記憶装置は、少なくとも１つのメモリセルを含むメモリセル部と、前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加し、前記メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加する。

本発明の一態様に係る半導体記憶装置は、互いに直列接続された複数のメモリセルを含むメモリセル部と、前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加し、前記メモリセル部の選択メモリセルには読み出し電圧を印加し、前記メモリセル部の非選択メモリセルがオン状態になるように、前記非選択メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態になるように、前記第１の選択トランジスタのゲートに所定の電圧を印加する。

更にまた、本発明の一態様に係る半導体記憶装置は、少なくとも１つのメモリセルを含むメモリセル部と、前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、前記メモリセルに記憶されたデータを読み出す際に、前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加し、前記メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加する。

前記第１の信号線はソース線であり、前記第２の信号線はビット線である。

あるいは、前記第１の信号線はビット線であり、前記第２の信号線はソース線である。

本発明によれば、ビット線放電時間を短縮して、読み出し時間を短くできる不揮発性半導体記憶装置が得られる。

また、チャネルと制御ゲート間の容量結合ノイズによって制御ゲートの電位が浮いても、誤読み出しを防止できる半導体記憶装置が得られる。

以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。このＮＡＮＤ型ＥＥＰＲＯＭは、データを記憶するメモリセルアレイ１、データ書き込み、読み出しを行うためのセンスアンプ兼ラッチ回路２、ワード線選択を行うロウデコーダ３、ビット線選択を行うカラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ出力バッファ７、及び基板電位制御回路８等を含んで構成されている。また、この他、図示していないが読み出し電圧・書き込み電圧・消去電圧を発生する昇圧回路が設けられている。

上記メモリセルアレイ１は、図２０（ａ），（ｂ）、図２１（ａ），（ｂ）及び図２２に示した従来のＮＡＮＤ型ＥＥＰＲＯＭと同様な構成になっている。

センスアンプ兼データラッチ回路２及びロウデコーダ３はそれぞれ図２及び図３に示すように構成されている。すなわち、図２に示すセンスアンプ兼データラッチ回路２は、ビット線間容量結合ノイズを低減するために２本のビット線ＢＬ０，ＢＬ１が１つのセンスアンプを共有するようになっている。上記ビット線ＢＬ０，ＢＬ１には、図２０（ａ），（ｂ）及び図２１（ａ），（ｂ）に示したＮＡＮＤセルにおける選択トランジスタの一端が接続されている。これらビット線ＢＬ０，ＢＬ１の両端にはそれぞれ、ｎチャネルトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の電流通路の一端が接続されている。上記トランジスタＴｒ１のゲートには信号ＢＬＣＵ０、上記トランジスタＴｒ２のゲートには信号ＢＬＴＲ０、上記トランジスタＴｒ３のゲートには信号ＢＬＣＵ１、及び上記トランジスタＴｒ４のゲートには信号ＢＬＴＲ１が供給される。上記トランジスタＴｒ１，Ｔｒ３の電流通路の他端は共通接続されており、信号ＢＬＣＲＬが入力される。上記トランジスタＴｒ２，Ｔｒ４の電流通路の他端は共通接続されており、ｎチャネルトランジスタＴｒ５，ＴｒＮ１の電流通路の一端に接続される。上記トランジスタＴｒ５のゲートには信号ＢＬＣＤが供給され、上記トランジスタＴｒＮ１のゲートには信号ＢＬＣＲＡＭＰが供給される。上記トランジスタＴｒ５の電流通路の他端側ノードＮ１には、ラッチ回路ＬＡの第１の入力端子、及びトランジスタＴｒ６，Ｔｒ７の電流通路の一端がそれぞれ接続される。上記ラッチ回路ＬＡは、ｐチャネルトランジスタＴｒ８〜Ｔｒ１１及びｎチャネルトランジスタＴｒ１２，Ｔｒ１３から構成されている。このラッチ回路ＬＡは、上記トランジスタＴｒ８，Ｔｒ９のゲートに供給される信号ＳＡＰに応答して動作が制御される。このラッチ回路ＬＡの第２の入力端子（ノードＮ２）は、ｎチャネルトランジスタＴｒ１４の電流通路の一端に接続される。このトランジスタＴｒ１４のゲートには、信号ＢＬＳＥＮ０が供給される。上記トランジスタＴｒ７，Ｔｒ１４の電流通路の他端は、トランジスタＴｒＮ３の電流通路の一端に接続される。このトランジスタＴｒＮ３の電流通路の他端は接地されており、ゲート（センスノードＮｓｅｎｓｅ）には上記トランジスタＴｒＮ１の電流通路の他端が接続される。また、上記センスノードＮｓｅｎｓｅと電源Ｖｄｄ間には、ｎチャネルトランジスタＴｒＮ２の電流通路が接続され、このトランジスタＴｒＮ２のゲートには信号ＢＬＰＲＥが供給される。上記センスノードＮｓｅｎｓｅと接地Ｖｓｓ間には、ソース・ドレインが共通接続され、キャパシタとして働くｎチャネルトランジスタＴｒＮ４が接続される。

更に、上記ノードＮ２には、ｎチャネルトランジスタＴｒ１５の電流通路の一端、ｎチャネルトランジスタＴｒ１６のゲート、及びｎチャネルトランジスタＴｒ１７の電流通路の一端が接続される。上記トランジスタＴｒ１５の電流通路の他端は接地されており、ゲートに信号ＳＡＰＲＳＴが供給される。上記トランジスタＴｒ１６の電流通路の一端には信号ＦＬＡＧが供給される。このトランジスタＴｒ１６の電流通路の他端と接地間には、ｎチャネルトランジスタＴｒ１８の電流通路が接続され、このトランジスタＴｒ１８のゲートに信号ＶＥＲＩＦＹが供給される。上記トランジスタＴｒ６，Ｔｒ１７のゲートには共通カラム選択信号線ＣＳＬが接続されており、これらトランジスタＴｒ６，Ｔｒ１７の電流通路の他端には入出力信号線ＩＯ，ＩＯｎが接続されている。

図３に示すロウデコーダ３は、メモリセルのブロック１，２，…毎に設けられたブロックアドレス選択回路２０−１，２０−２，…を備えている。ブロックアドレスは、上記ブロックアドレス選択回路２０−１，２０−２，…に供給され、各ブロックアドレス選択回路２０−１，２０−２，…の出力信号ＲＤＥＣＩ１，ＲＤＥＣＩ２，…が各ブロックに供給されるようになっている。ブロック１に着目すると、ブロックアドレス選択回路２０−１の出力信号ＲＤＥＣＩ１は、ＮＡＮＤゲート２１−１の一方の入力端、トランジスタＴｒ２０の電流通路の一端、及びインバータ２２−１の入力端にそれぞれ供給される。上記ＮＡＮＤゲート２１−１の他方の入力端には信号ＯＳＣＲＤが供給され、その出力端がトランジスタのソース・ドレインが共通接続されて形成されたキャパシタＣ１の一方の電極及びインバータ２３−１の入力端に接続される。上記インバータ２３−１の出力端には、トランジスタのソース・ドレインが共通接続されて形成されたキャパシタＣ２の一方の電極が接続される。上記キャパシタＣ２の他方の電極には、ｎチャネルトランジスタＴｒ２１，Ｔｒ２２の電流通路の一端、及びトランジスタＴｒ２２のゲートが接続される。上記トランジスタＴｒ２１の電流通路の他端には、信号ＶＲＤＥＣが供給され、ゲートはキャパシタＣ１の他方の電極に接続される。また、上記トランジスタＴｒ２２の電流通路の他端は、上記キャパシタＣ１の他方の電極に接続される。ｎチャネルトランジスタＴｒ２３の電流通路の一端には信号ＶＲＤＥＣが供給され、このトランジスタＴｒ２３の電流通路の他端及びゲートは上記キャパシタＣ１の他方の電極に接続される。

上記トランジスタＴｒ２０の電流通路の他端にはトランジスタＴｒ２４の電流通路の一端が接続され、ゲートには信号ＢＳＴＯＮが供給される。上記トランジスタＴｒ２４の電流通路の他端には、上記トランジスタＴｒ２３の電流通路の他端、及びｎチャネルトランジスタＴｒＳＧ１，ＴｒＣＧ１〜ＴｒＣＧ１６，ＴｒＳＧ２のゲートが接続される。上記トランジスタＴｒＳＧ１の電流通路の一端には信号ＳＧＤが供給され、電流通路の他端は隣接するブロック２中の選択ゲート線ＳＧ１に接続される。この選択ゲート線ＳＧ１にはｎチャネルトランジスタＴｒ２５の電流通路の一端が接続されており、ゲートには上記インバータ２２−１の出力信号ＲＤＥＣＩ１Ｂが供給される。更に、このトランジスタＴｒ２５の電流通路の他端には、ｎチャネルトランジスタＴｒ２６の電流通路の一端が接続される。このトランジスタＴｒ２６のゲートにはインバータ２２−２の出力信号ＲＤＥＣＩ２Ｂが供給され、電流通路の他端には信号ＳＧＤＳが供給される。上記トランジスタＴｒＣＧ１〜ＴｒＣＧ１６の電流通路の一端には信号ＣＧＮ１〜ＣＧＮ１６が供給され、電流通路の他端には制御ゲート線ＣＧ１〜ＣＧ１６がそれぞれ接続される。また、上記トランジスタＴｒＳＧ２の電流通路の一端には信号ＳＧＳが供給され、電流通路の他端は選択ゲート線ＳＧ２に接続される。上記選択ゲート線ＳＧ２には、ｎチャネルトランジスタＴｒ２７の電流通路の一端が接続されており、ゲートには信号ＲＤＥＣＩ１Ｂが供給され、電流通路の他端には信号ＳＧＤＳが供給される。

ブロック２も基本的にはブロック１と同様な構成になっている。

なお、図２及び図３において、ＨＮと付しているトランジスタＴｒ１〜Ｔｒ４、Ｔｒ２１，Ｔｒ２３，Ｔｒ２５〜Ｔｒ２７，ＴｒＳＧ１，ＴｒＣＧ１〜ＴｒＣＧ１６及びＴｒＳＧ２はそれぞれ、電源電圧Ｖｃｃよりも高い電圧を印加できる高電圧（高耐圧）エンハンスメント型ｎチャネルトランジスタである。これらのトランジスタのしきい値電圧は０．６Ｖ程度であり、ゲートに０Ｖが印加される場合にはオフする。一方、ＨＮＤと付しているトランジスタＴｒ２０，Ｔｒ２５，Ｃ１，Ｃ２は、高電圧デプレッション型ｎチャネルトランジスタである。ＨＮＤのしきい値電圧は−１Ｖであり、ゲート、ドレインを電源電圧Ｖｃｃにすると、ソースに電源電圧Ｖｃｃを転送できる。ＨＮＤのゲートを０Ｖにすると、ソース・ドレインの電圧が電源電圧Ｖｃｃの条件でオフする。ＨＮＩと付しているトランジスタＴｒ２２は、しきい値電圧が０Ｖ近傍のイントリンシック型トランジスタである。また、トランジスタＴｒ５〜Ｔｒ１８，ＴｒＮ１〜ＴｒＮ４は電源電圧Ｖｃｃ以下の電圧が印加される低電圧トランジスタである。

図４は、上記図１ないし図３に示したＮＡＮＤ型ＥＥＰＲＯＭのウェル構成を概略的に示す断面図である。このＮＡＮＤ型ＥＥＰＲＯＭは、高電圧ｎチャネルトランジスタ部１１Ａ、低電圧ｎチャネルトランジスタ部１１Ｂ、低電圧ｐチャネルトランジスタ（ｐチャネル型ＭＯＳトランジスタ）部１１Ｃ及びメモリセル部１１Ｄを有している。電源電圧よりも高い電圧が印加される高電圧ｎチャネルトランジスタ部１１Ａは、ｐ型シリコン基板１１中に形成される。低電圧ｎチャネルトランジスタ部１１Ｂはｐ型ウェル領域中に、低電圧ｐチャネルトランジスタ部１１Ｃはｎ型ウェル領域中にそれぞれ形成される。メモリセル部１１Ｄは、ｐ型シリコン基板に形成されたｎ型ウェル領域内のｐ型ウェル領域中に形成される。上記メモリセル部１１Ｄにおけるｎ型ウェル領域とｐ型ウェル領域は同電位に設定されている。

次に、図５（ａ）〜（ｄ）を用いて読み出し動作を概略的に説明する。図５（ａ）〜（ｄ）において、Ｖｄｄは外部から与えられた電源電圧をチップ内で降圧して生成したチップ内電源電圧（２．５Ｖ）である。トランジスタＴｒＮ１は、ビット線プリチャージ時及びセンス時にゲートが電源電圧Ｖｄｄよりも低い電圧に設定されるクランプトランジスタである。トランジスタＴｒＮ２は、ビット線を充電するために電源ＶｄｄとセンスノードＮｓｅｎｓｅ間に接続されたトランジスタ、トランジスタＴｒＮ３はセンストランジスタである。トランジスタＴｒＮ４は、センスノードＮｓｅｎｓｅがカップリングノイズで変動することを防ぐための安定化容量として働く。

まず、図５（ａ）に示すように、ビット線が１Ｖにプリチャージされた後、フローティングになる。この後、ビット線の電荷がメモリセルを介して放電される（図５（ｂ））。ビット線放電時は、信号ＢＬＣＬＡＭＰは０Ｖ、信号ＢＬＰＲＥは３．８ＶにしてセンスノードＮｓｅｎｓｅを電源電圧Ｖｄｄに充電する。ビット線放電後、信号ＢＬＣＬＡＭＰが１．５Ｖにされる。“１”読み出しのビット線は０．５Ｖ以下なのでトランジスタＴｒＮ１が導通し、センスノードＮｓｅｎｓｅは０．５Ｖ以下になる（図５（ｃ））。その結果、センストランジスタＴｒＮ３はオフする。

一方、“０”読み出しのビット線は、０．５Ｖよりも高いので、トランジスタＴｒＮ１はオフし、センスノードＮｓｅｎｓｅは電源電圧Ｖｄｄを保つ（図５（ｄ））。その結果、センストランジスタＴｒＮ３がオンする。このように本実施例では、ビット線が１Ｖから０．５Ｖまで０．５Ｖ放電するだけでセンスノードＮｓｅｎｓｅは２．５Ｖから０．５Ｖまで振幅する。その結果、ビット線振幅は従来の２Ｖから０．５Ｖに低減できるので、ビット線放電時間は従来の１／４になり、読み出しが高速化される。

なお、プリチャージトランジスタＴｒＮ２はｐチャネルトランジスタでも良いがｎチャネルトランジスタである方がより望ましい。それは、トランジスタＴｒＮ２がｐチャネル型の場合には、センスノードＮｓｅｎｓｅをｎチャネルトランジスタ領域だけで止まらず、ｐチャネルトランジスタ領域まで配線する必要があるからである。センスノードＮｓｅｎｓｅの容量は、ビット線容量と比べて充分小さい（例えば１／１００）ので、隣接配線や上や下の配線からカップリングノイズを受けやすい。従って、センスノードＮｓｅｎｓｅの配線は短く、周囲に他の信号線がない方が安定な読み出しを行うことができる。よって、プリチャージトランジスタＴｒＮ２をｐチャネル型とした場合には配線が長くなるためにノイズを受けやすい。また、図５及び図２に示したように、センス系をｎチャネルトランジスタのみで形成する場合には、センスノードＮｓｅｎｓｅの周囲には他の配線を設けることなくレイアウトできる。これに対し、トランジスタＴｒＮ２にｐチャネル型を用いる場合には、図２からもわかるように、センスノードＮｓｅｎｓｅは、ラッチ回路ＬＡを構成するｎチャネルトランジスタ領域（トランジスタＴｒ１２，Ｔｒ１３やセンス活性化信号ＢＬＳＥＮ０，ＢＬＳＥＮ１がゲートに供給されるトランジスタＴｒ７，Ｔｒ１４）を通過してｐチャネルトランジスタ領域のプリチャージトランジスタＴｒ１０，Ｔｒ１１に入力する必要があるので、ノイズを受けやすくなる。例えば、センス時にはセンス活性化信号ＢＬＳＥＮ０，ＢＬＳＥＮ１のいずれかが活性化されるので、センスノードＮｓｅｎｓｅは、信号ＢＬＳＥＮ０，ＢＬＳＥＮ１との間のカップリングノイズを受ける。

次に、本発明のＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作を図６のタイミング図を用いてより詳細に説明する。図中ｇｎｄと記しているのは接地電位である。この図６では、図３に示した回路におけるメモリセルＭＣＥＬＬ１６からデータを読み出す場合のタイミング図である。スタンドバイ状態では信号ＢＬＣＵ０，ＢＬＣＵ１は電源電圧Ｖｄｄであり、ビット線を接地する。時刻ＲＣＬＫ０に読み出し昇圧回路活性化信号ＬＩＭＶＲＤｎが“Ｌ”レベルになり、読み出し昇圧回路が動き出す。ＶＳＧ昇圧回路活性化信号ＬＩＭＶＳＧｎも“Ｌ”レベルになり、ＶＳＧ昇圧回路も動き出す。そして、ＶＳＧ昇圧回路によりＶＳＧＨＨ（７Ｖ程度）が発生する。

選択ブロック（例えば図３のブロック１）では、ブロック選択信号ＲＤＥＣＩ１が電源電圧Ｖｄｄになり、ｔｒａｎｓｆｅｒＧ１はＶＲＤＥＣのＶｒｅａｄＨ（Ｖｒｅａｄよりも高い電圧で、６Ｖ程度）から昇圧された電位になる。その結果、制御ゲートＣＧ１，ＣＧ２，…，ＣＧ１６は信号ＣＧＮ１，ＣＧＮ２，…，ＣＧＮ１６の電位になる。非選択のブロック２ではブロック選択信号ＲＤＥＣＩ２が接地電圧Ｖｓｓになり、ｔｒａｎｓｆｅｒＧ２は接地電圧Ｖｓｓになる。その結果、ブロック２の制御ゲートはフローティングになる。非選択のブロック２内の選択ゲートＳＧ３は、ＳＧＤＳから接地される。選択されたブロック１とはドレイン側の選択ゲート（図３のＳＧ１）を共有しない他の非選択ブロック（図示せず）では、ブロック内の２つの選択ゲートが共に接地される。

時刻ＲＣＬＫ１にＳＧ１，ＣＧ１，ＣＧ２，…，ＣＧ１５はＶｒｅａｄ（３．５Ｖ）になる。選択した制御ゲートＣＧ１６は、０Ｖである。時刻ＲＣＬＫ２に信号ＢＬＣＬＡＭＰがＶｃｌａｍｐ（２Ｖ）になり、選択ビット線ＢＬ０のプリチャージを開始する。選択ビット線ＢＬ０は１Ｖにプリチャージされ、非選択ビット線ＢＬ１はＢＬＣＲＬを介して接地される。このようにビット線プリチャージの間に選択したブロックのメモリセル（例えばＭＣＥＬＬ１，２，３，…，１５，１６）のチャネルあるいはドレインが充電される。従来技術で記したように、この間に選択ブロックのメモリセル（例えばＭＣＥＬＬ１，ＭＣＥＬＬ２，ＭＣＥＬＬ３，…，ＭＣＥＬＬ１５，ＭＣＥＬＬ１６）が充電されることにより、容量結合でＣＧ１，ＣＧ２，…，ＣＧ１５，ＣＧ１６の電位が上昇する。しかし、ＳＧ２は接地電位なのでメモリセルを通じて電流が流れないので、従来技術のような誤読み出しは生じない。時刻ＲＣＬＫ３に信号ＢＬＳＥＮ０が電源電圧Ｖｃｃになり、図２に示した回路におけるラッチのノードＮ１が“Ｌ”レベル、Ｎ２が“Ｈ”レベルにリセットされる。

ビット線プリチャージ終了後、時刻ＲＣＬＫ４に選択ゲート線ＳＧ２がＶｒｅａｄにバイアスされ、ビット線放電を開始する。上記のようにカップリングノイズによってビット線プリチャージの間に浮いた選択ゲート線ＳＧ１，制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１６は、ＲＣＬＫ４の時点では所定電位（Ｖｒｅａｄ、あるいは０Ｖ）に戻っている。このように、選択ゲート線ＳＧ１と制御ゲートを先に充電し、カップリングノイズが消滅してから選択ゲート線ＳＧ２を立ち上げることにより、誤読み出しのない安定した読み出しを行うことができる。

なお、ビット線の放電中に、信号ＢＬＣＬＡＭＰが接地されるのは、センスノードＮｓｅｎｓｅからビット線へのリーク電流を防止するためである。また読み出し中、非選択ビット線ＢＬ１はビット線間容量結合ノイズを低減するために接地される。また、信号ＢＬＴＲ０，ＢＬＣＵ１がＶＳＧＨＨ（７Ｖ程度）になっているのは、これらの信号ＢＬＴＲ０，ＢＬＣＵ１で選択されるトランジスタのオン抵抗を下げるためである。更に、信号ＢＬＴＲ０が１．５μｓｅｃ要してゆっくり上昇しているのは、ビット線のプリチャージを徐々に行うことにより、チップ内電源Ｖｄｄの低下を防ぐためである。

時刻ＲＣＬＫ５までにセンスノードＮｓｅｎｓｅが電源電圧Ｖｃｃに充電され、時刻ＲＣＬＫ６に信号ＢＬＣＬＡＭＰが１．５ＶになることによりセンスノードＮｓｅｎｓｅが電源電圧Ｖｃｃに充電され、時刻ＲＣＬＫ６に信号ＢＬＣＬＡＭＰが１．５ＶになることによりセンスノードＮｓｅｎｓｅの電荷がビット線に転送される。その後、時刻ＲＣＬＫ７に信号ＢＬＳＥＮ１が“Ｈ”レベルになることにより、センスノードＮｓｅｎｓｅの電位がセンスされる。その結果、“０”読み出しの場合（Ｎｓｅｎｓｅが“Ｈ”レベル）ならば、Ｎ２は“Ｌ”レベルになり、“１”読み出しの場合（Ｎｓｅｎｓｅが“Ｌ”レベル）ならばＮ２は“Ｈ”レベルになる。

その後、時刻ＲＣＬＫ８にＣＳＬが“Ｈ”レベルになり、ラッチのデータがＩＯ、ＩＯｎに出力される。時刻ＲＣＬＫ９からリカバリー動作が開始する。時刻ＲＣＬＫ９にビット線、制御ゲート、選択ゲートの接地電圧への放電が開始する。そして、時刻ＲＣＬＫ１０に信号ＬＩＭＶＲＤｎ、ＬＩＭＶＳＧｎが“Ｈ”レベルになり、昇圧回路が停止する。時刻ＲＣＬＫ１１にロウデコーダ内のノードが放電する。

読み出し終了後は、信号ＢＬＣＵ０もＢＬＣＵ１も電源電圧Ｖｄｄになることにより、全てのビット線が接地される。

図７は、負のしきい値読み出しモードのタイミング図である。この図７では、図３のメモリセルＭＣＥＬＬ１６を選択した場合を示している。負のしきい値読み出しでは、信号ＢＬＣＤ，ＢＬＳＥＮ０，ＢＬＴＲ０を“Ｈ”レベルにすることにより、選択ビット線を０Ｖにプリチャージした後にソース線を電源電圧Ｖｄｄにする。選択した制御ゲートは、Ｖｓｅｌ、非選択のゲートはＶｒｅａｄ（３．５Ｖ）にする。例えばＶｓｅｌが０Ｖの場合を説明する。ビット線には、メモリセルが負のしきい値電圧の場合、しきい値の絶対値が出力される。所定のＶｓｅｌに対してビット線の電位はＶｓｅｌ＋｜Ｖｔｈ｜となるので、Ｖｓｅｌをチップ外部から変更することによりメモリセルの負のしきい値を測定できる。選択ビット線ＢＬ０に負のしきい値電圧の絶対値が出力されている。非選択ビット線ＢＬ１は、ビット線カップリングノイズ低減のため、ＢＬＣＲＬから電源電圧Ｖｃｃにバイアスされている。時刻ＲＣＬＫ８に信号ＢＬＳＥＮ１が“Ｈ”レベルになることにより、ビット線の電位がセンスされる。

負のしきい値読み出しでは、まず時刻ＲＣＬＫ１にＳＧ２、制御ゲートをバイアスして後、時刻ＲＣＬＫ５に選択ゲート線ＳＧ１をＶｒｅａｄにバイアスしている。これは図６の通常読み出しとは逆にソース線側からメモリセルのドレインあるいはチャネルに充電が行われるからである。つまり、図７のようにカップリングノイズによってビット線プリチャージの間に浮いた選択ゲート線ＳＧ２，制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１６は、ＲＣＬＫ５の時点では所定の電位に戻っている。このように負のしきい値読み出しでは選択ゲート線ＳＧ２、制御ゲートを先に充電し、カップリングノイズが消滅してから選択ゲート線ＳＧ１を上げることにより、誤読み出しのない安定した読み出しを行うことができる。図７の方式を用いれば、負のしきい値電圧を測定できるので、消去が充分に行われたかを調べる消去ベリファイモードにも用いることができる。

図８は書き込み動作を示すタイミング図である。図８ではメモリセルＭＣＥＬＬ１６を選択した場合である。書き込みを行うときは、図２のラッチＬＡはノードＮ１が“Ｌ”レベルになる。書き込みを行わない時は図２のラッチＬＡはノードＮ１が“Ｈ”レベルになる。書き込みデータは、信号ＢＣＬＤをＶｓｇ（４Ｖ）にすることにより選択ビット線ＢＬ０に転送される。“０”書き込みの場合にはビット線からメモリセルは０Ｖに設定され、書き込みが行われる。“１”書込の場合には、ビット線は電源電圧Ｖｄｄに設定される。図８の実線のように、選択ゲート線ＳＧ１をＶｓｇ、制御ゲート線をＶｒｅａｄ（４．５Ｖ）にすることにより、“１”書き込みのチャネルにビット線から電源電圧Ｖｄｄを転送しても良い。あるいは図８の点線のように、制御ゲート線は０Ｖからバイアスするようにしても良い。ビット線充電後、時刻ＰＣＬＫ４から選択制御ゲート線ＣＧ１６はＶｐｇｍ（２０Ｖ）、非選択制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１５をＶｐａｓｓ（１０Ｖ）にする。“０”書き込みの場合は０Ｖのチャネルから電子が浮遊ゲートに注入される。“１”書込の場合は選択ゲートＴｒＳＧ１がオフするので、チャネルは制御ゲートとの間の容量結合で８Ｖ程度まで上昇する。その結果、“１”書き込みのメモリセルは電子の注入が行われない。

図８で非選択ビット線ＢＬ１に接続するメモリセルはビット線ＢＬ１がＢＬＣＲＬから電源電圧Ｖｃｃに設定されることにより、書き込み非選択になる。図８でＢＬＴＲ０、ＢＬＣＵ１が１．５μｓ要してゆっくり上昇しているのは、ビット線の充電を徐々に行うことにより、チップ内電源Ｖｄｄの低下を防ぐためである。

図９は、別の書き込み方式である。図９ではソース線、選択ゲート線ＳＧ２を４．５Ｖにすることによりソース線からメモリセルに電源電圧Ｖｄｄよりも高い電位（３．５Ｖ程度）を転送する。ソース線の電位は選択ブロック内の全てのメモリセルに対して行われる。

動作タイミングは、様々変形が可能である。図９の実線のように時刻ＰＣＬＫ４に制御ゲートを０Ｖから立ち上げても良い。あるいは、図９のように制御ゲートをＶｒｅａｄ（４．５Ｖ）にすることにより“１”書き込みのチャネルにソースから３．５Ｖ程度の高電位を転送しても良い。図９のようにソース線から電源電圧Ｖｄｄよりも高い電位をメモリセルに転送することにより、“１”書き込みのメモリセルのチャネル電位を高めることができ、書き込み特性を向上できる。

メモリセルのチャネルは、制御ゲートとの間の容量結合で９Ｖ程度に昇圧した後、時刻ＰＣＬＫ６に選択ゲート線ＳＧ１が電源電圧Ｖｄｄになることにより、ビット線の書き込みデータが転送される。つまり、非選択ビット線ＢＬ１に接続するメモリセル及び“１”書き込みするメモリセルのチャネルは９Ｖを保ち、“０”書き込みするメモリセルのチャネルは０Ｖに放電される。

図１０に書き込みベリファイリードのタイミング図を示す。書き込みデータは図２のラッチにセットされ、“１”書き込み時（書き込み非選択時）は図２のラッチＬＡのノードＮ１は“Ｈ”レベルであり、“０”書き込み時（書き込み選択時）はノードＮ１は“Ｌ”レベルである。書き込みベリファイモードは、図６の読み出しとほぼ同様である。異なるのは、選択した制御ゲートＣＧ１６が０Ｖではなく、ベリファイ電圧Ｖｖｒｆｙ（０．５Ｖ）に設定されること、及びセンスアンプのラッチＬＡのリセット動作（図７の時刻ＲＣＬＫ４で信号ＢＬＳＥＮ０が“Ｈ”レベルになる動作）がないことである。ベリファイ読み出しの結果、“０”書き込み不十分の場合にはラッチのノードＮ１は“Ｌ”レベルになり、再書き込みされる。“０”書き込み充分及び“１”書き込みの場合はＮ１は“Ｈ”レベルになり、書き込みは行われない。全てのカラムで書き込みが充分行われたか否かの検知は次のように行う。まず、信号ＦＬＡＧを電源電圧Ｖｃｃにプリチャージした後、時刻ＲＣＬＫ８に信号ＶＥＲＩＦＹを“Ｈ”レベルにする。その結果、１カラムでも書き込み不十分のカラムがあると、信号ＦＬＡＧが接地電圧Ｖｓｓになり、書き込み不十分のカラムがあることが検出される。

書き込み後、オーバープログラムベリファイリードを行っても良い。図１１がタイミング図である。オーバープログラムベリファイリードでは、メモリセルが過剰に書き込まれていないかの検出を行う。つまり、制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１６をＶｒｅａｄに設定して読み出しを行う。Ｖｒｅａｄは、２．８Ｖである。その結果、制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１６で選択されるメモリセルのしきい値電圧が２．８Ｖ以上であるか否かが検出される。Ｖｒｅａｄが通常読み出し時の３．５Ｖよりも低く設定されるのは、電源電圧変動、温度変動、加工ばらつき等に対するマージンを設けるためである。全てのカラムのどこかに過剰に書き込まれたメモリセルが存在するか否かは時刻ＲＣＬＫ８に信号ＶＥＲＩＦＹが“Ｈ”レベルになることにより検知される。

図１２は、消去ベリファイリードのタイミング図である。制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１６を０Ｖに設定して読み出しを行う。その結果、制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１６で選択されるメモリセルのしきい値電圧が０Ｖ以上であるか否かが検出される。また、電源電圧変動、温度変動、加工ばらつき等に対するマージンを設けるために、ビット線プリチャージ電位をリードの１Ｖから１．３Ｖに上げ、更にビット線放電時間（図１２の時刻ＲＣＬＫ４から時刻ＲＣＬＫ５までの時間）をリードよりも短縮している。すべてのカラムのどこかに消去不十分のメモリセルが存在するか否かは時刻ＲＣＬＫ８に信号ＶＥＲＩＦＹが“Ｈ”レベルになることにより検知される。

なお、上述した実施の形態では、ＮＡＮＤ型ＥＥＰＲＯＭを例にとって説明したが、本発明はＮＯＲ型、ＡＮＤ型（Ａ．Ｎｏｚｏｅ：ＩＳＳＣＣ，ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃｈａｌＰａｐｅｒｓ，１９９５）、ＤＩＮＯＲ型（Ｓ．Ｋｏｂａｙａｓｈｉ：ＩＳＳＣＣ，ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃｈａｌＰａｐｅｒｓ，１９９５）、ＮＡＮＤ型、ＶｉｒｔｕａｌＧｒｏｕｎｄＡｒｒｅｙ型（Ｌｅｅ，ｅｔａｌ．：ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＣｉｒｃｕｉｔｓ，ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃｈａｌＰａｐｅｒｓ，１９９４）等のいかなるメモリセルアレイでも適用可能であり、さらにはフラッシュメモリに限らず、マスクＲＯＭ、ＥＰＲＯＭ等でも良い。

また、図２及び図５ではセンスノードＮｓｅｎｓｅに対する周囲の配線等からの容量結合ノイズを低減するために、このセンスノードＮｓｅｎｓｅに容量（トランジスタ）ＴｒＮ４を接続している。センスノードＮｓｅｎｓｅの配線容量によって所望の容量が得られる場合には、容量ＴｒＮ４がなくても良いことは勿論である。

次に、本発明の実施の形態に係る半導体記憶装置で用いられる電圧バイアス回路について説明する。

図１３は、本発明の実施の形態に係る半導体記憶装置で用いられる電圧バイアス回路である。この電圧バイアス回路は、トランジスタＱ１１〜Ｑ１９及びキャパシタＣＢ２，ＣＢ３を含んで構成されている。トランジスタＱ１１の電流通路は、電源ＶｃｃとノードＮａ間に接続される。トランジスタＱ１２の電流通路の一端は電源Ｖｃｃに接続され、ゲートは上記トランジスタＱ１１のゲートに接続される。上記トランジスタＱ１３の電流通路の一端及びゲートは上記トランジスタＱ１２の電流通路の他端に接続され、電流通路の他端は上記トランジスタＱ１１のゲートに接続される。上記トランジスタＱ１２，Ｑ１３の電流通路の接続点には、キャパシタＣＢ２の一方の電極が接続され、このキャパシタＣＢ２の他方の電極にクロック信号ＣＬＫ１が供給される。トランジスタＱ１４の電流通路の一端は上記トランジスタＱ１１のゲートに接続され、ゲートは接地され、電流通路の他端には電圧Ｖ１が印加される。この回路部は、高電圧スイッチＳＷ２を構成している。

また、トランジスタＱ１６の電流通路は、高電圧ＶＨとノードＮａ間に接続される。トランジスタＱ１７の電流通路の一端は高電圧ＶＨに接続され、ゲートは上記トランジスタＱ１６のゲートに接続される。上記トランジスタＱ１８の電流通路の一端及びゲートは上記トランジスタＱ１７の電流通路の他端に接続され、電流通路の他端は上記トランジスタＱ１６のゲートに接続される。上記トランジスタＱ１７，Ｑ１８の電流通路の接続点には、キャパシタＣＢ３の一方の電極が接続され、このキャパシタＣＢ３の他方の電極にクロック信号ＣＬＫ２が供給される。トランジスタＱ１９の電流通路の一端は上記トランジスタＱ１６のゲートに接続され、ゲートは接地され、電流通路の他端には電圧Ｖ２が印加される。この回路部は、高電圧スイッチＳＷ３を構成している。

そして、上記ノードＮａと接地点間にトランジスタＱ１５の電流通路が接続され、このトランジスタＱ１５のゲートには電圧Ｖ３が印加されるようになっている。

上記のような構成において、ノードＮａを接地する際には、電圧Ｖ３を電源電圧Ｖｃｃ、電圧Ｖ１，Ｖ２を接地電圧Ｖｓｓにすればよい。また、電圧Ｖ１，Ｖ３を接地電圧Ｖｓｓ、電圧Ｖ２を電源電圧ＶｃｃにしてキャパシタＣＢ３にクロック信号ＣＬＫ２を印加すると、高電圧スイッチＳＷ１を介してノードＮａに高電圧ＶＨが印加される。電圧Ｖ１を電源電圧Ｖｃｃ、電圧Ｖ２，Ｖ３を接地電圧ＶｓｓにしてキャパシタＣＢ２にクロック信号ＣＬＫ１を印加すると、ノードＮａは電源電圧Ｖｃｃにバイアスされる。ノードＮａを高電圧ＶＨから電源電圧Ｖｃｃに放電する場合にも電圧Ｖ１を電源電圧Ｖｃｃ、電圧Ｖ２，Ｖ３を接地電圧Ｖｓｓにしてクロック信号ＣＬＫ１を印加すればよい。また、図１３中、Ｖｃｃは外部電源電圧から降圧されたチップ内電源電圧であってもよい。

このように上述した電圧バイアス回路によると、高速且つ消費電流が少ないバイアス回路を実現できる。

なお、図２３に示したように、高電圧スイッチＳＷ１を通じてノードＮａを電源電圧Ｖｃｃにバイアスする場合には、クロック信号ＣＬＫ１を入力してキャパシタＣＢ１を駆動し続ける。この容量を駆動する際の消費電流は５０μＡ程度なので、読み出し・書き込み等の動作時に消費されるチップ全体の電流（１０ｍＡ程度）に比べれば無視できるほどに小さい。また、クロックを発生する回路（リングオシレータ等）でも電流を消費する。しかしながら、待機状態（スタンドバイ状態）ではチップ全体で消費される電流を５μＡ程度に低減する必要があるので、スタンドバイ時に高電圧スイッチ回路を動作させるのは望ましくない。この問題を解決するのが図１４に示した回路である。

図１４では電源電圧Ｖｃｃの充電パスとしてｐチャネルトランジスタを介するパスが追加されている。すなわち、電源ＶｃｃとノードＮａ間にトランジスタＱ２０，Ｑ２１の電流通路を直列接続して設け、トランジスタＱ２０のゲートに電圧Ｖ４をインバータＩＮＶ２を介して供給すると共に、この電圧Ｖ４をトランジスタＱ２１のゲートに供給するようにしている。他の構成は図１３に示した回路と同じであるので、同一構成部分には同じ符号を付してその詳細な説明は省略する。

上記のような構成では、スタンドバイ時には、電圧Ｖ１，Ｖ２，Ｖ３を接地電圧Ｖｓｓ、電圧Ｖ４を電源電圧ＶｃｃにすることによりトランジスタＱ２０，Ｑ２１を介してノードＮａを電源電圧Ｖｃｃに充電できる。トランジスタＱ２１はノードＮａが電源電圧Ｖｃｃになった後は電流を消費しないので、待機時の電流を低減できる。図１４で、ノードＮａを接地する際には、電圧Ｖ３を電源電圧Ｖｃｃ、電圧Ｖ１，Ｖ２，Ｖ４を接地電圧Ｖｓｓにすればよい。また、電圧Ｖ１，Ｖ３，Ｖ４を接地電圧Ｖｓｓ、電圧Ｖ２を電源電圧ＶｃｃにしてキャパシタＣＢ３にクロック信号ＣＬＫ２を印加すると、高電圧スイッチＳＷ３を介してノードＮａに高電圧ＶＨが印加される。ノードＮａを高電圧ＶＨから電源電圧Ｖｃｃに放電する際には、電圧Ｖ１を電源電圧Ｖｃｃ、電圧Ｖ２，Ｖ３，Ｖ４を接地電圧ＶｓｓにしてキャパシタＣＢ２にクロック信号ＣＬＫ１を印加すればよい。また、待機時以外の読み出し、書き込み、消去等の動作時にノードＮａに電源電圧Ｖｃｃを印加する際に、電圧Ｖ１を電源電圧Ｖｃｃにして高電圧スイッチＳＷ２を介して充電しても良いし、電圧Ｖ４を電源電圧ＶｃｃにしてトランジスタＱ２０を介して充電しても良いし、電圧Ｖ１，Ｖ４を共に電源電圧Ｖｃｃにしても良い。このように、本発明によると高速且つ待機時の消費電流も少ないバイアス回路を実現できる。

図１５は、上述した電圧バイアス回路が適用される半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの構成例を示すブロック図である。このＮＡＮＤセル型ＥＥＰＲＯＭは、メモリセルアレイ１Ａ，１Ｂ、データ書き込み、読み出しを行うためのセンスアンプ兼データラッチ２、ワード線選択を行うロウデコーダ３Ａ，３Ｂ、ビット線選択を行うカラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ出力バッファ７、基板電位制御回路８、ビット線プリチャージ回路９Ａ，９Ｂ、及び降圧回路１０等を含んで構成されている。このＮＡＮＤ型ＥＥＰＲＯＭは、オープンビット線方式であり、メモリセルアレイ１Ａ，１Ｂが２分割され、これらに対応してロウデコーダ３Ａ，３Ｂ及びビット線プリチャージ回路９Ａ，９Ｂが設けられている。また、外部電源電圧Ｖｃｃを受ける２種類のパッドＰＤ１，ＰＤ２を備えており、パッドＰＤ１に印加された電源電圧Ｖｃｃ１を降圧回路１０で降圧してチップ内電源電圧Ｖｄｄを生成し、上記センスアンプ兼データラッチ２、ロウデコーダ３Ａ，３Ｂ、カラムデコーダ４、アドレスバッファ５、及びＩ／Ｏセンスアンプ６にそれぞれ電源として供給するようになっている。更に、データ出力バッファ７、基板電位制御回路８、及びビット線プリチャージ回路９Ａ，９Ｂにはそれぞれ、上記パッドＰＤ２に供給される外部電源電圧Ｖｃｃ２が電源として供給される。Ｖｃｃ１とＶｃｃ２は、チップ外部で共通端子Ｖｃｃとなる。

図１６は、上記図１５に示した回路におけるメモリセルアレイ１Ａの構成例を示す回路図である。図示する如く、ＮＡＮＤセルがマトリックス状に配列されており、各ＮＡＮＤセルの第１の選択トランジスタはビット線ＢＬ０Ａ，ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ，ＢＬ４Ａ，…に接続され、第２の選択トランジスタはソース線に接続されている。上記ソース線は、基準電位配線に共通接続される。また、各ＮＡＮＤセルＭＣ中の第１，第２の選択ゲートには、上記ビット線ＢＬ０Ａ，ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ，ＢＬ４Ａ，…と交差する方向に配置された選択ゲート線ＳＧ１，ＳＧ２が行（または列）毎に接続され、各ＮＡＮＤセル中のメモリセルの制御ゲートには、上記選択ゲート線ＳＧ１，ＳＧ２と平行に配置された制御ゲート線ＣＧ１〜ＣＧ８が行（または列）毎に接続されている。

このメモリセル部の構成には様々なバリエーションが考えられ、ＮＯＲ型フラッシュメモリや、ＡＮＤ型ＥＥＰＲＯＭ（Ｈ．Ｋｕｍｅｅｔａｌ．；ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，Ｄｅｃ．１９９２，ｐｐ．９９１−９９３）、ＤＩＮＯＲ型等でも良い。また、ＥＥＰＲＯＭに限らず、いわゆるＥＰＲＯＭやマスクＲＯＭでも有効である。

図１７は、図１６中のビット線ＢＬ２Ａ，ＢＬ３Ａが接続されるセンスアンプ兼データラッチ回路２の構成例を示す回路図である。図１７のＳＳ３Ａ，ＳＳ４Ａは図１４に示した電圧バイアス回路によりバイアスされる。但し、この場合、図１４中でＶｃｃと記したものは、チップ内の降圧電源Ｖｄｄである。つまり、スタンドバイ時にＳＳ３Ａ，ＳＳ４Ａは図１４のｐチャネルトランジスタＴｒ２０，Ｔｒ２１を介して電源電圧Ｖｄｄに充電される。

図１８は、上記図１５に示した回路におけるビット線プリチャージ回路９Ａ，９Ｂの構成例である。この回路は電源電圧Ｖｃｃ２で動作するインバータ回路構成になっており、入力された信号ＰＲＥＡを反転して信号ＢＬＰＲＥＡを生成するようになっている。

次に、上記図１６に示した回路におけるメモリセルＭＣ１に書き込みを行う場合の書き込み手順を以下に説明する。図１９は、この書き込み動作のタイミング図である。図１７に示したように本実施の形態では２本のビット線を１個のセンスアンプで共有する。従って、２本のビット線のうち、１本のビット線が選択される。例えばＭＣ１に書き込む場合には、図１６のメモリセルＭＣ２，ＭＣ３は書き込み非選択になる。メモリセルＭＣ１の書き込みデータはビット線ＢＬ２Ａから供給され、メモリセルＭＣ２，ＭＣ３にはビット線ＢＬ１Ａ，ＢＬ３Ａから書き込み非選択電位が印加される。

図１６のメモリセルＭＣ１に書き込むデータはセンスアンプ回路（図１７のＳＡ１）にラッチされている。つまり、“０”書き込みの場合にはノードＮ１は０Ｖ、Ｎ２はＶｄｄ、“１”書き込みの場合にはノードＮ１はＶｄｄ、Ｎ２は０Ｖになる。

書き込み動作にはいると、まず時刻ｔ１にＳＳ３ＡをＶＨにする。ＶＨはビット線ＢＬ３Ａ，ＢＬ１Ａを電源電圧Ｖｄｄ（例えば２．５Ｖ）に充電できるような、例えば６Ｖであればよい。一方、ビット線プリチャージ活性化信号ＰＲＥＡが“Ｌ”レベルになり、信号ＢＬＰＲＥＡが電源電圧Ｖｄｄに充電される。その結果、ビット線ＢＬ１Ａ，ＢＬ３Ａは電源電圧Ｖｄｄに充電される。また、センスアンプＳＡ１の書き込みデータを反映してビット線ＢＬ２Ａは設定される。“０”書き込みの場合にはＢＬ２Ａは０Ｖに設定される。“１”書き込みの場合にはビット線ＢＬ２Ａは電源電圧Ｖｄｄに充電される。

時刻ｔ２に制御ゲートＣＧ１，ＣＧ２，…，ＣＧ８を昇圧する。選択した制御ゲートＣＧ１はＶｐｇｍ（２０Ｖ程度）、非選択制御ゲートＣＧ２，ＣＧ３，…，ＣＧ８はＶｐａｓｓ（１０Ｖ程度）に昇圧された結果、“１”書き込みを行うメモリセルＭＣ１及び書き込み非選択のメモリセルＭＣ２，ＭＣ３のチャネルは中間電位（８Ｖ程度）制御ゲートＣＧ１はＶｐｐ（２０Ｖ程度）なので、これらのメモリセルは書き込まれないが、“０”書き込みを行うメモリセルのチャネルは０Ｖ、制御ゲートはＶｐｐ（２０Ｖ程度）なので基板から浮遊ゲートに電子が注入されて“０”書き込みが行われる。書き込み終了後、ＳＳ３Ａは図１４の高電圧スイッチ２を介して高電圧ＶＨから電源電圧Ｖｄｄに充電される。ＳＳ４Ａは図１４のｐチャネルトランジスタを介して電源電圧Ｖｄｄに充電しても良いし、高電圧スイッチＳＷ２を介して電源電圧Ｖｄｄに充電しても良い。書き込み終了後の待機状態では、図１４の電圧Ｖ１，Ｖ２，Ｖ３を接地電圧Ｖｓｓ、電圧Ｖ４を電源電圧ＶｄｄにすることによりノードＮａは電源電圧Ｖｄｄにバイアスされる。スタンドバイ時にＳＳ３Ａ，ＳＳ４Ａを電源電圧Ｖｄｄにするのは、書き込み終了後の待機状態にもビット線を信号ＢＬＰＲＥＡを介して０Ｖに接地するためである。待機時（スタンドバイ時）にビット線を接地した方が好ましいのは以下の理由である。読み出しデータが出力されるビット線は読み出し動作を行う前に０Ｖに接地されている必要がある。例えば書き込み時終了直後に読み出しを行う場合、ビット線に電荷が残っていると誤読み出しする可能性がある。ＳＳ３Ａ，ＳＳ４Ａを待機時に０Ｖに接地する方法では、ビット線が０Ｖに放電されるまでに充分待ってから書き込みを終了しなければならず、書き込み時間が増加する。あるいは、読み出しコマンドが入力してからビット線を放電する必要があるので、読み出し時間が増加する。本発明のように、ＳＳ３Ａ，ＳＳ４Ａを待機時に電源電圧Ｖｄｄにしてビット線を接地する方法では、例えば読み出しのコマンドが入力する間もビット線を接地することができるので、書き込み時間あるいは読み出し時間を短縮できる。

本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図。図１に示した回路におけるセンスアンプ兼データラッチ回路の構成例を示す回路図。図１に示した回路におけるロウデコーダの構成例を示す回路図。図１に示したＮＡＮＤ型ＥＥＰＲＯＭのウェル構成を概略的に示す断面図。図１ないし図４に示したＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作について説明するためのもので、（ａ）図はビット線プリチャージ、（ｂ）図はビット線放電時、（ｃ）図は“１”読み出し時、（ｄ）図は“０”読み出し時の電位の印加関係について説明するための図。上記ＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作について説明するためのタイミング図。上記ＮＡＮＤ型ＥＥＰＲＯＭの負のしきい値読み出しモードについて説明するためのタイミング図。上記ＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作について説明するためのタイミング図。上記ＮＡＮＤ型ＥＥＰＲＯＭの別の書き込み動作について説明するためのタイミング図。上記ＮＡＮＤ型ＥＥＰＲＯＭの書き込みベリファイモードについて説明するためのタイミング図。上記ＮＡＮＤ型ＥＥＰＲＯＭのオーバープログラムベリファイリード動作について説明するためのタイミング図。上記ＮＡＮＤ型ＥＥＰＲＯＭの消去ベリファイリード動作について説明するためのタイミング図。本発明の実施の形態に係る半導体記憶装置で用いられる電圧バイアス回路を示す図。本発明の実施の形態に係る半導体記憶装置で用いられる他の電圧バイアス回路を示す図。図１４に示した電圧バイアス回路が適用される半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの構成例を示すブロック図。図１５に示した回路におけるメモリセルアレイの構成例を示す回路図。図１６におけるビット線が接続されるセンスアンプ兼データラッチ回路の構成例を示す図。図１５に示した回路におけるビット線プリチャージ回路を示す図。図１６のメモリセルに書き込みを行う場合の書き込み手順を示すタイミング図。従来の半導体記憶装置について説明するためのもので、（ａ）図はＮＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルアレイの１つのＮＡＮＤセル部分のパターン平面図、（ｂ）図はその等価回路図。図２０（ａ）に示したパターンの断面図であり、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線に沿った断面図。図２０及び図２１に示したＮＡＮＤセルがマトリックス状に配列されたメモリセルアレイの等価回路図。従来の電圧バイアス回路を示す回路図。

符号の説明

１，１Ａ，１Ｂ…メモリセルアレイ、２…センスアンプ兼ラッチ回路、３，３Ａ，３Ｂ…ロウデコーダ、４…カラムデコーダ、５…アドレスバッファ、６…Ｉ／Ｏセンスアンプ、７…データ出力バッファ、８…基板電位制御回路、９Ａ，９Ｂ…ビット線プリチャージ回路、１０…降圧回路、Ｑ１１〜Ｑ１９…トランジスタ、ＣＢ２，ＣＢ３…キャパシタ、ＳＷ２，ＳＷ３…高電圧スイッチ。

Claims

少なくとも１つのメモリセルを含むメモリセル部と、
前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、
前記メモリセル部に接続される第２の信号線とを備え、
前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、
前記メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加することを特徴とする半導体記憶装置。
少なくとも１つのメモリセルを含むメモリセル部と、
前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、
前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、
前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、
前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加することを特徴とする半導体記憶装置。
少なくとも１つのメモリセルを含むメモリセル部と、
前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、
前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、
前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、
前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加し、前記メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加することを特徴とする半導体記憶装置。
互いに直列接続された複数のメモリセルを含むメモリセル部と、
前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、
前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、
前記第２の信号線からメモリセル部を介して第１の信号線に電流を流す動作において、
前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加し、前記メモリセル部の選択メモリセルには読み出し電圧を印加し、前記メモリセル部の非選択メモリセルがオン状態になるように、前記非選択メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態になるように、前記第１の選択トランジスタのゲートに所定の電圧を印加することを特徴とする半導体記憶装置。
少なくとも１つのメモリセルを含むメモリセル部と、
前記メモリセル部と第１の信号線を接続する第１の選択トランジスタと、
前記メモリセル部と第２の信号線を接続する第２の選択トランジスタとを備え、
前記メモリセルに記憶されたデータを読み出す際に、
前記第２の選択トランジスタがオン状態となるように、前記第２の選択トランジスタのゲートに所定の電圧を印加し、前記メモリセルのゲートに所定の電圧を印加した後に、前記第１の選択トランジスタがオン状態となるように、前記第１の選択トランジスタのゲートに所定の電圧を印加することを特徴とする半導体記憶装置。
前記第１の信号線はソース線であり、前記第２の信号線はビット線であることを特徴とする請求項１ないし５いずれか１つの項に記載の半導体記憶装置。