JP2007221136A

JP2007221136A - 不揮発性メモリ装置及びその動作方法

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Publication number: JP2007221136A
Application number: JP2007032372A
Authority: JP
Inventors: Daiyo Kin; 大容金; Sang-Won Hwang; 相元黄; Jun Yong Park; 准▲ヨン▼ 朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-02-17
Filing date: 2007-02-13
Publication date: 2007-08-30
Anticipated expiration: 2027-02-13
Also published as: EP1826768A3; EP1826768B1; JP5143443B2; EP1826768A2

Abstract

【課題】不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】一実施形態において、不揮発性メモリ装置は基板に形成された第１導電型ウエルと前記ウエルに形成されるビットラインに直列に接続する複数個の第１メモリセルトランジスタを含む。バッファは前記ウエルの外部の前記基板に形成され、前記ビットラインに接続される。少なくとも１つのディカップリングトランジスタはビットラインからバッファを分離するように形成され、前記ディカップリングトランジスタは前記ウエルに形成される。
【選択図】図６

Description

本発明は不揮発性メモリ装置とその動作方法に係わる実施形態に関する。

一般的に、不揮発性半導体メモリ装置においてメモリセルの読み出し及び書き込み（プログラミング／消去）動作は選択メモリセルに対応するビットライン電圧を制御することによって実行される。読み出しまたはプログラミング動作の間に駆動ビットライン電圧を正しく実行するために、従来の不揮発性半導体メモリ装置は、メモリセルに対して書き込みまたは読み出すべきデータを一時的にメモリセルに記憶するために１つ以上の入出力回路を提供する。

図１は従来の不揮発性半導体メモリ装置を示す。図示したように、半導体メモリ装置はメモリセルアレイ１０を含む。メモリセルアレイ１０は複数個の偶数番目と奇数番目とのグループのビットライン（ＢＬｅ＜ｎ：１＞及びＢＬｏ＜ｎ：１＞）及び対応するメモリセルのストリングＳｔを含む。メモリセルはビットライン（ＢＬｅ＜ｎ：１＞及びＢＬｏ＜ｎ：１＞）から入力されたデータを記憶し、データをビットライン(ＢＬｅ<n:１>及びＢＬｏ<n:１>)に出力する。ビットラインＢＬｅとＢＬｏとの各対は入出力回路２０に接続される。

図２はより具体的にメモリセルアレイ１０のメモリセルの一部分を示す図である。図示したように、メモリセルアレイ１０はビットライン（ＢＬｅ＜ｎ：１＞及びＢＬｏ＜ｎ：１＞）のうちの１つにそれぞれ順に接続された複数個のセルストリング（Ｓｔｅ＜ｎ：１＞及びＳＴｏ＜ｎ：１＞）を含む。図示した実施形態の各セルストリングは対応するビットラインに接続されたストリング選択トランジスタＳＳＴ、共通ソースラインＣＳＬに接続されたグラウンド選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴとグラウンド選択トランジスタＧＳＴとの間に直列に接続された複数個のメモリセルＭＣで形成される。図１に示したように、１つ以上のストリングがビットラインに接続され得る。（図２は説明するために、１つのビットライン当たり１つのストリングのみを示す。)

各メモリセルＭＣはソース、ドレイン、フローティングゲート及び調節ゲートを含むフローティングゲートトランジスタからなる。メモリセルＭＣはチャネル熱電子効果ＣＨＥまたはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果Ｆ−Ｎを利用してプログラミングすることができる。この技術は広く知られている。

図１に示したように、２個の隣接したビットラインは一対のビットラインを形成するように構成される。しかし、１つのカラムアドレス（ｃｏｌｕｍｎａｄｄｒｅｓｓ）と係わって各ビットラインが選択されることができる。したがって、本発明において２個のビットライン（すなわち、偶数番目のビットライン及び奇数番目のビットライン）は別に区分なしにそれぞれまたは集合的に“ビットライン”と称されることができる。

図１は行選択回路５１０（ｒｏｗｓｅｌｅｃｔｏｒ）及び制御ロジック５００を含むメモリ装置を示している。制御ロジック５００は命令及びアドレス情報（例えば、ホストシステムから）を受信し、コントロール信号を発生させて行選択回路５１０及び入出力回路２０を制御する。前記命令は１つの読み出し命令及び１つの書き込み命令のうちの少なくとも１つの命令であり得る。アドレス情報はメモリセルアレイ１０で少なくとも１つのメモリセルのアドレスを示す。具体的に、コントロールロジック５００はアドレス情報を行アドレス及びカラムアドレスで読み出す。

前記命令と行アドレスによって、コントロールロジック５００は読み出し及び書き込み動作をするためのメモリセルの行を選択するために、行選択回路５１０を制御する。

図１を参照すると、各入出力回路２０はビットラインバイアス及びカップリング回路１１０、ビットライン遮断回路１２０、ページバッファ１５０及びカラムゲート１６０を含む。選択されたメモリセルに書き込まれるデータはデータ入力ライン２００上に提供される。データは係るカラムゲート１６０を介してページバッファ１５０にロードされてラッチされる。ページバッファ１５０に記憶されたデータは次のビットラインＢＬ遮断回路１２０とビットラインＢＬバイアス及びカップリング回路１１０とを介してビットラインＢＬｅまたはＢＬｏに提供される。その後に、選択されたメモリセルと係わってプログラミング動作を実行する。類似の方式によって、選択されたメモリセルにおいて読み出されたデータはＢＬバイアス及びカップリング回路１１０、ＢＬ遮断回路１２０を介して移動し、ページバッファ１５０に一時的に記憶される。ページバッファ１５０に記憶されたデータはコントロールロジック５００によってカラムゲート１６０に提供されたカラムゲート信号に応答してデータ出力ライン３００に移動することができる。

図３はより具体的に、入出力回路２０を含む回路を示す。図示したように、ビットラインバイアス及びカップリング回路１１０は偶数番目のビットラインＢＬｅと奇数番目のビットラインＢＬｏとの間に並列に接続された第１高電圧トランジスタ１１２及び第２高電圧トランジスタ１１４を含む。第１及び第２高電圧トランジスタ１１２、１１４を接続するノードはビットラインバイアスＢＬＰＷＲを受信する。よく知られたように、一般的にビットラインバイアスＢＬＰＷＲは基準接地電圧Ｖｓｓ（ｒｅｆｅｒｅｎｃｅｇｒｏｕｎｄｖｏｌｔａｇｅ）または電源供給電圧Ｖｄｄ（ｐｏｗｅｒｓｕｐｐｌｙｖｏｌｔａｇｅ）である。第１及び第２コントロール信号ＳＨＬＤｅ、ＳＨＬＤｏは第１及び第２高電圧トランジスタ１１２、１１４にそれぞれ提供される。

この実施形態では第１及び第２高電圧トランジスタ１１２、１１４はＮＭＯＳトランジスタであるため、第１及び第２コントロール信号ＳＨＬＤｅ、ＳＨＬＤｏが高いレベルの場合、例えば、ビットラインをプリチャージするために、ビットラインバイアスＢＬＰＷＲは偶数番目及び奇数番目のビットラインＢＬｅ、ＢＬｏに提供される。第１及び第２コントロール信号ＳＨＬＤｅ、ＳＨＬＤｏが低いレベルの場合、ビットラインバイアスＢＬＰＷＲは偶数番目及び奇数番目のビットラインＢＬｅ、ＢＬｏに提供されない。機能的な側面において、第１及び第２高電圧トランジスタ１１２、１１４はビットラインをプリチャージするのに用いられるため、プリチャージトランジスタと言う。

ビットラインバイアス及びカップリング回路１１０はまた偶数番目のビットラインＢＬｅに接続されている第３高電圧トランジスタ１１６と奇数番目のビットラインＢＬｏに接続されている第４高電圧トランジスタ１１８とを含む。第３及び第４高電圧トランジスタ１１６、１１８の出力は互いに接続されてビットライン遮断回路１２０に接続される。第３及び第４高電圧トランジスタ１１６、１１８は第３コントロール信号ＢＬＳＬＴｅ及び第４コントロール信号ＢＬＳＬＴＯをそれぞれそれらのゲートで受信する。第３コントロール信号ＢＬＳＬＴｅ及び第４コントロール信号ＢＬＳＬＴＯが高いレベルであるとき、第３及び第４高電圧トランジスタ１１６、１１８は偶数番目及び奇数番目のビットラインＢＬｅ、ＢＬｏが遮断回路１２０に接続させる。第３コントロール信号ＢＬＳＬＴｅ及び第４コントロール信号ＢＬＳＬＴＯが低いレベルであるとき、第３及び第４高電圧トランジスタ１１６、１１８は偶数番目及び奇数番目のビットラインＢＬｅ、ＢＬｏを遮断回路１２０から分離させる。その結果、第３及び第４高電圧トランジスタ１１６、１１８は共通的にディカップリングトランジスタと言う。

図３を参照すると、遮断回路１２０はビットラインバイアス及びカップリング回路１１０をページバッファ１５０に接続する１つの高電圧トランジスタを含む。前記高電圧遮断トランジスタ１２０はそのゲートで第５コントロール信号ＳＯＢＬＫを受信する。前記第５コントロール信号ＳＯＢＬＫが高いレベルであるとき、前記高電圧遮断トランジスタ１２０はビットラインバイアス及びカップリング回路１１０をページバッファ１５０に接続させる。前記第５コントロール信号ＳＯＢＬＫが低いレベルであるとき、前記高電圧遮断トランジスタ１２０はビットラインバイアス及びカップリング回路１１０とページバッファ１５０との接続を遮断させる。

図３はページバッファ１５０をより具体的に示す。図３のページバッファ１５０はよく知られている技術であるため、これ以上の説明を略する。ページバッファ１５０はメモリセルアレイ１０と係わって入力または出力データを一時的に記憶するためのラッチ１５２を含むということを注意すれば良い。

また、図３に示したように、カラムゲート１６０はページバッファ１５０を前記入力データライン２００と前記出力データライン３００とに接続するトランジスタを含む。前記カラムゲートトランジスタ１６０はカラムゲート信号ＹＧをそのゲートで受信する。カラムゲート信号が高いレベルであるとき、入力データライン２００及び出力データライン３００はページバッファ１５０に接続される。カラムゲート信号ＹＧが低いレベルであるとき、入力データライン２００及び出力データライン３００はページバッファ１５０から分離する。

図３はメモリセルアレイ１０及び入出力回路２０の平面構造をより詳細に示す。このように、図３は入出力回路２０が高電圧トランジスタ領域７００と低い電圧トランジスタ領域８００にかけて形成され、メモリセルアレイ１０が半導体基板のセルアレイまたはポケット−Ｐウエル領域６００に形成されていることを示す。より具体的に、高電圧トランジスタを含むビットラインバイアス及びカップリング回路１１０とビットライン遮断回路１２０とは、半導体基板の高電圧トランジスタ領域７００に形成される。一方、ページバッファ１５０とカラムゲート１６０とは、半導体基板の低電圧トランジスタ領域８００に形成される。

図４は図３に示したメモリセルアレイ１０と入出力回路２０との配置の斜視断面図である。図４の平面図は半導体基板の正確な断面図ではなく、半導体基板の横面図であることが分かる。また、明確にするため、動作回路配置を形成する他の詳細な事項は示されていないことが分かる。すなわち、図４は図式的な表現である（例えば、ページバッファ１５０を含む低電圧トランジスタ領域８００はＮウエル８０４（Ｎｗｅｌｌ）及びＰウエル８０２（Ｐｗｅｌｌ）として示された）。さらに、図４に示した配置を形成するための工程段階及び技術はよく知られている技術であり、図４から理解できることであるため、説明は省略する。図４のように、Ｐ型基板９００はその内部にＮ型ウエル６０２が形成されている。ポケット−Ｐウエル６００（ｐｏｃｋｅｔ−Ｐｗｅｌｌ)はＮウエル６０２内に形成されている。ポケット−Ｐウエル６００（Ｐ−Ｐｗｅｌｌ）はセルアレイまたはポケット−Ｐウエル領域６００を限定し、メモリセルトランジスタは前記ポケット−Ｐウエル領域６００内に形成される。

また、図４はＰウエル８０２及びＮウエル８０４がＮウエル領域６０２から離れて配置されている基板９００に形成されたことを示す。Ｐウエル領域８０２及びＮウエル領域８０４は低電圧トランジスタ領域８００を形成する。図４に示したように、ページバッファ１５０、カラムゲート１６０などを生成するためにトランジスタが形成される場所はこの領域である。

Ｐウエル８０２とＮウエル６０２との間に配置されたＰ型基板９００にはビットラインバイアス及びカップリング回路１１０の高電圧トランジスタと遮断回路１２０が形成される。すなわち、Ｐウエル８０２とＮウエル６０２との間に配置されたＰ型基板９００の一部分は高電圧トランジスタ領域７００を形成する。図４は高電圧領域７００の第２、第４及び遮断高電圧トランジスタ１１４、１１８、１２０を示す。図４は実際の大きさに比例して示したが、図４はそれぞれ他の領域で形成されたトランジスタの間の大きさの関係を示している。すなわち、図４において高電圧トランジスタは、高電圧を移動して遮断しなければならないため、低電圧トランジスタ領域８００のトランジスタやセルアレイ領域６００のトランジスタより大きさがさらに大きい。その結果、基板９００のかなりの部分は高電圧トランジスタ領域７００が占める。

前記のように、動作の間に耐えなければならない高電圧の結果、高電圧トランジスタ及び高電圧トランジスタ領域７００は比較的大きい大きさで形成される。図５は消去動作と、高電圧トランジスタ及び高電圧トランジスタ領域７００によって招来した高電圧との例を示している。示したように、消去動作の間に、ポケット−Ｐウエル６００が２０Ｖでバイアスされた結果、ビットラインＢＬｅ及びＢＬｏに約２０Ｖの消去電圧が誘導される。しかし、高電圧ビットライントランジスタ１１２、１１４のゲートは、バイアスコントロール信号ＢＬＰＷＲが受信される導体の上に２０Ｖのバイアスが移動することを防止するために、０Ｖで提供される。図５のように、これは高電圧プリチャージトランジスタ１１２、１１４に高いストレスをもたらすため、大きい大きさが要求される。

また、図５に示したように、トランジスタがビットラインＢＬｅ、ＢＬｏを沿って受信した２０Ｖを伝達するように、高電圧ディカップリングトランジスタ１１６、１１８のゲートに２０Ｖを印加する。図５のように、このような高電圧を伝達することはこのトランジスタに高いストレスを加え、大きい大きさの高電圧ディカップリングトランジスタ１１６、１１８が要求される。高電圧ディカップリングトランジスタ１１６、１１８によって伝達される２０Ｖは電源供給電圧ＶＤＤをそのゲートで受信する高電圧遮断トランジスタ１２０に提供される。高電圧遮断トランジスタ１２０は受信した電圧を調節して電源供給電圧の閾値電圧の差だけ低電圧トランジスタ領域８００に到逹するようにする。

本発明の目的はチップの面積を減らすことができるフラッシュメモリ装置を提供することにある。

本発明の他の目的は低電圧トランジスタを利用したビットラインバイアス及びカップリングを具備したフラッシュメモリ装置を提供することにある。

本発明のまた他の目的はアレイ領域に形成されたビットラインバイアス及びカップリングを具備したフラッシュメモリ装置を提供することにある。

本発明の原理は現存するそして新技術に使用計画がある多様な種類の不揮発性メモリに適用される。しかし、本発明の実行は電気的に消去可能なフラッシュとプログラム読み出し専用メモリ（ＥＥＰＲＯＭ）に関して説明されており、記憶要素の実施形態はフローティングゲートである。

一実施形態において、不揮発性メモリ装置は、基板に形成された第１導電型ウエルと、ウエルに形成されたビットラインに直列に接続された複数個のメモリセルトランジスタとを含む。ウエルの外部の基板に形成され、ウエルの外部の基板にバッファが形成され、このバッファはビットラインに接続される。少なくとも１つのディカップリングトランジスタはバッファとビットラインを分離するように形成され、前記ディカップリングトランジスタはウエルの内に形成される。

例えば、前記ディカップリングトランジスタは、中間に複数個のメモリセルなしに複数個の第１メモリセルとバッファとの間に形成されることができる。

一実施形態において、またディカップリングトランジスタに接続され、ウエルの外部に形成される遮断トランジスタを含む。遮断トランジスタはビットラインでバッファを選択的に遮断するように構成される。

不揮発性メモリ装置のまた他の実施形態において、また基板に形成される第１導電型ウエルと、ウエルの内部に形成される前記同一ビットラインに直列に接続される複数個のメモリセルトランジスタとを含む。ウエルの外部で基板内にバッファが形成され、このバッファは前記ビットラインに接続される。少なくとも１つのプリチャージトランジスタは１つのプリチャージ電圧を前記ビットラインに選択的に印加するように構成されることができ、前記プリチャージトランジスタはウエル内に形成される。

例えば、前記プリチャージトランジスタは中間に複数個のメモリセルなしに複数個の第１のメモリセルとバッファとの間に形成されることができる。

一実施形態において、ウエルの外部に形成され、ディカップリングトランジスタに接続される遮断トランジスタをさらに含む。前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成される。

不揮発性メモリ装置のまた他の実施形態において、また基板に形成される第１導電型ウエルとウエルの内部とに形成される前記同一ビットラインに直列に接続される複数個のメモリセルトランジスタを含む。ウエルの外部の基板にバッファが形成され、このバッファは前記ビットラインに接続される。少なくとも１つのプリチャージトランジスタは１つのプリチャージ電圧を前記ビットラインに選択的に印加するように構成されることができ、前記プリチャージトランジスタはウエル内に形成される。

一実施形態において、ウエルの外部に形成され、ディカップリングトランジスタに接続される遮断トランジスタを含む。前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成される。

一実施形態において、前記ディカップリングトランジスタと前記プリチャージトレンジスタとは、複数個の第１メモリセルと前記バッファとの間に、複数個のメモリセルなしに形成されることができる。

他の実施形態において、複数個の第２メモリセルはビットラインに直列に接続され、ウエル内に形成される。前記ディカップリングトランジスタは第１方向に沿って第１及び複数個の第２メモリセルの後に配置されることができる。そして前記プリチャージトランジスタは前記第１方向に沿って複数個の第１及び第２メモリセルの間に配置されることができる。

不揮発性メモリ装置のまた他の実施形態において、ビットラインに直列に接続された複数個の第１メモリセルトランジスタ、前記ビットラインに直列に接続された複数個の第２メモリセルトランジスタ、及び前記ビットラインに接続されるバッファを含む。少なくとも１つのプリチャージトランジスタは前記ビットラインにプリチャージ電圧を選択的に印加するように構成され、前記プリチャージトランジスタは第１方向に沿って、複数個の第１メモリセルと複数個の第２メモリセルとの間に形成される。

一実施形態において、ビットラインをバッファから分離させるように構成されたディカップリングトランジスタをさらに含み、前記ディカップリングトランジスタは第１方向に第１及び複数個の第２メモリセルトランジスタの後に配置される。

不揮発性メモリ装置の他の実施形態において、基板に形成される第１導電型ウエルとウエル内に形成され、ビットラインに直列に接続される複数個の第１メモリセルトランジスタを含む。１つのバッファがウエルの外部の基板に形成され、ビットラインに接続される。少なくとも１つのディカップリングトランジスタがバッファをビットラインから分離するように形成され、前記ディカップリングトランジスタはウエル内に形成される。少なくとも１つのプリチャージトランジスタはプリチャージ電圧をビットラインに選択的に印加するように構成され、前記プリチャージトランジスタはウエル内に形成される。

また他の一実施形態において、前記ディカップリングトランジスタと前記プリチャージトランジスタとは、複数個の第１メモリセルと前記バッファとの間に、複数個のメモリセルなしに形成されることができる。

他の実施形態において、複数個の第２メモリセルはビットラインに直列に接続され、ウエル内に形成される。前記ディカップリングトランジスタは第１方向に沿って第１及び複数個の第２のメモリセルの後に配置されることができる。そして前記プリチャージトランジスタは前記第１方向に沿って第１及び複数個の第２メモリセルの間に配置されることができる。

不揮発性メモリ装置のまた他の実施形態において、基板に形成される第１導電型ウエルとウエルの内に形成されるビットラインに直列に接続される複数個の第１メモリセルトランジスタを含む。バッファがウエルの外部の基板に形成され、このバッファはビットラインに接続される。少なくとも１つのディカップリングトランジスタはバッファをビットラインから分離するように構成され、前記ディカップリングトランジスタはウエルの内に形成される。少なくとも１つのプリチャージトランジスタはプリチャージ電圧をビットラインに選択的に印加するように構成され、前記プリチャージトランジスタはウエルの内に形成される。

不揮発性メモリ装置のまた他の実施形態において、ビットラインに直列に接続された複数個のメモリセルトランジスタを有する基板の第１領域と、ビットラインに接続されたバッファを有する基板の第２領域とを含む。少なくとも１つのディカップリングトランジスタはバッファをビットラインから分離するように構成され、前記ディカップリングトランジスタは第１領域に形成される。少なくとも１つの基板内のウエルは第１及び第２領域のうちの１つを定義する。

不揮発性メモリ装置の追加的な実施形態において、ビットラインに直列に接続された複数個のメモリセルトランジスタを有する基板の第１領域と、ビットラインに接続されたバッファを有する基板の第２領域とを含む。少なくとも１つのプリチャージトランジスタはビットラインにプリチャージ電圧を選択的に印加するように構成され、前記プリチャージトランジスタは第１領域に形成される。少なくとも１つの基板内のウエルは第１領域及び第２領域のうちの１つを定義する。

不揮発性メモリ装置の他の実施形態において、ビットラインに直列に接続された複数個のメモリセルトランジスタを有する基板の第１領域と、ビットラインに接続されたバッファを有する基板の第２領域とを含む。少なくとも１つのディカップリングトランジスタはバッファをビットラインから分離させるように構成され、前記ディカップリングトランジスタは第１領域に形成される。少なくとも１つのプリチャージトランジスタはプリチャージ電圧をビットラインに選択的に印加するように構成され、前記プリチャージトランジスタは第１領域に形成される。少なくとも１つの基板内のウエルは第１領域及び第２領域のうちの１つを定義する。

本発明はまた不揮発性メモリ装置の一部分を消去する方法に関する。

この方法の実施形態において、消去電圧を基板内に形成されたウエルに印加する。前記ウエルはビットラインに直列に接続された複数個のメモリセルトランジスタを含む。前記方法はまた少なくとも１つのディカップリングトランジスタフロート（Ｆｌｏａｔ）のゲートを有することに関する。前記ディカップリングトランジスタは前記ウエル内に形成され、ウエルの外部の基板内に形成されるバッファからビットラインを選択的に分離させるように構成される。

この方法の他の実施形態において、遮断トランジスタをターンオフさせるために遮断トランジスタのゲートにターンオフ電圧を印加することをさらに含む。遮断トランジスタはディカップリングトランジスタに接続され、ウエルの外部に形成される。遮断トランジスタはビットラインからバッファを選択的に分離するように構成される。

この方法のまた他の実施形態において、基板に形成されたウエルに消去電圧を印加することを含む。前記ウエルはビットラインに直列に接続された複数個のメモリセルトランジスタを含む。前記方法はまた少なくとも１つのプリチャージトランジスタフロートのゲートを有することに関する。前記プリチャージトランジスタはウエル内に形成され、ビットラインにプリチャージ電圧を選択的に印加するように構成される。

他の実施形態において、前記方法は遮断トランジスタをターンオフさせるのために、遮断トランジスタのゲートにターンオフ電圧を印加することをさらに含む。前記遮断トランジスタはウエルの外部に形成され、ビットラインからバッファを選択的に分離させるように構成される。

不揮発性メモリ装置の一部分を消去する方法のまた他の実施形態において、基板に形成されたウエルに消去電圧を印加することを含む。前記ウエルはビットラインに直列に接続される複数個のメモリセルトランジスタを含む。前記方法はまた少なくとも１つのディカップリングトランジスタと、少なくとも１つのプリチャージトランジスタフロートのゲートとを有することを含む。前記ディカップリングトランジスタはウエル内に形成され、ウエルの外部の基板に形成されるバッファをビットラインから選択的に分離させるように構成される。前記プリチャージトランジスタはウエル内に形成され、ビットラインにプリチャージ電圧を選択的に印加するように構成される。

上述のように、ビットラインバイアス及びカップリングを構成するＭＯＳトランジスタを高電圧トランジスタではなく、低電圧を利用してアレイ領域のポケット−Ｐウエルに形成することによってチップの面積を減らすことができる。

本発明の実施形態を、添付の図面を参照して詳細に説明する。しかし、本発明は多様な形態の実施形態にすることができ、ここに開示された実施形態に限定されない。

図６は本発明の実施形態による不揮発性半導体メモリ装置の配置を説明するための図である。図６のように、重要ないくつかの差異点を除外すれば、前記の配置は図３の従来技術と類似である。すなわち、図６の高電圧トランジスタ領域７００はビットラインバイアス及びカップリング回路１１０を含まない。その代わり、図６のように、ビットラインバイアス及びカップリング回路１１０'はセルアレイまたはポケット−Ｐウエル領域６００'に形成される。図６のビットラインバイアス及びカップリング回路１１０'は図３のビットラインバイアス及びカップリング回路１１０のようなトランジスタ構造を有する。しかしビットラインバイアス及びカップリング回路１１０'を形成する第１、第２、第３及び第４トランジスタ１１２'、１１４'、１１６'、１１８'は新たな参照番号を用いた。新たな参照番号はビットラインバイアス及びカップリング回路１１０'がビットラインバイアス及びカップリング回路１１０と同一ではないことを示すために用いられた。すなわち、第１、第２、第３及び第４トランジスタ１１２'、１１４'、１１６'、１１８'は高電圧トランジスタではない。さらに、ビットラインバイアス及びカップリング回路１１０'は、ビットラインバイアス回路１１１及びディカップリング回路１１３という２つの回路を含むことが示されている。ビットラインバイアス回路１１１は第１及び第２トランジスタ１１２'、１１４'の構造を含み、ディカップリング回路１１３は第３及び第４トランジスタ１１６'、１１８'の構造を含む。

図７は図６の配置を説明するための斜視断面図である。図７の配置は実際の半導体基板の断面ではなく、半導体基板の側面図である。さらに、回路配置が動作するように形成する詳細な事項は省略した。すなわち、図７は図式的な表現である（例えば、ページバッファ１５０を含む低電圧トランジスタ領域８００はＮウエル８０４及びＰウエル８０２で示された）。また、図７の配置図を形成するための工程段階及び技術はよく知られている技術であり、図７から容易に理解することができるため、省略する。図７はＮウエル６０２が内部に形成されたことを含むＰ型基板９００を示す。図７はポケット−Ｐウエル６００'がＮウエル６０２のうちに形成されることと、セルアレイ１０のトランジスタとビットラインバイアス及びカップリング回路１１０'のトランジスタとがポケット−Ｐウエル領域６００'のうちに形成されることと、をさらに示す。Ｐウエル領域８０２及びＮウエル領域８０４はまたＰ型基板９００内に形成され、ページバッファ１５０が内部に形成される低電圧トランジスタ領域８００を含む。低電圧トランジスタ領域とＮウエル６０２との間にはＰ型基板９００の一部が配置される。Ｐ型基板９００の一部は高電圧トランジスタ領域７００'の役目をする。図７のように、高電圧トランジスタ領域７００'は高電圧遮断トランジスタ１２０を含む。

図７は実際の大きさに比例していないが、互いに他の領域に形成されたトランジスタの間の大きさ関係を説明するためのものである。特に、図７はビットラインバイアス及びカップリング回路１１０'を形成するトランジスタが高電圧遮断トランジスタ１２０より確実に小さいことを示している。また実際の大きさに比例していないが、図７は図４のビットラインバイアス及びカップリング回路１１０に形成されるトランジスタと係わって、ビットラインバイアス及びカップリング回路１１０'を形成するトランジスタの間の大きさ関係を説明するためのものである。図７と図４との比較は、ビットラインバイアス及びカップリング回路１１０'のトランジスタは図４の従来の対応するトランジスタに比べてめっきり小さいことを示している。具体的に、ビットラインバイアス及びカップリング回路１１０'のうちのトランジスタは高電圧トランジスタではなく、ビットラインバイアス及びカップリング回路１１０内の高電圧トランジスタの大きさの４分の１である。

示したように、本発明による配置構造はポケット−Ｐウエル領域６００'の大きさをめっきり増やさず、めっきり小さな高電圧トランジスタ領域７００'を形成することを可能にする。このように、本発明の配置構造によって半導体の空間をめっきり減らすことができる。

発明が属する技術分野及びその分野の従来技術部分において説明したように、ビットラインバイアス及びカップリング回路内のトランジスタ１１０は高電圧トランジスタで設計された。しかし、図６の配置構造には、このような高電圧ストレスが新たな配置構成によって排除され、このような排除によって、ビットラインバイアス及びカップリング回路１１０'内の高くない電圧トランジスタを用いるようにする。図８はビットラインバイアス及びカップリング回路１１０'のトランジスタによって高電圧ストレスが加えられない場合の実施形態を示している。

従来技術に係わって消去動作を説明している図５に対する比較の実施形態として、図８は、図６の配置構造で実行される消去動作を示している。示したように、よく知られた技術のとおり、同一の２０Ｖ消去電圧がＰ−Ｐウエル６００'に加えられる。これは事実上、２０Ｖ消去電圧をビットラインに誘導する。各プリチャージトランジスタ１１２'、１１４'はそのゲートが浮遊するようになっている。また、各ディカップリングトランジスタ１１６'、１１８'はそのゲートが浮遊するようになっている。その結果、このトランジスタにストレスが誘導されず、ビットラインバイアスコントロール信号ＢＬＰＷＲを提供する伝導体から電圧が流れる。図８のように、基準接地電圧Ｖｓｓまたは電源供給電圧Ｖｄｄをビットラインバイアスコントロール信号ＢＬＰＷＲとして提供するためにスイッチ９５０が用いられる。また、高電圧保護トランジスタ９５２は前記スイッチ９５０とノードとを接続するプリチャージトランジスタ１１２'、１１４'の間に配置される。高電圧保護トランジスタ９５２は高電圧トランジスタ領域７００'に配置されることができる。電源供給電圧Ｖｄｄは前記高電圧保護トランジスタ９５２に提供されて高電圧保護トランジスタ９５２が消去動作の間に発生する高電圧からスイッチ９５０を保護する。

図５の実施形態のように、高電圧遮断トランジスタ１２０は電源供給電圧Ｖｄｄをそのゲートで受信する。前記高電圧遮断トランジスタは受信した電圧を調節して電源供給ボルトの閾値電圧の差だけ低電圧トランジスタ領域８００に到逹するようにする。

図９は本発明のまた他の実施形態を説明するためのものである。この実施形態はビットラインバイアス回路１１１とディカップリング回路１１３が隔離されることを除外すれば、図６と同一である。図６の実施形態において、前記ビットラインバイアス回路１１１と前記ディカップリング回路１１３は前記ビットラインバイアス及びカップリング回路１１０'と前記ページバッファ１５０との間にメモリセルが位置しないように、Ｐ−Ｐウエル領域６００'の端部分に形成された。しかし、図９の実施形態において、ビットラインバイアス回路１１１は、メモリセルが前記ビットラインバイアス回路１１１と前記ページバッファとの間に配置されるように、メモリセルアレイ内に形成される。図９の実施形態において、ビットラインバイアス回路１１１はビットラインバイアス回路１１１の両方に同一数のメモリセルが配置されるようにメモリアレイの中間部分に形成される。しかし、ビットラインバイアス回路１１１が他の場所に位置することができ、本発明は図９の実施形態に限定されないことが分かる。

本発明が多様な実施形態によって説明されたが、それらに限定されない。当業者には請求項によって限定される範囲に逸脱しない範囲において、多様な修正及び変更が可能である。

従来の不揮発性半導体メモリ装置を示す図である。図１に示したメモリセルアレイを示す図である。図１に示した従来の不揮発性半導体メモリ装置の入出力回路をさらに詳細に示す図である。図３に示したメモリセルアレイと入出力回路のレイアウト構成を示す側断面斜視図である。消去動作と、図３に示した高電圧トランジスタ領域内の高電圧トランジスタによって発生された高電圧との例を示す図である。本発明の実施形態による不揮発性半導体メモリ装置を示す図である。図６に示したレイアウト構成の側断面斜視図である。図６に示したレイアウト構成を利用した本発明の実施形態によって実行される消去動作を示す図である。本発明によるレイアウト構成の他の実施形態を示す図である。

符号の説明

１２０高電圧トランジスタ領域
１５０ページバッファ

Claims

基板に形成された第１導電型ウエルと、
ビットラインに直列に接続され、ウエルに形成される複数個の第１メモリセルと、
前記ウエルの外部の基板に形成され、前記ビットラインに接続されるバッファと、
ビットラインからバッファを分離するように構成された少なくとも１つのディカップリングトランジスタとを含み、
前記ディカップリングトランジスタはウエルに形成されることを特徴とする不揮発性メモリ装置。
前記ディカップリングトランジスタは複数個のメモリセルなしに前記複数個の第１メモリセルと前記バッファとの間に形成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記ディカップリングトランジスタに接続され、前記ウエルの外部に形成され、前記ビットラインで前記バッファを選択的に遮断するように構成される遮断トランジスタをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
遮断トランジスタの大きさはディカップリングトランジスタの大きさより大きいことを特徴とする請求項３に記載の不揮発性メモリ装置。
前記ウエルがＰ型ウエルであることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記基板はＰ型基板であり、前記Ｐ型ウエルはＰ型基板内に属するＮ型ウエルに形成されることを特徴とする請求項５に記載の不揮発性メモリ装置。
基板に形成される第１導電型ウエルと、
前記ウエルに形成され、同一のビットラインに直列に接続された複数個の第１メモリセルと、
前記ビットラインに接続され、前記ウエルの外部の基板に形成されるバッファと、
前記ウエルに形成され、ビットラインにプリチャージ電圧を選択的に印加するように構成された少なくとも１つのプリチャージトランジスタとを含むことを特徴とする不揮発性メモリ装置。
前記プリチャージトランジスタは複数個のメモリセルなしに前記複数個の第１メモリセルと前記バッファとの間に形成されることを特徴とする請求項７に記載の不揮発性メモリ装置。
前記ウエルの外部に形成され、ビットラインからバッファを選択的に遮断するように構成された遮断トランジスタをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置。
前記ウエルに形成され、ビットラインに直列に接続される複数個の第２メモリセルをさらに含み、
前記プリチャージトランジスタは前記複数の第１及び第２メモリセルの間に第１方向に形成されることを特徴とする請求項７に記載の不揮発性メモリ装置。
前記ウエルの外部に形成され、ビットラインから前記バッファを選択的に遮断するように構成される遮断トランジスタをさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置。
前記ウエルはＰ型ウエルであることを特徴とする請求項７に記載の不揮発性メモリ装置。
前記基板はＰ型基板であり、前記Ｐ型ウエルは前記Ｐ型基板に属するＮ型ウエルに形成されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
基板に形成される第１導電型ウエルと、
前記ウエルに形成され、ビットラインに直列に接続される複数個の第１メモリセルと、
ビットラインに接続され、前記ウエルの外部の前記基板内に形成されるバッファと、
前記ウエルに形成され、ビットラインから前記バッファをディカップリングするように構成された少なくとも１つのディカップリングトランジスタと、
前記ウエルに形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成された少なくとも１つのプリチャージトランジスタを含むことを特徴とする不揮発性メモリ装置。
前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように形成された遮断トランジスタをさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ装置。
遮断トランジスタの大きさはディカップリングトランジスタの大きさより大きいことを特徴とする請求項１５に記載の不揮発性メモリ装置。
前記ディカップリングトランジスタ及び前記プリチャージトランジスタは複数個のメモリセルなしに前記複数個の第１メモリセルと前記バッファとの間に形成されることを特徴とする請求項１４に記載の不揮発性メモリ装置。
前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成された遮断トランジスタをさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ装置。
前記ウエルに形成され、前記ビットラインに直列に接続される複数個の第２メモリセルをさらに含み、
前記ディカップリングトランジスタは第１方向に前記複数の第１及び第２メモリセルの次に配置され、前記プリチャージトランジスタは前記第１方向に前記複数個の第１及び第２メモリセルの間に配置されることを特徴とする請求項１４に記載の不揮発性メモリ装置。
前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成された遮断トランジスタをさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ装置。
前記ウエルはＰ型ウエルであることを特徴とする請求項１４に記載の不揮発性メモリ装置。
前記基板はＰ型基板であり、前記Ｐ型ウエルは前記Ｐ型基板のＮ型ウエル内に形成されることを特徴とする請求項２１に記載の不揮発性メモリ装置。
ビットラインに直列に接続される複数個の第１メモリセルトランジスタと、
前記ビットラインに直列に接続される複数個の第２メモリセルトランジスタと、
前記ビットラインに接続されたバッファと、
前記ビットラインにプリチャージ電圧を選択的に印加するように形成され、前記第１方向に前記複数個の第１メモリセルと複数個の第２メモリセルとの間に形成される少なくとも１つのプリチャージトランジスタを含むことを特徴とする不揮発性メモリ装置。
前記バッファから前記ビットラインを分離するように構成され、前記第１方向に前記複数個の第１及び第２メモリセルトランジスタの次に配置されるディカップリングトランジスタをさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ装置。
ディカップリングトランジスタと前記バッファとの間の前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に分離するように構成される遮断トランジスタをさらに含むことを特徴とする請求項２４に記載の不揮発性メモリ装置。
ビットラインに直列に接続される複数個のメモリセルトランジスタを含む基板の第１領域と、
前記ビットラインに接続されるバッファを含む前記基板の第２領域と、
前記第１領域に形成され、前記ビットラインから前記バッファを分離するように構成される少なくとも１つのディカップリングトランジスタと、
前記第１及び第２領域のうちの１つを定義する前記基板に少なくとも１つのウエルを含むことを特徴とする不揮発性メモリ装置。
前記第１領域と第２領域との間に配置される第３領域をさらに含み、前記第３領域は遮断トランジスタを含み、前記遮断トランジスタは前記ディカップリングトランジスタと前記バッファとの間のディカップリングトランジスタに接続され、前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
ビットラインに直列に接続される複数個のメモリセルトランジスタを含む基板の第１領域と、
前記ビットラインに接続されるバッファを含む前記基板の第２領域と、
前記第１領域に形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成される少なくとも１つのプリチャージトランジスタと、
前記第１及び第２領域のうちの１つを定義する前記基板の少なくとも１つのウエルとを含むことを特徴とする不揮発性メモリ装置。
前記第１領域及び第２領域の間に配置され、遮断トランジスタを含む第３領域をさらに含み、前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成されることを特徴とする請求項２８に記載の不揮発性メモリ装置。
ビットラインに直列に接続される複数個のメモリセルトランジスタを含む基板の第１領域と、
前記ビットラインに接続されるバッファを含む前記基板の第２領域と、
前記第１領域に形成され、前記ビットラインで前記バッファを分離するように構成される少なくとも１つのディカップリングトランジスタと、
前記第１領域に形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成される少なくとも１つのプリチャージトランジスタと、
第１及び第２領域のうちの１つを定義する前記基板の少なくとも１つのウエルを含むことを特徴とする不揮発性メモリ装置。
前記第１領域及び第２領域の間に配置され、遮断トランジスタを含む第３領域をさらに含み、前記遮断トランジスタは前記ディカップリングトランジスタと前記バッファとの間のディカップリングトランジスタに接続され、前記遮断トランジスタは前記ビットラインで前記バッファを選択的に遮断するように構成されることを特徴とする請求項３０に記載の不揮発性メモリ装置。
不揮発性メモリ装置の一部分を消去する方法において、
基板に形成され、ビットラインに直列に接続される複数個のメモリセルトランジスタを含むウエルに消去電圧を印加する段階と、
少なくとも１つのディカップリングトランジスタのゲートをフローティングさせる段階とを含み、
前記ディカップリングトランジスタは前記ウエル内に形成され、前記ウエルの外部の基板に形成されるバッファから前記ビットラインを選択的に分離するように構成されることを特徴とする方法。
遮断トランジスタのゲートにターンオフ電圧を印加して前記遮断トランジスタをターンオフさせる段階をさらに含み、
前記遮断トランジスタはウエルの外部に形成され、ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成されることを特徴とする請求項３２に記載の方法。
前記ターンオフ電圧は接地電圧であることを特徴とする請求項３３に記載の方法。
前記ターンオフ電圧は電源供給電圧であることを特徴とする請求項３３に記載の方法。
不揮発性メモリ装置の一部分を消去する方法において、
ビットラインに直列に接続される複数個のメモリセルトランジスタを含み、基板に形成されるウエルに消去電圧を印加する段階と、
少なくとも１つのプリチャージトランジスタのゲートをフローティングさせる段階とを含み、
前記プリチャージトランジスタは前記ウエルに形成され、前記ビットラインにプリチャージ電圧を選択的に印加するように構成する段階とを含むことを特徴とする方法。
遮断トランジスタをターンオフさせるために前記遮断トランジスタのゲートにターンオフ電圧を印加する段階をさらに含み、
前記遮断トランジスタは前記ウエルの外部に形成され、前記ビットラインから前記バッファを選択的に遮断するように構成されることを特徴とする請求項３６に記載の方法。
前記ターンオフ電圧は接地電圧であることを特徴とする請求項３７に記載の方法。
前記ターンオフは電源供給電圧であることを特徴とする請求項３７に記載の方法。
不揮発性メモリ装置の一部分を消去する方法において、
ウエルはビットラインに直列に接続される複数個のメモリセルトランジスタを含み、基板に形成されるウエルに消去電圧を印加する段階と、
少なくとも１つのディカップリングトランジスタのゲートをフローティングさせる段階と、
前記ディカップリングトランジスタは前記ウエルに形成され、前記ウエルの外部の基板に形成されるバッファから前記ビットラインを選択的に分離するように構成する段階と、
少なくとも１つのプリチャージトランジスタゲートをフローティングさせる段階とを含み、
前記プリチャージトランジスタは前記ウエルに形成され、前記ビットラインにプリチャージ電圧を印加するように構成されることを特徴とする方法。
遮断トランジスタをターンオフさせるために前記遮断トランジスタのゲートにターンオフ電圧を印加する段階をさらに含み、
前記遮断トランジスタは前記ウエルの外部に形成され、前記ディカップリングトランジスタに接続され、前記ビットラインから前記バッファを選択的に遮断するように構成されることを特徴とする請求項４０に記載の方法。
前記ターンオフ電圧は接地電圧であることを特徴とする請求項４１に記載の方法。
前記ターンオフ電圧は電源供給電圧であることを特徴とする請求項４１に記載の方法。