JP2002313089A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JP2002313089A JP2001119659A JP2001119659A JP2002313089A JP 2002313089 A JP2002313089 A JP 2002313089A JP 2001119659 A JP2001119659 A JP 2001119659A JP 2001119659 A JP2001119659 A JP 2001119659A JP 2002313089 A JP2002313089 A JP 2002313089A
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Abstract

(57)【要約】 【課題】セルデータを多値化してもデータ回路の規模を
大きくしない。 【解決手段】多値ＮＡＮＤセル型ＥＥＰＲＯＭにおい
て、少なくとも１つのｎ値（ｎは３以上）を記憶するメ
モリセルを含むメモリセル部と、メモリセル部の一端に
接続されるビット線ＢＬｅ，ＢＬｏと、ビット線に接続
され、２ビット以上のメモリセル部への書き込みデータ
あるいは読み出しデータを記憶するデータ回路ＬＡＴＣ
Ｈとを具備し、書き込み動作中に、メモリセルから読み
出されたデータはビット線に保持され、外部から入力し
た書き込みデータはデータ回路に保持される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関し、特に、多値ＮＡＮＤセル型ＥＥＰＲＯＭ
（Multi-level NAND cell type EEPROM）、例えば４値
ＮＡＮＤセル型ＥＥＰＲＯＭに使用される。
【０００２】
【従来の技術】不揮発性半導体メモリの一つにＮＡＮＤ
セル型ＥＥＰＲＯＭが知られている。このＥＥＰＲＯＭ
は、複数のＮＡＮＤセルユニットから構成されるメモリ
セルアレイを有する。各ＮＡＮＤセルユニットは、直列
接続される複数のメモリセルとその両端に１つずつ接続
される２つのセレクトトランジスタとから構成され、ビ
ット線とソース線の間に接続される。
【０００３】各メモリセルは、フローティングゲート電
極上にコントロールゲート電極が積み重ねられたいわゆ
るスタックゲート構造を有するｎチャネルＭＯＳトラン
ジスタから構成される。各セレクトトランジスタは、メ
モリセルと同様に、下部電極上に上部電極が積み重ねら
れた構造を有するｎチャネルＭＯＳトランジスタから構
成される。しかし、セレクトトランジスタのゲート電極
として実際に機能するのは、例えば下部電極である。
【０００４】ＮＡＮＤセルユニット内の複数のトランジ
スタ（メモリセル、セレクトトランジスタ）のうち互い
に隣接する２つのトランジスタに関しては、１つのソー
ス領域又は１つのドレイン領域がこれら２つのトランジ
スタに共有される。
【０００５】以下、ＮＡＮＤセル型ＥＥＰＲＯＭの具体
的な構造について説明する。図２９は、ＮＡＮＤセル型
ＥＥＰＲＯＭのメモリセルアレイの一部を示している。
【０００６】ＮＡＮＤセルユニットは、直列接続される
複数（４、８、１６など）個のメモリセルとその両端に
１つずつ接続される２つのセレクトトランジスタとから
構成され、ビット線ＢＬｉとソース線ＳＬの間に接続さ
れる。ソース線ＳＬは、所定の箇所で、アルミニウム、
ポリシリコンなどの導電体から構成される基準電位線に
接続される。
【０００７】ソース線ＳＬは、ロウ方向に延び、ビット
線ＢＬｉ及び基準電位線は、カラム方向に延びる。ソー
ス線ＳＬと基準電位線のコンタクト部は、例えばソース
線ＳＬが６４本のビット線ＢＬ０，…ＢＬ６３と交差す
る毎に設けられる。基準電位線は、メモリセルアレイの
周辺部に配置されるいわゆる周辺回路に接続される。
【０００８】ワード線（コントロールゲート線）ＷＬ
１，…ＷＬｎは、ロウ方向に延び、セレクトゲート線Ｓ
Ｇ１，ＳＧ２も、ロウ方向に延びる。１本のワード線
（コントロールゲート線）ＷＬｉに繋がるメモリセルの
集合は、１ページと呼ばれる。また、２本のセレクトゲ
ート線ＳＧ１，ＳＧ２に挟まれたワード線ＷＬ１，…Ｗ
Ｌｎに繋がるメモリセルの集合は、１ＮＡＮＤブロック
又は単に１ブロックと呼ばれる。
【０００９】１ページは、例えば２５６バイト（２５６
×８個）のメモリセルから構成される。１ページ内のメ
モリセルに対しては、ほぼ同時に書き込みが行われる。
また、１ページが２５６バイトのメモリセルから構成さ
れ、１つのＮＡＮＤセルユニットが８個のメモリセルか
ら構成される場合、１ブロックは、２０４８バイト（２
０４８×８個）のメモリセルから構成される。１ブロッ
ク内のメモリセルに対しては、ほぼ同時に消去が行われ
る。
【００１０】図３０は、メモリセルアレイ内の１つのＮ
ＡＮＤセルユニットの平面図を示している。図３１
（ａ）は、図３０中のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う
断面図を示し、図３１（ｂ）は、図３０中のＬＸＸＶ−
ＬＸＸＶ線に沿う断面図を示してまた、図３２は、図３
０のＮＡＮＤセルユニットの等価回路を示している。
【００１１】ｐ型基板（ｐ−ｓｕｂ）１１−１内には、
ｎ型ウェル領域（Ｃｅｌｌｎ−ｗｅｌｌ）１１−２及び
ｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３か
ら構成されるいわゆるダブルウェル領域が形成される。
メモリセル及びセレクトトランジスタは、ｐ型ウェル領
域１１−３内に形成される。
【００１２】メモリセル及びセレクトトランジスタは、
ｐ型ウェル領域１１−３内の素子領域内に配置される。
素子領域は、ｐ型ウェル領域１１−３上に形成される素
子分離酸化膜（素子分離領域）１２により取り囲まれ
る。
【００１３】本例では、１つのＮＡＮＤセルユニット
は、直列接続される８個のメモリセルＭ１〜Ｍ８と、そ
の両端に１つずつ接続される２つのセレクトトランジス
タＳ１，Ｓ２とから構成される。
【００１４】メモリセルは、ｐ型ウェル領域（Ｃｅｌｌ
ｐ−ｗｅｌｌ）１１−３上に形成されるシリコン酸化
膜（ゲート絶縁膜）１３と、シリコン酸化膜１３上のフ
ローティングゲート電極１４（１４１，１４２，…１４
８）と、フローティングゲート電極１４（１４１，１４
２，…１４８）上のシリコン酸化膜（インターポリ絶縁
膜）１５と、シリコン酸化膜１６上のコントロールゲー
ト電極１６（１６１，１６２，…１６８）と、ｐウェル
領域（Ｃｅｌｌ ｐ−ｗｅｌｌ）１１−３内のソース・
ドレイン領域１９とから構成される。
【００１５】また、セレクトトランジスタは、ｐ型ウェ
ル領域１１−３上に形成されるシリコン酸化膜（ゲート
絶縁膜）と、このシリコン酸化膜上のゲート電極１４
（１４９，１４１０），１６（１６９，１６１０）と、
ｐウェル領域１１−３内のソース・ドレイン領域１９と
から構成される。
【００１６】セレクトトランジスタの構造がメモリセル
の構造に近似している理由は、メモリセルとセレクトト
ランジスタを同一プロセスで同時に形成することによ
り、プロセスのステップ数の削減による製造コストの低
減を図るためである。
【００１７】ＮＡＮＤセルユニット内の複数のトランジ
スタ（メモリセル、セレクトトランジスタ）のうち互い
に隣接する２つのトランジスタに関しては、１つのソー
ス領域（ｎ＋型拡散層）１９又は１つのドレイン領域
（ｎ＋型拡散層）１９がこれら２つのトランジスタに共
有される。
【００１８】メモリセル及びセレクトトランジスタは、
ＣＶＤ法により形成されるシリコン酸化膜（ＣＶＤ酸化
膜）１７により覆われる。ＣＶＤ酸化膜１７上には、Ｎ
ＡＮＤセルユニットの一端（ｎ＋型拡散層１９）に接続
されるビット線１８が配置される。
【００１９】図３３は、ＮＡＮＤセル型ＥＥＰＲＯＭの
ウエル構造を示している。ｐ型基板（ｐ−ｓｕｂ）１１
−１内には、ｎ型ウェル領域（Ｃｅｌｌ ｎ−ｗｅｌ
ｌ）１１−２及びｐ型ウェル領域（Ｃｅｌｌ ｐ−ｗｅ
ｌｌ）１１−３から構成されるいわゆるダブルウェル領
域、ｎ型ウェル領域（ｎ−ｗｅｌｌ）１１−４及びｐ型
ウェル領域（ｐ−ｗｅｌｌ）１１−５が形成される。
【００２０】ダブルウェル領域は、メモリセルアレイ部
に形成され、ｎ型ウェル領域１１−４及びｐ型ウェル領
域１１−５は、周辺回路部に形成される。
【００２１】メモリセルは、ｐ型ウェル領域１１−３内
に形成される。ｎ型ウェル領域１１−２及びｐ型ウェル
領域１１−３は、同電位に設定される。
【００２２】電源電圧よりも高い電圧が印加される高電
圧ｎチャネルＭＯＳトランジスタは、Ｐ型基板（ｐ−ｓ
ｕｂ）１１−１上に形成される。電源電圧が印加される
低電圧ｐチャネルＭＯＳトランジスタは、ｎ型ウェル領
域（ｎ−ｗｅｌｌ）１１−４上に形成され、電源電圧が
印加される低電圧ｎチャネルＭＯＳトランジスタは、ｐ
型ウェル領域（ｐ−ｗｅｌｌ）１１−５上に形成され
る。
【００２３】次に、ＮＡＮＤセル型ＥＥＰＲＯＭの基本
動作について説明する。まず、以下の説明を分かり易く
するため、前提条件について次のように規定する。メモ
リセルには、２値のデータ“０”，“１”が記憶される
ものとし、メモリセルの閾値電圧が低い状態（例えば閾
値電圧が負の状態）を“０”状態とし、メモリセルの閾
値電圧が高い状態（例えば閾値電圧が正の状態）を
“１”状態とする。
【００２４】通常、２値ＮＡＮＤセル型ＥＥＰＲＯＭで
は、メモリセルの閾値電圧が低い状態を“１”状態、メ
モリセルの閾値電圧が高い状態を“０”状態とするが、
後述するように、本発明は、主として、多値（例えば４
値）ＮＡＮＤ型ＥＥＰＲＯＭを対象とするため、この点
を考慮して、上述のように、メモリセルの閾値電圧が低
い状態を“０”状態、メモリセルの閾値電圧が高い状態
を“１”状態とする。
【００２５】また、メモリセルに関しては、“０”状態
を消去状態とし、“１”状態を書き込み状態とする。
“書き込み”というときは、“０”書き込みと“１”書
き込みを含むものとし、“０”書き込みとは、消去状態
（“０”状態）を維持することをいい、“１”書き込み
とは、“０”状態から“１”状態に変化させることをい
うものとする。
【００２６】書き込み動作（Program operation） 書き込み動作では、ビット線の電位は、そのビット線に
繋がる選択されたメモリセルに対する書き込みデータに
応じた値、例えば書き込みデータが“１”の場合
（“１”書き込みの場合）には、接地電位（０Ｖ）Ｖｓ
ｓに設定され、書き込みデータが“０”の場合（“０”
書き込みの場合）には、電源電位Ｖｃｃに設定される。
【００２７】選択されたブロック（即ち、選択されたメ
モリセルを含むＮＡＮＤセルユニット）内のビット線側
（ドレイン側）のセレクトゲート線ＳＧ１の電位は、電
源電位Ｖｃｃに設定され、ソース線側のセレクトゲート
線ＳＧ２の電位は、接地電位（０Ｖ）Ｖｓｓに設定され
る。
【００２８】非選択のブロック（即ち、選択されたメモ
リセルを含まないＮＡＮＤセルユニット）内の２本のセ
レクトゲート線ＳＧ１，ＳＧ２の電位は、共に、接地電
位（０Ｖ）Ｖｓｓに設定される。
【００２９】そして、“１”書き込みの場合、選択され
たブロック内の選択されたメモリセルのチャネルには、
接地電位（０Ｖ）Ｖｓｓが伝達される。一方、“０”書
き込みの場合、選択されたブロック内の選択されたメモ
リセルのチャネルの電位は、Ｖｃｃ−Ｖｔｈｓｇ（Ｖｔ
ｈｓｇは、セレクトトランジスタＳ１の閾値電圧であ
る）になる。この後、選択されたブロック内のビット線
側（ドレイン側）のセレクトトランジスタＳ１は、カッ
トオフするため、選択されたブロック内の選択されたメ
モリセルのチャネルは、Ｖｃｃ−Ｖｔｈｓｇの電位を維
持しつつ、フローティング状態になる。
【００３０】なお、選択されたメモリセルが最もビット
線に近いメモリセルでなく、かつ、選択されたメモリセ
ルよりもビット線側に位置するメモリセル（選択された
メモリセルよりもビット線側に複数のメモリセルが存在
する場合は、そのうちの少なくとも１つのメモリセル）
の閾値電圧が正の電圧Ｖｔｈｃｅｌｌである場合には、
選択されたメモリセルのチャネルは、Ｖｃｃ−Ｖｔｈｃ
ｅｌｌの電位を維持しつつ、フローティング状態にな
る。
【００３１】この後、選択されたブロック内の選択され
たワード線、即ち、選択されたメモリセルのコントロー
ルゲート電極には、書き込み電位Ｖｐｐ（例えば約２０
Ｖ）が印加され、選択されたブロック内の非選択のワー
ド線、即ち、非選択のメモリセルのコントロールゲート
電極には、中間電位Ｖｐａｓｓ（例えば約１０Ｖ）が印
加される。
【００３２】この時、“１”書き込みの対象となる選択
されたメモリセルについては、チャネル電位が接地電位
（０Ｖ）Ｖｓｓであるため、フローティングゲート電極
とチャネル（Ｃｅｌｌ ｐ−ｗｅｌｌ）の間に“１”書
き込みに必要な高電圧がかかり、Ｆ−Ｎトンネル効果に
より、チャネルからフローティングゲート電極へ電子が
移動する。その結果、選択されたメモリセルの閾値電圧
は、上昇（例えば負から正へ移動）する。
【００３３】一方、“０”書き込みの対象となる選択さ
れたメモリセルについては、チャネル電位がＶｃｃ−Ｖ
ｔｈｓｇ又はＶｃｃ−Ｖｔｈｃｅｌｌであり、かつ、チ
ャネルがフローティング状態になっている。このため、
ワード線にＶｐｐ又はＶｐａｓｓが印加されると、コン
トロールゲート電極とチャネルの間の容量カップリング
により、チャネルの電位が上昇する。その結果、フロー
ティングゲート電極とチャネル（Ｃｅｌｌ ｐ−ｗｅｌ
ｌ）の間に“１”書き込みに必要な高電圧が印加され
ず、選択されたメモリセルの閾値電圧は、現状を維持
（消去状態を維持）する。
【００３４】消去動作（Erase operation） データ消去は、ブロック単位で行われ、選択されたブロ
ック内のメモリセルのデータは、ほぼ同時に消去され
る。具体的な消去動作は、以下の通りである。まず、選
択されたブロック内の全てのワード線（コントロールゲ
ート電極）を０Ｖに設定し、かつ、非選択のブロック内
の全てのワード線（コントロールゲート電極）及び全て
のブロック内の全てのセレクトゲート線を、初期電位Ｖ
ａに設定した後、フローティング状態にする。
【００３５】この後、ｐ型ウェル領域（Ｃｅｌｌ ｐ−
ｗｅｌｌ）及びｎ型ウェル領域（Ｃｅｌｌ ｎ−ｗｅｌ
ｌ）に、消去のための高電位ＶｐｐＥ（例えば約２０
Ｖ）を印加する。
【００３６】この時、選択ブロック内のメモリセルに関
しては、ワード線（コントロールゲート電極）の電位が
０Ｖ、ウエル領域の電位がＶｐｐＥであるため、コント
ロールゲート電極とウエル領域の間には、消去を行うた
めに十分な高電圧が印加される。
【００３７】従って、選択ブロック内のメモリセルで
は、Ｆ−Ｎトンネル効果により、フローティングゲート
電極内の電子がウエル領域に移動し、メモリセルの閾値
電圧が低下する（例えば閾値電圧が負となる）。
【００３８】一方、非選択ブロック内の全てのワード線
の電位は、ワード線とウエル領域の容量カップリングに
より、初期電位ＶａからＶｐｐＥ又はその近傍まで上昇
する。同様に、全てのブロック内の全てのセレクトゲー
ト線の電位も、セレクトゲート線とウエル領域の容量カ
ップリングにより、初期電位ＶａからＶｐｐＥ又はその
近傍まで上昇する。
【００３９】従って、非選択ブロック内のメモリセルで
は、コントロールゲート電極とウエル領域の間に消去を
行うために十分な高電圧が印加されない。即ち、フロー
ティングゲート電極内の電子の移動がないため、メモリ
セルの閾値電圧は、変化しない（現状を維持する。）。
【００４０】読み出し動作（Read operation） データ読み出しは、ビット線の電位をメモリセルのデー
タに応じて変化させ、この変化を検出することにより行
う。まず、データ読み出しの対象となるメモリセルが接
続されるビット線（全てのビット線又はビット線シール
ド読み出し手法などを採用する場合には一部のビット
線）をプリチャージし、このビット線を、プリチャージ
電位（例えば電源電位Ｖｃｃ）に設定した後、フローテ
ィング状態にする。
【００４１】この後、選択されたワード線、即ち、選択
されたメモリセルのコントロールゲート電極を０Ｖに設
定し、非選択のワード線（非選択のメモリセルのコント
ロールゲート電極）及びセレクトゲート線を電源電位Ｖ
ｃｃ（例えば約３Ｖ）に設定し、ソース線を０Ｖに設定
する。
【００４２】この時、選択されたメモリセルのデータが
“１”の場合（メモリセルの閾値電圧Ｖｔｈが、Ｖｔｈ
＞０の場合）、選択されたメモリセルは、オフ状態にな
るため、このメモリセルが接続されるビット線は、プリ
チャージ電位（例えば電源電位Ｖｃｃ）を維持する。
【００４３】一方、選択されたメモリセルのデータが
“０”の場合（メモリセルの閾値電圧Ｖｔｈが、Ｖｔｈ
＜０の場合）、選択されたメモリセルは、オン状態にな
る。その結果、選択されたメモリセルが接続されるビッ
ト線の電荷は、ディスチャージされ、そのビット線の電
位は、プリチャージ電位からΔＶだけ下がる。
【００４４】このように、メモリセルのデータに応じ
て、ビット線の電位が変化するため、この変化をセンス
アンプ回路によって検出すれば、メモリセルのデータを
読み出すことができる。
【００４５】ところで、近年、ワンチップのメモリ容量
を増加し、ビット当りのコストを低下することなどを目
的として、１メモリセルに３値以上の情報を記憶するい
わゆる多値ＮＡＮＤセル型ＥＥＰＲＯＭの開発、実用化
が進んでいる。
【００４６】前述したようなＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、メモリセルに２値（１ビット）のデータ
（“０”，“１”）を記憶させることができるが、ｎ
（ｎは３以上の自然数）値ＮＡＮＤセル型ＥＥＰＲＯＭ
は、メモリセルにｎ値のデータを記憶させることができ
る点に特徴を有する。
【００４７】例えば４値ＮＡＮＤセル型ＥＥＰＲＯＭで
は、メモリセルに４値（２ビット）のデータ（“０
０”，“０１”，“１０”，“１１”）を記憶できる。
多値ＮＡＮＤセル型ＥＥＰＲＯＭの公知例としては例え
ば特願平8-98627号（文献１）がある。
【００４８】通常、ｎ値ＮＡＮＤセル型ＥＥＰＲＯＭで
は、選択されたメモリセルに接続される１本のビット線
に対応して、複数個のラッチ回路が設けられる。即ち、
選択されたメモリセルに対して、ｎ値データを書き込ん
だり又は読み出したりする場合に、複数個のラッチ回路
は、ｎ値データを一時的に記憶する役割を果たす。
【００４９】例えば前記文献１にも記載されているよう
に、４値ＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込み時
又は読み出し時に、４値（２ビット）データを一時的に
記憶しておくために、選択されたメモリセルに接続され
る１本のビット線に対応して、２個のラッチ回路が設け
られる。このラッチ回路はＳＲＡＭ（Static RAM）セル
から構成される。
【００５０】しかし、ＳＲＡＭセルから構成されるラッ
チ回路は、大きな面積を有する。さらに、１つのメモリ
セルに記憶されるデータ数を増やすと（ｎの値を増加す
ると）、これに伴い、選択されたメモリセルに接続され
る１本のビット線に対応して設けられるラッチ回路の数
も増える。
【００５１】例えば４（＝２2 ）値ＮＡＮＤセル型ＥＥ
ＰＲＯＭでは、選択されたメモリセルに接続される１本
のビット線に対応して２個のラッチ回路が設けられ、８
（＝２3 ）値ＮＡＮＤセル型ＥＥＰＲＯＭでは、選択さ
れたメモリセルに接続される１本のビット線に対応して
３個のラッチ回路が設けられる。
【００５２】従って、メモリセルに記憶するデータを多
値化（ｎ値化）し、かつ、ｎの値を増加するに従い、メ
モリチップ内のラッチ回路の数が増加し、チップ面積が
増加するという問題がある。
【００５３】上記事情に鑑みて、本願出願人は、特願平
11-345299号に係る不揮発性半導体において、例えば４
値メモリの各ビット線に対応して書き込みデータあるい
は読み出しデータを一時記憶するために接続されるデー
タ回路を１個のラッチ回路とＤＲＡＭ（dynamic RAM）
セルで構成することを提案した。
【００５４】周知のように、ＤＲＡＭセルの面積は、Ｓ
ＲＡＭセルの面積よりも小さいため、ｎ（ｎは、３以上
の自然数）値ＮＡＮＤセル型ＥＥＰＲＯＭについて考え
ると、２個の記憶回路の一つをＤＲＡＭセルで構成する
場合は、従来のように全ての記憶回路をＳＲＡＭセルの
みから構成する場合よりも、データ回路の面積を小さく
することができる。
【００５５】しかし、上記したような提案の構成でも、
データ回路内の素子数が増加し、チップ面積が増大する
という問題の解決には必ずしも十分ではない。
【００５６】
【発明が解決しようとする課題】上記したようにメモリ
セルに記憶する情報を多値化すると、前記公知例や出願
中のメモリにおいては、各ビット線に対応して書き込み
データあるいは読み出しデータを一時記憶するために接
続されるデータ回路内の素子数が増加し、チップ面積が
増大するという問題がある。
【００５７】本発明は上記の問題点を解決すべくなされ
たもので、メモリセルに記憶するデータを多値化する場
合に、書き込み／読み出し時に多値データを一時的に記
憶しておくためのデータ回路内の素子数を減少させ、チ
ップ面積の増大を抑制し得る不揮発性半導体メモリを提
供することを目的とする。
【００５８】
【課題を解決するための手段】本発明の第１の不揮発性
半導体メモリは、少なくとも１つのｎ値（ｎは３以上）
を記憶するメモリセルを含むメモリセル部と、前記メモ
リセル部の一端に接続されるビット線と、前記ビット線
に接続され、２ビット以上の前記メモリセル部への書き
込みデータあるいは読み出しデータを記憶するデータ回
路とを具備し、書き込み動作中に、前記メモリセルから
読み出されたデータは前記ビット線に保持され、外部か
ら入力した書き込みデータは前記データ回路に保持され
ることを特徴とする。
【００５９】本発明の第２の不揮発性半導体メモリは、
少なくとも１つのｎ値（ｎは３以上）を記憶するメモリ
セルを含むメモリセル部と、前記メモリセル部の一端に
接続されるビット線と、前記ビット線に接続され、２ビ
ット以上の前記メモリセル部への書き込みデータあるい
は読み出しデータを記憶するデータ回路とを具備し、書
き込み動作中に、前記メモリセルに書き込み電圧が印加
されている間は、外部から入力した書き込みデータは前
記データ回路に保持され、前記メモリセルが十分に書き
込まれたかを調べるベリファイリード動作中は、前記メ
モリセルから読み出されたデータは前記ビット線に保持
され、外部から入力した書き込みデータは前記データ回
路に保持されることを特徴とする。
【００６０】本発明の第３の不揮発性半導体メモリは、
少なくとも１つのｎ値（ｎは３以上）を記憶するメモリ
セルを含むメモリセル部と、前記メモリセル部の一端に
接続されるビット線と、前記ビット線に接続され、２ビ
ット以上の前記メモリセル部への書き込みデータあるい
は読み出しデータを記憶するデータ回路とを具備し、書
き込み動作中に、前記メモリセルから読み出されたデー
タは、前記メモリセルが十分に書き込まれたかを調べる
ベリファイリード動作の所定の期間にのみ前記データ回
路に保持されることを特徴とする。
【００６１】本発明の第４の不揮発性半導体メモリは、
少なくとも１つのｎ値（ｎは３以上）を記憶するメモリ
セルを含むメモリセル部と、前記メモリセル部の一端に
接続されるビット線と、前記ビット線に接続され、２ビ
ット以上の前記メモリセル部への書き込みデータあるい
は読み出しデータを記憶するデータ回路とを具備し、前
記データ回路は、ラッチ回路とキャパシタを含み、書き
込み動作中の前記メモリセルが十分に書き込まれたかを
調べるベリファイリード動作において、前記メモリセル
から読み出されたデータは、前記メモリセルが十分に書
き込まれたかを調べるベリファイリード動作の所定の期
間に前記ラッチ回路に記憶され、この所定の期間には外
部から入力された書き込みデータは前記キャパシタに保
持されることを特徴とする。
【００６２】本発明の第５の不揮発性半導体メモリは、
３値以上の情報を記憶するメモリセルを含むメモリセル
部と、前記メモリセル部の一端に接続されるビット線
と、前記ビット線に接続され、２ビット以上の前記メモ
リセル部への書き込みデータあるいは読み出しデータを
記憶するデータ回路とを具備し、前記データ回路は、ラ
ッチ回路を有し、メモリの外部から入力し、前記ラッチ
回路に記憶されたデータと、前記メモリセルから読み出
され、前記ビット線に保持されたデータとに基づいて前
記メモリセルに対して書き込みを行うことを特徴とす
る。
【００６３】本発明の第６の不揮発性半導体メモリは、
３値以上の情報を記憶するメモリセルを含むメモリセル
部と、前記メモリセル部の一端に接続されるビット線
と、前記ビット線に接続され、２ビット以上の前記メモ
リセル部への書き込みデータあるいは読み出しデータを
記憶するデータ回路とを具備し、前記メモリセルは、第
１のロウアドレスによって選択される第１のデータと第
２のロウアドレスによって選択される第２のデータを含
み、前記データ回路は、ラッチ回路を有し、前記第１の
ロウアドレスが選択された第１の書き込み動作では、前
記ラッチ回路に記憶されたメモリ外部から入力された第
１のデータに基づいて書き込みを行い、前記第２のロウ
アドレスが選択された第２の書き込み動作では、メモリ
外部から入力し、前記ラッチ回路に記憶された第２のデ
ータと、前記メモリセルから読み出され、前記ビット線
に保持された前記第１のデータとに基づいて前記メモリ
セルに対して書き込みを行うことを特徴とする。
【００６４】本発明の第７の不揮発性半導体メモリは、
“１”状態は第１の閾値レベルを有し、“２”状態は第
２の閾値レベルを有し、“３”状態は第３の閾値レベル
を有し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは
３以上の自然数）は第ｉの閾値レベルを有するようなｎ
値を記憶するメモリセルを含むメモリセル部と、前記メ
モリセル部の一端に接続されるビット線と、前記ビット
線に接続され、２ビット以上の前記メモリセル部への書
き込みデータあるいは読み出しデータを記憶するデータ
回路とを具備し、前記メモリセルは、第１のロウアドレ
スによって選択される第１のデータと第２のロウアドレ
スによって選択される第２のデータを含み、前記データ
回路は、ラッチ回路を有し、前記第１のロウアドレスが
選択された第１の書き込み動作では、前記ラッチ回路に
記憶されたメモリの外部から入力された第１のデータに
基づいて、前記メモリセルを“１”、“２”、…“ｍ−
１”、“ｍ”状態（ｍは自然数）にする書き込みを行
い、前記第２のロウアドレスが選択された第２の書き込
み動作では、メモリの外部から入力し、前記ラッチ回路
に記憶された第２のデータおよび前記メモリセルから読
み出され、前記ビット線に保持された前記第１のデータ
に基づいて、前記メモリセルを“１”、“２”、…“ｋ
−１”、“ｋ”状態（ｋはｍより大きい自然数）にする
書き込みを行うことを特徴とする。
【００６５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。
【００６６】［前提］まず、以下の説明を分かり易くす
るため、前提条件について次のように規定する。但し、
この前提条件は、説明を分かり易くするために設定する
ものであり、本発明は、この前提条件以外の条件の場合
にも成り立つものである。
【００６７】本発明は、メモリセルにｎ（ｎは、３以上
の自然数）値のデータが記憶される不揮発性半導体メモ
リを対象とするが、以下の実施の形態では、その代表例
として、４値ＮＡＮＤセル型ＥＥＰＲＯＭについて説明
する。
【００６８】メモリセルには、４値のデータ“００”，
“０１”，“１０”，“１１”が記憶されるものとし、
メモリセルの閾値電圧が最も低い状態（例えば閾値電圧
が負の状態）をデータ“１１”（又は“０”状態）と
し、メモリセルの閾値電圧が２番目に低い状態（例えば
閾値電圧が正の状態）をデータ“１０”（又は“１”状
態）とし、メモリセルの閾値電圧が３番目に低い状態
（例えば閾値電圧が正の状態）をデータ“０１”（又は
“２”状態）とし、メモリセルの閾値電圧が最も高い状
態（例えば閾値電圧が正の状態）をデータ“００”（又
は“３”状態）とする。
【００６９】また、メモリセルには４値データが記憶さ
れることにしたため、例えば書き込み／読み出し時に
は、奇数ページデータの書き込み／読み出し動作と偶数
ページデータの書き込み／読み出し動作が必要になる。
ここで、データ“＊＊”のうち、左側の＊を偶数ページ
データとし、右側の＊を奇数ページデータとする。
【００７０】また、メモリセルに関しては、データ“１
１”が記憶されている状態を消去状態とし、データ“１
０”，“０１”，“００”が記憶されている状態をそれ
ぞれ書き込み状態とする。
【００７１】［概略］図１は、本発明に係る４値ＮＡＮ
Ｄセル型ＥＥＰＲＯＭの主要部を示すブロック図であ
る。
【００７２】１は、メモリセルアレイである。メモリセ
ルアレイ１は、直列接続された複数のメモリセルとその
両端に１つずつ接続された２つのセレクトトランジスタ
とから構成されるＮＡＮＤセルユニットを有する。メモ
リセルアレイ１の具体的な構造は、図２９乃至図３２に
示した通りである。
【００７３】メモリセルアレイ１の構造や等価回路は、
２値ＮＡＮＤセル型ＥＥＰＲＯＭとほぼ同じであるが、
４値ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルに
は、４値データが記憶される。
【００７４】データ回路２は、書き込み時に前記メモリ
セルへの２ビット（４値）の書き込みデータを、読み出
し時に前記メモリセルからの２ビット（４値）の読み出
しデータを一時的に記憶しておく記憶回路を含んでい
る。
【００７５】ワード線制御回路３は、ロウアドレスデコ
ーダ及びワード線ドライバを含んでおり、メモリセルア
レイ１の一方側のみにロウアドレスデコーダを配置し、
メモリセルアレイ１の両側にそれぞれワード線ドライバ
を配置するレイアウトを採用している。
【００７６】上記ワード線制御回路３は、動作モード
（書き込み、消去、読み出しなど）やロウアドレス信号
に基づいて、メモリセルアレイ１内の各ワード線の電位
を制御する。この場合、メモリセルアレイ１の一方側の
ロウアドレスデコーダと他方側のワード線ドライバを接
続するための信号線がメモリセルアレイ１上に配置され
る。この信号線がメモリセルの動作に与える悪影響を最
小限に抑えるために、後述するように工夫している。
【００７７】カラムデコーダ４は、カラムアドレス信号
に基づいて、メモリセルアレイ１のカラムを選択する。
書き込み時、選択されたカラムに属するデータ回路内の
記憶回路には、入力データがデータ入出力バッファ７及
びＩ／Ｏセンスアンプ６を経由して入力される。また、
読み出し時、選択されたカラムに属するデータ回路内の
記憶回路の出力データは、Ｉ／Ｏセンスアンプ６及びデ
ータ入出力バッファ７を経由してメモリチップ１１の外
部へ出力される。
【００７８】ロウアドレス信号は、アドレスバッファ５
を経由してワード線制御回路３に入力される。カラムア
ドレス信号は、アドレスバッファ５を経由して、カラム
デコーダ４に入力される。
【００７９】ウエル電位制御回路８は、動作モード（書
き込み、消去、読み出しなど）に基づいて、メモリセル
が配置されるセルウェル領域（例えばｎウェルとｐウェ
ルからなるダブルウェル領域）の電位を制御する。本実
施例ではセルＰウエルとセルＮウエルは同電位にバイア
スされる。
【００８０】電位発生回路（昇圧回路）９Ａは、例えば
書き込み時に、書き込み電位（例えば約２０Ｖ）Ｖｐｐ
や転送電位（例えば約１０Ｖ）Ｖｐａｓｓを発生する。
これらの電位Ｖｐｐ，Ｖｐａｓｓは、切替回路９Ｂによ
り、例えば選択されたブロック内の複数本のワード線に
振り分けられる。
【００８１】また、電位発生回路９Ａは、例えば消去時
に、消去電位（例えば約２０Ｖ）ＶｐｐＥを発生し、こ
の電位ＶｐｐＥをメモリセルが配置されるセルウェル領
域（ｎウェルとｐウェルの双方）に与える。
【００８２】一括検知回路１０は、書き込み時に、メモ
リセルに正確に所定のデータが書き込まれたか否かを検
証し、消去時に、メモリセルのデータがきちんと消去さ
れたか否かを検証する。
【００８３】前記データ回路２は、後で詳述するが、こ
こで簡単に述べる。データ回路２は、選択されたメモリ
セルに接続される１本のビット線に対応して接続された
１個のラッチ回路（例えばＳＲＡＭセル）と、このラッ
チ回路のデータを一時的に退避するための１個のキャパ
シタを含む。このような構成は、データ回路が各ビット
線に対応して１個のラッチ回路り２個のキャパシタで構
成される場合に比べてチップ面積を縮小することができ
る。
【００８４】書き込み動作中に、前記メモリセルから読
み出されたデータはビット線に保持され、外部から入力
した書き込みデータはラッチ回路に保持される。即ち、
書き込み動作中に、メモリセルに書き込み電圧が印加さ
れている間は、外部から入力した書き込みデータはラッ
チ回路に保持され、メモリセルが十分に書き込まれたか
を調べるベリファイリード動作中は、メモリセルから読
み出されたデータはビット線に保持され、外部から入力
した書き込みデータはラッチ回路に保持される。なお、
メモリセルから読み出されたデータは、ベリファイリー
ド中のビット線プリチャージ電位としてビット線に保持
される。
【００８５】また、書き込み動作中に、メモリセルから
読み出されたデータは、メモリセルが十分に書き込まれ
たかを調べるベリファイリード動作の所定の期間にのみ
ラッチ回路に保持される（所定の期間以外の期間はビッ
ト線プリチャージ電位としてビット線に保持される）。
【００８６】また、書き込み動作中のメモリセルが十分
に書き込まれたかを調べるベリファイリード動作におい
て、メモリセルから読み出されたデータは、メモリセル
が十分に書き込まれたかを調べるベリファイリード動作
の所定の期間にラッチ回路に記憶され、この所定の期間
には外部から入力された書き込みデータはキャパシタに
保持される。
【００８７】以下、本実施例に係る４値ＮＡＮＤセル型
ＥＥＰＲＯＭの構成および動作について詳細に説明す
る。
【００８８】［データ回路］図２は、図１のデータ回路
２の一例を示している。図３は、図２のメモリセルアレ
イ１の一部を示している。本例では、１カラム分のみの
データ回路を示す。実際は、例えばメモリセルアレイ１
の複数のカラムの各々に対して１個のデータ回路が設け
られる。つまり、図１のデータ回路２は、メモリセルア
レイ１の複数のカラムに対応する複数のデータ回路によ
り構成される。
【００８９】また、本例では、１カラム内に２本のビッ
ト線ＢＬｅ，ＢＬｏが配置され、この２本のビット線Ｂ
Ｌｅ，ＢＬｏに１個のデータ回路が接続される。このよ
うに、１個のデータ回路に２本のビット線ＢＬｅ，ＢＬ
ｏを接続する理由は、（ａ）読み出し時において、互い
に隣接するビット線間に容量結合によるノイズが生じる
ことを防止する（シールドビット線読み出し手法の採
用）、（ｂ）データ回路の数を減らし、チップ面積の縮
小を図る、などの目的を達成することにある。
【００９０】また、本例では、４値データ（２ビットデ
ータ）を１個のメモリセルに記憶させることを前提とす
るため、１個のデータ回路内には、書き込み／読み出し
時における４値データの一時記憶用の記憶回路として、
例えばラッチ回路ＬＡＴＣＨが設けられる。
【００９１】ラッチ回路ＬＡＴＣＨは、クロックドイン
バータＣＩＮＶ１，ＣＩＮＶ２から構成されるフリップ
フロップ回路（ＳＲＡＭセル）から構成される。ラッチ
回路ＬＡＴＣＨは、制御信号ＳＥＮ，ＳＥＮＢ，ＬＡ
Ｔ，ＬＡＴＢにより制御される。
【００９２】なお、信号“＊＊＊Ｂ”は、信号“＊＊
＊”の反転信号を意味する。つまり、信号“＊＊＊Ｂ”
のレベルと信号“＊＊＊”のレベルは、互いに逆相（一
方が“Ｈ”のとき、他方は“Ｌ”）である。以下、全て
同じ。
【００９３】なお、図２において、記号“ＨＮ＊＊（＊
は、数字、記号など）”が付されているＭＯＳトランジ
スタは、例えば約０．６Ｖの閾値電圧を有する高電圧エ
ンハンスメントＮチャネルＭＯＳトランジスタである。
このＭＯＳトランジスタには、電源電圧Ｖｃｃよりも高
い電圧が印加される。このＭＯＳトランジスタは、ゲー
トが０Ｖのとき、オフ状態になる。
【００９４】また、記号“ＤＬＮ＊＊”が付されている
ＭＯＳトランジスタは、例えば約−１Ｖの閾値電圧を有
する低電圧デプレションＮチャネルＭＯＳトランジスタ
であり、電源電圧Ｖｃｃ以下の電圧が印加される。本例
では、このトランジスタをＭＯＳキャパシタとして使用
している。
【００９５】また、記号“ＴＮ＊＊”が付されているＭ
ＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を有
する低電圧エンハンスメントＮチャネルＭＯＳトランジ
スタであり、電源電圧Ｖｃｃ以下の電圧が印加される。
このトランジスタは、ゲートが０Ｖのとき、オフ状態に
なる。
【００９６】ＭＯＳトランジスタＨＮ１ｅ，ＨＮ１ｏ，
ＨＮ２ｅ，ＨＮ２ｏは、例えば読み出し時に、２本のビ
ット線ＢＬｅ，ＢＬｏのうちの１本を、データが読み出
されるビット線とし、残りの１本をシールドビット線と
する機能を有する。
【００９７】即ち、ＢＬＣＲＬは、接地電位Ｖｓｓに設
定される。また、ＢＩＡＳｏが“Ｈ”、ＢＩＡＳｅが
“Ｌ”のとき、ビット線ＢＬｅにデータが読み出され、
ビット線ＢＬｏは、ビット線ＢＬｅにデータを読み出す
ときのノイズを防止するシールドビット線となる。
【００９８】一方、ＢＩＡＳｅが“Ｈ”、ＢＩＡＳｏが
“Ｌ”のとき、ビット線ＢＬｏにデータが読み出され、
ビット線ＢＬｅは、ビット線ＢＬｏにデータを読み出す
ときのノイズを防止するシールドビット線となる。
【００９９】ＭＯＳトランジスタＴＮ７は、読み出し時
に、２本のビット線ＢＬｅ，ＢＬｏのうち、データが読
み出される１本のビット線を、例えば予めプリチャージ
電源電位Ｖｐｒｅに設定しておくためのビット線プリチ
ャージ用ＭＯＳトランジスタである。ＭＯＳトランジス
タＴＮ７は、制御信号ＢＬＰＲＥにより制御される。
【０１００】ＭＯＳトランジスタＴＮ９は、ビット線Ｂ
Ｌｅ，ＢＬｏとデータ回路（主要部）の電気的な接続／
切断を制御するクランプ用ＭＯＳトランジスタである。
ＭＯＳトランジスタＴＮ９は、例えば読み出し時に、ビ
ット線ＢＬｅ，ＢＬｏをプリチャージした後、ビット線
ＢＬｅ，ＢＬｏに読み出されたデータをセンスするま
で、ビット線ＢＬｅ，ＢＬｏをフローティング状態にし
ておく機能を有する。ＭＯＳトランジスタＴＮ９は、制
御信号ＢＬＣＬＭＰにより制御される。
【０１０１】ＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＮ
４，ＴＮ６，ＴＮ８は、書き込み／読み出し時（又はベ
リファイ読み出し時）において、奇数／偶数ページデー
タの制御をしたり、また、書き込み／消去時において、
ベリファイ読み出しの後、選択された全てのメモリセル
に対してきちんと書き込み／消去が行われたか否かを調
べるために設けられる（Program/Erase completion det
ection）。なお、出力信号ＣＯＭｉは、Program/Erase
completion detection時に使用される。
【０１０２】ＭＯＳトランジスタＴＰ１は、センスノー
ドＤＴＮｉｊをＶｄｄにプリセットするプリセット用ト
ランジスタである。ＭＯＳトランジスタＴＰ１は、制御
信号ｎＰＲＳＴにより制御される。
【０１０３】ＴＮ５は、ラッチ回路ＬＡＴＣＨの出力ノ
ードＮａｉｊとセンスノードＤＴＮｉｊとの間に挿入さ
れたスイッチ用のＭＯＳトランジスタである。このＭＯ
ＳトランジスタＴＮ５は、制御信号ＢＣＬ２により制御
される。
【０１０４】ＭＯＳトランジスタＴＮ１１，ＴＮ１２
は、ラッチ回路ＬＡＴＣＨの２つの出力ノードＮａｉ
ｊ，Ｎｂｉｊと入出力線ＩＯｊ，ｎＩＯｊの電気的な接
続／切断を決定するカラムスイッチとして機能する。カ
ラム選択信号ＣＳＬｉが“Ｈ”のとき、ＭＯＳトランジ
スタＴＮ１１，ＴＮ１２がオン状態となり、ラッチ回路
の出力ノードＮａｉｊ，Ｎｂｉｊが入出力線ＩＯｊ，ｎ
ＩＯｊに電気的に接続される。
【０１０５】上記カラム選択信号ＣＳＬｉは、図１のカ
ラムデコーダ４から出力される。カラムデコーダとして
は、例えば図４に示すように、ＡＮＤ回路から構成され
る。即ち、例えばＣＡｋ１，ＣＢＫ２，ＣＣＫ３が共に
“Ｈ”のとき、カラム選択信号ＣＳＬｉが“Ｈ”とな
る。
【０１０６】なお、図２において、Ｖｄｄ（例えば約
２．３Ｖ）は、外部電源電位Ｖｃｃよりも低いチップ内
電源電位である。チップ内電源電位Ｖｄｄは、降圧回路
により、外部電源電位Ｖｃｃから生成される。但し、チ
ップ内電源電位Ｖｄｄに代えて、外部電源電位Ｖｃｃを
データ回路に供給してもよい。
【０１０７】［一括検知回路］図５は、図１の一括検知
回路１０の主要部を示している。一括検知回路１０は、
ベリファイ読み出しの後、選択された全てのメモリセル
に対してきちんと書き込み／消去が行われたか否かを調
べる機能を有する（Program/Erase completiondetectio
n）。
【０１０８】第１のデータ回路〜第８のデータ回路は、
それぞれ外部から入力する８個の入出力ピン（I/O ピ
ン）に対応して設けられており、それぞれ図２に示すよ
うな構成を有する。
【０１０９】ＲＥＧ２−ｋ（ｋ＝０，１，２，３）は、
第ｋ＋１及び第ｋ＋５のデータ回路内のＲＥＧ２（図２
参照）に相当する。つまり、第１のデータ回路および第
５のデータ回路中のREG2はREG2-0により制御される。第
２のデータ回路および第６のデータ回路のREG2はREG2-1
により制御される。第３のデータ回路および第７のデー
タ回路のREG2はREG2-2により制御される。第４のデータ
回路および第８のデータ回路のREG2はREG2-3により制御
される。
【０１１０】第１乃至第４のデータ回路の出力ノードＣ
ＯＭｉは、共通接続され、その接続ノードＣＯＭｉ１
は、ＰチャネルＭＯＳトランジスタＴＰ２のゲートに接
続される。
【０１１１】同様に、第５乃至第８のデータ回路の出力
ノードＣＯＭｉも、共通接続され、その接続ノードＣＯ
Ｍｉ２は、ＰチャネルＭＯＳトランジスタＴＰ３のゲー
トに接続される。
【０１１２】ＰチャネルＭＯＳトランジスタＴＰ１３，
ＴＰ１４は、Program/Erase completion detection時
に、ノードＣＯＭｉ１，ＣＯＭｉ２を、チップ内電源電
位Ｖｄｄに設定した後、フローティング状態にする機能
を有する。ＭＯＳトランジスタＴＮ１３，ＴＮ１４は、
制御信号ＣＯＭＨｎにより制御される。
【０１１３】ＮチャネルＭＯＳトランジスタＴＮ１５
は、Program/Erase completion detection時に、ノード
ＮＣＯＭを、接地電位Ｖｓｓに設定した後、フローティ
ング状態にする機能を有する。ＭＯＳトランジスタＴＮ
１５は、制御信号ＮＣＯＭＬにより制御される。
【０１１４】Program/Erase completion detection時、
書き込み／消去が十分に行われていないメモリセルに対
応するデータ回路では、ＣＯＭｉ（図２参照）の電位レ
ベルが“Ｈ”から“Ｌ”に低下する。従って、ノードＮ
ＣＯＭが“Ｌ”から“Ｈ”になり、ＦＬＡＧは、“Ｌ”
になる。
【０１１５】一方、全てのメモリセルに対して、書き込
み／消去が十分に行われている場合には、全てのデータ
回路の出力信号ＣＯＭｉ（図２参照）の電位レベルが
“Ｈ”を維持する。従って、ノードＮＣＯＭは、“Ｌ”
のままであり、ＦＬＡＧは、“Ｈ”となる。
【０１１６】このように、ノードＦＬＡＧの電位レベル
を検出することにより、選択された全てのメモリセルに
対して、きちんと書き込み／消去が行われたか否かを調
べることができる。なお、Program/Erase completion d
etection時の動作については、後に詳述する。
【０１１７】本例では、８個のデータ回路を１つにまと
め、これら８個のデータ回路に対応する８カラムのメモ
リセルに対して、ノードＦＲＡＧの電圧レベルを検出す
ることにより、書き込み／消去が十分に行われたか否か
を調べている。
【０１１８】このように、８個のデータ回路を一まとめ
にしたのは、これら８個のデータ回路に対応する８カラ
ム単位で、リダンダンシイ回路によるメモリセルの置き
換えを行っているためである。つまり、ヒューズ素子
（破線で囲んだ部分）を切断すると、これら８個のデー
タ回路に接続されるメモリセルは、常に非選択状態にな
り、これに代わって、リダンダンシイ領域の予備のメモ
リセルが選択される。
【０１１９】従って、リダンダンシイ回路によるメモリ
セルの置き換えをｎ（ｎは、自然数）個のデータ回路に
対応するｎカラム単位で行う場合には、ｎ個のデータ回
路を一まとめにする。
【０１２０】なお、ＦＲＡＧは、全てのカラムに対応す
る共通ノードとなっている。例えばカラム数が２０４８
の場合、８個のデータ回路（カラム）をリダンダンシイ
置き換えの単位とすると、チップ内には、図５に示すよ
うな回路が２５６個存在することになる。そして、これ
ら２５６個の回路は、共通ノードＦＲＡＧに接続され
る。
【０１２１】［ワード線制御回路］図６は、図１のワー
ド線制御回路３の具体例を示している。メモリセルアレ
イ１は、カラム方向に配置された複数個のメモリセルブ
ロックから構成される。各々のメモリセルブロックは、
ロウ方向に配置された複数のＮＡＮＤセルユニットを有
する。メモリセルアレイ及びＮＡＮＤセルユニットの具
体例については、図２９乃至図３２に示した通りであ
る。
【０１２２】本例では、１個のメモリセルブロックに対
応して、１個のロウアドレスデコーダと１個のワード線
ドライバが設けられる。
【０１２３】例えば第１のメモリセルブロック内のワー
ド線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，
ＳＧ２は、第１のワード線ドライバＲＭＡＩＮ１に接続
され、第１のワード線ドライバＲＭＡＩＮ１は、第１の
メモリセルブロックの選択／非選択を決める第１のロウ
アドレスデコーダＲＡＤＤ１の出力信号（デコード結
果）を受ける。
【０１２４】このように、第ｉ（ｉ＝１，２，…）のメ
モリセルブロック内のワード線ＷＬ１，…ＷＬ１６及び
セレクトゲート線ＳＧ１，ＳＧ２は、第ｉのワード線ド
ライバＲＭＡＩＮｉに接続され、第ｉのワード線ドライ
バＲＭＡＩＮｉは、第ｉのメモリセルブロックの選択／
非選択を決める第ｉのロウアドレスデコーダＲＡＤＤｉ
の出力信号（デコード結果）を受ける。
【０１２５】ここで、本例では、ワード線ドライバを、
メモリセルアレイ１の両側（ロウ方向の２つの端部）に
配置している。
【０１２６】具体的には、奇数番目のメモリセルアレイ
ブロックに対応するワード線ドライバＲＭＡＩＮ１，Ｒ
ＭＡＩＮ３，…は、メモリセルアレイ１のロウ方向の２
つの端部のうちの一方（左側）に配置され、偶数番目の
メモリセルアレイブロックに対応するワード線ドライバ
ＲＭＡＩＮ２，ＲＭＡＩＮ４，…は、メモリセルアレイ
１のロウ方向の２つの端部のうちの他方（右側）に配置
される。
【０１２７】このように、ワード線ドライバＲＭＡＩＮ
ｉを、メモリセルアレイ１の両端に配置することによ
り、ワード線ドライバＲＭＡＩＮｉの設計を容易にする
（又はレイアウトの自由度を大きくする）ことができ
る。つまり、本例の場合、１個のワード線ドライバは、
カラム方向に関して、メモリセルブロック２個分のレイ
アウトスペースを確保できる。
【０１２８】また、１つのメモリセルブロック内のワー
ド線ＷＬ１，…ＷＬ１６及びセレクトゲート線ＳＧ１，
ＳＧ２は、このメモリセルブロックに対応するワード線
ドライバにより、常に、メモリセルアレイ１の一方側
（又は他方側）から駆動されるため、選択されたブロッ
ク内の所定の１個のＮＡＮＤセルユニット内のメモリセ
ル及びセレクトトランジスタに関して、駆動信号が供給
されるのタイミングのずれは生じない。
【０１２９】一方、ロウアドレスデコーダＲＡＤＤｉ
（ｉ＝１，２，…）は、メモリセルアレイ１のロウ方向
の２つの端部のうちの一方（片側）のみに配置される。
この場合、ロウアドレス信号をロウアドレスデコーダＲ
ＡＤＤｉに供給するための信号線（アドレスバス）をメ
モリセルアレイ１の片側のみに配置すればよいため、ア
ドレスバスの面積を減らすことができ、結果として、チ
ップ面積の縮小に貢献できる。
【０１３０】つまり、仮に、ワード線ドライバＲＭＡＩ
Ｎｉと同様に、ロウアドレスデコーダＲＡＤＤｉを、メ
モリセルアレイ１のロウ方向の２つの端部のそれぞれに
配置すると、アドレスバスについても、メモリセルアレ
イ１のロウ方向の２つの端部のそれぞれに配置しなけれ
ばなず、チップ面積の縮小に関しては、不利となる。
【０１３１】ロウアドレスデコーダＲＡＤＤｉを、メモ
リセルアレイ１のロウ方向の２つの端部のうちの一方
（片側）のみに配置した結果、本例では、信号線２２が
メモリセルアレイ１上に配置される。信号線２２は、偶
数番目のメモリセルアレイブロックに対応するロウアド
レスデコーダＲＡＤＤ２，ＲＡＤＤ４，…の出力信号
（デコード結果）ＲＤＥＣＡＤＳを、ワード線ドライバ
ＲＭＡＩＮ２，ＲＭＡＩＮ４，…に供給するために使用
される。
【０１３２】この信号線２２には、通常動作時におい
て、信号ＲＤＥＣＡＤＳが伝わる。従って、通常動作
時、この信号線２２の電位がメモリセルの動作に悪影響
を与えないようにする必要がある。そこで、この信号線
２２の電位がメモリセルの動作に悪影響を与えないよう
な新規なロウアドレスデコーダＲＡＤＤｉ及びワード線
ドライバＲＭＡＩＮｉが構成されている。これについて
は、後に詳述する。
【０１３３】電位発生回路９Ａは、昇圧回路（チャージ
ポンプ回路）を有し、例えば書き込み時に使用する書き
込み電位Ｖｐｐや転送電位Ｖｐａｓｓを生成する。電位
発生回路９Ａは、切替回路９Ｂに接続される。切替回路
９Ｂは、書き込み電位Ｖｐｐ、転送電位Ｖｐａｓｓ、チ
ップ内電源電位Ｖｄｄ、接地電位Ｖｓｓなどの電位を、
ワード線ＷＬ１，…ＷＬ１６に対応する信号線ＣＧ１，
…ＣＧ１６に振り分ける機能を有する。
【０１３４】信号線ＣＧ１，…ＣＧ１６は、ワード線ド
ライバＲＭＡＩＮｉに接続される。即ち、信号線ＣＧ
１，…ＣＧ１６は、ワード線ドライバＲＭＡＩＮｉ内の
電位転送用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ
１６（後述する）を経由して、ワード線ＷＬ１，…ＷＬ
１６に接続される。
【０１３５】［デバイス構造（図６中の信号線２２に関
して］図７は、図６における奇数番目のメモリセルブロ
ックのカラム方向の断面を示している。奇数番目のメモ
リセルブロックでは、ロウアドレスデコーダＲＡＤＤ
１，ＲＡＤＤ３，…及びワード線ドライバＲＭＡＩＮ
１，ＲＭＡＩＮ３，…は、共に、メモリセルアレイ１の
片側に配置されるため、ロウアドレスデコーダＲＡＤＤ
１，ＲＡＤＤ３，…とワード線ドライバＲＭＡＩＮ１，
ＲＭＡＩＮ３，…を接続する信号線は、メモリセルアレ
イ１上に配置されない。
【０１３６】以下、具体的な構造について説明する。ｐ
型シリコン基板１１−１内には、ｎ型ウェル領域１１−
２及びｐ型ウェル領域１１−３から構成されるダブルウ
ェル領域が形成される。例えば直列接続された１６個の
メモリセルＭ１，…Ｍ１６は、ｐ型ウェル領域１１−３
上に形成される。各メモリセルは、Ｎチャネル型ＭＯＳ
トランジスタから構成され、かつ、フローティングゲー
ト電極とコントロールゲート電極からなるスタックゲー
ト構造を有する。
【０１３７】直列接続されたメモリセルＭ１，…Ｍ１６
の２つの端部には、それぞれセレクトトランジスタＳ
１，Ｓ２が接続される。セレクトトランジスタＳ１，Ｓ
２は、Ｎチャネル型ＭＯＳトランジスタから構成され
る。例えばビット線側のセレクトトランジスタＳ１の拡
散層（ドレイン）２４は、第１配線層Ｍ０内の金属配線
Ｂに接続され、ソース線側のセレクトトランジスタＳ２
の拡散層（ソース）２５は、第１配線層Ｍ０内のソース
線ＳＬに接続される。
【０１３８】セレクトトランジスタＳ１のゲート電極
（セレクトゲート線（ポリシリコン））は、そのセレク
トゲート線の配線抵抗を低くするため、第１配線層Ｍ０
内の金属配線ＳＧ１に接続される。セレクトゲート線
（ポリシリコン）と金属配線ＳＧ１のコンタクト部は、
例えばセレクトゲート線が５２８本のビット線と交差す
るごとに設けられる。
【０１３９】同様に、セレクトトランジスタＳ２のゲー
ト電極（セレクトゲート線（ポリシリコン））は、その
セレクトゲート線の配線抵抗を低くするため、第１配線
層Ｍ０内の金属配線ＳＧ２に接続される。セレクトゲー
ト線（ポリシリコン）と金属配線ＳＧ２のコンタクト部
は、例えばセレクトゲート線が５２８本のビット線と交
差するごとに設けられる。
【０１４０】第１配線層Ｍ０上に設けられる第２配線層
Ｍ１内には、ビット線ＢＬが配置される。ビット線ＢＬ
は、カラム方向に延び、かつ、第１配線層Ｍ０内の金属
配線Ｂを経由して、セレクトトランジスタＳ１の拡散層
（ドレイン）２４に接続される。なお、第１及び第２配
線層Ｍ０，Ｍ１内の各信号線は、例えばアルミニウム、
銅、これらの合金などから構成される。
【０１４１】メモリセルＭ１，…Ｍ１６上であって、か
つ金属配線ＳＧ１，ＳＧ２の間には、ロウシールド線
（Row shield line）２３が配置される。ロウシールド
線２３は、書き込み／読み出し時にいわゆるカップリン
グノイズを防止し、消去時に非選択ワード線の電位を十
分に上昇させるためなどを目的として配置される。ロウ
シールド線２３は、通常、ダブルウェル領域（セルウェ
ル）１１−２，１１−３の電位と同じ電位に設定され
る。
【０１４２】書き込み／読み出し時には、通常、セルウ
ェル電位は、接地電位Ｖｓｓに設定されるため、この
時、ロウシールド線２３も、接地電位Ｖｓｓに固定され
る。この場合、ビット線ＢＬとワード線ＷＬの間の容量
結合がほぼなくなるため、ビット線を伝わるデータに対
するカップリングノイズの発生を防止できる。
【０１４３】また、書き込み／読み出し時において、非
選択ブロック内のセレクトゲート線（金属配線）ＳＧ
１，ＳＧ２は、接地電位Ｖｓｓに設定される。このた
め、セレクトゲート線（金属配線）ＳＧ１，ＳＧ２も、
書き込み／読み出し時におけるシールド線としての機能
を有する。
【０１４４】このように、書き込み／読み出し時に、ロ
ウシールド線２３及び非選択ブロック内のセレクトゲー
ト線（金属配線）ＳＧ１，ＳＧ２を、それぞれ接地電位
Ｖｓｓに設定することにより、ビット線ＢＬとワード線
ＷＬの間の容量結合を少なくし、ビット線を伝わるデー
タにカップリングノイズが加わるのを防止する。
【０１４５】一方、消去時には、ロウシールド線２３
は、消去電位Ｖｅｒａ（例えば約２０Ｖ）に設定され
る。その理由は、消去時に、非選択ブロック内のワード
線ＷＬの電位を十分に上昇させることにある。
【０１４６】即ち、消去時、非選択ブロックのワード線
（コントロールゲート線）ＷＬは、フローティング状態
にあり、ダブルウェル領域（セルウェル）１１−２，１
１−３に消去電位（例えば約２０Ｖ）を与えたときに、
容量カップリングにより、非選択ブロックのワード線Ｗ
Ｌの電位を上昇させるようにしている。
【０１４７】従って、消去時に、ロウシールド線２３を
消去電位Ｖｅｒａに設定しておけば、セルウェル１１−
２，１１−３の電位を、例えば接地電位Ｖｓｓから消去
電位Ｖｅｒａに上昇させたときに、ワード線ＷＬの電位
がロウシールド線２３の電位に影響されなくなり、非選
択ブロック内のワード線ＷＬの電位を消去電位Ｖｅｒａ
と同じ程度まで十分に上昇させることができる。
【０１４８】また、非選択ブロック内のワード線ＷＬの
電位が消去電位Ｖｅｒａと同じ程度まで十分に上昇する
ため、非選択メモリセルにおいて、フローティングゲー
ト電極とセルウェルの間のトンネル酸化膜に大きな電界
がかかることがなく、誤消去も防止できる。
【０１４９】この時、仮に、ロウシールド線２３の電位
が接地電位Ｖｓｓ又は電源電位Ｖｃｃであると、ワード
線ＷＬの電位は、ロウシールド線２３の電位（Ｖｓｓ又
はＶｃｃ）に影響を受け、消去電位Ｖｅｒａと同じ程度
まで上昇しなくなる。従って、非選択メモリセルにおい
て、トンネル酸化膜に大きな電界がかかり、誤消去が発
生する場合がある。
【０１５０】図８は、図６における偶数番目のメモリセ
ルブロックのカラム方向の断面を示している。偶数番目
のメモリセルブロックでは、ロウアドレスデコーダＲＡ
ＤＤ２，ＲＡＤＤ４，…は、メモリセルアレイ１のロウ
方向の一端に配置され、ワード線ドライバＲＭＡＩＮ
２，ＲＭＡＩＮ４，…は、メモリセルアレイ１のロウ方
向の他端に配置される。従って、ロウアドレスデコーダ
ＲＡＤＤ２，ＲＡＤＤ４，…とワード線ドライバＲＭＡ
ＩＮ２，ＲＭＡＩＮ４，…を接続する信号線２２が、メ
モリセルアレイ１上に配置される。
【０１５１】以下、具体的な構造について説明する。ｐ
型シリコン基板１１−１内には、ｎ型ウェル領域１１−
２及びｐ型ウェル領域１１−３から構成されるダブルウ
ェル領域が形成される。例えば直列接続された１６個の
メモリセルＭ１，…Ｍ１６は、ｐ型ウェル領域１１−３
上に形成される。各メモリセルは、Ｎチャネル型ＭＯＳ
トランジスタから構成され、かつ、フローティングゲー
ト電極とコントロールゲート電極からなるスタックゲー
ト構造を有する。
【０１５２】直列接続されたメモリセルＭ１，…Ｍ１６
の２つの端部には、それぞれセレクトトランジスタＳ
１，Ｓ２が接続される。セレクトトランジスタＳ１，Ｓ
２は、Ｎチャネル型ＭＯＳトランジスタから構成され
る。例えばビット線側のセレクトトランジスタＳ１の拡
散層（ドレイン）２４は、第１配線層Ｍ０内の金属配線
Ｂに接続され、ソース線側のセレクトトランジスタＳ２
の拡散層（ソース）２５は、第１配線層Ｍ０内のソース
線ＳＬに接続される。
【０１５３】セレクトトランジスタＳ１のゲート電極
（セレクトゲート線（ポリシリコン））は、そのセレク
トゲート線の配線抵抗を低くするため、第１配線層Ｍ０
内の金属配線ＳＧ１に接続される。セレクトゲート線
（ポリシリコン）と金属配線ＳＧ１のコンタクト部は、
例えばセレクトゲート線が５２８本のビット線と交差す
るごとに設けられる。
【０１５４】同様に、セレクトトランジスタＳ２のゲー
ト電極（セレクトゲート線（ポリシリコン））は、その
セレクトゲート線の配線抵抗を低くするため、第１配線
層Ｍ０内の金属配線ＳＧ２に接続される。セレクトゲー
ト線（ポリシリコン）と金属配線ＳＧ２のコンタクト部
は、例えばセレクトゲート線が５２８本のビット線と交
差するごとに設けられる。
【０１５５】第１配線層Ｍ０上に設けられる第２配線層
Ｍ１内には、ビット線ＢＬが配置される。ビット線ＢＬ
は、カラム方向に延び、かつ、第１配線層Ｍ０内の金属
配線Ｂを経由して、セレクトトランジスタＳ１の拡散層
（ドレイン）２４に接続される。なお、第１及び第２配
線層Ｍ０，Ｍ１内の各信号線は、例えばアルミニウム、
銅、これらの合金などから構成される。
【０１５６】メモリセルＭ１，…Ｍ１６上であって、か
つ、金属配線ＳＧ１，ＳＧ２の間には、信号ＲＤＥＣＡ
ＤＳの経路となる信号線２２が配置される。偶数番目の
メモリセルブロックのデバイスの特徴は、奇数番目のメ
モリセルブロックのデバイスのロウシールド線２３（図
７参照）に代わり、信号線２２が設けられている点にあ
る。
【０１５７】信号線２２は、図６において説明したよう
に、ロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳを
ワード線ドライバに伝える役割を果たす。従って、信号
線２２の電位は、ロウシールド線と同じにすることがで
きない。
【０１５８】図６中のワード線制御回路３は、上述の信
号線２２の役割を損なうことなく、信号線２２の電位
を、動作モードに応じて最適な値に設定し、書き込み／
読み出し時にいわゆるカップリングノイズを防止し、消
去時に非選択ワード線の電位を十分に上昇させることが
できるように構成されている。
【０１５９】以下、ワード線制御回路３の回路例を説明
し、その後、この回路を用いた場合に、各動作モードに
おいて信号線２２の電位レベルがどのようになるかにつ
いて説明する。
【０１６０】［ワード線制御回路３の回路例］まず、図
面に付される記号について以下のように定義する。記号
“ＨＮ＊＊（＊は、数字、記号など）”が付されている
ＭＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を
有する高電圧エンハンスメントＮチャネルＭＯＳトラン
ジスタであり、電源電圧Ｖｃｃよりも高い電圧が印加さ
れる。このトランジスタは、ゲートが０Ｖのとき、オフ
状態になる。
【０１６１】記号“ＩＨＮ＊＊（＊は、数字、記号な
ど）”が付されているＭＯＳトランジスタは、例えば約
０．１Ｖの閾値電圧を有する高電圧エンハンスメントＮ
チャネルＭＯＳトランジスタであり、電源電圧Ｖｃｃよ
りも高い電圧が印加される。記号“ＤＨＮ＊＊”が付さ
れているＭＯＳトランジスタは、例えば約−１Ｖの閾値
電圧を有する高電圧デプレションＮチャネルＭＯＳトラ
ンジスタであり、ゲートとドレインを電源電位Ｖｃｃに
すると、ドレインの電位Ｖｃｃがソースに転送される。
また、このトランジスタは、ソースとドレインがＶｃｃ
のとき、ゲートを０Ｖにすると、オフ状態となる。
【０１６２】また、記号“ＴＮ＊＊”が付されているＭ
ＯＳトランジスタは、例えば約０．６Ｖの閾値電圧を有
する低電圧エンハンスメントＮチャネルＭＯＳトランジ
スタであり、電源電圧Ｖｃｃ以下の電圧が印加される。
記号“ＴＰ＊＊”が付されているＭＯＳトランジスタ
は、例えば約０．６Ｖの閾値電圧を有する低電圧エンハ
ンスメントＰチャネルＭＯＳトランジスタである。
【０１６３】図９は、奇数番目のメモリセルブロックに
対応して設けられるロウアドレスデコーダの主要部を示
している。このロウアドレスデコーダＲＡＤＤ１は、正
確には、ブロックデコーダとして機能する。即ち、例え
ば第１のメモリセルブロックが選択されるとき、ロウア
ドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊの全てが“Ｈ”と
なり、出力信号ＲＤＥＣＡＤが“Ｈ”となる。ロウアド
レスデコーダＲＡＤＤ１の動作については、後に詳述す
る。
【０１６４】図１０は、奇数番目のメモリセルブロック
に対応して設けられるワード線ドライバの主要部を示し
ている。ワード線ドライバＲＭＡＩＮ１の主な構成要素
は、高電圧スイッチ回路２６と転送用ＭＯＳトランジス
タＨＮ５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６である。
【０１６５】高電圧スイッチ回路２６は、ＭＯＳキャパ
シタＤＨＮ４及びＭＯＳトランジスタＩＨＮ１からなる
第１の昇圧ユニットと、ＭＯＳキャパシタＤＨＮ５及び
ＭＯＳトランジスタＩＨＮ２からなる第２の昇圧ユニッ
トを備える。
【０１６６】ＭＯＳトランジスタＨＮ３のゲートは、Ｍ
ＯＳトランジスタＩＨＮ１，ＩＨＮ２の接続ノードＢに
接続される。この場合、ＭＯＳトランジスタＨＮ３のゲ
ートとソースの電位レベルが逆相を維持しつつ、クロッ
ク信号Ｏｗｃに同期して、次第に各ノードＡ，Ｂ，Ｔｒ
ａｎｓｆｅｒＧ１の電位が上昇するため、昇圧効率が向
上する。
【０１６７】高電圧スイッチ回路２６は、ロウアドレス
デコーダＲＡＤＤ１の出力信号ＲＤＥＣＡＤが“Ｈ”の
とき、動作状態となる。即ち、出力信号ＲＤＥＣＡＤが
“Ｈ”のとき、ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、
クロック信号Ｏｗｃと逆相のクロック信号となる。ＮＡ
ＮＤ回路ＮＡＮＤ１の出力信号は、ＭＯＳキャパシタＤ
ＨＮ４，ＤＨＮ５の一端に印加される。
【０１６８】その結果、転送用ＭＯＳトランジスタＨＮ
５，ＨＮ６，ＨＮｔ１，…ＨＮｔ１６のゲートに昇圧電
位が印加され、転送用ＭＯＳトランジスタＨＮ５，ＨＮ
６，ＨＮｔ１，…ＨＮｔ１６は、オン状態となる。
【０１６９】ロウアドレスデコーダＲＡＤＤ１の出力信
号ＲＤＥＣＡＤが“Ｈ”のとき、ＭＯＳトランジスタＨ
Ｎ７，ＨＮ８は、オフ状態となる。この時、信号線ＳＧ
Ｄ，ＳＧＳは、例えばチップ内電源電位Ｖｄｄとなり、
このＶｄｄは、転送用ＭＯＳトランジスタＨＮ５，ＨＮ
６を経由して、セレクトゲート線ＳＧ１，ＳＧ２に供給
される。
【０１７０】また、信号線ＣＧ１，ＣＧ２，…ＣＧ１６
は、切替回路９Ｂ（図１参照）により、それぞれ動作モ
ードに応じて所定の電位に設定される。そして、信号線
ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、転送用ＭＯＳト
ランジスタＨＮｔ１，…ＨＮｔ１６を経由して、ワード
線ＷＬ１，ＷＬ２，…ＷＬ１６に供給される。
【０１７１】図１１は、偶数番目のメモリセルブロック
に対応して設けられるロウアドレスデコーダの主要部を
示している。ロウアドレスデコーダＲＡＤＤ２は、図９
に示したロウアドレスデコーダＲＡＤＤ１と同じ回路
（破線Ｘ１で囲んだ部分）と、インバータＩ４、クロッ
クドインバータＣＩＮＶ３，ＣＩＮＶ４及びデプレッシ
ョン型高電圧ＮチャネルＭＯＳトランジスタＤＨＮ６，
ＤＨＮ７を含む。なお、図１１において、図９と同じ部
分には、同じ符号が付してある。
【０１７２】クロックドインバータＣＩＮＶ４は、消去
（ERASE）時に、選択されたメモリセルブロックに対応
するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ
（図８の信号線２２の電位）を接地電位Ｖｓｓにし、非
選択のメモリセルブロックに対応するロウアドレスデコ
ーダの出力信号ＲＤＥＣＡＤＳをチップ内電源電位Ｖｄ
ｄにする機能を有する。
【０１７３】ＭＯＳトランジスタＤＨＮ６は、後述する
図１２のトランジスタＤＨＮ９と共に、信号線２２（図
８参照）をフローティング状態にする機能を有する。
【０１７４】消去時、選択されたメモリセルブロックで
は、信号ＲＤＥＣＡＤＳ１は、“Ｈ（Ｖｄｄ）”とな
り、非選択のメモリセルブロックでは、信号ＲＤＥＣＡ
ＤＳ１は、“Ｌ（Ｖｓｓ）”となる。
【０１７５】仮に、従来と同様に、この信号ＲＤＥＣＡ
ＤＳ１を、メモリセルアレイ上の信号線２２（図８参
照）に与えると、非選択のメモリセルブロックでは、メ
モリセルアレイ上の信号線２２（図８参照）が“Ｌ（Ｖ
ｓｓ）”となる。
【０１７６】この場合、セルウェルとワード線の容量カ
ップリングにより、セルウェルに消去電位Ｖｅｒａを与
えたときに、非選択のメモリセルブロック内のワード線
の電位を上昇させようとすると、接地電位Ｖｓｓである
信号線２２（図８）の影響により、ワード線の電位が十
分に上昇しなくなる。
【０１７７】クロックドインバータＣＩＮＶ４を設けて
いるため、消去時、選択されたメモリセルブロックで
は、出力信号ＲＤＥＣＡＤＳは、“Ｌ（Ｖｓｓ）”とな
り、非選択のメモリセルブロックでは、信号ＲＤＥＣＡ
ＤＳは、“Ｈ（Ｖｄｄ）”となる。
【０１７８】即ち、非選択のメモリセルブロックでは、
メモリセルアレイ上の信号線２２（図８参照）は、“Ｈ
（Ｖｄｄ）”となり、かつ、ＭＯＳトランジスタＤＨＮ
６とＭＯＳトランジスタＤＨＮ９（図１２）のカットオ
フによりフローティング状態となる。
【０１７９】従って、セルウェルとワード線の容量カッ
プリングにより、非選択のメモリセルブロック内のワー
ド線の電位を上昇させる場合、チップ内電源電位Ｖｄｄ
である信号線２２（図８）の影響は少なくなり、ワード
線の電位が十分に上昇する。
【０１８０】図１２は、偶数番目のメモリセルブロック
に対応して設けられるワード線ドライバの主要部を示し
ている。ワード線ドライバＲＭＡＩＮ２は、図１０に示
したワード線ドライバＲＭＡＩＮ１と同じ回路（破線Ｘ
２で囲んだ部分、つまり、高電圧スイッチ回路２６と転
送用ＭＯＳトランジスタＨＮ５，ＨＮ６，ＨＮｔ１，…
ＨＮｔ１６と、クロックドインバータＣＩＮＶ５，ＣＩ
ＮＶ６，ＣＩＮＶ７、デプレッション型高電圧Ｎチャネ
ルＭＯＳトランジスタＤＨＮ８，ＤＨＮ９及びエンハン
スメント型ＰチャネルＭＯＳトランジスタＴＰ６，ＴＰ
７を含む。なお、図１２において、図１０と同じ部分に
は、同じ符号が付してある。
【０１８１】クロックドインバータＣＩＮＶ７は、消去
（ERASE）時に、選択されたメモリセルブロックに対応
するロウアドレスデコーダの出力信号ＲＤＥＣＡＤＳ
（図８の信号線２２の電位）を接地電位Ｖｓｓからチッ
プ内電源電位Ｖｄｄに戻し、非選択のメモリセルブロッ
クに対応するロウアドレスデコーダの出力信号ＲＤＥＣ
ＡＤＳをチップ内電源電位Ｖｄｄから接地電位Ｖｓｓに
戻した後に、破線Ｘ２内の回路に、信号ＲＤＥＣＡＤＳ
２として与える機能を有する。
【０１８２】ＭＯＳトランジスタＤＨＮ９は、図１１の
トランジスタＤＨＮ６と共に、信号線２２（図８参照）
をフローティング状態にする機能を有する。
【０１８３】このように、図１１のロウアドレスデコー
ダＲＡＤＤ２内のインバータＩ４、クロックドインバー
タＣＩＮＶ３，ＣＩＮＶ４及びデプレッション型高電圧
ＮチャネルＭＯＳトランジスタＤＨＮ６，ＤＨＮ７と、
図１２のワード線ドライバＲＭＡＩＮ２内のクロックド
インバータＣＩＮＶ５，ＣＩＮＶ６，ＣＩＮＶ７、デプ
レッション型高電圧ＮチャネルＭＯＳトランジスタＤＨ
Ｎ８，ＤＨＮ９及びエンハンスメント型ＰチャネルＭＯ
ＳトランジスタＴＰ６，ＴＰ７は、同一の目的を達成す
るために、ペアで使用される。
【０１８４】なお、図９乃至図１２では、これらの回路
に電源電位としてＶｄｄ（外部電源電位Ｖｃｃよりも低
いチップ内電源電位）を供給したが、これに代えて、例
えば外部電源電位Ｖｃｃを供給してもよい。
【０１８５】［信号線２２の電位レベルに関して］次
に、各動作モードにおいて、信号線２２（図８参照）の
電位レベルがどのようになるかについて説明する。な
お、ここでは、信号線２２の電位レベルについてのみ説
明し、信号線２２の電位レベルを含めたワード線制御回
路の動作については、後に詳述する。
【０１８６】本例では、信号線２２（図８）は、偶数番
目のメモリセルブロックに対応するロウアドレスデコー
ダ（図１１）とワード線ドライバ（図１２）を接続す
る。従って、図１１及び図１２を参照しつつ、信号線２
２（図８）を伝わるワード線ドライバ選択信号ＲＤＥＣ
ＡＤＳの電位レベルについて説明する。
【０１８７】ロウアドレスデコーダＲＡＤＤ２の出力信
号ＲＤＥＣＡＤＳの電位レベルは、動作モードによって
異なる。
【０１８８】消去動作以外の動作（書き込み・読み出し
・ベリファイ読み出し）では、ＲＯＷＥＲＡＳＥ１Ｂ、
ＲＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲ
ＡＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ電源電位Ｖｄ
ｄ（外部電源電位Ｖｃｃよりも低いチップ内電源電位、
但し、外部電源電位Ｖｃｃでもよい）に設定し、ＲＯＷ
ＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、ＲＯＷＥＲＡＳＥ
２を、それぞれ接地電位Ｖｓｓに設定する。
【０１８９】この時、クロックドインバータＣＩＮＶ
３，ＣＩＮＶ５，ＣＩＮＶ６が動作状態になり、クロッ
クドインバータＣＩＮＶ４，ＣＩＮＶ７が非動作状態に
なる。また、ＭＯＳトランジスタＴＰ６は、オフ状態に
なる。
【０１９０】選択されたメモリセルブロックでは、破線
Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、
“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウア
ドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳ
も、“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
【０１９１】一方、非選択のメモリセルブロックでは、
破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、
“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデ
コーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳも、
“Ｌ”、即ち、接地電位Ｖｓｓになる。
【０１９２】従って、消去動作以外の動作では、非選択
のメモリセルブロック内のメモリセルアレイ上に配置さ
れる信号線２２（図８参照）は、接地電位Ｖｓｓ、非選
択のメモリセルブロック内のセレクトゲート線ＳＧ１，
ＳＧ２も、接地電位Ｖｓｓとなり、これらの信号線２
２，ＳＧ１，ＳＧ２は、ビット線とワード線の間のシー
ルド線として機能する（図７のロウシールド線２３と同
じ機能）。結果として、ビット線を伝わるデータに生じ
るカップリングノイズを低減できる。
【０１９３】消去動作では、ＲＯＷＥＲＡＳＥ１Ｂ、Ｒ
ＯＷＰＲＯＧ１、ＲＯＷＥＲＡＳＥ２Ｂ、ＲＯＷＥＲＡ
ＳＥ３ｎ，ＲＯＷＧＡＴＥを、それぞれ接地電位Ｖｓｓ
に設定し、ＲＯＷＥＲＡＳＥ１、ＲＯＷＰＲＯＧ１Ｂ、
ＲＯＷＥＲＡＳＥ２を、それぞれチップ内電源電位Ｖｄ
ｄ（電源電位Ｖｃｃでもよい）に設定する。
【０１９４】この時、クロックドインバータＣＩＮＶ
４，ＣＩＮＶ７が動作状態になり、クロックドインバー
タＣＩＮＶ３，ＣＩＮＶ５，ＣＩＮＶ６が非動作状態に
なる。また、ＭＯＳトランジスタＴＰ６は、オン状態に
なる。
【０１９５】選択されたメモリセルブロックでは、破線
Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、
“Ｈ”、即ち、チップ内電源電位Ｖｄｄになり、ロウア
ドレスデコーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳ
は、“Ｌ”、即ち、接地電位Ｖｓｓになる。
【０１９６】一方、非選択のメモリセルブロックでは、
破線Ｘ１で囲んだ部分の出力信号ＲＤＥＣＡＤＳ１は、
“Ｌ”、即ち、接地電位Ｖｓｓになり、ロウアドレスデ
コーダＲＡＤＤ２の出力信号ＲＤＥＣＡＤＳは、
“Ｈ”、即ち、チップ内電源電位Ｖｄｄになる。
【０１９７】また、ＲＯＷＧＡＴＥが接地電位Ｖｓｓで
あるため、非選択のメモリセルブロック内の信号線２２
（図８参照）は、その電位（ＲＤＥＣＡＤＳの電位）が
１〜１．５Ｖ程度になると、ＭＯＳトランジスタＤＨＮ
６，ＤＨＮ９がカットオフすることにより、フローティ
ング状態になる。
【０１９８】このように、消去動作では、非選択のメモ
リセルブロック内のメモリセルアレイ上に配置される信
号線２２（図８参照）は、１〜１．５Ｖで、かつ、フロ
ーティング状態となる。つまり、セルウェルに消去電位
Ｖｅｒａを与えたときに、信号線２２（図８）の電位
も、ワード線と同様に、容量カップリングにより上昇す
るため、信号線２２（図８）がワード線の電位の上昇を
抑えることがない。
【０１９９】従って、セルウェルに消去電位Ｖｅｒａを
与えたときに、セルウェルとワード線の間の容量カップ
リングにより、非選択のメモリセルブロック内のワード
線の電位が上昇し易くなるという効果を得ることができ
る。
【０２００】また、これに伴い、非選択のメモリセルブ
ロック内のメモリセルのトンネル酸化膜に大きな電界が
かかることがないため、非選択のメモリセルブロックに
おける誤消去を防止できる。
【０２０１】ところで、図１１の破線Ｘ内のヒューズ素
子（図９のヒューズ素子も同じ）は、そのヒューズ素子
（ロウアドレスデコーダ）に対応するメモリセルブロッ
クをユーザ用の通常のメモリ領域とする場合には、切断
されない。
【０２０２】しかし、そのヒューズ素子（ロウアドレス
デコーダ）に対応するメモリセルブロックを、例えばデ
バイス・コードを記憶するＲＯＭ・ＢＬＯＣＫ領域とす
る場合には、そのヒューズ素子を切断し、ユーザが、Ｒ
ＯＭ・ＢＬＯＣＫ領域に対して、自由に、書き込み／消
去を行えないようにしている。
【０２０３】このＲＯＭ・ＢＬＯＣＫ領域は、以下の意
義がある。近年、ＮＡＮＤ型フラッシュメモリは、様々
な電子機器のメモリに使用されている。しかし、電話通
信により音楽情報を記憶するためのメモリなど、ＮＡＮ
Ｄ型フラッシュメモリは、著作権に関わるデータのメモ
リとして使用される場合がある。
【０２０４】そこで、ＮＡＮＤ型フラッシュメモリに
は、不正コピーを防止するために、チップの番号、即
ち、デバイス・コードが記憶される。
【０２０５】このデバイス・コードは、個々のＮＡＮＤ
型フラッシュメモリに固有のものであるが、仮に、ユー
ザがこのデバイス・コードを自由に書き換えられるよう
では、デバイス・コードの本来の目的を達成することが
できない。
【０２０６】このため、デバイス・コードは、製品の出
荷前に、ＮＡＮＤ型フラッシュメモリのＲＯＭ・ＢＬＯ
ＣＫ領域に書き込まれ、ＲＯＭ・ＢＬＯＣＫ領域に対し
ては、ユーザが書き込み／消去を行えないようにしてい
る。つまり、ＲＯＭ・ＢＬＯＣＫ領域となるメモリセル
ブロックでは、ヒューズ素子が切断される。
【０２０７】これにより、例えば情報提供側のＮＡＮＤ
型フラッシュメモリから情報受け取り側のＮＡＮＤ型フ
ラッシュメモリに音楽情報をコピーしようとする場合、
情報提供側のＮＡＮＤ型フラッシュメモリからデバイス
・コードを読み出し、これが、情報受け取り側のＮＡＮ
Ｄ型フラッシュメモリのデバイス・コードと異なる場合
には、コピーができないようにしている。
【０２０８】ヒューズ素子は、ＲＯＭ・ＢＬＯＣＫ領域
となるメモリセルブロックにデバイス・コードを書き込
んだ直後に切断する。
【０２０９】仮に、ヒューズ素子を切断しない状態で、
出荷前試験を行うと、この試験で、デバイス・コードが
消去されてしまうためである。
【０２１０】即ち、出荷前試験では、試験時間の短縮の
ために、全ブロックを同時に選択して、書き込み／消去
を行う。つまり、全てのロウアドレス信号ＡＲＯＷｉ，
…ＡＲＯＷｊが“Ｈ”になるため、ヒューズ素子が切断
されていないと、ＣＭＤ ＲＯＭＢＡが“Ｌ”であって
も、ＲＤＥＣＡＤＳ１が“Ｈ”（図９では、ＲＤＥＣＡ
Ｄが“Ｈ”）となり、ＲＯＭ・ＢＬＯＣＫ領域となるメ
モリセルブロックが選択されてしまう。
【０２１１】一方、出荷前試験において、全てのロウア
ドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊが“Ｈ”になって
も、ヒューズ素子が切断されていれば、ＣＭＤ ＲＯＭ
ＢＡが“Ｌ”であるため、ＲＤＥＣＡＤＳ１が“Ｌ”
（図９では、ＲＤＥＣＡＤが“Ｌ”）となり、ＲＯＭ・
ＢＬＯＣＫ領域となるメモリセルブロックは選択されな
い。
【０２１２】ヒューズ素子を切断しても、ＲＯＭ・ＢＬ
ＯＣＫ領域に記憶されたデバイス・コードを読み出す必
要がある。
【０２１３】ＲＯＭ・ＢＬＯＣＫ領域に対するデータ読
み出しは、ＣＭＤ ＲＯＭＢＡを“Ｈ”にすることによ
り達成できる。つまり、ＣＭＤ ＲＯＭＢＡが“Ｈ”、
ＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…ＡＲＯＷｊ
が“Ｈ”になると、ＲＯＭ・ＢＬＯＣＫ領域となるメモ
リセルブロックが選択される。
【０２１４】また、ヒューズ素子を切断した後において
も、特殊なコマンドを入力することで、ＣＭＤ ＲＯＭ
ＢＡ及びＲＯＭ・ＢＬＯＣＫ領域内のＡＲＯＷｉ，…Ａ
ＲＯＷｊを“Ｈ”にすることにより、ＲＯＭ・ＢＬＯＣ
Ｋ領域内のデータを書き換えることも可能である。この
場合には、ＣＭＤ ＲＯＭＢＡを“Ｈ”にするコマンド
は、一般のユーザには非公開にし、不正に、ＲＯＭ・Ｂ
ＬＯＣＫ領域内のデータが書き換えられないようにす
る。
【０２１５】なお、本例では、ＲＯＭ・ＢＬＯＣＫ領域
のヒューズを切断する場合を説明したが、図９のヒュー
ズや図１１の破線Ｘ内のヒューズは、メモリセルブロッ
クが不良ブロックである場合にも、切断される。この場
合、この不良ブロックは、リダンダンシイ回路により、
予備のブロックに置き換えられる。
【０２１６】［基本動作の説明］以下では、読み出し、
書き込み、消去、テスト（バーイン）などの各動作モー
ドにおける本発明の４値ＮＡＮＤセル型ＥＥＰＲＯＭ
（図１）の主要部の動作、具体的には、データ回路（図
２）、一括検知回路（図５）及びワード線制御回路（図
６、図９乃至図１２）の動作について詳細に説明する。
【０２１７】動作の説明を行う前に、まず、メモリセル
の閾値電圧とデータ書き込み方法の一例について簡単に
説明する。図１３は、４値ＮＡＮＤセル型ＥＥＰＲＯＭ
のメモリセルに記憶される２ビットの４値データ（“１
１”、“１０”、“０１”、“００”とメモリセルの閾
値電圧（Ｖｔｈ）の分布を示している。
【０２１８】消去状態“１１”のメモリセルは、負の閾
値電圧Ｖｔｈを有する。また、書き込み状態“１０”、
“０１”、“００”のメモリセルは、正の閾値電圧Ｖｔ
ｈを有する。また、書き込み状態のうち、“１０”状態
が最も閾値電圧が低く、“００”状態が最も閾値電圧が
高く、“０１”状態は、“１０”状態と“００”状態の
間の閾値電圧を有するものとする。
【０２１９】特開平１０−３７９２号公報に記載されて
いるものと同様に、１つのメモリセルの２ビットデータ
は、異なるロウアドレス（偶数ページと奇数ページ）に
相当する。したがって、４値データ（２ビットデータ）
は偶数ページデータと奇数ページデータからなり、偶数
ページデータと奇数ページデータは別々の書き込み動
作、つまり、２回の書き込み動作により、メモリセルに
書き込まれる。
【０２２０】まず、偶数ページデータの書き込みが行わ
れる。全てのメモリセルは、消去状態、即ち、“１１”
状態にあるものとする。この後、図１４に示すように、
偶数ページデータの書き込みを行うと、メモリセルの閾
値電圧Ｖｔｈの分布は、偶数ページデータの値
（“１”，“０”）に応じて、２つに分けられる。
【０２２１】即ち、偶数ページデータが“１”の場合に
は、メモリセルのトンネル酸化膜に高電界がかからない
ようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止す
る。その結果、メモリセルは、消去状態（“１１”状
態）を維持する（偶数ページデータ“１”の書き込
み）。
【０２２２】一方、偶数ページデータが“０”の場合に
は、メモリセルのトンネル酸化膜に高電界を印加し、フ
ローティングゲート電極に電子を注入して、メモリセル
の閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、
メモリセルは、書き込み状態（“０１”状態）に変化す
る（偶数ページデータ“０”の書き込み）。
【０２２３】この後、奇数ページデータの書き込みが行
われる。奇数ページデータの書き込みは、チップの外部
から入力される書き込みデータ（即ち、奇数ページデー
タ）と、メモリセルに既に書き込まれている偶数ページ
データとに基づいて行われる。
【０２２４】即ち、図１５に示すように、奇数ページデ
ータが“１”の場合には、メモリセルのトンネル酸化膜
に高電界がかからないようにし、メモリセルの閾値電圧
Ｖｔｈの上昇を防止する。その結果、“１１”状態（消
去状態）のメモリセルは、“１１”状態をそのまま維持
し、“０１”状態のメモリセルは、“０１”状態をその
まま維持する（奇数ページデータ“１”の書き込み）。
【０２２５】一方、奇数ページデータが“０”の場合に
は、メモリセルのトンネル酸化膜に高電界を印加し、フ
ローティングゲート電極に電子を注入して、メモリセル
の閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、
“１１”状態（消去状態）のメモリセルは、“０１”状
態に変化し、“０１”状態のメモリセルは、“００”状
態に変化する（奇数ページデータ“０”の書き込み）。
【０２２６】つまり、本例では、偶数ページデータが
“１”、奇数ページデータが“１”のとき、データ“１
１”がメモリセルに書き込まれ、偶数ページデータが
“０”、奇数ページデータが“１”のとき、データ“０
１”がメモリセルに書き込まれる。また、偶数ページデ
ータが“１”、奇数ページデータが“０”のとき、デー
タ“０１”がメモリセルに書き込まれ、偶数ページデー
タが“０”、奇数ページデータが“０”のとき、データ
“００”がメモリセルに書き込まれる。
【０２２７】このように、２回の書き込み動作により、
メモリセルの閾値電圧Ｖｔｈの分布は、４つ（“１
１”，“１０”，“０１”，“００”）に分けられる。
【０２２８】以下、動作タイミング図を用いて、具体的
な動作説明を行う。
【０２２９】１． 読み出し動作（Read operation） 読み出し動作は、偶数ページデータの読み出し動作と奇
数ページデータの読み出し動作とからなる。
【０２３０】１．−１． 偶数ページデータの読み出し
動作 図１３から明らかなように、“１１”状態と“１０”状
態が、偶数ページデータが“１”であり、“０１”状態
と“００”状態が、偶数ページデータが“０”である。
つまり、偶数ページデータが“１”であるか又は“０”
であるかは、１回の読み出し動作“ＲＥＡＤ０１”によ
り判断できる。従って、偶数ページデータの読み出し動
作は、“ＲＥＡＤ０１”のみからなる。
【０２３１】１．−１．−１． “ＲＥＡＤ０１” 図１６は、“ＲＥＡＤ０１”動作を示している。“ＲＥ
ＡＤ０１”動作は、読み出し電位（選択されたワード線
の電位）をＶｃｇｒ０１（例えば約０．７Ｖ）に設定
し、メモリセルのデータが“０１”，“００”のいずれ
かであるか、又はそれ以外のデータ“１１”，“１０”
であるかを認識する動作である。
【０２３２】まず、ロウアドレスデコーダ（図９、図１
１）において、ＲＤＥＣＰＢが“Ｌ”に設定される。こ
の時、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図
１１）は、共に、“Ｌ（Ｖｓｓ）”であり、全てのメモ
リセルブロックは、非選択状態となっている。
【０２３３】この後、ＲＤＥＣＰＢが“Ｌ”から“Ｈ”
に変化する。この時、ＭＯＳトランジスタＴＰ４がオフ
状態、ＭＯＳトランジスタＴＮ２１がオン状態になる
（図９、図１１）。
【０２３４】また、選択されたメモリセルブロックで
は、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊ
が“Ｈ”になり、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡ
ＤＳ１（図１１）が、共に、“Ｈ”になる。非選択のメ
モリセルブロックでは、ロウアドレス信号ＡＲＯＷｉ，
…ＡＲＯＷｊの少なくとも１つが“Ｌ”であるため、Ｒ
ＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）
は、“Ｌ”を維持する。
【０２３５】選択されたメモリセルブロック内のワード
線ドライバ（図１０、図１２）では、入力信号ＲＤＥＣ
ＡＤ，ＲＤＥＣＡＤＳ１が“Ｈ”となるため、オシレー
ション信号（クロック信号）Ｏｗｃにより、高電圧スイ
ッチ回路（ＮＭＯＳチャージポンプ回路）２６が動作す
る。
【０２３６】従って、選択されたメモリセルブロック内
のワード線ドライバ（図１０、図１２）では、高電圧ス
イッチ回路２６の出力ノードに、電位ＶＲＤＥＣが転送
される。
【０２３７】例えば第１メモリセルブロック内のワード
線ドライバＲＭＡＩＮ１（図１０）が選択された場合に
は、出力ノードＴｒａｎｓｆｅｒＧ１に、電位ＶＲＤＥ
Ｃ（例えば約６Ｖ）が転送され、第２メモリセルブロッ
ク内のワード線ドライバＲＭＡＩＮ２（図１２）が選択
された場合には、出力ノードＴｒａｎｓｆｅｒＧ２に、
電位ＶＲＤＥＣ（例えば約６Ｖ）が転送される。
【０２３８】その結果、転送用トランジスタＨＮｔ１，
ＨＮｔ２，…ＨＮｔ１６のゲートは、ＶＲＤＥＣとな
り、信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、転送
用トランジスタＨＮｔ１，ＨＮｔ２，…ＨＮｔ１６を経
由して、ワード線（コントロールゲート線）ＷＬ１，Ｗ
Ｌ２，…ＷＬ１６に転送される。
【０２３９】また、信号線ＳＧＤ，ＳＧＳの電位も、転
送用トランジスタＨＮ５，ＨＮ６を経由して、セレクト
ゲート線ＳＧ１，ＳＧ２に転送される。
【０２４０】ここで、信号線ＣＧ１，ＣＧ２，…ＣＧ１
６のうち、選択された１本の信号線の電位は、切替回路
（図１）により、Ｖｃｇｒ０１（例えば約０．７Ｖ）に
設定され、残りの非選択の信号線の電位は、切替回路
（図１）により、Ｖｒｅａｄ（例えば約３．５Ｖ）に設
定される。また、信号線ＳＧＤ，ＳＧＳの電位も、Ｖｒ
ｅａｄ（例えば約３．５Ｖ）に設定される。
【０２４１】一方、非選択のメモリセルブロック内のワ
ード線ドライバ（図１０、図１２）では、高電圧スイッ
チ回路２６の出力ノードＴｒａｎｓｆｅｒＧ１，Ｔｒａ
ｎｓｆｅｒＧ２に、電位ＲＤＥＣＡＤ，ＲＤＥＣＡＤＳ
２が転送される。
【０２４２】つまり、非選択のメモリセルブロック内の
ワード線ドライバ（図１０，図１２）では、出力ノード
ＴｒａｎｓｆｅｒＧ１，ＴｒａｎｓｆｅｒＧ２が、共
に、接地電位Ｖｓｓになる。
【０２４３】その結果、転送用トランジスタＨＮｔ１，
ＨＮｔ２，…ＨＮｔ１６は、オフ状態となり、ワード線
（コントロールゲート線）ＷＬ１，ＷＬ２，…ＷＬ１６
は、フローティング状態になる。また、セレクトゲート
線ＳＧ１，ＳＧ２は、信号線ＳＧＳ，ＳＧＤにより接地
される。
【０２４４】図１６の動作タイミングについて詳細に説
明する。なお、ビット線ＢＬｅに接続されるメモリセル
が選択され、ビット線ＢＬｏは、シールドビット線とす
る。ロウ側（ワード線制御回路側）では、まず、時刻Ｒ
ＣＬＫ１に、ＢＳＴＯＮが“Ｈ”になる。この時、選択
されたメモリセルブロックでは、ワード線ドライバ内の
高電圧スイッチ回路の出力ノード（ＴｒａｎｓｆｅｒＧ
１又はＴｒａｎｓｆｅｒＧ２）に、Ｖｄｄ（ＲＤＥＣＡ
Ｄ又はＲＤＥＣＡＤＳ２）が転送される。
【０２４５】また、時刻ＲＣＬＫ２に、ＢＳＴＯＮが
“Ｌ”になり、時刻ＲＣＬＫ３に、ＶＲＤＥＣがＶｓｇ
ＨＨになるため、選択されたメモリセルブロックでは、
ワード線ドライバ内の高電圧スイッチ回路の出力ノード
（ＴｒａｎｓｆｅｒＧ１又はＴｒａｎｓｆｅｒＧ２）の
電位が、ＶｓｇＨＨに上昇する。
【０２４６】選択されたワード線ＣＧ selectの電位
は、Ｖｃｇｒ０１（例えば約０．７Ｖ）に設定され、非
選択のワード線ＣＧ unselectの電位及びセレクトゲー
ト線ＳＧ１の電位ＳＧＤは、Ｖｒｅａｄ（例えば約３．
５Ｖ）に設定される。
【０２４７】一方、カラム側（データ回路側）では、時
刻ＲＣＬＫ２に、ＢＬＰＲＥがＶｄｄ（例えば約２．３
Ｖ）になる。また、時刻ＲＣＬＫ３に、ＢＩＡＳｅが接
地電位Ｖｓｓ、ＢＩＡＳｏがＶｓｇｈｈになり、時刻Ｒ
ＣＬＫ４に、ＢＬＳｅがＶｓｇｈｈになると、ビット線
ＢＬｅは、プリチャージされ、ビット線ＢＬｏは、接地
電位Ｖｓｓとなる。
【０２４８】ビット線ＢＬｅをプリチャージしている最
中のＢＬＣＬＭＰの電位は、Ｖｃｌｍｐ（例えば約２
Ｖ）であるため、ビット線ＢＬｅは、約０．８Ｖまで上
昇した後、フローティング状態となる。そして、時刻Ｒ
ＣＬＫ７に、ビット線ＢＬｅのプリチャージが終了す
る。
【０２４９】そして、時刻ＲＣＬＫ７に、セレクトゲー
ト線ＳＧ２の電位ＳＧＳが、Ｖｒｅａｄに設定される
と、選択されたメモリセルのデータに応じて、ビット線
ＢＬｅの電位が低下し又は維持される。
【０２５０】即ち、選択されたメモリセルのデータが、
“１１”、“１０”の場合には、Ｖｃｇｒ０１により、
この選択されたメモリセルは、オン状態になるため、ビ
ット線ＢＬｅの電荷が放電され、ビット線ＢＬｅの電位
は、０．３Ｖ以下に低下する（選択ブロック内の非選択
のメモリセルは、Ｖｒｅａｄにより、オン状態であ
る）。
【０２５１】一方、選択されたメモリセルのデータが、
“０１”、“００”の場合には、Ｖｃｇｒ０１によって
は、この選択されたメモリセルは、オン状態にならない
ため、ビット線ＢＬｅの電荷が放電されることはなく、
ビット線ＢＬｅは、プリチャージ電位（約０．８Ｖ）を
維持する。
【０２５２】時刻ＳＣＬＫ６には、ＳＥＮ及びＬＡＴが
共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”にな
り、ラッチ回路ＬＡＴＣＨ、即ち、クロックドインバー
タＣＩＮＶ１，ＣＩＮＶ２が非動作状態となる（図
２）。
【０２５３】時刻ＳＣＬＫ７に、ＢＬＣがＶｓｇ（約
４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になると、センスノー
ド（ＤＴＮｉｊ）がＶｄｄとなる。また、時刻ＳＣＬＫ
８に、ｎＰＲＳＴが“Ｈ”になると、センスノードは、
フローティング状態になる。また、時刻ＳＣＬＫ９に、
ＢＬＣＬＭＰが、Ｖｓｅｎｓｅ（例えば約１．６Ｖ）に
なり、ビット線ＢＬｅの電位がセンスノードに伝わる。
【０２５４】この時、メモリセルのデータが“１１”、
“１０”の場合には、ビット線ＢＬｅの電位は、０．３
Ｖ以下となっているため、センスノード（ＤＴＮｉｊ）
の電位は、Ｖｄｄから０．３Ｖ以下の電位に低下する。
また、メモリセルのデータが“０１”、“００”の場合
には、ビット線ＢＬｅの電位は、プリチャージ電位（約
０．８Ｖ）を維持しているため、クランプ用のＭＯＳト
ランジスタＴＮ９（図２参照）がカットオフし、センス
ノード（ＤＴＮｉｊ）は、Ｖｄｄを維持する。
【０２５５】この後、時刻ＳＣＬＫ１３に、ＳＥＮが
“Ｈ”、ＳＥＮＢが“Ｌ”になり、クロックドインバー
タＣＩＮＶ１が動作状態となる（図２）。
【０２５６】その結果、メモリセルのデータが“１
１”、“１０”の場合には、クロックドインバータＣＩ
ＮＶ１の出力ノードＮｂｉｊがＶｄｄとなる。メモリセ
ルのデータが“０１”、“００”の場合には、クロック
ドインバータＣＩＮＶ１の出力ノードＮｂｉｊがＶｓｓ
となる。
【０２５７】そして、時刻ＳＣＬＫ１４には、ＬＡＴが
“Ｈ”、ＬＡＴＢが“Ｌ”になり、クロックドインバー
タＣＩＮＶ２が動作状態となる（図２）。即ち、読み出
しデータ（センスノードのデータ）がラッチ回路ＬＡＴ
ＣＨにラッチされる。
【０２５８】この時、メモリセルのデータが“１１”、
“１０”の場合（偶数ページデータが“１”のメモリセ
ル）は、出力ノードＮａｉｊがＶｓｓ、出力ノードＮｂ
ｉｊがＶｄｄとなり、メモリセルのデータが“０１”、
“００”の場合（偶数ページデータが“０”のメモリセ
ル）は、出力ノードＮａｉｊがＶｄｄ、出力ノードＮｂ
ｉｊがＶｓｓとなる。
【０２５９】ラッチ回路ＬＡＴＣＨの出力ノードＮａｉ
ｊに保持されるデータは、表１中の“ＲＥＡＤ０１後”
の通りである。
【０２６０】
【表１】
【０２６１】読み出したデータは、この後、ＣＳＬｉを
“Ｈ”にすることにより、ラッチ回路ＬＡＴＣＨのデー
タ（偶数ページデータ）を、Ｉ／Ｏ線（ＩＯｊ，ｎＩＯ
ｊ）に出力し、かつ、メモリチップの外部に出力する。
【０２６２】１．−２． 奇数ページデータの読み出し
動作 図１３から明らかなように、“１１”状態と“０１”状
態が、奇数ページデータが“１”であり、“１０”状態
と“００”状態が、奇数ページデータが“０”である。
従って、奇数ページデータが“１”であるか又は“０”
であるかは、偶数ページデータの読み出し動作“ＲＥＡ
Ｄ０１”に引き続き、２回の読み出し動作“ＲＥＡＤ１
０”，“ＲＥＡＤ００”により判断できる。
【０２６３】１．−１．−２． “ＲＥＡＤ１０” 図１７は、“ＲＥＡＤ１０”動作を示している。“ＲＥ
ＡＤ１０”動作は、読み出し電位（選択されたワード線
の電位）をＶｃｇｒ１０（例えば０．１５Ｖ）に設定
し、メモリセルのデータが“１１”であるか、又はそれ
以外のデータ“１０”，“０１”，“００”であるかを
認識する動作である。
【０２６４】“ＲＥＡＤ１０”動作は、読み出し電位
（選択されたワード線の電位）のレベルを除いて、“Ｒ
ＥＡＤ０１”動作とほぼ同じになっている。
【０２６５】まず、時刻ＲＣＬＫ１から時刻ＲＣＬＫ６
まで、選択されたワード線の電位のレベルを除いて、
“ＲＥＡＤ０１”動作と同じ動作を行う。即ち、選択さ
れたワード線の電位をＶｃｇｒ１０、選択ブロック内の
非選択のワード線の電位をＶｒｅａｄにし、ビット線Ｂ
Ｌｅをプリチャージした後、フローティング状態にし、
ビット線ＢＬｏを接地電位Ｖｓｓにする。
【０２６６】この後、時刻ＲＣＬＫ７に、セレクトゲー
ト線ＳＧ２の電位ＳＧＳをＶｒｅａｄに設定すると、選
択されたメモリセルのデータに応じて、ビット線ＢＬｅ
の電位が低下し又は維持される。
【０２６７】即ち、“ＲＥＡＤ０１”を行った後、“Ｒ
ＥＡＤ１０”の時刻ＲＣＬＫ８の時点においては、選択
されたメモリセルのデータが、“１１”または“１０”
の場合には、Ｖｃｇｒ１０により、この選択されたメモ
リセルは、オン状態になるため、ビット線ＢＬｅの電荷
が放電され、ビット線ＢＬｅの電位は、０．３Ｖ以下に
低下する（選択ブロック内の非選択のメモリセルは、Ｖ
ｒｅａｄにより、オン状態である）。
【０２６８】これに対して、選択されたメモリセルのデ
ータが、“０１”、“００”の場合には、Ｖｃｇｒ１０
によっては、この選択されたメモリセルは、オン状態に
ならないため、ビット線ＢＬｅの電荷が放電されること
はなく、ビット線ＢＬｅは、プリチャージ電位（約０．
８Ｖ）を維持する。
【０２６９】時刻ＳＣＬＫ９におけるセンスノードのデ
ータは、表１中の“ＲＥＡＤ１０：ＢＬ放電後”の通り
である。
【０２７０】その後、時刻ＳＣＬＫ１１に、ＲＥＧ２が
Ｖｓｇになり、“０１”、“００”の場合には、ＣＡＰ
２ｉｊが“Ｈ”なので、センスノードはＣＯＭｉからＶ
ｓｓに放電され、“Ｌ”になる。このとき、図５のＣＯ
ＭＨｎはＶｄｄ、ＣＯＭＶｓｓはＶｄｄに設定される。
【０２７１】この後、“ＲＥＡＤ０１”動作と同様に、
ビット線ＢＬｅの電位がセンスされ、かつ、ラッチ回路
ＬＡＴＣＨにラッチされる。ラッチ回路ＬＡＴＣＨの出
力ノードＮａｉｊに保持されるデータは、表１中の“Ｒ
ＥＡＤ１０：センスノード放電後”の通りである。
【０２７２】しかし、この段階では、奇数ページデータ
が“１”であるか又は“０”であるかは不明である。そ
こで、前記“ＲＥＡＤ１０”に引き続き、“ＲＥＡＤ０
０”が行われる。
【０２７３】１．−２．−１． “ＲＥＡＤ００” 図１８は、“ＲＥＡＤ００”動作を示している。“ＲＥ
ＡＤ００”動作は、読み出し電位（選択されたワード線
の電位）をＶｃｇｒ００（例えば約１．４５Ｖ）に設定
し、メモリセルのデータが“１１”、“１０”，“０
１”のいずれかであるか、“００”であるかを認識する
動作である。
【０２７４】“ＲＥＡＤ００”動作は、読み出し電位
（選択されたワード線の電位）のレベルを除いて、“Ｒ
ＥＡＤ０１”動作とほぼ同じになっている。
【０２７５】まず、選択されたワード線の電位をＶｃｇ
ｒ００、選択ブロック内の非選択のワード線の電位をＶ
ｒｅａｄにし、ビット線ＢＬｅをプリチャージした後、
フローティング状態にし、ビット線ＢＬｏを接地電位Ｖ
ｓｓにする（ＢＬｅは、選択ビット線、ＢＬｏは、シー
ルドビット線である）。
【０２７６】この後、時刻ＲＣＬＫ７に、セレクトゲー
ト線ＳＧ２の電位ＳＧＳをＶｒｅａｄに設定すると、選
択されたメモリセルのデータに応じて、ビット線ＢＬｅ
の電位が低下し又は維持される。
【０２７７】即ち、“ＲＥＡＤ１０”を行った後、“Ｒ
ＥＡＤ１０”の時刻ＲＣＬＫ８の時点においては、選択
されたメモリセルのデータが、“１１”、“１０”，
“０１”の場合には、Ｖｃｇｒ００により、この選択さ
れたメモリセルは、オン状態になるため、ビット線ＢＬ
ｅの電荷が放電され、ビット線ＢＬｅの電位は、０．３
Ｖ以下に低下する（選択ブロック内の非選択のメモリセ
ルは、Ｖｒｅａｄにより、オン状態である。）。
【０２７８】これに対して、選択されたメモリセルのデ
ータが、“００”の場合には、Ｖｃｇｒ００によって
は、この選択されたメモリセルは、オン状態にならない
ため、ビット線ＢＬｅの電荷が放電されることはなく、
ビット線ＢＬｅは、プリチャージ電位（約０．８Ｖ）を
維持する。
【０２７９】時刻ＳＣＬＫ１０におけるセンスノードの
データは、表１中の“ＲＥＡＤ００：ＢＬ放電後”の通
りである。
【０２８０】その後、時刻ＳＣＬＫ１１に、ＲＥＧ２が
Ｖｓｇになり、“１０”の場合には、ＣＡＰ２ｉｊが
“Ｈ”なので、センスノードはＣＯＭｉからＶｄｄに充
電され、“Ｈ”になる。このとき、図５のＣＯＭＨｎは
Ｖｓｓ、ＣＯＭＶｓｓもＶｓｓになる。
【０２８１】この後、“ＲＥＡＤ０１”動作と同様に、
ビット線ＢＬｅの電位がセンスされ、かつ、ラッチ回路
ＬＡＴＣＨにラッチされる。ラッチ回路ＬＡＴＣＨの出
力ノードＮａｉｊに保持されるデータは、表１中の“Ｒ
ＥＡＤ００：センスノード放電後”の通りである。
【０２８２】つまり、奇数ページデータが“１”のメモ
リセルでは、ラッチ回路ＬＡＴＣＨの出力ノードＮａｉ
ｊの電位は、Ｖｓｓとなり、奇数ページデータが“０”
のメモリセルでは、ラッチ回路ＬＡＴＣＨの出力ノード
Ｎａｉｊの電位は、Ｖｄｄとなる。
【０２８３】この後、ＣＳＬｉを“Ｈ”にすることによ
り、ラッチ回路ＬＡＴＣＨのデータ（奇数ページデー
タ）を、Ｉ／Ｏ線（ＩＯｊ，ｎＩＯｊ）に出力し、か
つ、メモリチップの外部に出力する。
【０２８４】２． 書き込み動作（Program operatio
n） 書き込み動作は、図１４及び図１５においてその概要を
説明したように、２回の書き込み動作、即ち、偶数ペー
ジデータの書き込み動作と奇数ページデータの書き込み
動作とからなる。
【０２８５】２．−１． 偶数ページデータの書き込み
動作 まず、偶数ページデータの書き込み動作の概要（動作の
流れ）について説明し、その後、具体的な回路動作（動
作タイミング）について説明する。
【０２８６】図１９は、偶数ページデータの書き込み動
作の概要を示している。まず、例えば“８０（１６進
数）”コマンドがチップ内に入力される。この後、アド
レス信号がチップ内に入力され、引き続いて、偶数ペー
ジの書き込みデータがチップ内に入力される。この書き
込みデータは、チップ外部からチップ内部のＩ／Ｏ線Ｉ
Ｏｊ，ｎＩＯｊを経由して、データ回路内のラッチ回路
ＬＡＴＣＨ（図２）に入力される（ステップＳＴ１〜Ｓ
Ｔ２）。
【０２８７】次に、例えば“１０（１６進数）”コマン
ドがチップ内に入力される。すると、書き込みパルスが
メモリセルのワード線に印加される（ステップＳＴ３〜
ＳＴ４）。
【０２８８】ここで、本例では、書き込み時間の短縮
（書き込みの高速化）のため、ｎ回目の書き込みパルス
の印加（ステップＳＴ４）と同時に、ｎ−１回目の書き
込みパルスの印加により“０１”書き込みが十分に行わ
れたか否かの検出を行うシーケンス（並列処理）を採用
している（ステップＳＴ５）。
【０２８９】但し、以下に示すように、書き込み時間の
短縮（書き込みの高速化）を達成する他の手段として、
本例では、書き込み電位（書き込みパルスの大きさ）を
次第に上昇させていくと共に、書き込み動作の当初にお
いては“０１”ベリファイリードを行わないようなシー
ケンスを採用する。
【０２９０】従って、本例では、“０１”ベリファイリ
ードを行っていない場合は、書き込みが十分に行われた
か否かの検出（ステップＳＴ５）も行わない。
【０２９１】書き込みパルスをワード線に印加する数が
所定回数（例えば９回）以下の場合には、“０１”ベリ
ファイリードを省略し、書き込みパルスを続けて印加す
る（ステップＳＴ６）。書き込み動作の当初においてベ
リファイリードを省略することにより、書き込みの高速
化を図ることができるためである。
【０２９２】なお、“０１”ベリファイリード（ＶＥＲ
ＩＦＹ０１）とは、“０１”書き込みを行うメモリセル
に対して、きちんとデータ“０１”が書き込まれたか否
かを検証するベリファイにおいて、その検証を行うため
に、ベリファイ読み出し電位Ｖｃｇｖ０１（図１３）
で、メモリセルのデータを読み出すことをいう。
【０２９３】本例では、書き込み電位（書き込みパルス
のレベル）を初期値に設定して書き込みパルスの印加を
開始し、この後、書き込みパルスを印加する毎に、ワー
ド線に印加する書き込み電位を、所定値（例えば約０．
２Ｖ）ずつ、次第に上昇させていく。
【０２９４】例えば書き込み電位を約０．２Ｖずつ上昇
させることにより、理想的には、“１０”書き込み状態
のメモリセルの閾値電圧分布の幅を、０．２Ｖ程度にす
ることができる。実際の動作では、ベリファイリードで
生じるいわゆるアレイ・ノイズによって、“０１”書き
込み状態のメモリセルの閾値電圧分布の幅は、０．４Ｖ
程度になる。
【０２９５】なお、図１３では、書き込み状態（“１
０”、“０１”、“００”）のメモリセルの閾値電圧分
布の幅は、０．４Ｖ程度であることを前提としている。
【０２９６】書き込み動作の開始から例えば９回の書き
込みパルスが印加されるまでの期間においては、書き込
み電位は、十分に低く設定されており、“０１”書き込
みを行うメモリセルに対する過剰の書き込み（閾値電圧
がＶｃｇｒ０１を超えるような書き込み）が行われるこ
とがない。
【０２９７】このように、当初は、低い書き込み電位を
有するパルスをワード線に印加し、パルスが印加される
毎に、次第に、書き込み電位を上昇させていくようにし
たのは、フローティングゲート電極に少しずつ電子を注
入し、最終的に、所定量の電子をフローティングゲート
電極に蓄積するためである。
【０２９８】この場合、例えば１回の書き込みパルスで
所定量の電子を一度にフローティングゲート電極に注入
する場合に比べ、１回の書き込みパルスによりメモリセ
ルのトンネル酸化膜に印加される電界が低くなるため、
トンネル酸化膜の信頼性が向上する。
【０２９９】また、書き込み電位（書き込みパルスのレ
ベル）は、低い値から高い値に次第に上昇させる。つま
り、書き込み電位を次第に上昇させる場合は、当初の書
き込み電位を高い値に設定してこの書き込み電位を次第
に下降させる場合に比べて、経験的に、メモリセルの閾
値電圧分布の幅を狭くできるからである。
【０３００】ワード線に対する書き込みパルスの印加回
数が例えば１０回以上の場合には、“０１”書き込みを
行うメモリセルに対して、データ“０１”がきちんと書
き込まれたか否かを検証するために、書き込みパルスを
ワード線に印加した後に、“０１”ベリファイリードが
行われる（ステップＳＴ６〜ＳＴ７）。
【０３０１】また、“０１”ベリファイリードによりメ
モリセルから読み出されたデータは、“０１”書き込み
が十分に行われたか否かを示すデータであり、このデー
タは、データ回路内のラッチ回路ＬＡＴＣＨに記憶され
る。
【０３０２】この後、次の書き込みパルスをワード線に
印加する動作（ステップＳＴ４）に並列して、ラッチ回
路ＬＡＴＣＨのデータに基づき、直前の書き込みパルス
により“０１”書き込みが十分に行われたか否かを検証
する動作（Program completion detection）が実行され
る（ステップＳＴ５）。
【０３０３】具体的には、偶数ページデータの書き込み
動作では、図１４に示すように、“１１”書き込みと
“０１”書き込みが存在する。“１１”書き込みとは、
消去状態（“１１”）を維持することを意味し、“０
１”書き込みは、書き込みパルスにより、閾値電圧を上
昇させ、“１１”状態を“０１”状態にすることを意味
する。
【０３０４】全ての選択されたメモリセル（カラム）に
対して所定のデータ“１１”、“０１”が十分に書き込
まれた場合（実際には、“０１”書き込みの対象となる
メモリセルに十分にデータ“０１”が書き込まれた場
合）には、偶数ページデータの書き込み動作が終了す
る。
【０３０５】少なくとも１つの選択されたメモリセル
（カラム）に対して所定のデータ“１１”、“０１”が
十分に書き込まれていない場合（実際には、“０１”書
き込みの対象となるメモリセルの全てに十分にデータ
“０１”が書き込まれていない場合）には、引き続き、
“０１”ベリファイリード及び書き込みパルスの印加が
行われる。
【０３０６】なお、一般的には、書き込み十分のメモリ
セルに対しては、以後、トンネル酸化膜に高電界を印加
しないようにし、書き込み不十分のメモリセルに対して
のみ、続けて、トンネル酸化膜に高電界を印加（再書き
込み）するようにし、書き込み特性の良好なメモリセル
に対して過剰な書き込みを防止する。
【０３０７】ところで、本例では、書き込みの十分／不
十分を検出する動作（Program completion detection）
を、書き込みパルスをワード線に印加する動作と並列し
て行っているが、例えばProgram completion detection
を、“０１”ベリファイリードの直後に行い、その後、
Program completion detectionの結果が不十分の場合
に、再度、書き込みパルスの印加を行うようにしてもよ
い。
【０３０８】偶数ページデータの書き込み動作の概要に
ついては、以上の通りである。
【０３０９】上述したように、偶数ページデータの書き
込み動作は、書き込みパルス印加、“０１”ベリファイ
リード（ＶＥＲＩＦＹ０１）及びProgram completion d
etection（書き込みが十分に行われたか否かの検出）か
らなる。
【０３１０】以下では、これら３つの動作について順次
詳細に説明する。 ２．−１．−１． 書き込みパルス印加 図２０は、書き込みパルス印加に関する動作タイミング
を示している。データ回路（カラム）側では、まず、
“０１”書き込みを行う場合（偶数ページデータ“０”
をメモリセルに書き込む場合）には、書き込みデータを
チップ外部からラッチ回路ＬＡＴＣＨ（図２）に入力
し、ラッチ回路ＬＡＴＣＨのノードＮａｉｊに“Ｌ”を
ラッチする。
【０３１１】また、“１１”書き込みを行う場合（偶数
ページデータ“１”をメモリセルに書き込む場合）に
は、書き込みデータをチップ外部からラッチ回路ＬＡＴ
ＣＨ（図２）に入力し、ラッチ回路ＬＡＴＣＨのノード
Ｎａｉｊに“Ｈ”をラッチする。
【０３１２】一方、ワード線制御回路（ロウ）側では、
まず、ロウアドレスデコーダ（図９、図１１）におい
て、ＲＤＥＣＰＢが“Ｌ”に設定される。この時、ＲＤ
ＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）は、
共に、“Ｌ（Ｖｓｓ）”であり、全てのメモリセルブロ
ックは、非選択状態となっている。
【０３１３】この後、ＲＤＥＣＰＢが“Ｌ”から“Ｈ”
に変化する。この時、ＭＯＳトランジスタＴＰ４がオフ
状態、ＭＯＳトランジスタＴＮ２１がオン状態になる
（図９、図１１）。
【０３１４】また、選択されたメモリセルブロックで
は、全てのロウアドレス信号ＡＲＯＷｉ，…ＡＲＯＷｊ
が“Ｈ”になり、ＲＤＥＣＡＤ（図９）及びＲＤＥＣＡ
ＤＳ１（図１１）が、共に、“Ｈ”になる。非選択のメ
モリセルブロックでは、ロウアドレス信号ＡＲＯＷｉ，
…ＡＲＯＷｊの少なくとも１つが“Ｌ”であるため、Ｒ
ＤＥＣＡＤ（図９）及びＲＤＥＣＡＤＳ１（図１１）
は、“Ｌ”を維持する。
【０３１５】選択されたメモリセルブロック内のワード
線ドライバ（図１０、図１２）では、入力信号ＲＤＥＣ
ＡＤ，ＲＤＥＣＡＤＳ１が“Ｈ”となるため、オシレー
ション信号（クロック信号）Ｏｗｃにより、高電圧スイ
ッチ回路（ＮＭＯＳチャージポンプ回路）２６が動作す
る。
【０３１６】従って、選択されたメモリセルブロック内
のワード線ドライバ（図１０、図１２）では、高電圧ス
イッチ回路２６の出力ノードに、電位ＶＲＤＥＣに基づ
いて生成された昇圧電位ＶｐｇｍＨ（書き込み電位Ｖｐ
ｇｍよりも２Ｖ程度高い電位）が転送される。
【０３１７】例えば第１メモリセルブロック内のワード
線ドライバＲＭＡＩＮ１（図１０）が選択された場合に
は、出力ノードＴｒａｎｓｆｅｒＧ１に、電位Ｖｐｇｍ
Ｈ（例えば約１８〜２２Ｖ）が転送され、第２メモリセ
ルブロック内のワード線ドライバＲＭＡＩＮ２（図１
２）が選択された場合には、出力ノードＴｒａｎｓｆｅ
ｒＧ２に、電位ＶｐｇｍＨが転送される。
【０３１８】その結果、転送用トランジスタＨＮｔ１，
ＨＮｔ２，…ＨＮｔ１６のゲートは、十分に高い電位と
なり、信号線ＣＧ１，ＣＧ２，…ＣＧ１６の電位は、い
わゆる閾値落ちなしに、転送用トランジスタＨＮｔ１，
ＨＮｔ２，…ＨＮｔ１６を経由して、ワード線（コント
ロールゲート線）ＷＬ１，ＷＬ２，…ＷＬ１６に転送さ
れる。
【０３１９】また、信号線ＳＧＤ，ＳＧＳの電位も、転
送用トランジスタＨＮ５，ＨＮ６を経由して、セレクト
ゲート線ＳＧ１，ＳＧ２に転送される。
【０３２０】ここで、信号線ＣＧ１，ＣＧ２，…ＣＧ１
６のうち、選択された１本の信号線の電位は、切替回路
（図１）により、Ｖｐｇｍ（例えば約１６〜２０Ｖ）に
設定され、残りの非選択の信号線の電位は、切替回路
（図１）により、Ｖｐａｓｓ（例えば約１０Ｖ）に設定
される。
【０３２１】また、信号線ＳＧＤの電位は、Ｖｄｄに設
定され、ＳＧＳの電位は、Ｖｓｓに設定される。
【０３２２】一方、非選択のメモリセルブロック内のワ
ード線ドライバ（図１０、図１２）では、高電圧スイッ
チ回路２６の出力ノードＴｒａｎｓｆｅｒＧ１，Ｔｒａ
ｎｓｆｅｒＧ２に、電位ＲＤＥＣＡＤ，ＲＤＥＣＡＤＳ
２が転送される。
【０３２３】つまり、非選択のメモリセルブロック内の
ワード線ドライバ（図１０，図１２）では、出力ノード
ＴｒａｎｓｆｅｒＧ１，ＴｒａｎｓｆｅｒＧ２は、共
に、接地電位Ｖｓｓになる。
【０３２４】その結果、転送用トランジスタＨＮｔ１，
ＨＮｔ２，…ＨＮｔ１６は、オフ状態となり、ワード線
（コントロールゲート線）ＷＬ１，ＷＬ２，…ＷＬ１６
は、フローティング状態になる。セレクトゲート線ＳＧ
１，ＳＧ２は、信号線ＳＧＳ，ＳＧＤにより接地され
る。
【０３２５】図２０の動作タイミングについて詳細に説
明する。なお、本例では、ビット線ＢＬｅに接続される
メモリセルが選択されるものとして説明する。
【０３２６】ロウ側（ワード線制御回路側）では、ま
ず、時刻ＰＬＣＫ１に、ＢＳＴＯＮが“Ｈ”になる。こ
の時、選択されたメモリセルブロックでは、ワード線ド
ライバ内の高電圧スイッチ回路の出力ノード（Ｔｒａｎ
ｓｆｅｒＧ１又はＴｒａｎｓｆｅｒＧ２）に、Ｖｄｄ
（ＲＤＥＣＡＤ又はＲＤＥＣＡＤＳ２）が転送される。
【０３２７】また、時刻ＰＣＬＫ３に、ＢＳＴＯＮが
“Ｌ”になり、時刻ＰＣＬＫ４に、ＶＲＤＥＣがＶｐｇ
ｍＨになるため、選択されたメモリセルブロックでは、
ワード線ドライバ内の高電圧スイッチ回路の出力ノード
（ＴｒａｎｓｆｅｒＧ１又はＴｒａｎｓｆｅｒＧ２）の
電位が、ＶｐｇｍＨに上昇する。
【０３２８】一方、カラム側（データ回路側）では、時
刻ＰＣＬＫ１に、ＢＬＣ及びＢＬＣＬＭＰが、それぞれ
Ｖｓｇ（例えば約６Ｖ）となり、時刻ＰＣＬＫ４に、Ｂ
ＬＳｅが、ＶｓｇＨＨとなる。その結果、ラッチ回路Ｌ
ＡＴＣＨとビット線ＢＬｅが電気的に接続され、ラッチ
回路ＬＡＴＣＨのデータがビット線ＢＬｅに転送され
る。
【０３２９】例えば“０１”書き込みを行うメモリセル
が接続されるビット線（選択ビット線）ＢＬｅには、ラ
ッチ回路ＬＡＴＣＨからＶｓｓが転送される（ラッチ回
路のノードＮａｉｊは、Ｖｓｓ）。また、“１１”書き
込みを行う（消去状態を維持する）メモリセルが接続さ
れるビット線（選択ビット線）ＢＬｅには、ラッチ回路
ＬＡＴＣＨからＶｄｄが転送される（ラッチ回路のノー
ドＮａｉｊは、Ｖｄｄ）。
【０３３０】なお、非選択ビット線ＢＬｏの電位は、Ｖ
ｄｄに設定される。即ち、ＢＬＳｏは、常にＶｓｓに設
定され、時刻ＰＬＣＫ４に、ＢＩＡＳｏがＶｓｇＨＨと
なり、ＢＬＣＲＬがＶｄｄとなるため、ＢＬＣＲＬから
ビット線ＢＬｏにＶｄｄが転送される。
【０３３１】そして、ビット線ＢＬｅ，ＢＬｏの充電が
終了した後、時刻ＰＣＬＫ５に、非選択のワード線ＣＧ
unselectが、Ｖｐａｓｓ（例えば約１０Ｖ）に設定さ
れる。また、時刻ＰＣＬＫ６には、選択されたワード線
ＣＧ selectが、Ｖｐｇｍｍ（例えば１６〜２０Ｖ程
度）に設定される。
【０３３２】“１０”書き込みを行うメモリセルが接続
される選択ビット線ＢＬｅは、Ｖｓｓであるため、その
メモリセルのチャネル電位も、Ｖｓｓである。従って、
“１０”書き込みを行うメモリセルでは、チャネルとコ
ントロールゲート電極（選択されたワード線）との間に
高電界がかかり、チャネルからフローティングゲート電
極に電子が注入される。
【０３３３】“１１”書き込みを行うメモリセルが接続
される非選択ビット線ＢＬｅは、Ｖｄｄであり、セレク
トゲート線ＳＧ１も、Ｖｄｄである。つまり、“１１”
書き込みを行うメモリセルとビット線との間に接続され
るセレクトトランジスタは、カットオフする。
【０３３４】従って、非選択のワード線の電位がＶｐａ
ｓｓになり、選択されたワード線の電位がＶｐｇｍにな
ると、“１１”書き込みを行うメモリセルのチャネルと
ワード線の間の容量カップリングにより、“１１”書き
込みを行うメモリセルのチャネル電位は、８Ｖ程度まで
上昇する。
【０３３５】その結果、“１１”書き込みを行うメモリ
セルでは、チャネルとコントロールゲート電極（選択さ
れたワード線）との間に高電界が印加されず、チャネル
からフローティングゲート電極に電子が注入されない
（“０１”書き込みが禁止される。即ち、消去状態を維
持する）。
【０３３６】ところで、ビット線ＢＬｏの電位は、Ｖｄ
ｄである。従って、セレクトゲート線ＳＧ１がＶｄｄに
なると、ビット線ＢＬｏに接続されるセレクトトランジ
スタは、カットオフする。つまり、ビット線ＢＬｏに接
続される非選択のメモリセルでは、チャネル電位が上昇
し、“０１”書き込みが禁止される。
【０３３７】なお、時刻ＰＣＬＫ６から時刻ＣＣＬＫ１
０／ＰＲＣＶ１までの期間で、書き込みパルスは、選択
されたワード線に印加される。
【０３３８】そして、時刻ＰＲＣＶ１に、選択されたワ
ード線の電荷を放電し、選択されたワード線の電位をＶ
ｐｇｍからＶｓｓにする。また、時刻ＰＲＣＶ２に、非
選択のワード線の電荷を放電し、非選択のワード線を、
転送電位ＶｐａｓｓからＶｓｓにする。さらに、時刻Ｐ
ＲＣＶ３に、ビット線ＢＬｅ，ＢＬｏの電荷を放電す
る。
【０３３９】２．−１．−２． “ＶＥＲＩＦＹ０１” 図２１は、“０１”ベリファイリードの動作タイミング
を示している。“０１”ベリファイリード（ＶＥＲＩＦ
Ｙ０１）では、ビット線をプリチャージした後、選択さ
れたワード線をＶｃｇｖ０１（例えば約１．７５Ｖ）に
し、ビット線の電位変化を検出し、メモリセルのデータ
を読み出す。
【０３４０】ここで、ラッチ回路ＬＡＴＣＨ（図２）に
は、既に、書き込みデータがラッチされているため、ベ
リファイリードでは、読み出しデータが書き込みデータ
と衝突しないようにしなければならない。
【０３４１】そこで、ビット線に対するプリチャージ
や、放電（セルデータの読み出し）を行っている間に、
ラッチ回路ＬＡＴＣＨに記憶された書き込みデータを、
ノードＣＡＰ２ｉｊに転送し、かつ、一時記憶する。
【０３４２】具体的には、以下のようになる。まず、時
刻ＲＣＬＫ１に、ＣＡＰＣＲＧ及びＶＲＥＧを、それぞ
れＶｄｄに設定し、時刻ＲＣＬＫ４に、ＢＯＯＴをＶｓ
ｓに設定する。時刻ＲＣＬＫ５に、ＶＲＥＧがＶｓｓに
なると、ノードＣＡＰ２ｉｊは、Ｖｓｓにリセットされ
る。なお、この間、ＤＴＧ２は、Ｖｓｓになっている。
【０３４３】時刻ＲＣＬＫ９／ＳＣＬＫ１に、ＣＡＰＣ
ＲＧがＶｓｓになり、ノードＣＡＰ２ｉｊは、フローテ
ィング状態になる。この後、時刻ＳＣＬＫ２に、ＤＴＧ
２がＶｓｇ（例えば約４．５Ｖ）になり、ラッチ回路Ｌ
ＡＴＣＨにラッチされた書き込みデータは、ＭＯＳトラ
ンジスタＴＮ２を経由して、ノードＣＡＰ２ｉｊに転送
され、かつ、一時記憶される。
【０３４４】即ち、偶数ページの書き込みデータが
“０”の場合（“０１”書き込みを行う場合）には、ラ
ッチ回路ＬＡＴＣＨのノードＮａｉｊが“Ｌ”であるた
め、ノードＣＡＰ２ｉｊは、Ｖｓｓになる。
【０３４５】また、偶数ページの書き込みデータが
“１”の場合（“１１”書き込みを行う場合）には、ラ
ッチ回路ＬＡＴＣＨのノードＮａｉｊが“Ｈ”であるた
め、ノードＣＡＰ２ｉｊは、Ｖｄｄになる。
【０３４６】この後、時刻ＳＣＬＫ３に、ＤＴＧ２がＶ
ｄｄになり、時刻ＳＣＬＫ４に、ＢＯＯＴがＶｄｄにな
る。
【０３４７】この時、偶数ページの書き込みデータが
“０”の場合（“０１”書き込みを行う場合）には、ノ
ードＣＡＰ２ｉｊは、Ｖｓｓのままとなる。また、偶数
ページの書き込みデータが“１”の場合（“１１”書き
込みを行う場合）には、ノードＣＡＰ２ｉｊの電位は、
キャパシタＤＬＮ（Ｃ２）によりブートされるため、Ｖ
ｄｄ（例えば約２．３Ｖ）から３．５Ｖ程度に上昇す
る。
【０３４８】この後、時刻ＳＣＬＫ５に、ＤＴＧ２がＶ
ｓｓになり、ノードＣＡＰ２ｉｊは、ラッチ回路ＬＡＴ
ＣＨから電気的に切り離される。
【０３４９】一方、メモリセルのデータは、通常の読み
出し動作（ＲＥＡＤ０１）と同様にして、ビット線ＢＬ
ｅに読み出される。
【０３５０】即ち、ビット線ＢＬｅのプリチャージなど
を行った後、時刻ＲＣＬＫ７に、ＳＧＳがＶｒｅａｄと
なり、メモリセルのデータに応じて、ビット線ＢＬｅの
電位が変化する。
【０３５１】例えば“１１”書き込みを行う選択メモリ
セル（偶数ページの書き込みデータが“１”の選択メモ
リセル）では、Ｖｃｇｖ０１により、その選択メモリセ
ルがオン状態になるため、ビット線ＢＬｅの電荷が放電
され、ビット線ＢＬｅは、０．３Ｖ以下の電位となる。
【０３５２】また、“０１”書き込みを行う選択メモリ
セル（偶数ページの書き込みデータが“０”の選択メモ
リセル）において、“０１”書き込み不十分の場合に
は、Ｖｃｇｖ０１により、その選択メモリセルがオン状
態になるため、ビット線ＢＬｅの電荷が放電され、ビッ
ト線ＢＬｅは、０．３Ｖ以下の電位となる。
【０３５３】また、“０１”書き込みを行う選択メモリ
セル（偶数ページの書き込みデータが“０”の選択メモ
リセル）において、“０１”書き込み十分の場合には、
Ｖｃｇｖ０１により、その選択メモリセルはオフ状態に
なるため、ビット線ＢＬｅの電荷は放電されず、ビット
線ＢＬｅは、０．８Ｖを維持する。
【０３５４】この後、時刻ＳＣＬＫ６に、ＳＥＮ及びＬ
ＡＴが共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”
になり、データ回路内のラッチ回路ＬＡＴＣＨ、即ち、
クロックドインバータＣＩＮＶ１，ＣＩＮＶ２が非動作
状態となる。
【０３５５】なお、この時、書き込みデータは、既に、
ノードＣＡＰ２ｉｊに転送され、かつ、時刻ＳＣＬＫ５
の時点で、ノードＣＡＰ２ｉｊは、ラッチ回路ＬＡＴＣ
Ｈから電気的に切断されている。
【０３５６】時刻ＳＣＬＫ７に、ＢＬＣがＶｓｇ（例え
ば約４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になることで、セ
ンスノード（ＤＴＮｉｊ）が充電され、センスノード
は、Ｖｄｄになる（Ｎａｉｊも、Ｖｄｄとなる。）。ま
た、時刻ＳＣＬＫ８に、ｎＰＲＳＴがＶｄｄになると、
センスノード（ＤＴＮｉｊ）は、フローティング状態と
なる。
【０３５７】時刻ＳＣＬＫ９に、ＢＬＣＬＭＰがＶｓｅ
ｎｓｅ（例えば約１．６Ｖ）になると、ビット線ＢＬｅ
に読み出されたメモリセルのデータは、センスノード
（ＤＴＮｉｊ）に転送される。
【０３５８】即ち、“１１”書き込みを行う選択メモリ
セル（偶数ページの書き込みデータが“１”の選択メモ
リセル）と、“０１”書き込みを行う選択メモリセル
（偶数ページの書き込みデータが“０”の選択メモリセ
ル）のうち書き込みが不十分であるメモリセルに関して
は、ビット線ＢＬｅは、０．３Ｖ以下の電位となってい
るため、センスノード（ＤＴＮｉｊ）も、０．３Ｖ以下
の電位に低下する。
【０３５９】“０１”書き込みを行う選択メモリセル
（偶数ページの書き込みデータが“０”の選択メモリセ
ル）のうち書き込みが十分に行われたメモリセルに関し
ては、ビット線ＢＬｅの電位は、０．８Ｖを維持してい
るため、クランプ用のＭＯＳトランジスタＴＮ９がカッ
トオフし、センスノード（ＤＴＮｉｊ）は、Ｖｄｄを維
持する。
【０３６０】時刻ＳＣＬＫ１０において、センスノード
（ＤＴＮｉｊ）の電位は、表２中の“Ｖｅｒｉｆｙ０
１：ＢＬ放電後”に示す通りとなる。
【０３６１】
【表２】
【０３６２】この後、通常の読み出し動作（ＲＥＡＤ０
１）と異なり、“０１”ベリファイリードでは、時刻Ｓ
ＣＬＫ１１に、ＲＥＧ２がＶｓｇとなり、ＭＯＳトラン
ジスタＴＮ６がオン状態となる。
【０３６３】“１１”書き込みを行う場合（偶数ページ
の書き込みデータが“１”の場合）には、ノードＣＡＰ
２ｉｊには、“Ｈ”がラッチされているため、ＭＯＳト
ランジスタＴＮ１は、オン状態である。つまり、ＣＯＭ
ｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮ
ｉｊ）が短絡し、その結果、センスノード（ＤＴＮｉ
ｊ）は、Ｖｄｄとなる。
【０３６４】“０１”書き込みを行う場合（偶数ページ
の書き込みデータが“０”の場合）には、ノードＣＡＰ
２ｉｊには、“Ｌ”がラッチされているため、ＭＯＳト
ランジスタＴＮ１は、オフ状態である。つまり、ＣＯＭ
ｉ（Ｖｄｄに設定されている）とセンスノード（ＤＴＮ
ｉｊ）は電気的に切り離されているため、センスノード
（ＤＴＮｉｊ）の電位の変化はない。
【０３６５】従って、時刻ＳＣＬＫ１２におけるセンス
ノード（ＤＴＮｉｊ）の電位は、表２中の“Ｖｅｒｉｆ
ｙ０１：センスノード充電後”に示す通りとなる。
【０３６６】この後、時刻ＳＣＬＫ１３に、ＳＥＮがＶ
ｄｄ、ＳＥＮＢがＶｓｓとなり、クロックドインバータ
ＣＩＮＶ１が動作状態となり、センスノード（ＤＴＮｉ
ｊ）の電位をセンスする。
【０３６７】表２中に示すように、“１１”書き込みの
場合及び“０１”書き込み十分の場合には、センスノー
ド（ＤＴＮｉｊ）は、それぞれ“Ｈ”であるため、クロ
ックドインバータＣＩＮＶ１の出力ノードＮｂｉｊは、
Ｖｓｓになる。また、“０１”書き込み不十分の場合に
は、センスノード（ＤＴＮｉｊ）は、“Ｌ”であるた
め、クロックドインバータＣＩＮＶ１の出力ノードＮｂ
ｉｊは、Ｖｄｄになる。
【０３６８】この後、時刻ＳＣＬＫ１４に、ＬＡＴがＶ
ｄｄ、ＬＡＴＢがＶｓｓになり、読み出しデータがラッ
チ回路ＬＡＴＣＨにラッチされる。
【０３６９】つまり、“１１”書き込みの場合及び“０
１”書き込み十分の場合には、ノードＮａｉｊは、Ｖｄ
ｄとなり、ノードＮｂｉｊは、Ｖｓｓとなる。“０１”
書き込み不十分の場合には、ノードＮａｉｊは、Ｖｓｓ
となり、ノードＮｂｉｊは、Ｖｄｄとなる。
【０３７０】“０１”ベリファイリードを終了した時点
におけるラッチ回路ＬＡＴＣＨのデータは、表２中の
“再書込みデータ”に示す通りとなる。
【０３７１】なお、このラッチ回路ＬＡＴＣＨのデータ
が、新規の書き込みデータ（偶数ページデータ）とし
て、以後、使用される。つまり、“ＶＥＲＩＦＹ０１”
において、ノードＣＡＰ２ｉｊにラッチされたデータ
は、後述するProgram completiondetectionにおいて消
えてしまう。
【０３７２】このようにすることで、書き込みデータ
（偶数ページデータ）が“０”（即ち、“Ｌ”）のとき
に、書き込み（“０１”書き込み）を実行すると共に、
書き込み十分になると、書き込みデータを“０”
（“Ｌ”）から“１”（“Ｈ”）に変化させ、それ以降
は、書き込み（“０１”書き込み）が行われないように
している。
【０３７３】ところで、上述の“０１”ベリファイリー
ドにおいて、時刻ＳＣＬＫ４に、ＢＯＯＴを、Ｖｓｓか
らＶｄｄにして、“１１”書き込みの場合のノードＣＡ
Ｐ２ｉｊの電位を４Ｖ程度までブートしている理由は、
時刻ＳＣＬＫ１１に、ＲＥＧ２をＶｓｇにしたときに、
センスノード（ＤＴＮｉｊ）を、ＮチャネルＭＯＳトラ
ンジスタＴＮ１の閾値電圧分の閾値落ちなしに、Ｖｄｄ
に設定するためである。
【０３７４】仮に、“１１”書き込みの場合のノードＣ
ＡＰ２ｉｊの電位がＶｄｄ（例えば約２．３Ｖ）である
とすると、時刻ＳＣＬＫ１１に、センスノード（ＤＴＮ
ｉｊ）は、１．５Ｖ程度までしか上昇しない。
【０３７５】論理動作上は、センスノードの１．５Ｖを
“Ｈ”と認識できると考えられるが、この場合、センス
時（ＳＣＬＫ１３）に、クロックドインバータＣＩＮＶ
１において貫通電流が流れる欠点がある。データ回路
は、チップ内に、４０００個或いは８０００個或いは１
６０００個あるので、全てのデータ回路のクロックドイ
ンバータＣＩＮＶ１に貫通電流が流れるとすると、チッ
プ合計では、１００ｍＡ程度の大電流になってしまう。
【０３７６】その結果、チップ内電源電位Ｖｄｄが降下
したり、消費電流が大幅に増加するなどという問題が生
じる。
【０３７７】本例のように、“１１”書き込みの場合の
ノードＣＡＰ２ｉｊの電位を４Ｖ程度までブートしてお
けば、ＭＯＳトランジスタＴＮ１における閾値落ちなし
に、センスノード（ＤＴＮｉｊ）を充電でき、上述のよ
うな電源電位Ｖｄｄの降下や消費電流の増大を防ぐこと
ができる。
【０３７８】以上の“０１”ベリファイリード時の動作
をまとめると、次のようになる。
【０３７９】即ち、ラッチ回路ＬＡＴＣＨにラッチされ
た書き込みデータがＤＲＡＭセルに転送された後、読み
出しデータがセンスノード（ＤＴＮｉｊ）に転送され
る。
【０３８０】この時、ＤＲＡＭセルにラッチされたデー
タが“Ｈ”、即ち、“１１”書き込み又は“０１”書き
込み十分を示していると、読み出しデータにかかわら
ず、センスノード（ＤＴＮｉｊ）は、“Ｈ”となる。
【０３８１】つまり、ＤＲＡＭセルにラッチされたデー
タが“Ｌ”、即ち、“０１”書き込み不十分を示してい
るときのみ、メモリセルの状態に応じたデータがセンス
ノード（ＤＴＮｉｊ）に転送される。
【０３８２】例えばメモリセルの状態が“０１”状態に
達していない場合（“０１”不十分の場合）には、セン
スノード（ＤＴＮｉｊ）は、“Ｌ”となり、メモリセル
の状態が“０１”状態に達っした場合（“０１”十分の
場合）には、センスノード（ＤＴＮｉｊ）は、“Ｈ”と
なる。
【０３８３】そして、センスノード（ＤＴＮｉｊ）のデ
ータは、ラッチ回路ＬＡＴＣＨにラッチされる。
【０３８４】なお、以後は、ラッチ回路ＬＡＴＣＨにラ
ッチされたデータに基づいて、次の書き込みパルスの印
加及び次の“０１”ベリファイリードが行われる。
【０３８５】２．−１．−３． “ Program completio
n detection ” “ＶＥＲＩＦＹ０１”の後、“０１”書き込みを行うメ
モリセルの全てに対して、きちんと“０１”書き込みが
行われたか否かを検出する“ Program completion dete
ction "動作が行われる。この検出は、“ＶＥＲＩＦＹ
０１”によってラッチ回路ＬＡＴＣＨにラッチされたデ
ータ（表５参照）に基づいて行われる。そして、“０
１”書き込みが十分でない場合には、再書き込み（書き
込みパルスの印加）が実行され、“０１”書き込みが十
分な場合は、書き込み（書き込みパルスの印加）を終了
する。
【０３８６】図２２は、“ Program completion detect
ion ”の動作タイミングを示している。この“ Program
completion detection ”では、図５の一括検知回路が
使用される。
【０３８７】なお、“ＶＥＲＩＦＹ０１”を終了した後
に、次の“書き込みパルスの印加”が直ちに行われ、
“ Program completion detection ”は、この“書き込
みパルスの印加”に並列して実行される。
【０３８８】従って、時刻ＰＣＬＫ７／ＣＣＬＫ１は、
図２２中における時刻ＰＣＬＫ７／ＣＣＬＫ１と同じで
ある。
【０３８９】また、偶数ページデータの書き込み動作に
おける“ Program completion detection ”では、時刻
ＣＣＬＫ５が時刻ＣＣＬＫ９となる。つまり、時刻ＣＣ
ＬＫ５までの動作が実行され、時刻ＣＣＬＫ５から時刻
ＣＣＬＫ９までの動作は省略される。
【０３９０】なお、時刻ＣＣＬＫ５から時刻ＣＣＬＫ９
までの動作は、後述する奇数ページデータの書き込み動
作における“ Program completion detection ”におい
て実行される。
【０３９１】まず、時刻ＣＣＬＫ１に、ＣＡＰＣＲＧが
Ｖｓｇ、ＶＲＥＧがＶｄｄになり、ノードＣＡＰ２ｉｊ
が充電され、ノードＣＡＰ２ｉｊの電位は、Ｖｄｄにな
る（ＤＴＧ２はＶｓｓ）。
【０３９２】この時、“ＶＥＲＩＦＹ０１”において、
ノードＣＡＰ２ｉｊにラッチされたデータ（偶数ページ
データ）は、消滅してしまう。しかし、“ＶＥＲＩＦＹ
０１”において、既に、新たな書き込みデータがラッチ
回路ＬＡＴＣＨにラッチされているため、書き込みデー
タが完全に消えることはない。
【０３９３】つまり、書き込みデータ（偶数ページデー
タ）が“０”（即ち、“Ｌ”）のときに、書き込み
（“０１”書き込み）が実行されるが、書き込み十分に
なると、書き込みデータは、“０”から“１”に変化
し、それ以降は、書き込み（“０１”書き込み）が行わ
れないようにしている。
【０３９４】この後、時刻ＣＣＬＫ２（ＤＣＬＫ１）
に、ＣＯＭＨｎ（図５）がＶｓｓからＶｄｄ、ＮＣＯＭ
Ｌ（図５）がＶｄｄからＶｓｓになると、ＣＯＭｉ１及
びＣＯＭｉ２は、それぞれＶｄｄ、かつ、フローティン
グ状態になり、ＮＣＯＭは、Ｖｓｓ、かつ、フローティ
ング状態になる。
【０３９５】時刻ＤＣＬＫ２に、例えばＲＥＧ２−０が
Ｖｄｄになる。この時、図５において、第１及び第５の
データ回路が選択され、第１のデータ回路内のＲＥＧ２
と第５のデータ回路内のＲＥＧ２がそれぞれＶｄｄにな
る。
【０３９６】第１及び第５のデータ回路の双方におい
て、ラッチ回路ＬＡＴＣＨのノードＮａｉｊのデータが
Ｖｄｄの場合（表５参照）、即ち、“１１”書き込み
（書き込み非選択）又は“０１”書き込み十分の場合に
は、センスノードＤＴＮｉｊは、Ｖｄｄを維持している
ため、ＭＯＳトランジスタＴＮ６（図２）はオフ状態と
なり、ＣＯＭｉ１及びＣＯＭｉ２は、Ｖｄｄを保つ。従
って、ＮＣＯＭは、Ｖｓｓを維持する。
【０３９７】一方、第１及び第５のデータ回路の少なく
とも一方において、ラッチ回路ＬＡＴＣＨのノードＮａ
ｉｊのデータがＶｓｓの場合（表５参照）、即ち、“０
１”書き込み不十分の場合には、センスノードＤＴＮｉ
ｊは、Ｖｓｓを維持しているため、ＭＯＳトランジスタ
ＴＮ６（図２）はオン状態となり、ＣＯＭｉ１又はＣＯ
Ｍｉ２は、ＶｄｄからＶｓｓに変化する。従って、ＮＣ
ＯＭは、ＶｓｓからＶｄｄに変化する。
【０３９８】同様にして、順次、ＲＥＧ２−１，ＲＥＧ
２−２，ＲＥＧ２−３がＶｄｄになる。つまり、ＲＥＧ
２−１がＶｄｄのとき、第２及び第６のデータ回路が選
択され、ＲＥＧ２−２がＶｄｄのとき、第３及び第７の
データ回路が選択され、ＲＥＧ２−３がＶｄｄのとき、
第４及び第８のデータ回路が選択され、それぞれのデー
タ回路において、ラッチ回路ＬＡＴＣＨの状態、即ち、
“０１”書き込みの十分／不十分が検出される。
【０３９９】その結果、第１乃至第８のデータ回路の全
てから“１１”書き込み（書き込み非選択）又は“０
１”書き込み十分を示すデータが出力されると、時刻Ｃ
ＣＬＫ３の時点において、ＮＣＯＭは、Ｖｓｓになる。
また、第１乃至第８のデータ回路の少なくとも１個から
“１０”書き込み不十分を示すデータが出力されると、
時刻ＣＣＬＫ３の時点において、ＮＣＯＭは、Ｖｄｄに
なる。
【０４００】また、ＦＬＡＧノード（図５）には、全て
のカラムが並列に接続されている。従って、予めＦＬＡ
Ｇノードを、Ｖｄｄかつフローティング状態に設定して
おき、この後、時刻ＣＣＬＫ３に、ＣＯＬＰＲＥをＶｄ
ｄに設定し、ＭＯＳトランジスタＴＮ１７（図５）をオ
ン状態にする。
【０４０１】この時、全てのカラムに対応する全てのデ
ータ回路から“１１”書き込み（書き込み非選択）又は
“０１”書き込み十分を示すデータが出力されている場
合、ＮＣＯＭは、Ｖｓｓであるため、ＭＯＳトランジス
タＴＮ１６（図５）は、オフ状態となる。従って、ＦＬ
ＡＧノードは、Ｖｄｄを維持する。
【０４０２】また、全てのカラムに対応する全てのデー
タ回路の少なくとも１個から“０１”書き込み不十分を
示すデータが出力されている場合、ＮＣＯＭは、Ｖｄｄ
になるため、ＭＯＳトランジスタＴＮ１６（図５）は、
オン状態となる。従って、ＦＬＡＧノードは、Ｖｄｄか
らＶｓｓに変化する。
【０４０３】このように、全てのカラムにおいて、“０
１”書き込み不十分なメモリセルが存在しない場合のみ
に、ＦＬＡＧノードは、Ｖｄｄを保ち、少なくとも１つ
のカラムにおいて、“０１”書き込み不十分なメモリセ
ルが存在する場合には、ＦＬＡＧノードは、Ｖｓｓにな
る。
【０４０４】従って、このＦＬＡＧノードのレベルを検
出し、ＦＬＡＧノードがＶｄｄの場合、即ち、“０１”
書き込み不十分のカラム（メモリセル）が存在しない場
合には、偶数ページデータの書き込みルーチンを終了す
る。また、ＦＬＡＧノードがＶｓｓの場合、即ち、“０
１”書き込み不十分のカラム（メモリセル）が少なくと
も１個存在する場合には、再び、“０１”ベリファイリ
ードを行い、この後、書き込みパルスの印加に並列して
Program completion detectionを行う。
【０４０５】なお、不良セルが存在するために、リダン
ダンシイ回路によりスペアセルに置き換えられた不良カ
ラム（置き換えの単位は８カラムとする）では、図５の
一括検知回路１０のヒューズ素子が切断される。従っ
て、この不良カラムのために、ＦＬＡＧノードがＶｓｓ
になることはない。
【０４０６】２．−２． 奇数ページデータの書き込み
動作 まず、奇数ページデータの書き込み動作の概要（動作の
流れ）について説明し、その後、具体的な回路動作（動
作タイミング）について説明する。
【０４０７】図２３は、奇数ページデータの書き込み動
作の概要を示している。奇数ページデータの書き込みを
行う前において、既に、上述したような偶数ページデー
タの書き込みが完了しているため、メモリセルの状態
は、“１１”状態又は“０１”状態にある。
【０４０８】まず、例えば“８０（１６進数）”コマン
ドがチップ内に入力される。この後、アドレス信号がチ
ップ内に入力され、引き続いて、奇数ページの書き込み
データがチップ内に入力される。この書き込みデータ
は、チップ外部からチップ内部のＩ／Ｏ線ＩＯｊ，ｎＩ
Ｏｊを経由して、データ回路内のラッチ回路ＬＡＴＣＨ
（図２）に入力される（ステップＳＴ１〜ＳＴ２）。
【０４０９】次に、例えば“１０（１６進数）”コマン
ドがチップ内に入力される。すると、まず、メモリセル
に記憶された偶数ページデータが読み出される（Intern
al Data Load）。この後、チップ外部から入力した奇数
ページデータ（書き込みデータ）と前記したようにメモ
リセルから読み出した偶数ページデータに基づいて、書
き込みパルスの印加が実行される（ステップＳＴ３〜Ｓ
Ｔ５）。
【０４１０】ここで、本例では、書き込み時間の短縮
（書き込みの高速化）のため、ｎ回目の書き込みパルス
の印加（ステップＳＴ５）と同時に、ｎ−１回目の書き
込みパルスの印加により、“１０”書き込み及び“０
０”書き込みが十分に行われたか否かの検出を行うシー
ケンス（並列処理）を採用している（ステップＳＴ５〜
ＳＴ７）。
【０４１１】但し、以下に示すように、書き込み時間の
短縮（書き込みの高速化）を達成する他の手段として、
本例では、書き込み電位（書き込みパルスの大きさ）を
次第に上昇させていくと共に、書き込み動作の当初にお
いては、“１０”ベリファイリード及び“００”ベリフ
ァイリードをそれぞれ行わないようなシーケンスを採用
する。
【０４１２】従って、本例では“１０”ベリファイリー
ドを行っていない場合には、“１０”書き込みが十分に
行われたか否かの検出も行われない。また、“００”ベ
リファイリードを行っていない場合には、“００”書き
込みが十分に行われたか否かの検出も行われない。
【０４１３】なお、“１０”ベリファイリード（ＶＥＲ
ＩＦＹ１０）とは、“１０”書き込みを行うメモリセル
に対して、きちんとデータ“１０”が書き込まれたか否
かを検証するベリファイにおいて、その検証を行うため
に、ベリファイ読み出し電位Ｖｃｇｖ１０（図１３）
で、メモリセルのデータを読み出すことをいう。
【０４１４】また、“００”ベリファイリード（ＶＥＲ
ＩＦＹ００）とは、“００”書き込みを行うメモリセル
に対して、きちんとデータ“００”が書き込まれたか否
かを検証するベリファイにおいて、その検証を行うため
に、ベリファイ読み出し電位Ｖｃｇｖ００（図１３）
で、メモリセルのデータを読み出すことをいう。
【０４１５】書き込みパルスをワード線に印加する数が
第１の所定回数（例えば９回）以下の場合には、“１
０”ベリファイリードを省略し、書き込みパルスを続け
て印加する（ステップＳＴ１０）。書き込みパルスをワ
ード線に印加する数が第２の所定回数（例えば１３回）
以下の場合には、“００”ベリファイリードを省略する
（ステップＳＴ８Ａ，８Ｂ）。
【０４１６】“００”ベリファイリードを省略する回数
が“１０”ベリファイリードを省略する回数よりも多い
のは、“００”状態の方が閾値電圧が高く、書き込み難
いからである。ベリファイリードを省略することにより
書き込み全体を高速化することができる。
【０４１７】本例では、書き込み電位（書き込みパルス
のレベル）を初期値に設定して書き込みパルスの印加を
開始し、この後、書き込みパルスを印加する毎に、ワー
ド線に印加する書き込み電位を、所定値（例えば約０．
２Ｖ）ずつ、次第に上昇させていく。
【０４１８】例えば書き込み電位を約０．２Ｖずつ上昇
させることにより、理想的には、“００”書き込み状態
のメモリセル及び“１０”書き込み状態のメモリセルの
閾値電圧分布の幅を、０．２Ｖ程度にすることができ
る。実際の動作では、ベリファイリードで生じるいわゆ
るアレイ・ノイズによって、“１０”書き込み状態のメ
モリセル及び“００”書き込み状態のメモリセルの閾値
電圧分布の幅は、０．４Ｖ程度になる。
【０４１９】書き込み動作の開始から例えば９回の書き
込みパルスが印加されるまでの期間（ベリファイリード
を省略している間）においては、書き込みパルスの電圧
は十分低く、“１０”書き込みを完全に行うには十分に
低い値に設定されている。また、書き込み動作の開始か
ら例えば１３回の書き込みパルスが印加されるまでの期
間においては、書き込み電位は、“００”書き込みを完
全に行うには十分に低い値に設定されている。
【０４２０】従って、“１０”書き込みを行うメモリセ
ルや“００”書き込みを行うメモリセルに対して、過剰
な書き込み（閾値電圧がＶｃｇｒ００を超えるような書
き込みが行われることがない。
【０４２１】このように、書き込みの当初においてベリ
ファイリードを省略するのは、上述したような書き込み
電位を徐々に上げていく手法では、書き込み当初におい
てメモリセルに所定のデータが十分に書き込まれている
可能性はほとんどないため、ベリファイリードを行うよ
りも、これを省略して、書き込み速度の高速化を図る方
が有利だからである。
【０４２２】また、書き込みの当初は、低い書き込み電
位を有するパルスをワード線に印加し、パルスが印加さ
れる毎に、次第に、書き込み電位を上昇させていくよう
にしたのは、フローティングゲート電極に少しずつ電子
を注入し、最終的に、所定量の電子をフローティングゲ
ート電極に蓄積するためである。
【０４２３】この場合、例えば１回の書き込みパルスで
所定量の電子を一度にフローティングゲート電極に注入
する場合に比べ、１回の書き込みパルスによりメモリセ
ルのトンネル酸化膜に印加される電界が低くなるため、
トンネル酸化膜の信頼性が向上する。
【０４２４】また、書き込み電位（書き込みパルスのレ
ベル）は、低い値から高い値に次第に上昇させる。つま
り、書き込み電位を次第に上昇させる場合は、当初の書
き込み電位を高い値に設定してこの書き込み電位を次第
に下降させる場合に比べて、経験的に、メモリセルの閾
値電圧分布の幅を狭くできるからである。
【０４２５】ワード線に対する書き込みパルスの印加回
数が例えば１０回以上の場合には、“１０”書き込みを
行うメモリセルに対して、データ“１０”がきちんと書
き込まれたか否かを検証するために、書き込みパルスを
ワード線に印加した後に、“１０”ベリファイリードが
行われる（ステップＳＴ１０〜ＳＴ１１）。
【０４２６】また、ワード線に対する書き込みパルスの
印加回数が例えば１４回以上の場合には、“００”書き
込みを行うメモリセルに対して、データ“００”がきち
んと書き込まれたか否かを検証するために、書き込みパ
ルスをワード線に印加した後に、“００”ベリファイリ
ードが行われる（ステップＳＴ８Ａ〜ＳＴ９Ａ，ＳＴ８
Ｂ〜ＳＴ９Ｂ）。
【０４２７】“１０”ベリファイリードによりメモリセ
ルから読み出されたデータは、“１０”書き込みが十分
に行われたか否かを示すデータであり、このデータは、
“１０”書き込みの対象となるカラムに存在するデータ
回路内のラッチ回路ＬＡＴＣＨに記憶される。
【０４２８】“００”ベリファイリードによりメモリセ
ルから読み出されたデータは、“００”書き込みが十分
に行われたか否かを示すデータであり、このデータは、
“００”書き込みの対象となるカラムに存在するデータ
回路内のラッチ回路ＬＡＴＣＨに記憶される。
【０４２９】書き込み十分のメモリセルには、以後書き
込みは行われない。書き込み不十分のメモリセルに対し
ては追加書き込みが行われる。ベリファイリードの結
果、書き込み不十分なメモリセルがあるかを検知する動
作が行われる。この動作はベリファイリード後に行って
もよいが、動作時間短縮のために、プログラムパルス印
加中に行っている。全てのカラムで書き込みが十分に行
われていると、書き込みが終了する。
【０４３０】この後、次の書き込みパルスをワード線に
印加する動作（ステップＳＴ５）に並列して、ラッチ回
路ＬＡＴＣＨのデータに基づき、直前の書き込みパルス
により“１０”書き込み又は“００”書き込みが十分に
行われたか否かを検証する動作（Program completion d
etection）が実行される（ステップＳＴ６〜ＳＴ７）。
【０４３１】具体的には、奇数ページデータの書き込み
動作では、図１５に示すように、“１１”、“１０”、
“０１”、“００”の４種類の書き込みが存在する。
“１１”書き込みと“０１”書き込みは、偶数ページデ
ータを書き込んだ後のメモリセルの状態を維持するもの
である。また、“１０”書き込みとは、書き込みパルス
により、閾値電圧を上昇させ、“１１”状態を“１０”
状態にすることを意味し、“００”書き込みとは、書き
込みパルスにより、閾値電圧を上昇させ、“０１”状態
を“００”状態にすることを意味する。
【０４３２】全ての選択されたメモリセル（カラム）に
対して所定のデータ“１１”、“１０”、“０１”、
“００”が十分に書き込まれた場合（実際には、“０
０”、“１０”書き込みの対象となるメモリセルに十分
にデータ“００”、“１０”が書き込まれた場合）に
は、奇数ページデータの書き込み動作が終了する（ステ
ップＳＴ６）。
【０４３３】少なくとも１つの選択されたメモリセル
（カラム）に対して所定のデータ“１１”、“１０”、
“０１”、“００”が十分に書き込まれていない場合
（実際には、“００”、“１０”書き込みの対象となる
メモリセルに十分にデータ“００”、“１０”が書き込
まれていない場合）には、引き続き、“００”ベリファ
イリード、“１０”ベリファイリード及び書き込みパル
スの印加が行われる（ステップＳＴ５〜ＳＴ１１）。
【０４３４】ここで、本例では、“１０”書き込みの対
象となる全てのメモリセルに対して、十分に“１０”書
き込みが行われた後には、“００”ベリファイリードを
行わないようにし、この後には、“１０”ベリファイリ
ード及びProgram completiondetectionのみを行うよう
にしている（ステップＳＴ７，ＳＴ８Ｂ，ＳＴ９Ｂのル
ート）。
【０４３５】このようなシーケンスにした理由は、通
常、“１０”書き込みは、“００”書き込みよりも先に
終了するため（“１０”状態の閾値電圧は、“００”状
態の閾値電圧よりも低い。）、“１０”書き込みが終了
した後の“００”ベリファイリードを省略し、書き込み
時間の短縮（書き込みの高速化）を図ることにある。
【０４３６】ところで、本例では、書き込みの十分／不
十分を検出する動作（Program completion detection）
を、書き込みパルスをワード線に印加する動作と並列し
て行っているが、例えばProgram completion detection
を、“００”ベリファイリード又は“１０”ベリファイ
リードの直後に行い、その後、Program completion det
ectionの結果が不十分の場合に、再度、書き込みパルス
の印加を行うようにしてもよい。
【０４３７】また、書き込み十分のメモリセルに対して
は、以後、書き込みパルスの印加が行われないように
し、書き込み不十分のメモリセルに対してのみ、続け
て、書き込みパルスの印加（再書き込み）を行い、書き
込み特性の良好なメモリセルに対して過剰な書き込みが
行われないようにしてもよい。
【０４３８】奇数ページデータの書き込み動作の概要
は、以上の通りである。
【０４３９】上述したように、奇数ページデータの書き
込み動作は、書き込みパルスの印加、メモリセルに記憶
された偶数ページデータの読み出し（Internal data lo
ad）、“１０”ベリファイリード（ＶＥＲＩＦＹ１
０）、“００”ベリファイリード（ＶＥＲＩＦＹ０
０）、Program completion detection及び"00"Program
completion detectionからなる。
【０４４０】以下では、これらの動作について順次詳細
に説明する。
【０４４１】２．−２．−１． 書き込みパルス印加 書き込みパルス印加は、偶数ページデータにおける書き
込みパルスの印加と全く同じ動作タイミングで、図２０
に示したように行われる。
【０４４２】“１０”書き込み及び“００”書き込みで
は、表３中に示すように、ラッチ回路ＬＡＴＣＨのノー
ドＮａｉｊが“Ｌ”であるため、ビット線は、Ｖｓｓに
なる。従って、選択されたメモリセルのトンネル酸化膜
に高電界が印加され、ＦＮトンネル効果により電子がフ
ローティングゲート電極に注入され、書き込みが行われ
る。
【０４４３】
【表３】
【０４４４】“１１”書き込み及び“０１”書き込み
（書き込み非選択）では、表３中に示したように、ラッ
チ回路ＬＡＴＣＨのノードＮａｉｊが“Ｈ”であるた
め、ビット線は、Ｖｄｄになる。従って、選択されたメ
モリセルのトンネル酸化膜に高電界が印加されることは
なく、メモリセルの状態は変化しない（“１１”状態又
は“０１”状態を保持する。）。
【０４４５】２．−２．−２． 偶数ページデータの読
み出し “ＲＥＡＤ０１” 表３中に示すように、ベリファイリードの最初に“ＲＥ
ＡＤ０１”を行う。この動作は、図１３を参照して前述
した“ＲＥＡＤ０１”の動作と同様である。“ＲＥＡＤ
０１”の結果、メモリセルの偶数ページのデータがラッ
チ回路ＬＡＴＣＨに記憶される。つまり、メモリセルが
“１１”または“１０”の場合には、ノードＮ１（Ｎａ
ｉｊ）が“Ｌ”、メモリセルが“０１”または“００”
の場合にはノードＮ１（Ｎａｉｊ）が“Ｈ”になる。
【０４４６】この際、ラッチ回路ＬＡＴＣＨに記憶され
た奇数ページの書き込みデータを、ノードＣＡＰ２ｉｊ
に転送し、かつ、一時記憶する。これにより、読み出し
データが奇数ページデータに衝突しないようにする。続
いてベリファイ動作“ＶＥＲＩＦＹ１０Ａ”が行われ
る。
【０４４７】２．−２．−３． “ＶＥＲＩＦＹ１０
Ａ” 図２４は、ベリファイ動作“ＶＥＲＩＦＹ１０Ａ”の動
作タイミングを示す。“ＶＥＲＩＦＹ１０Ａ”では、ラ
ッチ回路が“１０”以外の書き込みデータを保持する場
合には、書き込みデータをそのまま保持する。“１０”
書き込みする場合に、書き込みが十分に行われている
と、ラッチ回路の内容が書き込み非選択になる。
【０４４８】“００”書き込み十分の場合は、“ＶＥＲ
ＩＦＹ１０Ａ”後に行われる“ＶＥＲＩＦＹ００”時に
ラッチ回路のデータが書き込み非選択状態に設定される
ので、“ＶＥＲＩＦＹ１０Ａ”では書き込み状態（つま
り、ノードＮａｉｊはＶｓｓ）を保つ。
【０４４９】この動作で特徴的なことは、ラッチ回路に
保持した偶数ページのデータに基づいてビット線プリチ
ャージ電位を変えることである。つまり、図２１中の時
刻ＲＣＬＫ２に制御パルスＢＬＣ２がＶｄｄになること
で、ラッチ回路に記憶したデータに基づいてビット線が
プリチャージされる。
【０４５０】表３中の“ＶＥＲＩＦＹ１０Ａ：ＢＬプリ
チャージ”で示したように、“１１”，“１０”書き込
みではビット線は０．８Ｖにプリチャージされ、“０
１”，“００”書き込みではビット線は０Ｖにプリチャ
ージされる。換言すれば、ラッチ回路に記憶したデータ
に応じた電位がビット線に保持される。
【０４５１】その後、選択ワード線をＶｃｇｖ１０
（０．１５Ｖ程度）にし、ビット線の放電を行う。ここ
で特徴的なことは、ラッチ回路からノードＣＡＰ２ｉｊ
へのデータ転送が行われず、ＣＡＰ２ｉｊには“ＲＥＡ
Ｄ０１”中に転送された奇数ページの書き込みデータが
保持される。
【０４５２】ビット線放電後、“１１”書き込み、“１
０”書き込み、“０１”書き込み、“００”書き込み不
十分の場合には、ビット線は“Ｌ”である。“１０”書
き込み十分の場合はビット線は０．８Ｖを保つ。
【０４５３】この後、時刻ＳＣＬＫ６に、ＳＥＮ及びＬ
ＡＴが共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”
になり、ラッチ回路ＬＡＴＣＨ中のクロックドインバー
タＣＩＮＶ１，ＣＩＮＶ２が非動作状態となる。
【０４５４】そして、時刻ＳＣＬＫ７に、ＢＬＣがＶｓ
ｇ（例えば約４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になるこ
とで、センスノード（ＤＴＮｉｊ）が充電され、センス
ノードは、Ｖｄｄになる。同時に、Ｎａｉｊも、Ｖｄｄ
となる。
【０４５５】そして、時刻ＳＣＬＫ８に、ｎＰＲＳＴが
Ｖｄｄになると、センスノード（ＤＴＮｉｊ）は、フロ
ーティング状態になる。
【０４５６】時刻ＳＣＬＫ９に、ＢＬＣＬＭＰがＶｓｅ
ｎｓｅ（例えば約１．６Ｖ）になると、ビット線に読み
出されたメモリセルのデータは、センスノード（ＤＴＮ
ｉｊ）に転送される。
【０４５７】即ち、“１１”書き込み，“１０”書き込
み、“０１”書き込み、“００”書き込みを行うメモリ
セルのうち書き込み不十分のメモリセルに関しては、ビ
ット線は、０．３Ｖ以下の電位となっているため、セン
スノード（ＤＴＮｉｊ）の電位も、０．３Ｖ以下の電位
に低下する。
【０４５８】一方、“１０”書き込みを行うメモリセル
のうち書き込み十分のメモリセルに関しては、ビット線
は、プリチャージ電位０．８Ｖを維持しているため、ク
ランプ用のＭＯＳトランジスタＴＮ９がカットオフし、
センスノード（ＤＴＮｉｊ）は、Ｖｄｄを維持する。
【０４５９】時刻ＳＣＬＫ１０において、センスノード
（ＤＴＮｉｊ）の電位は、表３中の“ＶＥＲＩＦＹ１０
Ａ：ＢＬ放電後”に示す通りとなる。
【０４６０】この後、時刻ＳＣＬＫ１１に、ＲＥＧ２が
Ｖｓｇとなり、ＭＯＳトランジスタＴＮ６（図２）がオ
ン状態となる。
【０４６１】ここで、“１１”、“０１”書き込みを行
う場合（奇数ページデータが“１”の場合）には、ノー
ドＣＡＰ２ｉｊには、“Ｈ”が記憶されているため、Ｍ
ＯＳトランジスタＴＮ１（図２）は、オン状態である。
つまり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンス
ノード（ＤＴＮｉｊ）が短絡し、その結果、センスノー
ド（ＤＴＮｉｊ）は、Ｖｄｄとなる。
【０４６２】また、“１０”、“００”書き込みを行う
場合（奇数ページデータが“０”の場合）には、ノード
ＣＡＰ２ｉｊには、“Ｌ”が記憶されているため、ＭＯ
ＳトランジスタＴＮ１（図２）は、オフ状態である。つ
まり、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノ
ード（ＤＴＮｉｊ）は電気的に切り離されているため、
センスノードへの充電は行われなず、センスノード（Ｄ
ＴＮｉｊ）の電位の変化はない。
【０４６３】従って、時刻ＳＣＬＫ１２におけるセンス
ノード（ＤＴＮｉｊ）の電位は、表３中の“ＶＥＲＩＦ
Ｙ１０Ａ：センスノード再充電後”に示す通りとなる。
【０４６４】この後、時刻ＳＣＬＫ１３に、ＳＥＮがＶ
ｄｄ、ＳＥＮＢがＶｓｓとなり、クロックドインバータ
ＣＩＮＶ１が動作状態となるため、センスノード（ＤＴ
Ｎｉｊ）の電位がセンスされる。
【０４６５】その結果、ラッチ回路のノードＮ１（Nai
j）は、表３中の“ＶＥＲＩＦＹ１０Ａ：センスノード
再充電後”に示すようになる。次に、ベリファイ動作
“ＶＥＲＩＦＹ００”が行われる。
【０４６６】２．−２．−４． “ＶＥＲＩＦＹ００” 図２５は、“ＶＥＲＩＦＹ００”の動作タイミングを示
す。“ＶＥＲＩＦＹ００”では、ラッチ回路が“００”
以外の書き込みデータを保持する場合には、書き込みデ
ータをそのまま保持する。“００”書き込みする場合
に、書き込みが十分に行われていると、ラッチ回路の内
容が書き込み非選択になる。
【０４６７】“ＶＥＲＩＦＹ００”に先立って行われる
“ＶＥＲＩＦＹ１０Ａ”で“１０”書き込みが不十分と
判定された場合には、ラッチ回路は“ＶＥＲＩＦＹ０
０”後も書き込み選択データを保つ。
【０４６８】“ＶＥＲＩＦＹ００”に先立って行われる
“ＶＥＲＩＦＹ１０Ａ”で“１０”書き込みが十分と判
定された場合には、ラッチ回路は“ＶＥＲＩＦＹ００”
後も書き込み非選択データを保つ。
【０４６９】“ＶＥＲＩＦＹ００”では、ビット線をプ
リチャージした後、選択されたワード線を図１０中に示
すＶｃｇｖ００（例えば約１．４５Ｖ程度）にし、ビッ
ト線の放電を行う。この間、ラッチ回路ＬＡＴＣＨに保
持する奇数ページの書き込みデータがノードＣＡＰ２ｉ
ｊに転送される。
【０４７０】ビット線放電後、“１１”書き込み、“１
０”書き込み、“０１”書き込み、“００”書き込み不
十分の場合には、ビット線は“Ｌ”である。“００”書
き込み十分の場合はビット線は０．８Ｖを保つ。
【０４７１】この後、時刻ＳＣＬＫ６に、ＳＥＮ及びＬ
ＡＴが共に“Ｌ”、ＳＥＮＢ及びＬＡＴＢが共に“Ｈ”
になり、ラッチ回路ＬＡＴＣＨ中のクロックドインバー
タＣＩＮＶ１，ＣＩＮＶ２が非動作状態となる。
【０４７２】そして、時刻ＳＣＬＫ７に、ＢＬＣがＶｓ
ｇ（例えば約４．５Ｖ）、ｎＰＲＳＴが“Ｌ”になるこ
とで、センスノード（ＤＴＮｉｊ）が充電され、センス
ノードは、Ｖｄｄになる。同時に、Ｎａｉｊも、Ｖｄｄ
となる。
【０４７３】そして、時刻ＳＣＬＫ８に、ｎＰＲＳＴが
Ｖｄｄになると、センスノード（ＤＴＮｉｊ）は、フロ
ーティング状態になる。
【０４７４】時刻ＳＣＬＫ９に、ＢＬＣＬＭＰがＶｓｅ
ｎｓｅ（例えば約１．６Ｖ）になると、ビット線に読み
出されたメモリセルのデータは、センスノード（ＤＴＮ
ｉｊ）に転送される。
【０４７５】即ち、“１１”書き込み，“０１”書き込
み、“１０”書き込み、“００”書き込みを行うメモリ
セルのうち書き込み不十分のメモリセルに関しては、ビ
ット線は、０．３Ｖ以下の電位となっているため、セン
スノード（ＤＴＮｉｊ）の電位も、０．３Ｖ以下の電位
に低下する。
【０４７６】一方、“００”書き込みを行うメモリセル
のうち書き込み十分のメモリセルに関しては、ビット線
は、プリチャージ電位０．８Ｖを維持しているため、ク
ランプ用のＭＯＳトランジスタＴＮ９がカットオフし、
センスノード（ＤＴＮｉｊ）は、Ｖｄｄを維持する。
【０４７７】時刻ＳＣＬＫ１０において、センスノード
（ＤＴＮｉｊ）の電位は、表３中の“ＶＥＲＩＦＹ０
０：ＢＬ放電後”に示す通りとなる。
【０４７８】この後、時刻ＳＣＬＫ１１に、ＲＥＧ２が
Ｖｓｇとなり、ＭＯＳトランジスタＴＮ６（図２）がオ
ン状態となる。
【０４７９】ここで、“１１”書き込み，“１０”書き
込み、“０１”書き込みが不十分の場合には、ノードＣ
ＡＰ２ｉｊには、“Ｈ”が記憶されているため、ＭＯＳ
トランジスタＴＮ１（図２）は、オン状態である。つま
り、ＣＯＭｉ（Ｖｄｄに設定されている）とセンスノー
ド（ＤＴＮｉｊ）が短絡し、その結果、センスノード
（ＤＴＮｉｊ）は、Ｖｄｄとなる。
【０４８０】これに対して、“００”書き込みが不十分
の場合には、ノードＣＡＰ２ｉｊには、“Ｌ”が記憶さ
れているため、ＭＯＳトランジスタＴＮ１（図２）は、
オフ状態である。つまり、ＣＯＭｉ（Ｖｄｄに設定され
ている）とセンスノード（ＤＴＮｉｊ）とは電気的に切
り離されているため、センスノード（ＤＴＮｉｊ）への
充電は行われず、センスノード（ＤＴＮｉｊ）の電位の
変化はない。
【０４８１】従って、時刻ＳＣＬＫ１２におけるセンス
ノード（ＤＴＮｉｊ）の電位は、表３の“ＶＥＲＩＦＹ
００：センスノード再充電後”に示す通りとなる。
【０４８２】この後、時刻ＳＣＬＫ１３に、ＳＥＮがＶ
ｄｄ、ＳＥＮＢがＶｓｓとなり、クロックドインバータ
ＣＩＮＶ１が動作状態となるため、センスノード（ＤＴ
Ｎｉｊ）の電位がセンスされる。
【０４８３】その結果、ラッチ回路に再書き込みデータ
が記憶される。このデータは表３中“再書き込みデー
タ”に示す通りなる。
【０４８４】２．−２．−５． “ Program completio
n detection ” “ＶＥＲＩＦＹ１０”及び“ＶＥＲＩＦＹ００”の後
に、“１０”又は“００”書き込みを行う全てのメモリ
セルに対して、きちんと“１０”又は“００”書き込み
が行われたか否かを検出する“ Program completion de
tection ”動作が行われる。この動作は遇数ページの場
合と同様である。
【０４８５】３． 消去動作（Erase operation） 消去動作時において、セルウェルには、消去電位Ｖｅｒ
ａ（例えば約２０Ｖ）が印加される。
【０４８６】そして、選択されたメモリセルブロック内
の全てのワード線は、接地電位Ｖｓｓに設定される。そ
の結果、選択されたメモリセルブロック内のメモリセル
のトンネル酸化膜に高電界がかかり、フローティングゲ
ート電極中の電子がチャネル（セルウェル）に放出さ
れ、メモリセルの閾値電圧が低下する。
【０４８７】非選択のメモリセルブロック内の全てのワ
ード線は、フローティング状態に設定される。その結
果、消去電位Ｖｅｒａがセルウェルに印加されると、セ
ルウェルとワード線（コントロールゲート電極）の容量
カップリングにより、ワード線の電位はＶｅｒａ又はそ
の近傍まで上昇する。従って、非選択のメモリセルブロ
ック内のメモリセルのトンネル酸化膜には高電界がかか
らないため、フローティングゲート電極中の電子の移動
はなく、メモリセルの閾値電圧の変動もない。
【０４８８】ところで、図７に示した第１のメモリセル
ブロックでは、メモリセルアレイ上にロウシールド線
（Row shield line）が存在する。消去動作時、このロ
ウシールド線の電位も、セルウェルの電位と同様に、Ｖ
ｓｓからＶｅｒａに上昇する。ロウシールド線がＶｅｒ
ａになることにより、非選択のメモリセルブロック内の
ワード線は、セルウェルとワード線の間の容量カップリ
ングにより、Ｖｅｒａ又はその近傍の電位まで十分に上
昇するため、誤消去が生じない。
【０４８９】また、図８に示した第２のメモリセルブロ
ックでは、メモリセルアレイ上に、ロウシールド線に代
わり、ワード線ドライバ選択信号線が配置される。消去
動作時、ワード線ドライバ選択信号線は、フローティン
グ状態になる。また、ビット線の電位も、Ｖｅｒａにな
る。従って、非選択のメモリセルブロック内のワード線
は、セルウェルとワード線の間の容量カップリングによ
り、Ｖｅｒａ又はその近傍の電位まで十分に上昇するた
め、誤消去が生じない。
【０４９０】なお、ロウシールド線又はブロック選択線
が、例えばＶｓｓ又はＶｄｄの場合には、これらの線の
下のメモリセルでは、ワード線と、ロウシールド線又は
ブロック選択線との間に大きな容量を生じる。その結
果、ワード線は、昇圧し難くなり、誤消去を生じる。
【０４９１】セルウェルに消去電位（消去パルス）Ｖｅ
ｒａが印加された後に、消去が十分に行われたか否かを
検証する消去ベリファイが行われる。消去ベリファイ
は、消去パルスを印加した後にメモリセルのデータを読
み出す消去ベリファイリード（Erase verify read）
と、消去ベリファイリードにより読み出されたデータに
基づいて、消去不十分のカラムが存在するか否かを検出
する“ Erase completiondetection ”からなる。
【０４９２】本例（例えば図２参照）のメモリ回路で
は、２本のビット線ＢＬｅ，ＢＬｏが１個のデータ回路
を共有しているため、例えば偶数本目のビット線ＢＬｅ
に接続されるメモリセルに対する消去ベリファイリード
を行った後、これら偶数本目のビット線ＢＬｅに接続さ
れる全てのメモリセルのデータが消去されたか否かを検
出する“ Erase completion detection ”が行われる。
【０４９３】この後、例えば奇数本目のビット線ＢＬｏ
に接続されるメモリセルに対する消去ベリファイリード
を行った後、これら奇数本目のビット線ＢＬｏに接続さ
れる全てのメモリセルのデータが消去されたか否かを検
出する“ Erase completiondetection ”が行われる。
【０４９４】そして、選択された全てのメモリセルにつ
いて、消去十分であることが確認されると、消去動作が
終了する。消去不十分のメモリセルがある場合には、再
び、消去動作（消去パルスの印加）が行われる。
【０４９５】以下、消去動作について、動作タイミング
図を用いて詳細に説明する。
【０４９６】３．−１． 消去パルス印加 図２６は、消去パルスの印加に関する動作タイミングを
示している。
【０４９７】＜奇数番目のメモリセルブロック＞奇数番
目のメモリセルブロックでは、上述したように、このブ
ロック内のワード線及びセレクトゲート線の電位を制御
するワード線制御回路（ロウアドレスデコーダとワード
線ドライバ）がメモリセルアレイの一方側にまとまって
配置される。第１のメモリセルブロックを例として、以
下、説明する。
【０４９８】第１のメモリセルブロックが選択される場
合、図９のロウアドレスデコーダＲＡＤＤ１の出力信号
ＲＤＥＣＡＤがＶｄｄになり、図１０のワード線ドライ
バＲＭＡＩＮ１内のノードＴｒａｎｓｆｅｒＧ１がＶｄ
ｄに設定される。信号線ＣＧ１，ＣＧ２，…ＣＧ１６の
電位は、切替回路（図１）により、接地電位Ｖｓｓに設
定される。また、信号線ＳＧＤ，ＳＧＳの電位は、Ｖｄ
ｄに設定される。
【０４９９】この時、ワード線ＷＬ１，ＷＬ２，…ＷＬ
１６の電位は、接地電位Ｖｓｓに設定され、セレクトゲ
ート線ＳＧ１，ＳＧ２は、Ｖｄｄ−Ｖｔｈ（Ｖｔｈは、
ＭＯＳトランジスタＨＮｔ１の閾値電圧である）の電位
で、かつ、フローティング状態となる。
【０５００】第１のメモリセルブロックが非選択の場
合、図９のロウアドレスデコーダＲＡＤＤ１の出力信号
ＲＤＥＣＡＤがＶｓｓになり、図１０のワード線ドライ
バＲＭＡＩＮ１内のノードＴｒａｎｓｆｅｒＧ１がＶｓ
ｓに設定される。その結果、ワード線ＷＬ１，ＷＬ２，
…ＷＬ１６は、接地電位Ｖｓｓで、かつ、フローティン
グ状態となる。
【０５０１】また、ＭＯＳトランジスタＨＮ７，ＨＮ８
がオン状態となり、ＳＧＤＳがＶｄｄであるため、セレ
クトゲート線ＳＧ１，ＳＧ２は、Ｖｄｄ−Ｖｔｈ（Ｖｔ
ｈは、ＭＯＳトランジスタＨＮ７，ＨＮ８の閾値電圧で
ある）の電位で、かつ、フローティング状態となる。
【０５０２】＜偶数番目のメモリセルブロック＞偶数番
目のメモリセルブロックでは、上述したように、このブ
ロック内のワード線及びセレクトゲート線の電位を制御
するワード線制御回路のうち、ロウアドレスデコーダが
メモリセルアレイの一方側に配置され、ワード線ドライ
バがメモリセルアレイの他方側に配置される。第２のメ
モリセルブロックを例として、以下、説明する。
【０５０３】まず、時刻ＥＣＬＫ２に、ＲＯＷＰＲＯＧ
１がＶｓｓ、ＲＯＷＰＲＯＧ１ＢがＶｄｄになり、図１
２のワード線ドライバＲＭＡＩＮ２内のクロックドイン
バータＣＩＮＶ５，ＣＩＮＶ６が非動作状態となる。こ
の後、時刻ＥＣＬＫ３に、ＲＯＷＥＲＡＳＥ１がＶｄ
ｄ、ＲＯＷＥＲＡＳＥ１ＢがＶｓｓになり、図１１のロ
ウアドレスデコーダＲＡＤＤ２内のクロックドインバー
タＣＩＮＶ３が非動作状態となり、クロックドインバー
タＣＩＮＶ４が動作状態となる。
【０５０４】そして、第２のメモリセルブロックが選択
される場合、ＲＤＥＣＡＤＳ１がＶｄｄとなるため、図
１１のロウアドレスデコーダＲＡＤＤ２の出力信号ＲＤ
ＥＣＡＤＳは、Ｖｓｓとなる。また、第２のメモリセル
ブロックが非選択の場合、ＲＤＥＣＡＤＳ１がＶｓｓと
なるため、図１１のロウアドレスデコーダＲＡＤＤ２の
出力信号ＲＤＥＣＡＤＳは、Ｖｄｄとなる。
【０５０５】この後、時刻ＥＣＬＫ４に、ＲＯＷＥＲＡ
ＳＥ２がＶｄｄとなり、ＲＯＷＥＲＡＳＥ２ＢがＶｓｓ
となると、クロックドインバータＣＩＮＶ７が動作状態
となる。
【０５０６】その結果、第２のメモリセルブロックが選
択される場合、ＲＤＥＣＡＤＳ２がＶｄｄとなるため、
図１２のワード線ドライバ内のノードＴｒａｎｓｆｅｒ
Ｇ２がＶｄｄとなる。一方、第２のメモリセルブロック
が非選択の場合、ＲＤＥＣＡＤＳ２がＶｓｓとなるた
め、図１２のワード線ドライバ内のノードＴｒａｎｓｆ
ｅｒＧ２がＶｓｓとなる。
【０５０７】この後、時刻ＥＣＬＫ５に、ＲＯＷＥＲＡ
ＳＥ３ｎがＶｓｓになると、第２のメモリセルブロック
が非選択の場合（ＲＤＥＣＡＤＳ２がＶｓｓの場合）
に、そのデータがラッチされる。
【０５０８】また、時刻ＥＣＬＫ６に、ＲＯＷＧＡＴＥ
がＶｓｓになると、第２のメモリセルブロックが非選択
の場合（ＲＤＥＣＡＤＳがＶｄｄの場合）、ＭＯＳトラ
ンジスタＤＨＮ６，ＤＨＮ９（図１１及び図１２）がカ
ットオフし、ワード線ドライバ選択信号線２２（図８）
がフローティング状態になる。
【０５０９】このように、奇数番目のメモリセルブロッ
クが選択される場合でも、偶数番目のメモリセルブロッ
クが選択される場合でも、時刻ＥＣＬＫ６の時点で、選
択されたブロック内のワード線は、Ｖｓｓに設定され、
非選択のブロック内のワード線及びセレクトゲート線
は、フローティング状態となる。
【０５１０】また、偶数番目のメモリセルブロックにお
いては、そのブロックが非選択の場合には、ワード線ド
ライバ選択信号線２２（図８）は、Ｖｄｄで、かつ、フ
ローティング状態となる。
【０５１１】この後、時刻ＥＣＬＫ７に、セルウェルＣ
ＰＷＥＬＬをＶｅｒａ（例えば約２０Ｖ）に設定する。
この時、選択されたブロック内では、ワード線（接地電
位Ｖｓｓ）とセルウェルの間に高電界がかかり、メモリ
セルのフローティングゲート電極中の電子がセルウェル
に放出され、データ消去が実行される。
【０５１２】また、非選択のブロック内では、時刻ＥＣ
ＬＫ７に、セルウェルＣＰＷＥＬＬをＶｅｒａ（例えば
約２０Ｖ）に設定すると、ワード線とセルウェルの間の
容量カップリングにより、ワード線の電位がＶｅｒａ又
はその近傍まで上昇する。この時、ワード線ドライバ選
択信号線２２（図８）の電位も、ワード線ドライバ選択
信号線とセルウェルの間の容量カップリングにより、上
昇する。
【０５１３】従って、非選択のブロック内では、ワード
線とセルウェルの間に高電界がかからないため、メモリ
セルのフローティングゲート電極中の電子がセルウェル
に放出されることもなく、データ消去が行われない。
【０５１４】なお、時刻ＥＣＬＫ８において、ＢＩＡＳ
ｅ及びＢＩＡＳｏをＶｄｄに設定しているのは、ＭＯＳ
トランジスタＨＮ１ｅ，ＨＮ１ｏ（図２）のドレインの
サーフェイス・リーク電流を減少させるためである。
【０５１５】そして、時刻ＥＲＣＶ１以降に、消去後の
リカバリ動作が行われる。
【０５１６】セルウェルＣＰＷＥＬＬの電位が、Ｖｅｒ
ａから１０Ｖ程度に低下すると、ＢＬＣＲＬをＶｓｓに
接地し、ビット線ＢＬｅ，ＢＬｏの電荷を放電する。Ｖ
ｅｒａが１０Ｖ程度の場合には、ビット線ＢＬｅ，ＢＬ
ｏは、ビット線ＢＬｅ，ＢＬｏとセルウェルＣＰＷＥＬ
Ｌの間の容量カップリングにより、１２Ｖ程度にまで低
下している。
【０５１７】従って、ＢＩＡＳｅ及びＢＩＡＳｏがゲー
トに入力するＭＯＳトランジスタＨＮ１ｅ，ＨＮ１ｏ
（図２）がスナップバックすることはない。
【０５１８】なお、セルウェルＣＰＷＥＬＬが２０Ｖ程
度のときに、ＢＬＣＲＬをＶｓｓに接地し、ビット線Ｂ
Ｌｅ，ＢＬｏの電荷を放電すると、ＢＩＡＳｅ及びＢＩ
ＡＳｏがゲートに入力するＭＯＳトランジスタＨＮ１
ｅ，ＨＮ１ｏ（図２）がスナップバックし、そのＭＯＳ
トランジスタが破壊されてしまうという問題がある。
【０５１９】３．−２． “Ｅｒａｓｅ Ｖｅｒｉｆｙ
Ｒｅａｄ” 図２７は、消去ベリファイリード（Erase verify rea
d）の動作タイミングを示している。本例では、偶数本
目のビット線ＢＬｅに接続されるメモリセルに対して消
去ベリファイリードを行い、奇数本目のビット線ＢＬｏ
については、シールドビット線とすることを前提とす
る。消去ベリファイリードでは、シールドビット線ＢＬ
０は、Ｖｄｄに設定される。
【０５２０】まず、時刻ＲＣＬＫ１に、ＣＡＰＣＲＧを
Ｖｄｄに設定し、時刻ＲＣＬＫ２に、ＢＬＣＬＭＰをＶ
ｃｌｍｐ（例えば約２Ｖ）に設定する。そして、時刻Ｒ
ＣＬＫ５に、ＲＥＧ１がＶｄｄになることにより、選択
されたビット線ＢＬｅは、Ｖｓｓ（０Ｖ）に設定される
（ＶＲＥＧは、Ｖｓｓ、ＣＡＰ１ｉｊは、Ｖｄｄであ
る。）。
【０５２１】時刻ＲＣＬＫ７に、選択されたワード線
（コントロールゲート電極）ＣＧ select は、Ｖｃｇｅ
ｖ（例えば０Ｖ）に設定され、セレクトゲート線ＳＧＤ
は、Ｖｒｅａｄ（例えば約３．５Ｖ）に設定される（Ｓ
ＧＳは、Ｖｒｅａｄ）。
【０５２２】消去ベリファイリードは、通常、ビット線
ＢＬｅに接続され、かつ、選択されたブロック内の全て
のワード線に接続されたメモリセルに対して、ほぼ同時
に行われるため、選択されたブロック内のワード線ＷＬ
１，ＷＬ２，…ＷＬ１６は、全て、Ｖｃｇｅｖに設定さ
れる。
【０５２３】その結果、選択された１ブロック内の１ビ
ット線ＢＬｅに接続される全てのメモリセル（１ＮＡＮ
Ｄセルユニット内のメモリセル）が消去十分のとき、そ
の１ビット線ＢＬｅは、“Ｈ”となる。また、選択され
た１ブロック内の１ビット線ＢＬｅに接続されるメモリ
セルのうち、少なくとも１個のメモリセルが消去不十分
のときは、その１ビット線ＢＬｅは、“Ｌ”となる。
【０５２４】なお、消去ベリファイリードにおいて、非
選択のビット線ＢＬｏは、ビット線間に生じるカップリ
ングノイズの低減のため、Ｖｄｄに設定されている。
【０５２５】各ビット線ＢＬｅの電位が確定した後、通
常のリードと同様に、ビット線ＢＬｅの電位がセンスさ
れる。
【０５２６】そして、選択された１ブロック内の１ビッ
ト線ＢＬｅに接続される全てのメモリセルが消去十分の
とき、その１ビット線ＢＬｅが接続されるデータ回路内
のセンスノードＤＴＮｉｊ（ラッチ回路ＬＡＴＣＨの出
力ノードＮａｉｊ）は、“Ｈ”となる。
【０５２７】また、選択された１ブロック内の１ビット
線ＢＬｅに接続されるメモリセルのうち、少なくとも１
個のメモリセルが消去不十分のときは、その１ビット線
ＢＬｅが接続されるデータ回路内のセンスノードＤＴＮ
ｉｊ（ラッチ回路ＬＡＴＣＨの出力ノードＮａｉｊ）
は、“Ｌ”となる。
【０５２８】３．−３． “ Erase completion detect
ion ” 図２８は、Erase completion detectionに関する動作タ
イミングを示している。消去ベリファイリードの後、全
てのカラムにおいて消去が完了したか否かを検出する
“ Erase completion detection ”が行われる。
【０５２９】図５において、全てのデータ回路内のラッ
チ回路ＬＡＴＣＨの出力ノードＮａｉｊが“Ｈ”のと
き、ＦＬＡＧは、“Ｈ”を維持する。図５において、少
なくとも１個のデータ回路内のラッチ回路ＬＡＴＣＨの
出力ノードＮａｉｊが“Ｌ”のとき、ＦＬＡＧは、
“Ｌ”となる。
【０５３０】ＦＬＡＧノードは、全てのカラムに接続さ
れているため、選択された１ブロック内のメモリセルの
うち、少なくとも１個のメモリセルが消去不十分である
と、ＦＬＡＧノードは、“Ｌ”となり、再度、消去パル
スの印加が行われる。選択された１ブロック内の全ての
メモリセルが消去十分であると、ＦＬＡＧノードは、
“Ｈ”となり、消去動作が終了する。
【０５３１】なお、“ Erase completion detection ”
は、前述した“偶数ページデータの書き込み動作”にお
ける“ Program completion detection ”とほぼ同様な
ので、その動作説明の詳細については、省略する。
【０５３２】なお、本実施の形態では、多値ＮＡＮＤセ
ル型ＥＥＰＲＯＭを例として説明したが、本発明は、他
のタイプの多値メモリに適用が可能である。例えばメモ
リセルアレイとしては、ＮＯＲ型、ＡＮＤ型(A.Nozoe :
ISSCC, Digest of Technichal Papers,1995) 、ＤＩＮ
ＯＲ型(S.Kobayashi : ISSCC, Digest of TechnichalPa
pers,1995) 、、Virtual Ground Array型(Lee, et al.
: Symposium on VLSICircuits, Digest of Technichal
Papers,1994)などであってもよい。
【０５３３】また、本発明は、フラッシュメモリ（Flas
h memory）に限られず、例えばマスクＲＯＭ、ＥＰＲＯ
Ｍなどの不揮発性半導体メモリにも適用できる。
【０５３４】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、メモリセルに記憶するデータ
を多値化する場合に、書き込み／読み出し時に多値デー
タを一時的に記憶しておくためのデータ回路内の素子数
を減少させ、チップ面積の増大を抑制することができ
る。
【図面の簡単な説明】
【図１】本発明に関わる多値ＮＡＮＤセル型ＥＥＰＲＯ
Ｍの概要を示す図。
【図２】図１のメモリ内のデータ回路を示す図。
【図３】図１のメモリ内のメモリセルアレイを示す図。
【図４】図１のメモリ内のカラムデコーダの一部を示す
図。
【図５】図１のメモリ内の一括検知回路を示す図。
【図６】図１のメモリ内のワード線制御回路を示す図。
【図７】図６の第１のメモリセルブロック内のデバイス
構造を示す図。
【図８】図６の第２のメモリセルブロック内のデバイス
構造を示す図。
【図９】図６のロウアドレスデコーダＲＡＤＤ１を示す
図。
【図１０】図６のワード線ドライバＲＭＡＩＮ１を示す
図。
【図１１】図６のロウアドレスデコーダＲＡＤＤ２を示
す図。
【図１２】図６のワード線ドライバＲＭＡＩＮ２を示す
図。
【図１３】４値データとメモリセルの閾値電圧との関係
を示す図。
【図１４】偶数ページデータの書き込み後のメモリセル
の閾値電圧分布を示す図。
【図１５】奇数ページデータの書き込み後のメモリセル
の閾値電圧分布を示す図。
【図１６】偶数ページデータの読み出しに関する動作タ
イミングを示す波形図。
【図１７】奇数ページデータの読み出しに関する動作タ
イミングを示す波形図。
【図１８】奇数ページデータの読み出しに関する動作タ
イミングを示す波形図。
【図１９】偶数ページデータの書き込み動作の一連の流
れを示す図。
【図２０】書き込み動作中のプログラムパルス印加に関
する動作タイミングを示す波形図。
【図２１】書き込み動作中の“０１”ベリファイリード
に関する動作タイミングを示す波形図。
【図２２】書き込み動作中の“ Program Completion De
tection ”に関する動作タイミングを示す波形図。
【図２３】奇数ページデータの書き込み動作の一連の流
れを示す図。
【図２４】書き込み動作中の“１０Ａ”ベリファイリー
ドに関する動作タイミングを示す波形図。
【図２５】書き込み動作中の“００”ベリファイリード
に関する動作タイミングを示す波形図。
【図２６】消去動作中の消去パルス印加に関する動作タ
イミングを示す波形図。
【図２７】消去動作中の消去ベリファイリードに関する
動作タイミングを示す波形図。
【図２８】消去動作中の“ Erase Completion Detectio
n ”に関する動作タイミングを示す波形図。
【図２９】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルア
レイを示す回路図。
【図３０】ＮＡＮＤセルユニットのデバイス構造を示す
平面図。
【図３１】図３０中のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う
断面図およびＬＸＸＶ−ＬＸＸＶ線に沿う断面図。
【図３２】図３０のＮＡＮＤセルユニットの等価回路を
示す図。
【図３３】ＮＡＮＤセル型ＥＥＰＲＯＭのウェル構造を
示す図。
【符号の説明】
２…データ回路、 ＴＮｉ…低電圧エンハンスメント型ＮチャネルＭＯＳト
ランジスタ、 ＨＮｉ…高電圧エンハンスメント型ＮチャネルＭＯＳト
ランジスタ、 ＤＬＮｉ…低電圧デプレッション型ＮチャネルＭＯＳト
ランジスタ、 ＤＬＮ（Ｃ２）…ＭＯＳキャパシタ（ＤＲＡＭセル）、 ＴＰｉ…低電圧エンハンスメント型ＰチャネルＭＯＳト
ランジスタ、 ＣＩＮＶｉ…クロックドインバータ、 ＬＡＴＣＨ…ラッチ回路、 ＢＬｅ，ＢＬｏ…ビット線、 ＩＯｊ，ｎＩＯｊ…入出力線、

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのｎ値（ｎは３以上）を
    記憶するメモリセルを含むメモリセル部と、 前記メモリセル部の一端に接続されるビット線と、 前記ビット線に接続され、２ビット以上の前記メモリセ
    ル部への書き込みデータあるいは読み出しデータを記憶
    するデータ回路とを具備し、 書き込み動作中に、前記メモリセルから読み出されたデ
    ータは前記ビット線に保持され、外部から入力した書き
    込みデータは前記データ回路に保持されることを特徴と
    する不揮発性半導体メモリ。
  2. 【請求項２】 少なくとも１つのｎ値（ｎは３以上）を
    記憶するメモリセルを含むメモリセル部と、 前記メモリセル部の一端に接続されるビット線と、 前記ビット線に接続され、２ビット以上の前記メモリセ
    ル部への書き込みデータあるいは読み出しデータを記憶
    するデータ回路とを具備し、 書き込み動作中に、前記メモリセルに書き込み電圧が印
    加されている間は、外部から入力した書き込みデータは
    前記データ回路に保持され、 前記メモリセルが十分に書き込まれたかを調べるベリフ
    ァイリード動作中は、前記メモリセルから読み出された
    データは前記ビット線に保持され、外部から入力した書
    き込みデータは前記データ回路に保持されることを特徴
    とする不揮発性半導体メモリ。
  3. 【請求項３】 前記メモリセルから読み出されたデータ
    は、ベリファイリード中のビット線プリチャージ電位と
    してビット線に保持されることを特徴とする請求項１ま
    たは２記載の不揮発性半導体メモリ。
  4. 【請求項４】 少なくとも１つのｎ値（ｎは３以上）を
    記憶するメモリセルを含むメモリセル部と、 前記メモリセル部の一端に接続されるビット線と、 前記ビット線に接続され、２ビット以上の前記メモリセ
    ル部への書き込みデータあるいは読み出しデータを記憶
    するデータ回路とを具備し、 書き込み動作中に、前記メモリセルから読み出されたデ
    ータは、前記メモリセルが十分に書き込まれたかを調べ
    るベリファイリード動作の所定の期間にのみ前記データ
    回路に保持されることを特徴とする不揮発性半導体メモ
    リ。
  5. 【請求項５】 前記メモリセルから読み出されたデータ
    は、前記所定の期間以外の期間はビット線プリチャージ
    電位としてビット線に保持されることを特徴とする請求
    項４記載の不揮発性半導体メモリ。
  6. 【請求項６】 前記データ回路は、１個のラッチ回路を
    含むことを特徴とする請求項１乃至５のいずれか１項に
    記載の不揮発性半導体メモリ。
  7. 【請求項７】 少なくとも１つのｎ値（ｎは３以上）を
    記憶するメモリセルを含むメモリセル部と、 前記メモリセル部の一端に接続されるビット線と、 前記ビット線に接続され、２ビット以上の前記メモリセ
    ル部への書き込みデータあるいは読み出しデータを記憶
    するデータ回路とを具備し、 前記データ回路は、ラッチ回路とキャパシタを含み、 書き込み動作中の前記メモリセルが十分に書き込まれた
    かを調べるベリファイリード動作において、前記メモリ
    セルから読み出されたデータは、前記メモリセルが十分
    に書き込まれたかを調べるベリファイリード動作の所定
    の期間に前記ラッチ回路に記憶され、この所定の期間に
    は外部から入力された書き込みデータは前記キャパシタ
    に保持されることを特徴とする不揮発性半導体メモリ。
  8. 【請求項８】 ３値以上の情報を記憶するメモリセルを
    含むメモリセル部と、 前記メモリセル部の一端に接続されるビット線と、 前記ビット線に接続され、２ビット以上の前記メモリセ
    ル部への書き込みデータあるいは読み出しデータを記憶
    するデータ回路とを具備し、 前記データ回路は、ラッチ回路を有し、メモリの外部か
    ら入力し、前記ラッチ回路に記憶されたデータと、前記
    メモリセルから読み出され、前記ビット線に保持された
    データとに基づいて前記メモリセルに対して書き込みを
    行うことを特徴とする不揮発性半導体メモリ。
  9. 【請求項９】 ３値以上の情報を記憶するメモリセルを
    含むメモリセル部と、 前記メモリセル部の一端に接続されるビット線と、 前記ビット線に接続され、前記メモリセル部への書き込
    みデータあるいは読み出しデータを記憶するデータ回路
    とを具備し、 前記メモリセルは、第１のアドレスによって選択される
    第１のデータと第２のアドレスによって選択される第２
    のデータを含み、 前記データ回路は、ラッチ回路を有し、前記第１のアド
    レスが選択された第１の書き込み動作では、前記ラッチ
    回路に記憶されたメモリ外部から入力された第１のデー
    タに基づいて書き込みを行い、前記第２のアドレスが選
    択された第２の書き込み動作では、メモリ外部から入力
    し、前記ラッチ回路に記憶された第２のデータと、前記
    メモリセルから読み出され、前記ビット線に保持された
    前記第１のデータとに基づいて前記メモリセルに対して
    書き込みを行うことを特徴とする不揮発性半導体メモ
    リ。
  10. 【請求項１０】 “１”状態は第１の閾値レベルを有
    し、“２”状態は第２の閾値レベルを有し、“３”状態
    は第３の閾値レベルを有し、“ｉ”状態（ｉはｎ以下の
    自然数であり、ｎは３以上の自然数）は第ｉの閾値レベ
    ルを有するようなｎ値を記憶するメモリセルを含むメモ
    リセル部と、 前記メモリセル部の一端に接続されるビット線と、 前記ビット線に接続され、前記メモリセル部への書き込
    みデータあるいは読み出しデータを記憶するデータ回路
    とを具備し、 前記メモリセルは、第１のロウアドレスによって選択さ
    れる第１のデータと第２のロウアドレスによって選択さ
    れる第２のデータを含み、 前記データ回路は、ラッチ回路を有し、前記第１のロウ
    アドレスが選択された第１の書き込み動作では、前記ラ
    ッチ回路に記憶されたメモリの外部から入力された第１
    のデータに基づいて、前記メモリセルを“１”、
    “２”、…“ｍ−１”、“ｍ”状態（ｍは自然数）にす
    る書き込みを行い、前記第２のロウアドレスが選択され
    た第２の書き込み動作では、メモリの外部から入力し、
    前記ラッチ回路に記憶された第２のデータおよび前記メ
    モリセルから読み出され、前記ビット線に保持された前
    記第１のデータに基づいて、前記メモリセルを“１”、
    “２”、…“ｋ−１”、“ｋ”状態（ｋはｍより大きい
    自然数）にする書き込みを行うことを特徴とする不揮発
    性半導体メモリ。
  11. 【請求項１１】 前記メモリセル部は、複数のメモリセ
    ルを直列接続されて形成されることを特徴とする請求項
    １乃至１０のいずれか１項に記載の不揮発性半導体メモ
    リ。
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