JP2010027097A

JP2010027097A - Ｎａｎｄ型フラッシュメモリ

Info

Publication number: JP2010027097A
Application number: JP2008184056A
Authority: JP
Inventors: Seishi Sakurai; 清史櫻井; Takuya Futayama; 拓也二山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-07-15
Filing date: 2008-07-15
Publication date: 2010-02-04
Anticipated expiration: 2028-07-15
Also published as: US8233325B2; US7952930B2; US20100014350A1; US20110216593A1; JP5091788B2

Abstract

【課題】転送トランジスタと接続用導電線のレイアウトをシンプルにする。
【解決手段】本発明の例に係わるＮＡＮＤ型フラッシュメモリは、第１方向に順番に配置される第１、第２及び第３ＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３から構成されるメモリセルアレイ１１と、メモリセルアレイ１１の第１方向に交差する第２方向の一端において第１方向に順番に配置される第１及び第２転送トランジスタブロック２１とを備える。第１ＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ０，…ＷＬ７に対するアドレス割付は、第３ＮＡＮＤブロックＢＫ３内の複数本のワード線ＷＬ０，…ＷＬ７に対するアドレス割付に対して反転関係にある。
【選択図】図８

Description

本発明は、ＮＡＮＤ型フラッシュメモリのワード線に対するアドレス割付に関する。

ＮＡＮＤ型フラッシュメモリは、ファイルメモリ、モバイルメモリ、さらに近年ではノートパソコンのＨＤＤの置き換え(ＳＳＤ： solid state drive)として使用され始めている。ここで、ファイルメモリとは、メモリカード、ＵＳＢ、デジタル機器などに単体で組み込まれるときのＮＡＮＤ型フラッシュメモリのことであり、モバイルメモリとは、携帯電話に搭載するＭＣＰ(multi chip package)のように複数種類（ＮＯＲ型フラッシュメモリなど）のメモリを組み合わせて使用するときのＮＡＮＤ型フラッシュメモリのことである。

このような状況の下、ＮＡＮＤ型フラッシュメモリのメモリ容量の増大のためにメモリセルの微細化は必須である。

しかし、メモリセルのサイズが縮小(shrink)される一方、ワード線ドライバ内の転送トランジスタのサイズは、書き込み時にワード線に供給する書き込み電圧の大きさに制限され、メモリセルのように小さくすることができない。

このため、現状では、メモリセルアレイの一端に複数の転送トランジスタをアレイ状に配置して転送トランジスタブロックを構成し、１ＮＡＮＤブロック内の複数本のワード線と転送トランジスタブロックとを複数本の導電線（以下、接続用導電線と称する）により互いに接続する（例えば、特許文献１〜６参照）。

ここで重要な点は、チップサイズの縮小を図るためには、転送トランジスタブロックのレイアウト及び複数本の接続用導電線のレイアウトが重要な役割を果たす、ということである。

即ち、これらのレイアウトをシンプルな繰り返しパターンにすることがチップサイズの縮小に貢献することになる。
特開平７−２３０６９６号公報特開２０００−７６８８０号公報特開２００２−１４１４７７号公報特開２００３−４３３１７３号公報特開２００５−３９０１６号公報特許第３８３４１８９号公報

本発明では、チップサイズを縮小するための転送トランジスタブロック及び複数本の接続用導電線のレイアウトを提案する。

本発明の例に係わるＮＡＮＤ型フラッシュメモリは、第１方向に順番に配置される第１、第２及び第３ＮＡＮＤブロックから構成されるメモリセルアレイと、メモリセルアレイの第１方向に交差する第２方向の一端において第１方向に順番に配置される第１及び第２転送トランジスタブロックと、第１ＮＡＮＤブロック内に配置され、第１転送トランジスタブロックに接続される複数本のワード線と、第３ＮＡＮＤブロック内に配置され、第２転送トランジスタブロックに接続される複数本のワード線とを備える。第１ＮＡＮＤブロック内の複数本のワード線に対するアドレス割付は、第３ＮＡＮＤブロック内の複数本のワード線に対するアドレス割付に対して反転関係にある。

本発明によれば、転送トランジスタブロック及び複数本の接続用導電線のレイアウトによりチップサイズが縮小される。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例では、メモリセルアレイの両側に転送トランジスタブロックを配置するレイアウト（以下、両側配置レイアウトと称する）を対象とする。即ち、メモリセルアレイの一端側には、奇数番目のＮＡＮＤブロックに対応する転送トランジスタブロックを配置し、メモリセルアレイの他端側には、偶数番目のＮＡＮＤブロックに対応する転送トランジスタブロックを配置する。

ここで、メモリセルアレイの一端側に配置される複数の転送トランジスタブロックについては、隣接する２つの転送トランジスタブロック及びそれに接続される接続用導電線を対称（鏡面反転）に配置するのが結線の簡略化及びそれに伴うチップサイズの縮小にとって好ましい。

しかし、両側配置レイアウトを採用する場合、上述のような対称性を確保しようとすると、メモリセルアレイ構造との関係で、従来のアドレス割付をそのまま採用すると、逆に結線が複雑化する。

即ち、複数のＮＡＮＤブロックは、ソース及びドレインを共有するため、奇数番目のＮＡＮＤブロックと偶数番目のＮＡＮＤブロックとでは、ソース及びドレインの位置関係が逆になるのに対し、例えば、全ての奇数番目のＮＡＮＤブロックでは、ソース及びドレインの位置関係が同じになる。

この場合、例えば、１番目及び３番目のＮＡＮＤブロック内の複数本のワード線と、メモリセルアレイの一端側に対称に配置された２つの転送トランジスタブロックとの結線を考えると、１番目及び３番目のＮＡＮＤブロック内の複数本のワード線に対するアドレス割付が同じであるため、１番目のＮＡＮＤブロック内の複数本のワード線と３番目のＮＡＮＤブロック内の複数本のワード線とは非対称になる。即ち、これら２つのＮＡＮＤブロックのうちの１つについて、複数本のワード線の物理的位置を入れ替えて結線を行う必要が生じる。この入れ替え作業により結線が複雑化する。

本発明の例では、このような事態を防ぐため、例えば、３番目のＮＡＮＤブロック内の複数本のワード線に対するアドレス割付を、１番目のＮＡＮＤブロック内の複数本のワード線に対するアドレス割付に対して反転関係にしておく。このようにしておけば、２つのＮＡＮＤブロックのうちの１つの複数本のワード線の物理的位置を入れ替えなくても、これら２つのＮＡＮＤブロック内の複数本のワード線が対称に配置されるため、メモリセルアレイの一端側に対称に配置された２つの転送トランジスタブロックに対する結線が容易化される。

２．実施形態
本発明の例に係わるＮＡＮＤ型フラッシュメモリの実施形態を説明する。

(1) 全体図
図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。

メモリセルアレイ１１は、複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。

データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。

アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。

ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・ＢＬｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。ワード線ドライバ１７は、選択されたブロック内の複数のワード線を駆動する。

カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。

基板電圧制御回路１８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。

例えば、基板電圧制御回路１８は、読み出し／書き込み時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。

電圧発生回路１９は、ワード線ドライバ１７を制御する電圧、さらに、選択されたブロック内の複数のワード線に供給する転送電圧を発生する。

転送電圧セレクタ２４は、動作モード、選択されたワード線の位置などの情報に基づいて、選択されたブロック内の複数のワード線の各々に供給する電圧の値を選択する。

例えば、書き込み時には、選択されたブロック内の選択されたワード線に書き込み電圧が供給され、選択されたブロック内の非選択のワード線に書き込み電圧よりも低い転送電圧が供給される。

また、読み出し時には、選択されたブロック内の選択されたワード線に読み出し電圧が供給され、選択されたブロック内の非選択のワード線に読み出し電圧よりも高い転送電圧が供給される。

制御回路２０は、例えば、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。

(2) 第１比較例
図２は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。

このＮＡＮＤ型フラッシュメモリでは、メモリセルアレイ１１の片側のみに転送トランジスタブロック２１を配置するレイアウト（以下、片側配置レイアウトと称する）を採用する。

メモリセルアレイ１１は、第１方向に配置される複数のＮＡＮＤブロックＢＫ１，ＢＫ２，・・・から構成される。

各々のＮＡＮＤブロックは、第２方向に配置される複数のセルユニットを有する。複数のセルユニットの各々は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成される。

セルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。

メモリセルアレイ１１上には、複数のワード線ＷＬ１，・・・ＷＬｎと複数のセレクトゲート線ＳＧＳ，ＳＧＤが配置される。

例えば、ＮＡＮＤブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ，ＳＧＤが配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、第２方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタブロック２１を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ，ＳＧＤＶに接続される。

信号線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ，ＳＧＤＶは、それぞれ第２方向に交差する第１方向に延び、図１の転送電圧セレクタ２４に接続される。

転送トランジスタブロック２１は、電源電圧Ｖｃｃよりも高い転送電圧を転送できるように、高耐圧(high voltage)タイプＭＩＳＦＥＴから構成される。

ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ＮＡＮＤブロックＢＫ１が選択されているとき、転送トランジスタブロック２１内の複数の転送トランジスタをオンにし、ＮＡＮＤブロックＢＫ１が選択されていないとき、転送トランジスタブロック２１内の複数の転送トランジスタをオフにする。

図３は、図２の片側配置レイアウトにおける転送トランジスタブロックのレイアウトとアドレス割付について示している。

ここでは、転送トランジスタブロック２１のレイアウトには、転送トランジスタブロック２１とＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４内の複数本のワード線ＷＬ１，…ＷＬｎとを接続する接続用導電線のレイアウトも含むものとする。

ＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４は、第１方向に順番に配置される。２つのＮＡＮＤブロックＢＫ１，ＢＫ２の間のエリア及び２つのＮＡＮＤブロックＢＫ３，ＢＫ４の間のエリアは、それぞれドレインＤとなり、２つのＮＡＮＤブロックＢＫ２，ＢＫ３の間のエリアは、ソースＳとなる。

ＮＡＮＤブロックＢＫ１に対応する転送トランジスタブロック２１のレイアウトは、ＮＡＮＤブロックＢＫ２に対応する転送トランジスタブロック２１のレイアウトに対して対称になる。同図では、この対称性を記号「Ｐ」の向きにより表現している。

同様に、ＮＡＮＤブロックＢＫ２に対応する転送トランジスタブロック２１とＮＡＮＤブロックＢＫ３に対応する転送トランジスタブロック２１も対称であり、ＮＡＮＤブロックＢＫ３に対応する転送トランジスタブロック２１とＮＡＮＤブロックＢＫ４に対応する転送トランジスタブロック２１も対称である。

また、ＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４内の複数本のワード線ＷＬ１，…ＷＬｎに対するアドレス割付は、全て同じである。即ち、ソースＳ側のワード線からドレインＤ側のワード線に向かって、アドレスが順次増加するように、複数本のワード線ＷＬ１，…ＷＬｎに対してアドレスを割り付ける。

ここでは、１つのＮＡＮＤブロック内において、ＷＬ１が最下位アドレスを表し、ＷＬｎが最上位アドレスを表すものとする。

このように、片側配置レイアウトでは、隣接する２つの転送トランジスタブロック２１を対称に配置でき、かつ、隣接する２つのＮＡＮＤブロック、例えば、ＮＡＮＤブロックＢＫ１，ＢＫ２内の複数本のワード線ＷＬ１，…ＷＬｎの物理的位置についても対称になる。

このため、接続用導電線による複数本のワード線ＷＬ１，…ＷＬｎと転送トランジスタブロック２１との結線が簡略化される。

(3) 第２比較例
図４は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。

このＮＡＮＤ型フラッシュメモリでは、メモリセルアレイ１１の両側に転送トランジスタブロック２１を配置する両側配置レイアウトを採用する。

ＮＡＮＤ型フラッシュメモリのメモリ容量の増大を図るには、１つのＮＡＮＤストリングを構成するメモリセルの数を増やすのが簡単かつ好都合である。しかし、１つのＮＡＮＤストリングを構成するメモリセルの数を増やすことは、１つのＮＡＮＤブロック内のワード線の数を増やすことを意味する。

一方、１本のワード線には１つの転送トランジスタが接続される。この転送トランジスタのサイズは、ワード線に転送する書き込み電圧及び転送電圧の大きさに影響され、メモリセルのサイズよりも必然的に大きくなる。このため、片側配置レイアウトでは、図３に示すような対称性を確保したとしても、配線形成のための露光の際に、加工寸法の異なる配線は近接配置が困難である、という制約があり、それを回避するためにかえって結線が複雑化する、という問題が生じる。

そこで、メモリセルアレイ１１の両側に転送トランジスタブロック２１を配置する両側配置レイアウトを採用し、結線の容易化を図る。

ＮＡＮＤブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ，ＳＧＤが配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、第２方向に延び、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタブロック２１を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ，ＳＧＤＶに接続される。

同様に、ＮＡＮＤブロックＢＫ２内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ，ＳＧＤが配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ，ＳＧＤは、第２方向に延び、ワード線ドライバ１７（ＤＲＶ２）内の転送トランジスタブロック２１を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ，ＳＧＤＶに接続される。

転送トランジスタブロック２１は、電源電圧Ｖｃｃよりも高い転送電圧を転送できるように、高耐圧タイプＭＩＳＦＥＴから構成される。

ワード線ドライバ１７（ＤＲＶ１），１７（ＤＲＶ２）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。

ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ＮＡＮＤブロックＢＫ１が選択されているとき、転送トランジスタブロック２１内の複数の転送トランジスタをオンにし、ＮＡＮＤブロックＢＫ１が選択されていないとき、転送トランジスタブロック２１内の複数の転送トランジスタをオフにする。

同様に、ワード線ドライバ１７（ＤＲＶ２）内のブースタ２２は、ＮＡＮＤブロックＢＫ２が選択されているとき、転送トランジスタブロック２１内の複数の転送トランジスタをオンにし、ＮＡＮＤブロックＢＫ２が選択されていないとき、転送トランジスタブロック２１内の複数の転送トランジスタをオフにする。

図５は、図４の両側配置レイアウトにおける転送トランジスタブロックのレイアウトとアドレス割付について示している。

図３の場合と同様に、転送トランジスタブロック２１のレイアウトには、転送トランジスタブロック２１とＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４内の複数本のワード線ＷＬ１，…ＷＬｎとを接続する接続用導電線のレイアウトも含むものとする。

ＮＡＮＤブロック（奇数番目のＮＡＮＤブロック）ＢＫ１，ＢＫ３に対応する転送トランジスタブロック２１のレイアウトは、互いに同じである。また、ＮＡＮＤブロック（偶数番目のＮＡＮＤブロック）ＢＫ２，ＢＫ４に対応する転送トランジスタブロック２１のレイアウトは、互いに同じである。同図では、このレイアウトの同一性を記号「Ｐ」の向きにより表現している。

図３の場合と同様に、１つのＮＡＮＤブロック内において、ＷＬ１が最下位アドレスを表し、ＷＬｎが最上位アドレスを表すものとする。

このように、両側配置レイアウトでは、メモリセルアレイの一端側において互いに隣接する２つの転送トランジスタブロック２１のレイアウトは同一となり、メモリセルアレイの他端側において互いに隣接する２つの転送トランジスタブロック２１のレイアウトも同一となる。

(4) 第３比較例
図６は、図４の両側配置レイアウトにおける転送トランジスタブロックのレイアウトとアドレス割付について示している。

第３比較例が第２比較例と異なる点は、ＮＡＮＤブロックＢＫ３に対応する転送トランジスタブロック２１のレイアウトを、ＮＡＮＤブロックＢＫ１に対応する転送トランジスタブロック２１のレイアウトに対して対称にし、かつ、ＮＡＮＤブロックＢＫ４に対応する転送トランジスタブロック２１のレイアウトを、ＮＡＮＤブロックＢＫ２に対応する転送トランジスタブロック２１のレイアウトに対して対称にしたことにある。

第３比較例では、メモリセルアレイの一端側又は他端側において互いに隣接する２つの転送トランジスタブロック２１の対称性を確保することにより結線の容易化を図る。しかし、ＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ１，…ＷＬｎとＮＡＮＤブロックＢＫ３内の複数本のワード線ＷＬ１，…ＷＬｎとの対称性は失われたままである。また、ＮＡＮＤブロックＢＫ２内の複数本のワード線ＷＬ１，…ＷＬｎとＮＡＮＤブロックＢＫ４内の複数本のワード線ＷＬ１，…ＷＬｎとの対称性も失われたままである。

従って、第３比較例では、メモリセルアレイの一端側又は他端側において互いに隣接する２つの転送トランジスタブロックの対称性を確保したにもかかわらず、複数本のワード線ＷＬ１，…ＷＬｎについては非対称性がそのまま存在するため、ＮＡＮＤブロックＢＫ３，ＢＫ４内の複数本のワード線ＷＬ１，…ＷＬｎの物理的位置の入れ替える必要性が生じる。このため、接続用導電線のパターンがかえって複雑化する。

(5) 実施例
図７は、図４の両側配置レイアウトにおける転送トランジスタブロックのレイアウトとアドレス割付について示している。

この実施例が第３比較例と異なる点は、ＮＡＮＤブロックＢＫ３内の複数のワード線ＷＬ１，…ＷＬｎに対するアドレス割付を、ＮＡＮＤブロックＢＫ１内の複数のワード線ＷＬ１，…ＷＬｎに対するアドレス割付に対して反転関係とし、かつ、ＮＡＮＤブロックＢＫ４内の複数のワード線ＷＬ１，…ＷＬｎに対するアドレス割付を、ＮＡＮＤブロックＢＫ２内の複数のワード線ＷＬ１，…ＷＬｎに対するアドレス割付に対して反転関係としたことにある。

即ち、ＮＡＮＤブロックＢＫ１，ＢＫ２内の複数本のワード線ＷＬ１，…ＷＬｎについては、ソースＳ側のワード線からドレインＤ側のワード線に向かって、アドレスが順次増加するようにアドレス割付が実行される。これに対し、ＮＡＮＤブロックＢＫ３，ＢＫ４内の複数本のワード線ＷＬ１，…ＷＬｎについては、ドレインＤ側のワード線からソースＳ側のワード線に向かって、アドレスが順次増加するようにアドレス割付が実行される。

ここで、図３の場合と同様に、１つのＮＡＮＤブロック内において、ＷＬ１が最下位アドレスを表し、ＷＬｎが最上位アドレスを表すものとする。

このようなアドレス割付を採用すれば、第３比較例のような転送トランジスタブロックの対称性を採用しても、ＮＡＮＤブロックＢＫ３，ＢＫ４内の複数本のワード線ＷＬ１，…ＷＬｎの物理的位置の入れ替えが不要になるため、接続用導電線のパターンが最大に簡略化される。

図８は、図７の転送トランジスタのレイアウトを具体化したものである。

この例では、１つのＮＡＮＤストリングが８個のメモリセルから構成される。即ち、１つのＮＡＮＤブロック内には８本のワード線ＷＬ１，ＷＬ２，…ＷＬ７，ＷＬ８が配置される。

１つのＮＡＮＤブロックに対応する１つの転送トランジスタブロックは、８個の転送トランジスタＴ１，Ｔ２，…Ｔ８から構成される。８個の転送トランジスタＴ１，Ｔ２，…Ｔ８は、第１方向に２行、第２方向に４列の（２×４）アレイを構成している。

転送トランジスタブロック内の転送トランジスタＴ１，Ｔ２，…Ｔ８は、信号線（コントロールゲート線）ＣＧ１，ＣＧ２，…ＣＧ８と接続用導電線Ｌ５，Ｌ７との間に接続される。

例えば、転送トランジスタブロック２１（ＢＫ５）内の転送トランジスタＴ１，Ｔ２，…Ｔ８は、信号線（コントロールゲート線）ＣＧ１，ＣＧ２，…ＣＧ８と接続用導電線Ｌ５との間に接続される。

また、転送トランジスタブロック２１（ＢＫ７）内の転送トランジスタＴ１，Ｔ２，…Ｔ８は、信号線（コントロールゲート線）ＣＧ１，ＣＧ２，…ＣＧ８と接続用導電線Ｌ７との間に接続される。

転送トランジスタブロック２１（ＢＫ５）及び接続用導電線Ｌ５のレイアウトは、転送トランジスタブロック２１（ＢＫ７）及び接続用導電線Ｌ７のレイアウトに対して対称（鏡面反転）になっている。

また、ＮＡＮＤブロックＢＫ４内の８本のワード線ＷＬ１，…ＷＬ８に対するアドレス割付は、ＮＡＮＤブロックＢＫ２内の８本のワード線ＷＬ１，…ＷＬ８に対するアドレス割付に対して反転関係にある。

このため、ＮＡＮＤブロックＢＫ２内の８本のワード線ＷＬ１，…ＷＬ８の物理的位置とＮＡＮＤブロックＢＫ４内の８本のワード線ＷＬ１，…ＷＬ８の物理的位置も対称（鏡面反転）となる。

これにより、例えば、ＮＡＮＤブロックＢＫ４内の８本のワード線ＷＬ１，…ＷＬ８の物理的位置の入れ替えが不要になり、転送トランジスタブロック２１（ＢＫ２），２１（ＢＫ４）及び接続用導電線Ｌ２，Ｌ４のレイアウトが最大に簡略化され、チップサイズが縮小される。

ここで、この実施例では、図９に示すように、ソースＳ側のワード線からドレインＤ側のワード線に向かって、アドレスが順次増加するようにアドレスが割り付けられるＮＡＮＤブロック（グループＡ）と、ドレインＤ側のワード線からソースＳ側のワード線に向かって、アドレスが順次増加するようにアドレスが割り付けられるＮＡＮＤブロック（グループＢ）とが存在する。

この場合、グループＡに属するＮＡＮＤブロックでは、書き込みオーダーは、ＷＬ１（最下位アドレス）→ＷＬ２→ＷＬ３→ＷＬ４（最上位アドレス）の順番となるのに対し、グループＢに属するＮＡＮＤブロックでは、書き込みオーダーは、ＷＬ４（最上位アドレス）→ＷＬ３→ＷＬ２→ＷＬ１（最下位アドレス）の順番となる。

そこで、図１０に示すように、書き込み時においては、まず、選択されたＮＡＮＤブロック（選択ブロック）のアドレス割付がグループＡに属するものか又はグループＢに属するものかをチェックする（ステップＳＴ１）。

そして、グループＡに属するＮＡＮＤブロックが選択された場合には、最下位アドレス（最もソース側のメモリセル）から最上位アドレス（最もドレイン側のメモリセル）に向かって書き込みを実行する（ステップＳＴ２）。

また、グループＢに属するＮＡＮＤブロックが選択された場合には、最上位アドレス（最もソース側のメモリセル）から最下位アドレス（最もドレイン側のメモリセル）に向かって書き込みを実行する（ステップＳＴ３）。

以上のように、この実施例では、ＮＡＮＤブロック内の複数本のワード線に対するアドレス割付を２種類用意したことにより、そのアドレス割付の種類に応じて書き込みオーダーを変更する。

また、アドレス割付を変更したことに伴い、書き込み時の電圧関係がグループＡ，Ｂとで同じになるように、複数本のワード線に与える電圧を設定する必要がある。例えば、ＬＳＢ(local self boost)書き込みによりソース側から３番目のメモリセルに対して書き込みを行う場合を考える。グループＡでは、ワード線ＷＬ３が選択されるため、ワード線ＷＬ３に書き込み電圧を与え、ワード線ＷＬ２にカットオフ電圧を与え、その他のワード線ＷＬ１，ＷＬ４に転送電圧を与える。これに対し、グループＢでは、ワード線ＷＬ２が選択されるため、ワード線ＷＬ２に書き込み電圧を与え、ワード線ＷＬ３にカットオフ電圧を与え、その他のワード線ＷＬ４，ＷＬ１に転送電圧を与える。

(6) まとめ
以上、説明したように、隣接する２つの転送トランジスタブロック及び接続用導電線のレイアウトが対称に配置され、かつ、これら２つの転送トランジスタブロックに対応する２つのＮＡＮＤブロック内の複数本のワード線に対するアドレス割付が反転関係に設定されることで、結線の容易化が最大に図られ、チップサイズの縮小に貢献することが可能になる。

３．メモリセルアレイ構造との関係
近年、リソグラフィによる加工サイズの限界よりもさらに微細なライン＆スペースを形成する技術として、側壁加工技術(side wall patterning technique)が提案されている。

側壁加工技術は、リソグラフィにより形成されたラインパターンの側壁に側壁絶縁膜を形成し、この側壁絶縁膜をマスクとして下地を加工する技術のことである。この技術は、ＮＡＮＤ型フラッシュメモリの複数本のワード線の加工に応用される。

図１１及び図１２は、側壁加工技術により形成されたＮＡＮＤブロック内の複数本のワード線のレイアウトを示している。

ここでは、１つのＮＡＮＤブロック内に、６４本のワード線と２本のダミーワード線を設ける場合について説明する。この場合、１つのＮＡＮＤブロック内には６６本のワード線（以下、ダミーワード線を含む）が必要になる。

そこで、本例では、１つのＮＡＮＤブロック内の６６本のワード線を、先端部が折れ曲がる３２本のワード線と、その３２本のワード線が折り曲がる方向と逆に折れ曲がる３４本のワード線とから構成する。

例えば、ＮＡＮＤブロックＢＫ１内では、転送トランジスタブロック２１（ＢＫ１）側の先端部が、図面上、上側に折れ曲がる３２本のワード線と、転送トランジスタブロック２１（ＢＫ１）側の先端部が、図面上、下側に折れ曲がる３４本のワード線とから６６本のワード線を構成する。

これを一般化すると、１つのＮＡＮＤブロック内の複数本のワード線は、それらが接続される転送トランジスタブロック２１側の先端部が折れ曲がるｎ（ｎは偶数）本のワード線と、それらが接続される転送トランジスタブロック２１側の先端部が上述のｎ本のワード線が折り曲がる方向と逆に折れ曲がる（ｎ＋２）本のワード線とから構成される、ということになる。

また、ＮＡＮＤブロックＢＫ１，ＢＫ２間のエリア及びＮＡＮＤブロックＢＫ３，ＢＫ４間のエリアは、それぞれ、ビット線ＢＬ１〜ＢＬｍに対するビット線コンタクト部が設けられるエリアである。ＮＡＮＤブロックＢＫ２，ＢＫ３間のエリアは、ソース線に対するソース線コンタクト部が設けられるエリアである。

ビット線コンタクト部が設けられるエリアの第１方向の幅Ｗ１は、ソース線コンタクト部が設けられるエリアの第１方向の幅Ｗ２よりも広い。これは、ソース線は、共有化が可能であるのに対し、ビット線は、１つのＮＡＮＤブロック内のＮＡＮＤストリングごとに独立して設ける必要性から、ビット線コンタクト部をジグザクに配置することに起因する。

本発明は、このようなメモリセルアレイ構造に適用することが可能である。特に、このようなメモリセルアレイ構造では、１つのＮＡＮＤブロック内のワード線のレイアウトや、ビット線／ソース線コンタクト部の構造などに起因して、接続用導電線の結線レイアウトが複雑化し易い。従って、本発明の適用により結線が容易化されれば、チップサイズの縮小に非常に有効となる。

４．その他
本発明の例は、ＮＡＮＤストリングを構成するメモリセルの数に限定されることはない。転送トランジスタブロック内の転送トランジスタ（ＭＩＳＦＥＴ）の向きについても、上述の実施形態に限定されることはない。

例えば、図８の例では、転送トランジスタは、転送電圧の転送経路（チャネル長方向）が第１方向であるが、これに代えて、転送電圧の転送経路を第２方向にしてもよい。

また、転送トランジスタブロックは、転送電圧の転送経路が第１方向のＭＩＳＦＥＴと転送電圧の転送経路が第２方向のＭＩＳＦＥＴとの組み合わせにより構成してもよい。

また、ワード線が形成される配線層、信号線（コントロールゲート線）が形成される配線層、及び、接続用導電線が形成される配線層は、それぞれ異なるのが好ましいが、これに限定されることはない。

例えば、ワード線が形成される配線層の一部又は全部と、ワード線と信号線とを接続する接続用導電線が形成される配線層の一部又は全部とを同じ配線層に形成してもよい。

さらに、ＮＡＮＤ型フラッシュメモリのメモリセルは、２値データを記憶する２値タイプであってもよいし、３値以上の多値データを記憶する多値タイプであってもよい。

５．むすび
本発明によれば、転送トランジスタブロック及び複数本の接続用導電線のレイアウトによりチップサイズが縮小される。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＮＡＮＤ型フラッシュメモリを示す図。第１比較例のワード線ドライバを示す図。第１比較例のレイアウトを示す図。第２比較例のワード線ドライバを示す図。第２比較例のレイアウトを示す図。第３比較例のレイアウトを示す図。実施例のレイアウトを示す図。実施例のレイアウトを示す図。２つのアドレス割付について示す図。書き込み時の制御方法を示す図。メモリセルアレイ構造の例を示す図。メモリセルアレイ構造の例を示す図。

符号の説明

１１：メモリセルアレイ、１２：データラッチ回路、１３：Ｉ／Ｏバッファ、１４：アドレスバッファ、１５：ロウデコーダ、１６：カラムデコーダ、１７：ワード線ドライバ、１８：基板電圧制御回路、１９：電圧発生回路、２０：制御回路、２１：転送トランジスタブロック、２２：ブースタ、２４：転送電圧セレクタ。

Claims

第１方向に順番に配置される第１、第２及び第３ＮＡＮＤブロックから構成されるメモリセルアレイと、前記メモリセルアレイの前記第１方向に交差する第２方向の一端において前記第１方向に順番に配置される第１及び第２転送トランジスタブロックと、前記第１ＮＡＮＤブロック内に配置され、前記第１転送トランジスタブロックに接続される複数本のワード線と、前記第３ＮＡＮＤブロック内に配置され、前記第２転送トランジスタブロックに接続される複数本のワード線とを具備し、前記第１ＮＡＮＤブロック内の前記複数本のワード線に対するアドレス割付は、前記第３ＮＡＮＤブロック内の前記複数本のワード線に対するアドレス割付に対して反転関係にあることを特徴とするＮＡＮＤ型フラッシュメモリ。
前記第１転送トランジスタブロック及びこれと前記第１ＮＡＮＤブロック内の前記複数本のワード線とを接続する複数本の接続用導電線は、前記第２転送トランジスタブロック及びこれと前記第３ＮＡＮＤブロック内の前記複数本のワード線とを接続する複数本の接続用導電線に対して対称に配置されることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
前記第１ＮＡＮＤブロック内の前記複数本のワード線は、前記第１転送トランジスタブロック側の先端部が折れ曲がるｎ（ｎは偶数）本のワード線と、前記第１転送トランジスタブロック側の先端部が前記ｎ本のワード線が折り曲がる方向と逆に折れ曲がる（ｎ＋２）本のワード線とから構成されることを特徴とする請求項１又は２に記載のＮＡＮＤ型フラッシュメモリ。
前記第１及び第２ＮＡＮＤブロック間にはドレインコンタクト部が配置され、前記第２及び第３ＮＡＮＤブロック間にはソースコンタクト部が配置され、前記ドレインコンタクト部の前記第１方向の幅は、前記ソースコンタクト部の前記第１方向の幅よりも広いことを特徴とする請求項１乃至３のいずれか１項に記載のＮＡＮＤ型フラッシュメモリ。
前記第１ＮＡＮＤブロックが選択されるとき、最下位アドレスから最上位アドレスに向かってプログラム動作を実行し、前記第３ＮＡＮＤブロックが選択されるとき、最上位アドレスから最下位アドレスに向かってプログラム動作を実行することを特徴とする請求項１乃至４のいずれか１項に記載のＮＡＮＤ型フラッシュメモリ。