JP3857640B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000000034 method Methods 0.000 claims description 43
- 238000010586 diagram Methods 0.000 description 23
- 101100011750 Mus musculus Hsp90b1 gene Proteins 0.000 description 19
- 101150117196 tra-1 gene Proteins 0.000 description 19
- 230000003071 parasitic effect Effects 0.000 description 17
- 230000000694 effects Effects 0.000 description 10
- 101100370282 Caenorhabditis elegans tra-4 gene Proteins 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 101100326684 Caenorhabditis elegans tra-3 gene Proteins 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 101150058668 tra2 gene Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101100270986 Arabidopsis thaliana ASF1A gene Proteins 0.000 description 1
- 101100270990 Arabidopsis thaliana ASF1B gene Proteins 0.000 description 1
- -1 Metal Oxide Nitride Chemical class 0.000 description 1
- 101100216052 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SGA1 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体記憶装置に関し、詳しくは多値情報を書き込み可能なナンド型フラッシュメモリの書き込み動作時において、高電圧が印加される部分と低電圧が印加される部分とが隣接するロウデコーダに関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の１つとして、ナンド（ＮＡＮＤ）型フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。図１８は、ナンド型フラッシュＥＥＰＲＯＭ（半導体記憶装置）の一般的な構造を概略的に示す機能ブロック図である。図１８に示すように、メモリセルアレイＭＣＡ、ロウデコーダＲＤが設けられる。ロウデコーダＲＤは、メモリセルＭＣのワード線に電圧を印加するためのトランスファー（転送）ゲート部ＴＧとトランスファーゲート制御部ＴＣａ、ＴＣｂを有する。
【０００３】
図１９は、図１８のメモリセルアレイＭＣＡを概略的に示している。図１９に示すように、メモリセルアレイＭＣＡの第１セルブロックＣＢ１は、ｍ本のナンド列を有する。各ナンド列は、図２０に示すように、直列接続されたメモリトランジスタＭＴ１〜ＭＴ２ｎ、選択トランジスタＳＴ１、ＳＴ２を有する。各メモリトランジスタは、フラッシュメモリに用いられる公知のトランジスタ構造、およびＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタ等が用いられる。書き込みの際、電荷は電荷蓄積膜（浮遊ゲート電極）に注入される。各ナンド列内の同じ行に属するトランジスタのゲートはコントロールゲートＣＧａ１〜ＣＧａ２ｎ、ＳＧａ１、ＳＧａ２により相互に接続されている。第２セルブロックＣＢ２も同様の構成である。各ナンド列の各選択トランジスタの一方はビット線ＢＬ１〜ＢＬｍとそれぞれ接続され、他方はソース線ＳＬと接続される。
【０００４】
図２１は、図１８のトランスファーゲート部ＴＧを概略的に示している。図２１に示すように、トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎと、トランスファーゲートトランジスタＴＲｂ１〜ＴＲｂ２ｎと、はそれぞれの第１端同士が接続部Ｎ１〜Ｎ２ｎで接続されている。トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎ、ＴＲｂ１〜ＴＲｂ２ｎのそれぞれの第２端はコントロールゲートＣＧａ１〜ＣＧａ２ｎ、ＣＧｂ１〜ＣＧｂ２ｎとそれぞれ接続されている。ａ１〜ａ２ｎ、ｂ１〜ｂ２ｎは、ロウアドレスに対応する。
【０００５】
上記構成の半導体記憶装置において、コントロールゲートＣＧａ４とビット線ＢＬ２とが交わる位置のメモリセルＭＣ１に情報を書き込む場合、まずビット線ＢＬ２にローレベルが印加され、その他のビット線にハイレベルが印加される。
【０００６】
２値情報を記録する際に一般に用いられるＳＢ（Self Boost）方式では、次に、コントロールゲートＣＧ４ａにプログラム電圧Ｖｐｇ（例えば約１８Ｖ）が印加され、その他のコントロールゲートにパス電圧Ｖｐｓ（例えば約１０Ｖ）が印加される。この結果、メモリセルＭＣ１に情報が書き込まれる。
【０００７】
各コントロールゲートに上記電圧を印加するために、接続部Ｎ４にプログラム電圧Ｖｐｇが印加され、その他の接続部にパス電圧Ｖｐｓが印加される。次に、ゲート配線Ｇａ１にオン電圧Ｖｐｇｈ（＝Ｖｐｇ＋トランジスタの閾値電圧）が印加される。この結果、トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎがオンし、各接続部Ｎ１〜Ｎｎの電圧がコントロールゲートＣＧａ１〜ＣＧａｎに転送される。このとき、ゲート配線Ｇｂ１には０Ｖが印加されており、接続部Ｎ１〜Ｎｎの電圧はコントロールゲートＣＧｂ１〜ＣＧｂｎに転送されない。
【０００８】
各接続部およびワード配線に電圧を印加することにより、トランスファーゲートトランジスタＴＲａ４とＴＲａ３（またはＴＲａ５）との間で、ソース、ドレイン、ゲートにそれぞれパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、オン電圧Ｖｐｇｈを印加される寄生トランジスタが形成される。しかしながら、このような電圧の組み合わせでは、いわゆるバックバイアス効果により、寄生トランジスタ内を流れるリーク電流は抑えられている。
【０００９】
近時、メモリセルに多値情報を記録させることが行われている。この際、ＬＳＢ（Local Self Boost）方式を用いて書き込みが行われる。ＬＳＢ方式では、コントロールゲートＣＧａ４にプログラム電圧Ｖｐｇ、ＣＧａ３およびＣＧａ５に０Ｖ、それ以外のコントロールゲートにパス電圧Ｖｐｓが印加される。このような電圧を印加する際に、トランスファーゲートトランジスタＴＲａ４とＴＲａ３（またはＴＲａ５）との間で、ソースに０Ｖ、ドレインにプログラム電圧Ｖｐｇ、ゲートにオン電圧Ｖｐｇｈが印加されるこの寄生トランジスタが形成される。すると、この寄生トランジスタ内で大きなリーク電流が流れる。このため、隣接するトランスファーゲートトランジスタが、このような組み合わせを有しないように、トランスファーゲート部において各トランスファーゲートトランジスタの並べ方が適切に決定される。
【００１０】
また、ＬＳＢ方式に代え、ＥＡＳＢ（Erased Area Self Boost）方式も用いられる。ＥＡＳＢ方式では、コントロールゲートＣＧ４のソース線に近い側で隣接するコントロールゲートＣＧ５に０Ｖが印加され、その以外のコントロールゲートには、パス電圧Ｖｐｓが印加される。
【００１１】
【発明が解決しようとする課題】
上記したように、ＬＳＢ方式またはＥＡＳＢ方式の場合、配置を工夫することにより、それぞれ０Ｖおよびプログラム電圧Ｖｐｇが印加されるトラスファーゲートトランジスタが隣接することが回避される。しかしながら、この場合も、０Ｖとパス電圧Ｖｐｓが印加されるトランスファーゲートトランジスタが隣接することを回避することはできない。このため、これらトランジスタの間に、ソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートにオン電圧Ｖｐｇｈが印加される寄生トランジスタが形成される。この結果、この部分の素子分離絶縁膜の導電性が反転し、大きなリーク電流が流れる。
【００１２】
寄生トランジスタを流れるリーク電流を抑制するため（反転耐圧を上げるため）に、トランスファーゲートトランジスタ相互間の素子分離絶縁膜下の領域の不純物濃度を上げることが考えられる。しかしながら、この領域の不純物濃度を上げると、トランスファーゲートトランジスタの接合耐圧が低下する。
【００１３】
一方、トランジスタ相互間の素子分離絶縁膜を大きくすることにより、リーク電流を低下させることが可能である。しかしながら、素子分離絶縁膜を大きくした結果、トランスファーゲート部の面積が増大し、ＬＳＢ方式またはＥＡＳＢ方式を用いた半導体記憶装置の微細化が阻害される。
【００１４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ＬＳＢ方式またはＥＡＳＢ方式を用いた場合に、トランスファーゲートトランジスタ相互間のリーク電流を抑制するとともに小型化が可能な半導体記憶装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００１６】
本発明の第１の視点による半導体記憶装置は、それぞれが電気的に情報の書き換えが可能で、且つロウ方向のアドレスが連続する、第１、第２、第３メモリセルトランジスタと、電流通路の一端が前記第１メモリセルトランジスタの制御電極と接続され、且つ他端に書き込み電圧を印加される、第１転送トランジスタと、電流通路の一端が前記第２メモリセルトランジスタの制御電極と接続され、且つ他端に前記書き込み電圧より低いパス電圧を印加される、第２転送トランジスタと、電流通路の一端が前記第３メモリセルトランジスタの制御電極と接続され、且つ他端に前記パス電圧より低い第１電圧を印加される、第３転送トランジスタと、第１転送トランジスタを導通させるための第１オン電圧を前記第１転送トランジスタのゲートに印加する第１制御部と、前記第２、第３転送トランジスタを導通させるための、前記第１オン電圧と異なる第２オン電圧を前記第２、第３転送トランジスタのゲートに印加する第２制御部と、を具備する。
【００１７】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１８】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置を概略的に示す機能ブロック図である。図１に示すように、半導体記憶装置Ｍは、情報を記録する複数のメモリセルＭＣが形成されたメモリセルアレイＭＣＡを含む。メモリセルアレイＭＣＡは、ロウデコーダＲＤ、カラムデコーダＣＤと接続される。ロウデコーダＲＤおよびカラムデコーダＣＤは制御部Ｃと接続される。制御部Ｃは、供給されるアドレス信号に応じて、ロウデコーダＲＤおよびカラムデコーダＣＤを制御して、所定のアドレスのメモリセルＭＣに情報を書き込み、またはメモリセルＭＣから情報を読み出す。
【００２０】
ロウデコーダＲＤは、メモリセルＭＣに所定の電圧を印加するためのトランスファーゲート部ＴＧ１と、トランスファーゲート部ＴＧ１を制御するトランスファーゲート制御部ＴＣａ１、ＴＣａ２、ＴＣｂ１、ＴＣｂ２を有する。
【００２１】
メモリセルアレイＭＣＡの構造は、図１９に示したものと同じである。図２は、図１のトランスファーゲート部ＴＧ１を概略的に示している。図２に示すように、トランスファーゲート部ＴＧ１は、第１群ＧＰ１と第２群ＧＰ２とを有する。第１群ＧＰ１は、トランスファーゲートトランジスタＴＲａ１とＴＲｂ１とを有する。トランスファーゲートトランジスタＴＲａ１とＴＲｂ１のそれぞれ電流通路の第１端（トランジスタの第１端）同士は接続部Ｎ１で接続されている。接続部Ｎには、図示せぬコンタクトにより電圧が印加される。以下、このような構成の２つのトランジスタを１番目のトランジスタの組と呼ぶ。第１群ＧＰ１は、第１番目のトランジスタの組と同様の構成の、第３、第５、・・・、第２ｎ−３、第２ｎ−１のトランジスタの組を有する。
【００２２】
トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎ−１、ＴＲｂ１〜ＴＲｂ２ｎ−１、のそれぞれの電流通路の第２端（トランジスタの第２端）は図１９の各コントロールゲートと接続されている。すなわち、トランジスタＴＲａ１とコントロールゲートＣＧａ１、トランジスタＴＲａ３とコントロールゲートＣＧａ３・・・トランジスタＴＲａ２ｎ−１とコントロールゲートＣＧａ２ｎ−１とが接続される。同様に、トランジスタＴＲｂ１とコントロールゲートＣＧｂ１、トランジスタＴＲｂ３とコントロールゲートＣＧｂ３・・・トランジスタＴＲｂ２ｎ−１とコントロールゲートＣＧｂ２ｎ−１とが接続される。
【００２３】
トランジスタＴＲａ１〜ＴＲａ２ｎ−１の各ゲートは、ゲート配線Ｇａ１と接続され、トランジスタＴＲｂ１〜ＴＲｂ２ｎ−１の各ゲートは、ゲート配線Ｇｂ１と接続されている。ゲート配線Ｇａ１、Ｇｂ１は、それぞれ図１のトランスファーゲート制御部ＴＣａ１、ＴＣｂ１と接続されている。
【００２４】
第２群ＧＰ２は、２番目、４番目、６番目、８番目、・・・、２ｎ−２番目、２ｎ番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ２〜ＴＲａ２ｎ、ＴＲｂ２〜ＴＲｂ２ｎ、のそれぞれの電流通路の第２端は図１９の各コントロールゲートと、第１群ＧＰ１と同様に接続されている。
【００２５】
トランジスタＴＲａ２〜ＴＲａ２ｎの各ゲートは、ゲート配線Ｇａ２と接続され、トランジスタＴＲｂ２〜ＴＲｂ２ｎの各ゲートは、ゲート配線Ｇｂ２と接続されている。ゲート配線Ｇａ２、Ｇｂ２は、それぞれ図１のトランスファーゲート制御部ＴＣａ２、ＴＣｂ２と接続されている。
【００２６】
トランジスタＳＧａ１とＳＧｂ１、トランジスタＳＧａ２とＳＧｂ２、はそれぞれの電流通路の第１端同士で接続され、それぞれの第２端は、図１９の対応する選択トランジスタと接続される。なお、これらトランジスタＳＧＡ１、ＳＧＡ２、ＳＧＢ１、ＳＧＢ２は、第１群、第２群のいずれに設けられても構わない。
【００２７】
次に、上記構成の半導体記憶装置の動作について、ＬＳＢ方式を例に以下に説明する。例えばコントロールゲートＣＧａ４とビット線ＢＬ２とが交わる位置のメモリセルＭＣ１に情報を書き込む場合を考える。まず、ビット線ＢＬ２にローレベルが印加され、それ以外のビット線にハイレベルが印加される。
【００２８】
次に、コントロールゲートＣＧａ４にプログラム電圧Ｖｐｇ、コントロールゲートＣＧａ３、ＣＧａ５に０Ｖ、それ以外のコントロールゲートにパス電圧Ｖｐｓが印加されるように、対応するトランスファーゲートトランジスタの第１端（接続部）およびゲートに所定の電圧が与えられる。すなわち、第１群では、トランジスタＴＲａ３、ＴＲａ５に０Ｖが印加され、その他のトランジスタにＶｐｓが印加される。次に、ゲート配線Ｇａ１に第２オン電圧Ｖｐｓｈ（＝Ｖｐｓ＋トランジスタの閾値電圧）が印加され、ゲート配線Ｇｂ１には０Ｖが印加される。
【００２９】
一方、第２群ＧＰ２では、トランジスタＴＲａ４にプログラム電圧Ｖｐｇが印加され、それ以外のトランジスタにＶｐｓが印加される。次に、ゲート配線Ｇａ２に第１オン電圧Ｖｐｇｈが印加され、ゲート配線Ｇｂ２には０Ｖが印加される。以上の動作により、メモリセルＭＣ１に情報が書き込まれる。
【００３０】
次に、上記構成の半導体記憶装置の効果について以下に説明する。まず、トランスファーゲート部の第２群ＧＰ２で形成される寄生トランジスタについて見てみる。トランジスタＴＲａ４と、これに隣接するトランジスタＴＲａ６またはＴＲａ８により形成された寄生トランジスタの場合、ソース、ドレイン、ゲートにそれぞれパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、オン電圧Ｖｐｇｈを印加される。この組み合わせは、ＳＢ方式における組み合わせと同じとなり、したがって、バックバイアス効果によってリーク電流は低く抑えられている。
【００３１】
一方、第１群ＧＰ１で形成される寄生トランジスタの中には、ソース、ドレインにそれぞれ、Ｖｐｓ、０Ｖ（または０Ｖ、Ｖｐｓ）が印加される組み合わせが生じる。しかしながら、パス電圧Ｖｐｓを転送するために必要なゲートの電圧は、上記したように第２オン電圧Ｖｐｓｈでよい。第２オン電圧Ｖｐｓｈは、第１オン電圧Ｖｐｇｈに比べて小さいため、ゲートに第１オン電圧Ｖｐｇｈを印加する場合に比べ、必要な耐圧は小さい。このため、この領域の素子分離絶縁膜下の基板の不純物濃度を高くする必要は生じない。ＥＡＳＢ方式の場合も、０Ｖが印加されるトランスファーゲートトランジスタがＬＳＢ方式の場合より１つ少なくなるため、同様の結果を得られる。
【００３２】
次に、トランスファーゲートトランジスタを第１群および第２群に分ける方法を一般化した例を以下に説明する。図３は、トランスファーゲートトランジスタと、トランスファーゲートトランジスタに印加される電圧と、を示している。図３中の各数字は、トランスファーゲートＴＲａ１〜ＴＲａ２ｎのうち、ＴＲａ１から数えて何番目のトランスファーゲートトランジスタであるかを示している。また、ｍは、プログラム電圧Ｖｐｇを印加するトランスファーゲートトランジスタから数えて何番目のトランスファーゲートトランジスタに０Ｖを印加するかを示している。これは、メモリセルの特性により、プログラム電圧Ｖｐｇが印加されるトランスファーゲートから所定個数離間したものに０Ｖを印加する方が、隣接したものに印加するより好ましい場合があるからである。なお、ＬＳＢ方式、ＥＡＳＢ方式では、一般にｍ＝１である。また、図に示された番号以外の以外のトランスファーゲートトランジスタにはパス電圧Ｖｓが印加される。
【００３３】
一行目を例に取ると、トランスファーゲートトランジスタＴＲａ１にプログラム電圧Ｖｐｇを印加した場合、トランスファーゲートトランジスタＴＲａ１＋ｍに０Ｖを印加することを示している。
【００３４】
図３を用いて、隣接する２つのトランスファーゲートトランジスタのそれぞれの接続部にパス電圧Ｖｐｓ、０Ｖが印加され、ゲートに第１オン電圧Ｖｐｇｈが印加される組み合わせが形成されないようにトランスファーゲートＴＲａ１〜ＴＲａｎが第１群ＧＰ１、第２群ＧＰ２へと分けられる。図４（ａ）は、ｍが奇数の場合のトランスファーゲートトランジスタの分け方を例示しており、図４（ｂ）は、ｍが偶数の場合のトランスファーゲートトランジスタの分け方を例示している。
【００３５】
図５（ａ）は、ｍが奇数の場合の具体例を示しており、各ナンド列のメモリセルの数が３２、すなわち２ｎ＝３２、且つｍ＝５の場合である。図５（ｂ）は、図５（ａ）を用いて、トランスファーゲートトランジスタを第１群ＧＰ１、第２群ＧＰ２に分けた例を示している。同様に、図６（ａ）、（ｂ）は、ｍが偶数の場合の具体例を示しており、２ｎ＝３２、ｍ＝２の場合である。
【００３６】
本発明の第１実施形態によれば、ロウデコーダが有する複数のトランスファーゲートトランジスタを２つの群に分ける、ロウアドレスが連続するメモリセルトランジスタと接続されたトランスファーゲートトランジスタは、相互に異なる群へと分けられる。このため、隣接するトランスファーゲートトランジスタにより形成される寄生トランジスタのソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートに第１オン電圧Ｖｐｇｈが印加されることを回避できる。したがって、寄生トランジスタを流れるリーク電流を低減するために、寄生トランジスタが形成される領域の素子分離絶縁膜の下の基板の不純物濃度を高くする必要性は生じない。このため、トランスファーゲートの接合耐圧が低下することを防止できる。
【００３７】
また、リーク電流を低減するために、トランスファーゲートトランジスタ相互間の距離を大きくする必要がない。このため、ＬＳＢ方式およびＥＡＳＢ方式を用いた場合でも半導体記憶装置の小型化が可能となる。
【００３８】
なお、各群ＧＰ１、ＧＰ２における各トランスファーゲートトランジスタの並び順は、上記例に限定されない。
【００３９】
（第２実施形態）
第１実施形態では、ロウデコーダＲＤがメモリセルアレイＭＣＡの左右いずれか一方に設けられる。これに対し、第２実施形態では、メモリセルアレイＭＣＡの左右両方にロウデコーダが設けられ、トランスファーゲートトランジスタが交互に左右へと配置される。
【００４０】
図７は、本発明の第２実施形態に係る半導体記憶装置を概略的に示すブロック図であり、ｍが奇数の場合を例示している。なお、図７に示すように、メモリセルアレイＭＣＡの例えば左側にロウデコーダＲＤ１が設けられ、例えば右側にロウデコーダＲＤ２が設けられる。もちろん、ロウデコーダＲＤ１、ＲＤ２の位置は、図８に示す構成に限定されず、左右が逆転した構成でも構わない。ロウデコーダＲＤ１は、トランスファーゲート部ＴＧ１、トランスファーゲート制御部ＴＣａ１、ＴＣａ２を有する。ロウデコーダＲＤ２は、トランスファーゲート部ＴＧ２、トランスファーゲート制御部ＴＣａ２、ＴＣｂ２を有する。
【００４１】
図８、図９は図７のトランスファーゲート部ＴＧ１、ＴＧ２をそれぞれ概略的に示している。図８に示すように、トランスファーゲート部ＴＧ１は、奇数番目のトランスファーゲートの組を有し、図２に示すトランスファーゲートの第１群ＧＰ１と同じ構成である。一方、図９に示すように、トランスファーゲート部ＴＧ２は、偶数番目のトランスファーゲートの組を有し、図２に示すトランスファーゲートの第２群ＧＰ２と同じ構成である。このような構成の半導体記憶装置の動作については、第１実施形態と同様であるため省略する。
【００４２】
次に、ｍが偶数の場合を示す。図１０は本発明の第２実施形態に係る半導体記憶装置Ｍを概略的に示すブロック図であり、ｍが偶数の場合を示している。図７と異なるのは、ロウデコーダＲＤ１、ＲＤ２がトランスファーゲート制御部ＴＣａ１、ＴＣａ２、ＴＣｂ１、ＴＣｂ２を有することである。
【００４３】
図１１、１２は、図１０のトランスファーゲート部ＴＧ１、ＴＧ２をそれぞれ概略的に示している。図１１、図１２に示すように、奇数番目のトランスファーゲートトランジスタの組はトランスファーゲート部ＴＧ１へ、偶数番目のトランスファーゲートトランジスタの組はトランスファーゲート部ＴＧ２へ、と配置される。しかしながら、ｍが偶数の場合、寄生トランジスタのソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートに第１オン電圧Ｖｐｇｈが印加される組み合わせが形成されないように、図４（ｂ）を参照して、トランスファーゲート部ＴＧ１、ＴＧ２は、さらに第１群ＧＰ１、第２群ＧＰ２へと分類される。
【００４４】
具体的には、図１１に示すように、トランスファーゲート部ＴＧ１の第１群ＧＰ１は、１、５、・・・、２ｎ−１番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ１、ＴＲａ５、・・・、ＴＲａ２ｎ−１のゲートは、ゲート配線Ｇａ１により接続される。また、トランスファーゲートトランジスタＴＲｂ１、ＴＲｂ５、・・・、ＴＲｂ２ｎ−１のゲートは、ゲート配線Ｇｂ１により接続される。ゲート配線Ｇａ１、Ｇｂ１は、トランスファーゲート制御部ＴＣａ１、ＴＣｂ１にそれぞれ接続される。
【００４５】
一方、第２群ＧＰ２は、３、７、・・・、２ｎ−３番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ３、ＴＲａ７、・・・、ＴＲａ２ｎ−３のゲートは、ゲート配線Ｇａ２により接続される。また、トランスファーゲートトランジスタＴＲｂ３、ＴＲｂ７、・・・、ＴＲｂ２ｎ−３のゲートは、ゲート配線Ｇｂ２により接続される。ゲート配線Ｇａ２、Ｇｂ２はトランスファーゲート制御部ＴＣａ２、ＴＣｂ２にそれぞれ接続される。
【００４６】
同様に、図１２に示すように、トランスファーゲート部ＴＧ２の第１群ＧＰ１は、４、８、・・・、２ｎ−２番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ４、ＴＲａ８、・・・、ＴＲａ２ｎ−２のゲートは、ゲート配線Ｇａ１により接続される。また、トランスファーゲートトランジスタＴＲｂ４、ＴＲｂ８、・・・、ＴＲｂ２ｎ−２のゲートは、ゲート配線Ｇｂ１により接続される。ゲート配線Ｇｂ１、Ｇｂ２は、トランスファーゲート制御部ＴＣａ１、ＴＣｂ１にそれぞれ接続される。
【００４７】
一方、第２群ＧＰ２は、２、６、・・・、２ｎ番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ２、ＴＲａ６、・・・、ＴＲａ２ｎのゲートは、ゲート配線Ｇａ２により接続される。また、トランスファーゲートトランジスタＴＲｂ２、ＴＲｂ６、・・・、ＴＲｂ２ｎのゲートは、ゲート配線Ｇｂ２により接続される。ゲート配線Ｇａ２、Ｇｂ２はトランスファーゲート制御部ＴＣａ２、ＴＣｂ２にそれぞれ接続される。
【００４８】
ｍが偶数の場合の動作も、ｍが奇数の場合と同様である。すなわち、隣接するトランスファーゲートトランジスタにより形成される寄生トランジスタのソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートに第１オン電圧Ｖｐｇｈが印加される組み合わせは形成されない。
【００４９】
本発明の第２実施形態によれば、第１実施形態の構成に加え、メモリセルアレイＭＣＡの左右にロウデコーダＲＤ１、ＲＤ２が設けられ、トランスファーゲートの組は、ロウデコーダＲＤ１、ＲＤ２に順に振り分けられている。第２実施形態によれば、第１実施形態と同様の効果を得られる。
【００５０】
なお、ｍが偶数の場合、トランスファーゲートトランジスタＴＧ１、ＴＧ２のそれぞれの第１群ＧＰ１を１つのロウデコーダ内に設け、第２群ＧＰ２をもう１つのロウデコーダ内に設ける構成とすることもできる。こうすることにより、トランスファーゲート制御部を、奇数番目のトランスファーゲートトランジスタの組と、偶数番目のトランスファーゲートトランジスタの組と、の間で共有することができる。したがって、トランスファーゲート制御部の個数を減少させることができる。
【００５１】
（第３実施形態）
図１３は、本発明の第３実施形態に係る半導体記憶装置を概略的に示す図である。全体の機能ブロック図は、図１８と同様である。図１３において、トランスファーゲートトランジスタの組は、例えば第１実施形態と同様に第１群ＧＰ１と第２群ＧＰ２とに分けられる。異なるのは、ゲート配線Ｇａ１、Ｇｂ２が共通のトランスファーゲート制御部ＴＣｂと接続されることと、ゲート配線Ｇｂ１、Ｇａ２が共通のトランスファーゲート制御部ＴＣａと接続されることである。
【００５２】
上記構成の半導体記憶装置において、例えば第１実施形態と同じ位置のメモリセルＭＣ１に情報を書き込む場合を考える。なお、以下、ＬＳＢ方式について記載するが、第１実施形態中において記載したようにＥＡＳＢ方式の場合もほぼ同じ動作により、同一の効果を得られる。
【００５３】
まず、第１群においては、接続部Ｎ３、Ｎ５に０Ｖが印加され、それ以外の接続部にはパス電圧Ｖｐｓが印加される。一方、第２群においては、接続部Ｎ４にプログラム電圧Ｖｐｇが印加され、それ以外の接続部にはパス電圧Ｖｐｓが印加される。この状態で、トランスファーゲート制御部ＴＣａによりワード配線Ｇｂ１およびＧａ２に第１オン電圧Ｖｐｇｈが印加され、トランスファーゲート制御部ＴＣｂによりワード配線Ｇａ１およびＧｂ２に第２オン電圧Ｖｐｓｈが印加される。
【００５４】
第２群ＧＰ２においては、ワード配線Ｇａ２に第１オン電圧Ｖｐｇｈが印加されるため、トランスファーゲートトランジスタＴＲａ４がオンし、プログラム電圧Ｖｐｇが転送される。また、トランスファーゲートトランジスタＴＲａ４以外のトランジスタではＶｐｓが転送される。一方、ワード配線Ｇｂ２にパス電圧Ｖｐｓｈが印加されるが、この電圧では、トランスファーゲートトランジスタＴＲａ４はオンせず、プログラム電圧Ｖｐｇは転送されない。すわわち、半導体記憶装置の動作に支障は生じない。また、トランスファーゲートトランジスタＴＲａ４以外のトランジスタではＶｐｓｈ程度の電圧が転送されるが、これによって情報の誤書き込みは発生しない。
【００５５】
第１群ＧＰ１においては、ワード配線Ｇａ１、Ｇｂ１に、それぞれパス電圧Ｖｐｓ、第１オン電圧Ｖｐｇｈが印加される。したがって、各接続部Ｎ１、Ｎ３、・・・、Ｎ２ｎ−１の電圧が転送される。
【００５６】
本発明の第３実施形態によれば、０Ｖ、パス電圧Ｖｐｓを印加されるトランスファーゲートが隣接しないように、トランスファーゲートを２つの群に分けている。このため、第１実施形態と同様の効果を得られる。
【００５７】
また、ゲート配線Ｇａ１、Ｇｂ１（またはＧａ２、Ｇｂ２）にそれぞれ印加される電圧を第１オン電圧Ｖｐｇｈ、第２オン電圧Ｖｐｓｈの２つとしている。このため、トランスファーゲートを２つの群に分け、ゲート配線に第１オン電圧Ｖｐｇｈ、第２オン電圧Ｖｐｓｈ、０Ｖを印加する構成と比べて、トランスファーゲート制御部の数を減少させることができる。
【００５８】
（第４実施形態）
第４実施形態は、全てのメモリセルＭＣにＬＳＢ方式またはＥＡＳＢ方式が用いられるのではなく、ＬＳＢ方式またはＥＡＳＢ方式とＳＢ（Self Boost）方式とが併用される場合に適用される。以下、ＬＳＢ方式を例に説明し、単にＬＳＡ方式と記載するが、この場合、ＥＡＳＢ方式も含まれるものとする。
【００５９】
ＳＢ方式の場合、隣接するトランスファーゲートトランジスタにより形成される寄生トランジスタのソース、ドレイン、ゲートにはパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、第１オン電圧Ｖｐｇｈがそれぞれ印加される。このような組み合わせの場合、上記したバックバイアス効果により、リーク電流は低く抑えられている。そこで、第４実施形態では、ＬＳＢ方式のメモリセルと接続されたトランスファーゲートトランジスタ相互間の素子分離絶縁膜のみを、ＳＢ方式のそれより大きく形成する。
【００６０】
図１４は、本発明の第４実施形態に係る半導体記憶装置を概略的に示している。全体の機能ブロック図は、図１８と同様である。図１４に示すように、第１群ＧＰ１は、例えば第１〜第ｎ−３番目のトランスファーゲートの組を有する。これらトランスファーゲートの組の相互間の距離は、ＳＢ方式のそれと同じＷ１である。このＷ１は、ソース、ドレイン、ゲートにパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、第１オン電圧Ｖｐｇｈ、がそれぞれ印加される寄生トランジスタのリーク電流が十分低く抑えられるような幅に設定される。
【００６１】
第２群ＧＰ２は、例えば第ｎー２、第ｎー１、・・・、第ｎ番目のトランスファーゲートトランジスタの組を有する。これらトランスファーゲートトランジスタの組の相互間の距離は、Ｗ１より大きいＷ２である。Ｗ２は、ソース、ドレイン、ゲートに０Ｖ、パス電圧Ｖｐｓ、第１オン電圧Ｖｐｇｈ、がそれぞれ印加される寄生トランジスタのリーク電流が十分低く抑えれるような幅に設定される。
【００６２】
上記構成の半導体記憶装置において、第１群ＧＰ１のトランスファーゲートトランジスタは、ＳＢ方式のメモリセルトランジスタのゲートと接続される。一方、第２群ＧＰ２のトランスファーゲートトランジスタは、ＬＳＢ方式のメモリセルトランジスタのゲートと接続される。図１４において、第ｎ−３番目のトランスファーゲートトランジスタの組が、第１群ＧＰ１、第２群ＧＰ２の境界となっているが、これに限られない。
【００６３】
図１５は、本発明の第４実施形態の変形例を概略的に示している。図１５に示すように、トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎは、例えばトランスファーゲートトランジスタＴＲａ１〜ＴＲａｎ−１を有する列と、トランスファーゲートトランジスタＴＲａｎ〜Ｔｒａ２ｎを有する列と、に分けられる。同様に、トランスファーゲートトランジスタＴＲｂ１〜ＴＲｂ２ｎは、例えばトランスファーゲートトランジスタＴＲｂ１〜ＴＲｂｎ−１を有する列と、トランスファーゲートトランジスタＴＲｂｎ〜Ｔｒｂ２ｎを有する列と、に分けられる。そして、例えばＴＲａ１〜ＴＲａｎ−１と、ＴＲｂ１〜ＴＲｂｎ−１と、がそれぞれ接続される。
【００６４】
トランスファーゲートトランジスタＴＲａ１〜ＴＲａｎ−１は、トランスファーゲートトランジスタＴＲａ２ｎ〜ＴＲａｎと、それぞれ上下方向で対応する位置に設けられる。トランスファーゲートトランジスタＴＲａｂ１〜ＴＲｂ２ｎも同様である。
【００６５】
このようにして、縦４列に形成されたトランジスタ列を、適当な位置で第１群ＧＰ１と第２群ＧＰ２とに分ける。図１５では、例えば、トランスファーゲートトランジスタＴＲａｎ−２、ＴＲｂｎ−２の位置に境界が形成されている。また、もちろん、縦方向の列を５列以上にすることももちろん可能である。
【００６６】
本発明の第４実施形態によれば、複数のトランスファーゲートトランジスタを第１群ＧＰ１と第２群ＧＰ２とに分け、トランスファーゲートトランジスタ相互間の距離が第１群ＧＰ１と第２群ＧＰ２とで異なる。このため、一方の群のトランスファーゲートトランジスタ相互間の距離を小さくし、他方の群のそれを大きくし、それぞれの群のトランスファーゲートトランジスタは書き込み方式の異なるメモリセルトランジスタに接続して使用される。この結果、トランスファーゲートトランジスタ相互間の距離を大きくすべき領域を最小限に抑えることができる。よって、ＬＳＢ方式またはＥＡＳＢ方式を用いた場合でも、面積が増大する割合を最小としつつ、十分な反転耐圧を得られる半導体記憶装置を実現できる。
【００６７】
（第５実施形態）
近時、不揮発性半導体記憶装置は、例えばメモリカード等のＩＣカードの主記憶部に使用されるようになってきている。典型的なメモリカードには、主記憶部と、この主記憶部を制御する制御部とが含まれている。第５実施形態は、本発明をこの種のＩＣカードに適用した例である。
【００６８】
図１６、図１７は、本発明の第５実施形態に係る半導体記憶装置を概略的に示す機能ブロック図である。図１６に示すように、ＩＣチップ１は、主記憶部である記憶部２と、この記憶部２を制御するとともに記憶部２とＩＣチップ外部との間での情報の授受を仲介する制御部３と、を有する。記憶部２として機能するメモリ４として、上記第１〜第４実施形態に係る半導体記憶装置Ｍが用いられる。この図において、制御部３に含まれるいくつかの回路ブロックのうち、特に主記憶部に関係する回路ブロックのみを説明する。
【００６９】
主記憶部に関係する回路ブロックとして、ＩＣチップ１は、例えばシリアル／パラレル・パラレル／シリアルインターフェース５、ページバッファ６、メモリインターフェ−ス７を有する。
【００７０】
シリアル／パラレル・パラレルシリアルインターフェース５は、データをメモリ４に書き込む際、例えばシリアルな入力データＤＡＴＡをパラレルな内部データに変換する。変換された内部データは、ページバッファ６に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース７を介してメモリ４に書き込まれる。
【００７１】
また、データをＩＣチップ１から読み出す際は、メモリ４から読み出されたデータは、メモリインターフェース７を介してページバッファ６に入力され、ここに蓄積される。蓄積された内部データは、シリアル／パラレル・パラレル／シリアルインターフェース５に入力され、ここでシリアルな出力データに変換される。変換された出力データＤＡＴＡは、チップの外に出力される。
【００７２】
このようなＩＣチップ１が、図１７に示すように、カード型パッケージ８と一体化するように形成されることにより、例えばメモリカード等のＩＣカードとして機能する。具体的には、ＩＣチップ１が、カード型パッケージ８に、収容、あるいは搭載、あるいは貼り付けられることにより、これらが一体化される。
【００７３】
本発明の第５実施形態によれば、例えば制御部とメモリとを１チップ化したＩＣチップ１において、第１〜第４実施形態に係る半導体記憶装置Ｍがメモリ４として用いられる。したがって、近時多く使用されているＩＣチップ、ＩＣカード等においても、第１〜第４実施形態で示した効果と同様の効果を得られる。
【００７４】
また、第１〜第５実施形態において、多値情報の書き込みに対応した半導体記憶装置について説明したが、これら実施形態を２値情報に対応する半導体記憶装置に適用することも可能である。この場合も同様の効果を得られる。
【００７５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７６】
【発明の効果】
以上、詳述したように本発明によれば、ＬＳＢ方式またはＥＡＳＢ方式を用いた場合に、トランスファーゲートトランジスタ相互間のリーク電流を抑制するとともに小型化が可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置を概略的に示す図。
【図２】図１のトランスファーゲート部ＴＧ１を概略的に示す図。
【図３】トランスファーゲートトランジスタと、印加される電圧と、を示す図。
【図４】トランスファーゲートトランジスタ分け方の例を示す図。
【図５】図４の具体例を示す図。
【図６】図４の具体例を示す図。
【図７】本発明の第２実施形態に係る半導体記憶装置を概略的に示す図。
【図８】図７のトランスファーゲート部ＴＧ１を概略的に示す図。
【図９】図７のトランスファーゲート部ＴＧ２を概略的に示す図。
【図１０】本発明の第２実施形態に係る半導体記憶装置を概略的に示す図。
【図１１】図１０のトランスファーゲート部ＴＧ１を概略的に示す図。
【図１２】図１０のトランスファーゲート部ＴＧ２を概略的に示す図。
【図１３】本発明の第３実施形態に係る半導体記憶装置を概略的に示す図。
【図１４】本発明の第４実施形態に係る半導体記憶装置を概略的に示す図。
【図１５】第４実施形態の変形例に係る半導体記憶装置を概略的に示す図。
【図１６】本発明の第５実施形態に係る半導体記憶装置を概略的に示す図。
【図１７】本発明の第５実施形態に係る半導体記憶装置を概略的に示す図。
【図１８】半導体記憶装置の一般的な構造を概略的に示す図。
【図１９】図１８のメモリセルアレイＭＣＡを概略的に示す図。
【図２０】ナンド列を概略的に示す回路図
【図２１】図１８のトランスファーゲート部ＴＧを概略的に示す図。
【符号の説明】
ＴＧ１…トランスファーゲートトランジスタ部、
ＴＲａ１〜ＴＲａ２ｎ、ＴＲｂ１〜ＴＲｂ２ｎ…トランスファーゲートトランジスタ、
Ｇａ１、Ｇａ２、Ｇｂ１、Ｇｂ２…ゲート配線、
ＧＰ１、ＧＰ２…第１群、第２群、
Ｎ１〜Ｎ２ｎ…接続部、
ＴＣａ１、ＴＣａ２、ＴＣｂ１、ＴＣｂ２…トランスファーゲート制御部。
【発明の属する技術分野】
本発明は、例えば半導体記憶装置に関し、詳しくは多値情報を書き込み可能なナンド型フラッシュメモリの書き込み動作時において、高電圧が印加される部分と低電圧が印加される部分とが隣接するロウデコーダに関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の１つとして、ナンド（ＮＡＮＤ）型フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。図１８は、ナンド型フラッシュＥＥＰＲＯＭ（半導体記憶装置）の一般的な構造を概略的に示す機能ブロック図である。図１８に示すように、メモリセルアレイＭＣＡ、ロウデコーダＲＤが設けられる。ロウデコーダＲＤは、メモリセルＭＣのワード線に電圧を印加するためのトランスファー（転送）ゲート部ＴＧとトランスファーゲート制御部ＴＣａ、ＴＣｂを有する。
【０００３】
図１９は、図１８のメモリセルアレイＭＣＡを概略的に示している。図１９に示すように、メモリセルアレイＭＣＡの第１セルブロックＣＢ１は、ｍ本のナンド列を有する。各ナンド列は、図２０に示すように、直列接続されたメモリトランジスタＭＴ１〜ＭＴ２ｎ、選択トランジスタＳＴ１、ＳＴ２を有する。各メモリトランジスタは、フラッシュメモリに用いられる公知のトランジスタ構造、およびＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタ等が用いられる。書き込みの際、電荷は電荷蓄積膜（浮遊ゲート電極）に注入される。各ナンド列内の同じ行に属するトランジスタのゲートはコントロールゲートＣＧａ１〜ＣＧａ２ｎ、ＳＧａ１、ＳＧａ２により相互に接続されている。第２セルブロックＣＢ２も同様の構成である。各ナンド列の各選択トランジスタの一方はビット線ＢＬ１〜ＢＬｍとそれぞれ接続され、他方はソース線ＳＬと接続される。
【０００４】
図２１は、図１８のトランスファーゲート部ＴＧを概略的に示している。図２１に示すように、トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎと、トランスファーゲートトランジスタＴＲｂ１〜ＴＲｂ２ｎと、はそれぞれの第１端同士が接続部Ｎ１〜Ｎ２ｎで接続されている。トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎ、ＴＲｂ１〜ＴＲｂ２ｎのそれぞれの第２端はコントロールゲートＣＧａ１〜ＣＧａ２ｎ、ＣＧｂ１〜ＣＧｂ２ｎとそれぞれ接続されている。ａ１〜ａ２ｎ、ｂ１〜ｂ２ｎは、ロウアドレスに対応する。
【０００５】
上記構成の半導体記憶装置において、コントロールゲートＣＧａ４とビット線ＢＬ２とが交わる位置のメモリセルＭＣ１に情報を書き込む場合、まずビット線ＢＬ２にローレベルが印加され、その他のビット線にハイレベルが印加される。
【０００６】
２値情報を記録する際に一般に用いられるＳＢ（Self Boost）方式では、次に、コントロールゲートＣＧ４ａにプログラム電圧Ｖｐｇ（例えば約１８Ｖ）が印加され、その他のコントロールゲートにパス電圧Ｖｐｓ（例えば約１０Ｖ）が印加される。この結果、メモリセルＭＣ１に情報が書き込まれる。
【０００７】
各コントロールゲートに上記電圧を印加するために、接続部Ｎ４にプログラム電圧Ｖｐｇが印加され、その他の接続部にパス電圧Ｖｐｓが印加される。次に、ゲート配線Ｇａ１にオン電圧Ｖｐｇｈ（＝Ｖｐｇ＋トランジスタの閾値電圧）が印加される。この結果、トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎがオンし、各接続部Ｎ１〜Ｎｎの電圧がコントロールゲートＣＧａ１〜ＣＧａｎに転送される。このとき、ゲート配線Ｇｂ１には０Ｖが印加されており、接続部Ｎ１〜Ｎｎの電圧はコントロールゲートＣＧｂ１〜ＣＧｂｎに転送されない。
【０００８】
各接続部およびワード配線に電圧を印加することにより、トランスファーゲートトランジスタＴＲａ４とＴＲａ３（またはＴＲａ５）との間で、ソース、ドレイン、ゲートにそれぞれパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、オン電圧Ｖｐｇｈを印加される寄生トランジスタが形成される。しかしながら、このような電圧の組み合わせでは、いわゆるバックバイアス効果により、寄生トランジスタ内を流れるリーク電流は抑えられている。
【０００９】
近時、メモリセルに多値情報を記録させることが行われている。この際、ＬＳＢ（Local Self Boost）方式を用いて書き込みが行われる。ＬＳＢ方式では、コントロールゲートＣＧａ４にプログラム電圧Ｖｐｇ、ＣＧａ３およびＣＧａ５に０Ｖ、それ以外のコントロールゲートにパス電圧Ｖｐｓが印加される。このような電圧を印加する際に、トランスファーゲートトランジスタＴＲａ４とＴＲａ３（またはＴＲａ５）との間で、ソースに０Ｖ、ドレインにプログラム電圧Ｖｐｇ、ゲートにオン電圧Ｖｐｇｈが印加されるこの寄生トランジスタが形成される。すると、この寄生トランジスタ内で大きなリーク電流が流れる。このため、隣接するトランスファーゲートトランジスタが、このような組み合わせを有しないように、トランスファーゲート部において各トランスファーゲートトランジスタの並べ方が適切に決定される。
【００１０】
また、ＬＳＢ方式に代え、ＥＡＳＢ（Erased Area Self Boost）方式も用いられる。ＥＡＳＢ方式では、コントロールゲートＣＧ４のソース線に近い側で隣接するコントロールゲートＣＧ５に０Ｖが印加され、その以外のコントロールゲートには、パス電圧Ｖｐｓが印加される。
【００１１】
【発明が解決しようとする課題】
上記したように、ＬＳＢ方式またはＥＡＳＢ方式の場合、配置を工夫することにより、それぞれ０Ｖおよびプログラム電圧Ｖｐｇが印加されるトラスファーゲートトランジスタが隣接することが回避される。しかしながら、この場合も、０Ｖとパス電圧Ｖｐｓが印加されるトランスファーゲートトランジスタが隣接することを回避することはできない。このため、これらトランジスタの間に、ソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートにオン電圧Ｖｐｇｈが印加される寄生トランジスタが形成される。この結果、この部分の素子分離絶縁膜の導電性が反転し、大きなリーク電流が流れる。
【００１２】
寄生トランジスタを流れるリーク電流を抑制するため（反転耐圧を上げるため）に、トランスファーゲートトランジスタ相互間の素子分離絶縁膜下の領域の不純物濃度を上げることが考えられる。しかしながら、この領域の不純物濃度を上げると、トランスファーゲートトランジスタの接合耐圧が低下する。
【００１３】
一方、トランジスタ相互間の素子分離絶縁膜を大きくすることにより、リーク電流を低下させることが可能である。しかしながら、素子分離絶縁膜を大きくした結果、トランスファーゲート部の面積が増大し、ＬＳＢ方式またはＥＡＳＢ方式を用いた半導体記憶装置の微細化が阻害される。
【００１４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ＬＳＢ方式またはＥＡＳＢ方式を用いた場合に、トランスファーゲートトランジスタ相互間のリーク電流を抑制するとともに小型化が可能な半導体記憶装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明は、上記課題を解決するために以下に示す手段を用いている。
【００１６】
本発明の第１の視点による半導体記憶装置は、それぞれが電気的に情報の書き換えが可能で、且つロウ方向のアドレスが連続する、第１、第２、第３メモリセルトランジスタと、電流通路の一端が前記第１メモリセルトランジスタの制御電極と接続され、且つ他端に書き込み電圧を印加される、第１転送トランジスタと、電流通路の一端が前記第２メモリセルトランジスタの制御電極と接続され、且つ他端に前記書き込み電圧より低いパス電圧を印加される、第２転送トランジスタと、電流通路の一端が前記第３メモリセルトランジスタの制御電極と接続され、且つ他端に前記パス電圧より低い第１電圧を印加される、第３転送トランジスタと、第１転送トランジスタを導通させるための第１オン電圧を前記第１転送トランジスタのゲートに印加する第１制御部と、前記第２、第３転送トランジスタを導通させるための、前記第１オン電圧と異なる第２オン電圧を前記第２、第３転送トランジスタのゲートに印加する第２制御部と、を具備する。
【００１７】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１８】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置を概略的に示す機能ブロック図である。図１に示すように、半導体記憶装置Ｍは、情報を記録する複数のメモリセルＭＣが形成されたメモリセルアレイＭＣＡを含む。メモリセルアレイＭＣＡは、ロウデコーダＲＤ、カラムデコーダＣＤと接続される。ロウデコーダＲＤおよびカラムデコーダＣＤは制御部Ｃと接続される。制御部Ｃは、供給されるアドレス信号に応じて、ロウデコーダＲＤおよびカラムデコーダＣＤを制御して、所定のアドレスのメモリセルＭＣに情報を書き込み、またはメモリセルＭＣから情報を読み出す。
【００２０】
ロウデコーダＲＤは、メモリセルＭＣに所定の電圧を印加するためのトランスファーゲート部ＴＧ１と、トランスファーゲート部ＴＧ１を制御するトランスファーゲート制御部ＴＣａ１、ＴＣａ２、ＴＣｂ１、ＴＣｂ２を有する。
【００２１】
メモリセルアレイＭＣＡの構造は、図１９に示したものと同じである。図２は、図１のトランスファーゲート部ＴＧ１を概略的に示している。図２に示すように、トランスファーゲート部ＴＧ１は、第１群ＧＰ１と第２群ＧＰ２とを有する。第１群ＧＰ１は、トランスファーゲートトランジスタＴＲａ１とＴＲｂ１とを有する。トランスファーゲートトランジスタＴＲａ１とＴＲｂ１のそれぞれ電流通路の第１端（トランジスタの第１端）同士は接続部Ｎ１で接続されている。接続部Ｎには、図示せぬコンタクトにより電圧が印加される。以下、このような構成の２つのトランジスタを１番目のトランジスタの組と呼ぶ。第１群ＧＰ１は、第１番目のトランジスタの組と同様の構成の、第３、第５、・・・、第２ｎ−３、第２ｎ−１のトランジスタの組を有する。
【００２２】
トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎ−１、ＴＲｂ１〜ＴＲｂ２ｎ−１、のそれぞれの電流通路の第２端（トランジスタの第２端）は図１９の各コントロールゲートと接続されている。すなわち、トランジスタＴＲａ１とコントロールゲートＣＧａ１、トランジスタＴＲａ３とコントロールゲートＣＧａ３・・・トランジスタＴＲａ２ｎ−１とコントロールゲートＣＧａ２ｎ−１とが接続される。同様に、トランジスタＴＲｂ１とコントロールゲートＣＧｂ１、トランジスタＴＲｂ３とコントロールゲートＣＧｂ３・・・トランジスタＴＲｂ２ｎ−１とコントロールゲートＣＧｂ２ｎ−１とが接続される。
【００２３】
トランジスタＴＲａ１〜ＴＲａ２ｎ−１の各ゲートは、ゲート配線Ｇａ１と接続され、トランジスタＴＲｂ１〜ＴＲｂ２ｎ−１の各ゲートは、ゲート配線Ｇｂ１と接続されている。ゲート配線Ｇａ１、Ｇｂ１は、それぞれ図１のトランスファーゲート制御部ＴＣａ１、ＴＣｂ１と接続されている。
【００２４】
第２群ＧＰ２は、２番目、４番目、６番目、８番目、・・・、２ｎ−２番目、２ｎ番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ２〜ＴＲａ２ｎ、ＴＲｂ２〜ＴＲｂ２ｎ、のそれぞれの電流通路の第２端は図１９の各コントロールゲートと、第１群ＧＰ１と同様に接続されている。
【００２５】
トランジスタＴＲａ２〜ＴＲａ２ｎの各ゲートは、ゲート配線Ｇａ２と接続され、トランジスタＴＲｂ２〜ＴＲｂ２ｎの各ゲートは、ゲート配線Ｇｂ２と接続されている。ゲート配線Ｇａ２、Ｇｂ２は、それぞれ図１のトランスファーゲート制御部ＴＣａ２、ＴＣｂ２と接続されている。
【００２６】
トランジスタＳＧａ１とＳＧｂ１、トランジスタＳＧａ２とＳＧｂ２、はそれぞれの電流通路の第１端同士で接続され、それぞれの第２端は、図１９の対応する選択トランジスタと接続される。なお、これらトランジスタＳＧＡ１、ＳＧＡ２、ＳＧＢ１、ＳＧＢ２は、第１群、第２群のいずれに設けられても構わない。
【００２７】
次に、上記構成の半導体記憶装置の動作について、ＬＳＢ方式を例に以下に説明する。例えばコントロールゲートＣＧａ４とビット線ＢＬ２とが交わる位置のメモリセルＭＣ１に情報を書き込む場合を考える。まず、ビット線ＢＬ２にローレベルが印加され、それ以外のビット線にハイレベルが印加される。
【００２８】
次に、コントロールゲートＣＧａ４にプログラム電圧Ｖｐｇ、コントロールゲートＣＧａ３、ＣＧａ５に０Ｖ、それ以外のコントロールゲートにパス電圧Ｖｐｓが印加されるように、対応するトランスファーゲートトランジスタの第１端（接続部）およびゲートに所定の電圧が与えられる。すなわち、第１群では、トランジスタＴＲａ３、ＴＲａ５に０Ｖが印加され、その他のトランジスタにＶｐｓが印加される。次に、ゲート配線Ｇａ１に第２オン電圧Ｖｐｓｈ（＝Ｖｐｓ＋トランジスタの閾値電圧）が印加され、ゲート配線Ｇｂ１には０Ｖが印加される。
【００２９】
一方、第２群ＧＰ２では、トランジスタＴＲａ４にプログラム電圧Ｖｐｇが印加され、それ以外のトランジスタにＶｐｓが印加される。次に、ゲート配線Ｇａ２に第１オン電圧Ｖｐｇｈが印加され、ゲート配線Ｇｂ２には０Ｖが印加される。以上の動作により、メモリセルＭＣ１に情報が書き込まれる。
【００３０】
次に、上記構成の半導体記憶装置の効果について以下に説明する。まず、トランスファーゲート部の第２群ＧＰ２で形成される寄生トランジスタについて見てみる。トランジスタＴＲａ４と、これに隣接するトランジスタＴＲａ６またはＴＲａ８により形成された寄生トランジスタの場合、ソース、ドレイン、ゲートにそれぞれパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、オン電圧Ｖｐｇｈを印加される。この組み合わせは、ＳＢ方式における組み合わせと同じとなり、したがって、バックバイアス効果によってリーク電流は低く抑えられている。
【００３１】
一方、第１群ＧＰ１で形成される寄生トランジスタの中には、ソース、ドレインにそれぞれ、Ｖｐｓ、０Ｖ（または０Ｖ、Ｖｐｓ）が印加される組み合わせが生じる。しかしながら、パス電圧Ｖｐｓを転送するために必要なゲートの電圧は、上記したように第２オン電圧Ｖｐｓｈでよい。第２オン電圧Ｖｐｓｈは、第１オン電圧Ｖｐｇｈに比べて小さいため、ゲートに第１オン電圧Ｖｐｇｈを印加する場合に比べ、必要な耐圧は小さい。このため、この領域の素子分離絶縁膜下の基板の不純物濃度を高くする必要は生じない。ＥＡＳＢ方式の場合も、０Ｖが印加されるトランスファーゲートトランジスタがＬＳＢ方式の場合より１つ少なくなるため、同様の結果を得られる。
【００３２】
次に、トランスファーゲートトランジスタを第１群および第２群に分ける方法を一般化した例を以下に説明する。図３は、トランスファーゲートトランジスタと、トランスファーゲートトランジスタに印加される電圧と、を示している。図３中の各数字は、トランスファーゲートＴＲａ１〜ＴＲａ２ｎのうち、ＴＲａ１から数えて何番目のトランスファーゲートトランジスタであるかを示している。また、ｍは、プログラム電圧Ｖｐｇを印加するトランスファーゲートトランジスタから数えて何番目のトランスファーゲートトランジスタに０Ｖを印加するかを示している。これは、メモリセルの特性により、プログラム電圧Ｖｐｇが印加されるトランスファーゲートから所定個数離間したものに０Ｖを印加する方が、隣接したものに印加するより好ましい場合があるからである。なお、ＬＳＢ方式、ＥＡＳＢ方式では、一般にｍ＝１である。また、図に示された番号以外の以外のトランスファーゲートトランジスタにはパス電圧Ｖｓが印加される。
【００３３】
一行目を例に取ると、トランスファーゲートトランジスタＴＲａ１にプログラム電圧Ｖｐｇを印加した場合、トランスファーゲートトランジスタＴＲａ１＋ｍに０Ｖを印加することを示している。
【００３４】
図３を用いて、隣接する２つのトランスファーゲートトランジスタのそれぞれの接続部にパス電圧Ｖｐｓ、０Ｖが印加され、ゲートに第１オン電圧Ｖｐｇｈが印加される組み合わせが形成されないようにトランスファーゲートＴＲａ１〜ＴＲａｎが第１群ＧＰ１、第２群ＧＰ２へと分けられる。図４（ａ）は、ｍが奇数の場合のトランスファーゲートトランジスタの分け方を例示しており、図４（ｂ）は、ｍが偶数の場合のトランスファーゲートトランジスタの分け方を例示している。
【００３５】
図５（ａ）は、ｍが奇数の場合の具体例を示しており、各ナンド列のメモリセルの数が３２、すなわち２ｎ＝３２、且つｍ＝５の場合である。図５（ｂ）は、図５（ａ）を用いて、トランスファーゲートトランジスタを第１群ＧＰ１、第２群ＧＰ２に分けた例を示している。同様に、図６（ａ）、（ｂ）は、ｍが偶数の場合の具体例を示しており、２ｎ＝３２、ｍ＝２の場合である。
【００３６】
本発明の第１実施形態によれば、ロウデコーダが有する複数のトランスファーゲートトランジスタを２つの群に分ける、ロウアドレスが連続するメモリセルトランジスタと接続されたトランスファーゲートトランジスタは、相互に異なる群へと分けられる。このため、隣接するトランスファーゲートトランジスタにより形成される寄生トランジスタのソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートに第１オン電圧Ｖｐｇｈが印加されることを回避できる。したがって、寄生トランジスタを流れるリーク電流を低減するために、寄生トランジスタが形成される領域の素子分離絶縁膜の下の基板の不純物濃度を高くする必要性は生じない。このため、トランスファーゲートの接合耐圧が低下することを防止できる。
【００３７】
また、リーク電流を低減するために、トランスファーゲートトランジスタ相互間の距離を大きくする必要がない。このため、ＬＳＢ方式およびＥＡＳＢ方式を用いた場合でも半導体記憶装置の小型化が可能となる。
【００３８】
なお、各群ＧＰ１、ＧＰ２における各トランスファーゲートトランジスタの並び順は、上記例に限定されない。
【００３９】
（第２実施形態）
第１実施形態では、ロウデコーダＲＤがメモリセルアレイＭＣＡの左右いずれか一方に設けられる。これに対し、第２実施形態では、メモリセルアレイＭＣＡの左右両方にロウデコーダが設けられ、トランスファーゲートトランジスタが交互に左右へと配置される。
【００４０】
図７は、本発明の第２実施形態に係る半導体記憶装置を概略的に示すブロック図であり、ｍが奇数の場合を例示している。なお、図７に示すように、メモリセルアレイＭＣＡの例えば左側にロウデコーダＲＤ１が設けられ、例えば右側にロウデコーダＲＤ２が設けられる。もちろん、ロウデコーダＲＤ１、ＲＤ２の位置は、図８に示す構成に限定されず、左右が逆転した構成でも構わない。ロウデコーダＲＤ１は、トランスファーゲート部ＴＧ１、トランスファーゲート制御部ＴＣａ１、ＴＣａ２を有する。ロウデコーダＲＤ２は、トランスファーゲート部ＴＧ２、トランスファーゲート制御部ＴＣａ２、ＴＣｂ２を有する。
【００４１】
図８、図９は図７のトランスファーゲート部ＴＧ１、ＴＧ２をそれぞれ概略的に示している。図８に示すように、トランスファーゲート部ＴＧ１は、奇数番目のトランスファーゲートの組を有し、図２に示すトランスファーゲートの第１群ＧＰ１と同じ構成である。一方、図９に示すように、トランスファーゲート部ＴＧ２は、偶数番目のトランスファーゲートの組を有し、図２に示すトランスファーゲートの第２群ＧＰ２と同じ構成である。このような構成の半導体記憶装置の動作については、第１実施形態と同様であるため省略する。
【００４２】
次に、ｍが偶数の場合を示す。図１０は本発明の第２実施形態に係る半導体記憶装置Ｍを概略的に示すブロック図であり、ｍが偶数の場合を示している。図７と異なるのは、ロウデコーダＲＤ１、ＲＤ２がトランスファーゲート制御部ＴＣａ１、ＴＣａ２、ＴＣｂ１、ＴＣｂ２を有することである。
【００４３】
図１１、１２は、図１０のトランスファーゲート部ＴＧ１、ＴＧ２をそれぞれ概略的に示している。図１１、図１２に示すように、奇数番目のトランスファーゲートトランジスタの組はトランスファーゲート部ＴＧ１へ、偶数番目のトランスファーゲートトランジスタの組はトランスファーゲート部ＴＧ２へ、と配置される。しかしながら、ｍが偶数の場合、寄生トランジスタのソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートに第１オン電圧Ｖｐｇｈが印加される組み合わせが形成されないように、図４（ｂ）を参照して、トランスファーゲート部ＴＧ１、ＴＧ２は、さらに第１群ＧＰ１、第２群ＧＰ２へと分類される。
【００４４】
具体的には、図１１に示すように、トランスファーゲート部ＴＧ１の第１群ＧＰ１は、１、５、・・・、２ｎ−１番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ１、ＴＲａ５、・・・、ＴＲａ２ｎ−１のゲートは、ゲート配線Ｇａ１により接続される。また、トランスファーゲートトランジスタＴＲｂ１、ＴＲｂ５、・・・、ＴＲｂ２ｎ−１のゲートは、ゲート配線Ｇｂ１により接続される。ゲート配線Ｇａ１、Ｇｂ１は、トランスファーゲート制御部ＴＣａ１、ＴＣｂ１にそれぞれ接続される。
【００４５】
一方、第２群ＧＰ２は、３、７、・・・、２ｎ−３番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ３、ＴＲａ７、・・・、ＴＲａ２ｎ−３のゲートは、ゲート配線Ｇａ２により接続される。また、トランスファーゲートトランジスタＴＲｂ３、ＴＲｂ７、・・・、ＴＲｂ２ｎ−３のゲートは、ゲート配線Ｇｂ２により接続される。ゲート配線Ｇａ２、Ｇｂ２はトランスファーゲート制御部ＴＣａ２、ＴＣｂ２にそれぞれ接続される。
【００４６】
同様に、図１２に示すように、トランスファーゲート部ＴＧ２の第１群ＧＰ１は、４、８、・・・、２ｎ−２番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ４、ＴＲａ８、・・・、ＴＲａ２ｎ−２のゲートは、ゲート配線Ｇａ１により接続される。また、トランスファーゲートトランジスタＴＲｂ４、ＴＲｂ８、・・・、ＴＲｂ２ｎ−２のゲートは、ゲート配線Ｇｂ１により接続される。ゲート配線Ｇｂ１、Ｇｂ２は、トランスファーゲート制御部ＴＣａ１、ＴＣｂ１にそれぞれ接続される。
【００４７】
一方、第２群ＧＰ２は、２、６、・・・、２ｎ番目のトランジスタの組を有する。トランスファーゲートトランジスタＴＲａ２、ＴＲａ６、・・・、ＴＲａ２ｎのゲートは、ゲート配線Ｇａ２により接続される。また、トランスファーゲートトランジスタＴＲｂ２、ＴＲｂ６、・・・、ＴＲｂ２ｎのゲートは、ゲート配線Ｇｂ２により接続される。ゲート配線Ｇａ２、Ｇｂ２はトランスファーゲート制御部ＴＣａ２、ＴＣｂ２にそれぞれ接続される。
【００４８】
ｍが偶数の場合の動作も、ｍが奇数の場合と同様である。すなわち、隣接するトランスファーゲートトランジスタにより形成される寄生トランジスタのソースに０Ｖ、ドレインにパス電圧Ｖｐｓ、ゲートに第１オン電圧Ｖｐｇｈが印加される組み合わせは形成されない。
【００４９】
本発明の第２実施形態によれば、第１実施形態の構成に加え、メモリセルアレイＭＣＡの左右にロウデコーダＲＤ１、ＲＤ２が設けられ、トランスファーゲートの組は、ロウデコーダＲＤ１、ＲＤ２に順に振り分けられている。第２実施形態によれば、第１実施形態と同様の効果を得られる。
【００５０】
なお、ｍが偶数の場合、トランスファーゲートトランジスタＴＧ１、ＴＧ２のそれぞれの第１群ＧＰ１を１つのロウデコーダ内に設け、第２群ＧＰ２をもう１つのロウデコーダ内に設ける構成とすることもできる。こうすることにより、トランスファーゲート制御部を、奇数番目のトランスファーゲートトランジスタの組と、偶数番目のトランスファーゲートトランジスタの組と、の間で共有することができる。したがって、トランスファーゲート制御部の個数を減少させることができる。
【００５１】
（第３実施形態）
図１３は、本発明の第３実施形態に係る半導体記憶装置を概略的に示す図である。全体の機能ブロック図は、図１８と同様である。図１３において、トランスファーゲートトランジスタの組は、例えば第１実施形態と同様に第１群ＧＰ１と第２群ＧＰ２とに分けられる。異なるのは、ゲート配線Ｇａ１、Ｇｂ２が共通のトランスファーゲート制御部ＴＣｂと接続されることと、ゲート配線Ｇｂ１、Ｇａ２が共通のトランスファーゲート制御部ＴＣａと接続されることである。
【００５２】
上記構成の半導体記憶装置において、例えば第１実施形態と同じ位置のメモリセルＭＣ１に情報を書き込む場合を考える。なお、以下、ＬＳＢ方式について記載するが、第１実施形態中において記載したようにＥＡＳＢ方式の場合もほぼ同じ動作により、同一の効果を得られる。
【００５３】
まず、第１群においては、接続部Ｎ３、Ｎ５に０Ｖが印加され、それ以外の接続部にはパス電圧Ｖｐｓが印加される。一方、第２群においては、接続部Ｎ４にプログラム電圧Ｖｐｇが印加され、それ以外の接続部にはパス電圧Ｖｐｓが印加される。この状態で、トランスファーゲート制御部ＴＣａによりワード配線Ｇｂ１およびＧａ２に第１オン電圧Ｖｐｇｈが印加され、トランスファーゲート制御部ＴＣｂによりワード配線Ｇａ１およびＧｂ２に第２オン電圧Ｖｐｓｈが印加される。
【００５４】
第２群ＧＰ２においては、ワード配線Ｇａ２に第１オン電圧Ｖｐｇｈが印加されるため、トランスファーゲートトランジスタＴＲａ４がオンし、プログラム電圧Ｖｐｇが転送される。また、トランスファーゲートトランジスタＴＲａ４以外のトランジスタではＶｐｓが転送される。一方、ワード配線Ｇｂ２にパス電圧Ｖｐｓｈが印加されるが、この電圧では、トランスファーゲートトランジスタＴＲａ４はオンせず、プログラム電圧Ｖｐｇは転送されない。すわわち、半導体記憶装置の動作に支障は生じない。また、トランスファーゲートトランジスタＴＲａ４以外のトランジスタではＶｐｓｈ程度の電圧が転送されるが、これによって情報の誤書き込みは発生しない。
【００５５】
第１群ＧＰ１においては、ワード配線Ｇａ１、Ｇｂ１に、それぞれパス電圧Ｖｐｓ、第１オン電圧Ｖｐｇｈが印加される。したがって、各接続部Ｎ１、Ｎ３、・・・、Ｎ２ｎ−１の電圧が転送される。
【００５６】
本発明の第３実施形態によれば、０Ｖ、パス電圧Ｖｐｓを印加されるトランスファーゲートが隣接しないように、トランスファーゲートを２つの群に分けている。このため、第１実施形態と同様の効果を得られる。
【００５７】
また、ゲート配線Ｇａ１、Ｇｂ１（またはＧａ２、Ｇｂ２）にそれぞれ印加される電圧を第１オン電圧Ｖｐｇｈ、第２オン電圧Ｖｐｓｈの２つとしている。このため、トランスファーゲートを２つの群に分け、ゲート配線に第１オン電圧Ｖｐｇｈ、第２オン電圧Ｖｐｓｈ、０Ｖを印加する構成と比べて、トランスファーゲート制御部の数を減少させることができる。
【００５８】
（第４実施形態）
第４実施形態は、全てのメモリセルＭＣにＬＳＢ方式またはＥＡＳＢ方式が用いられるのではなく、ＬＳＢ方式またはＥＡＳＢ方式とＳＢ（Self Boost）方式とが併用される場合に適用される。以下、ＬＳＢ方式を例に説明し、単にＬＳＡ方式と記載するが、この場合、ＥＡＳＢ方式も含まれるものとする。
【００５９】
ＳＢ方式の場合、隣接するトランスファーゲートトランジスタにより形成される寄生トランジスタのソース、ドレイン、ゲートにはパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、第１オン電圧Ｖｐｇｈがそれぞれ印加される。このような組み合わせの場合、上記したバックバイアス効果により、リーク電流は低く抑えられている。そこで、第４実施形態では、ＬＳＢ方式のメモリセルと接続されたトランスファーゲートトランジスタ相互間の素子分離絶縁膜のみを、ＳＢ方式のそれより大きく形成する。
【００６０】
図１４は、本発明の第４実施形態に係る半導体記憶装置を概略的に示している。全体の機能ブロック図は、図１８と同様である。図１４に示すように、第１群ＧＰ１は、例えば第１〜第ｎ−３番目のトランスファーゲートの組を有する。これらトランスファーゲートの組の相互間の距離は、ＳＢ方式のそれと同じＷ１である。このＷ１は、ソース、ドレイン、ゲートにパス電圧Ｖｐｓ、プログラム電圧Ｖｐｇ、第１オン電圧Ｖｐｇｈ、がそれぞれ印加される寄生トランジスタのリーク電流が十分低く抑えられるような幅に設定される。
【００６１】
第２群ＧＰ２は、例えば第ｎー２、第ｎー１、・・・、第ｎ番目のトランスファーゲートトランジスタの組を有する。これらトランスファーゲートトランジスタの組の相互間の距離は、Ｗ１より大きいＷ２である。Ｗ２は、ソース、ドレイン、ゲートに０Ｖ、パス電圧Ｖｐｓ、第１オン電圧Ｖｐｇｈ、がそれぞれ印加される寄生トランジスタのリーク電流が十分低く抑えれるような幅に設定される。
【００６２】
上記構成の半導体記憶装置において、第１群ＧＰ１のトランスファーゲートトランジスタは、ＳＢ方式のメモリセルトランジスタのゲートと接続される。一方、第２群ＧＰ２のトランスファーゲートトランジスタは、ＬＳＢ方式のメモリセルトランジスタのゲートと接続される。図１４において、第ｎ−３番目のトランスファーゲートトランジスタの組が、第１群ＧＰ１、第２群ＧＰ２の境界となっているが、これに限られない。
【００６３】
図１５は、本発明の第４実施形態の変形例を概略的に示している。図１５に示すように、トランスファーゲートトランジスタＴＲａ１〜ＴＲａ２ｎは、例えばトランスファーゲートトランジスタＴＲａ１〜ＴＲａｎ−１を有する列と、トランスファーゲートトランジスタＴＲａｎ〜Ｔｒａ２ｎを有する列と、に分けられる。同様に、トランスファーゲートトランジスタＴＲｂ１〜ＴＲｂ２ｎは、例えばトランスファーゲートトランジスタＴＲｂ１〜ＴＲｂｎ−１を有する列と、トランスファーゲートトランジスタＴＲｂｎ〜Ｔｒｂ２ｎを有する列と、に分けられる。そして、例えばＴＲａ１〜ＴＲａｎ−１と、ＴＲｂ１〜ＴＲｂｎ−１と、がそれぞれ接続される。
【００６４】
トランスファーゲートトランジスタＴＲａ１〜ＴＲａｎ−１は、トランスファーゲートトランジスタＴＲａ２ｎ〜ＴＲａｎと、それぞれ上下方向で対応する位置に設けられる。トランスファーゲートトランジスタＴＲａｂ１〜ＴＲｂ２ｎも同様である。
【００６５】
このようにして、縦４列に形成されたトランジスタ列を、適当な位置で第１群ＧＰ１と第２群ＧＰ２とに分ける。図１５では、例えば、トランスファーゲートトランジスタＴＲａｎ−２、ＴＲｂｎ−２の位置に境界が形成されている。また、もちろん、縦方向の列を５列以上にすることももちろん可能である。
【００６６】
本発明の第４実施形態によれば、複数のトランスファーゲートトランジスタを第１群ＧＰ１と第２群ＧＰ２とに分け、トランスファーゲートトランジスタ相互間の距離が第１群ＧＰ１と第２群ＧＰ２とで異なる。このため、一方の群のトランスファーゲートトランジスタ相互間の距離を小さくし、他方の群のそれを大きくし、それぞれの群のトランスファーゲートトランジスタは書き込み方式の異なるメモリセルトランジスタに接続して使用される。この結果、トランスファーゲートトランジスタ相互間の距離を大きくすべき領域を最小限に抑えることができる。よって、ＬＳＢ方式またはＥＡＳＢ方式を用いた場合でも、面積が増大する割合を最小としつつ、十分な反転耐圧を得られる半導体記憶装置を実現できる。
【００６７】
（第５実施形態）
近時、不揮発性半導体記憶装置は、例えばメモリカード等のＩＣカードの主記憶部に使用されるようになってきている。典型的なメモリカードには、主記憶部と、この主記憶部を制御する制御部とが含まれている。第５実施形態は、本発明をこの種のＩＣカードに適用した例である。
【００６８】
図１６、図１７は、本発明の第５実施形態に係る半導体記憶装置を概略的に示す機能ブロック図である。図１６に示すように、ＩＣチップ１は、主記憶部である記憶部２と、この記憶部２を制御するとともに記憶部２とＩＣチップ外部との間での情報の授受を仲介する制御部３と、を有する。記憶部２として機能するメモリ４として、上記第１〜第４実施形態に係る半導体記憶装置Ｍが用いられる。この図において、制御部３に含まれるいくつかの回路ブロックのうち、特に主記憶部に関係する回路ブロックのみを説明する。
【００６９】
主記憶部に関係する回路ブロックとして、ＩＣチップ１は、例えばシリアル／パラレル・パラレル／シリアルインターフェース５、ページバッファ６、メモリインターフェ−ス７を有する。
【００７０】
シリアル／パラレル・パラレルシリアルインターフェース５は、データをメモリ４に書き込む際、例えばシリアルな入力データＤＡＴＡをパラレルな内部データに変換する。変換された内部データは、ページバッファ６に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース７を介してメモリ４に書き込まれる。
【００７１】
また、データをＩＣチップ１から読み出す際は、メモリ４から読み出されたデータは、メモリインターフェース７を介してページバッファ６に入力され、ここに蓄積される。蓄積された内部データは、シリアル／パラレル・パラレル／シリアルインターフェース５に入力され、ここでシリアルな出力データに変換される。変換された出力データＤＡＴＡは、チップの外に出力される。
【００７２】
このようなＩＣチップ１が、図１７に示すように、カード型パッケージ８と一体化するように形成されることにより、例えばメモリカード等のＩＣカードとして機能する。具体的には、ＩＣチップ１が、カード型パッケージ８に、収容、あるいは搭載、あるいは貼り付けられることにより、これらが一体化される。
【００７３】
本発明の第５実施形態によれば、例えば制御部とメモリとを１チップ化したＩＣチップ１において、第１〜第４実施形態に係る半導体記憶装置Ｍがメモリ４として用いられる。したがって、近時多く使用されているＩＣチップ、ＩＣカード等においても、第１〜第４実施形態で示した効果と同様の効果を得られる。
【００７４】
また、第１〜第５実施形態において、多値情報の書き込みに対応した半導体記憶装置について説明したが、これら実施形態を２値情報に対応する半導体記憶装置に適用することも可能である。この場合も同様の効果を得られる。
【００７５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７６】
【発明の効果】
以上、詳述したように本発明によれば、ＬＳＢ方式またはＥＡＳＢ方式を用いた場合に、トランスファーゲートトランジスタ相互間のリーク電流を抑制するとともに小型化が可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置を概略的に示す図。
【図２】図１のトランスファーゲート部ＴＧ１を概略的に示す図。
【図３】トランスファーゲートトランジスタと、印加される電圧と、を示す図。
【図４】トランスファーゲートトランジスタ分け方の例を示す図。
【図５】図４の具体例を示す図。
【図６】図４の具体例を示す図。
【図７】本発明の第２実施形態に係る半導体記憶装置を概略的に示す図。
【図８】図７のトランスファーゲート部ＴＧ１を概略的に示す図。
【図９】図７のトランスファーゲート部ＴＧ２を概略的に示す図。
【図１０】本発明の第２実施形態に係る半導体記憶装置を概略的に示す図。
【図１１】図１０のトランスファーゲート部ＴＧ１を概略的に示す図。
【図１２】図１０のトランスファーゲート部ＴＧ２を概略的に示す図。
【図１３】本発明の第３実施形態に係る半導体記憶装置を概略的に示す図。
【図１４】本発明の第４実施形態に係る半導体記憶装置を概略的に示す図。
【図１５】第４実施形態の変形例に係る半導体記憶装置を概略的に示す図。
【図１６】本発明の第５実施形態に係る半導体記憶装置を概略的に示す図。
【図１７】本発明の第５実施形態に係る半導体記憶装置を概略的に示す図。
【図１８】半導体記憶装置の一般的な構造を概略的に示す図。
【図１９】図１８のメモリセルアレイＭＣＡを概略的に示す図。
【図２０】ナンド列を概略的に示す回路図
【図２１】図１８のトランスファーゲート部ＴＧを概略的に示す図。
【符号の説明】
ＴＧ１…トランスファーゲートトランジスタ部、
ＴＲａ１〜ＴＲａ２ｎ、ＴＲｂ１〜ＴＲｂ２ｎ…トランスファーゲートトランジスタ、
Ｇａ１、Ｇａ２、Ｇｂ１、Ｇｂ２…ゲート配線、
ＧＰ１、ＧＰ２…第１群、第２群、
Ｎ１〜Ｎ２ｎ…接続部、
ＴＣａ１、ＴＣａ２、ＴＣｂ１、ＴＣｂ２…トランスファーゲート制御部。
Claims (13)
- それぞれが電気的に情報の書き換えが可能で、且つロウ方向のアドレスが連続する、第１、第２、第３メモリセルトランジスタと、
電流通路の一端が前記第１メモリセルトランジスタの制御電極と接続され、且つ他端に書き込み電圧を印加される、第１転送トランジスタと、
電流通路の一端が前記第２メモリセルトランジスタの制御電極と接続され、且つ他端に前記書き込み電圧より低いパス電圧を印加される、第２転送トランジスタと、
電流通路の一端が前記第３メモリセルトランジスタの制御電極と接続され、且つ他端に前記パス電圧より低い第１電圧を印加される、第３転送トランジスタと、
第１転送トランジスタを導通させるための第１オン電圧を前記第１転送トランジスタのゲートに印加する第１制御部と、
前記第２、第３転送トランジスタを導通させるための、前記第１オン電圧と異なる第２オン電圧を前記第２、第３転送トランジスタのゲートに印加する第２制御部と、
を具備することを特徴とする半導体記憶装置。 - 前記第１、第２、第３メモリセルトランジスタは、電流通路と、前記電流通路の上方に絶縁膜を介して配設された電荷蓄積膜と、前記電荷蓄積膜の上方に絶縁膜を介して配設された前記制御電極と、を具備することを特徴とする請求項１に記載の半導体記憶装置。
- 前記書き込み電圧が、前記電荷蓄積膜に電荷を注入させるための電圧であり、
前記パス電圧が、前記第１、第２、第３メモリセルトランジスタを導通させるための電圧であり、
前記第１電圧が、実質的に０Ｖである、
ことを特徴とする請求項２に記載の半導体記憶装置。 - 前記半導体記憶装置が、
前記第１転送トランジスタを含む複数の転送トランジスタを有する第１群と、
前記第２、第３転送トランジスタを含む複数の転送トランジスタを有する第２群と、
を具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。 - 前記半導体記憶装置が、前記第１、第２、第３メモリセルトランジスタを含む複数のメモリセルトランジスタを有するメモリセルアレイ部を具備し、
前記第１群と前記第２群とが前記メモリセルアレイ部の同一の辺に面することを特徴とする、請求項４に記載の半導体記憶装置。 - 前記半導体記憶装置が、前記第１、第２、第３メモリセルトランジスタを含む複数のメモリセルトランジスタを有するメモリセルアレイ部を具備し、
前記第１群と前記第２群とが、前記メモリセルアレイ部を挟んで対向することを特徴とする請求項４に記載の半導体記憶装置。 - それぞれが電気的に情報の書き換えが可能な第４、第５、第６メモリセルトランジスタと、
電流通路の一端が前記第４メモリセルトランジスタの制御電極と接続され、且つ他端が前記第１転送トランジスタの前記他端と接続された、第４転送トランジスタと、
電流通路の一端が前記第５メモリセルトランジスタの制御電極と接続され、且つ他端が前記第２転送トランジスタの前記他端と接続された、第５転送トランジスタと、
電流通路の一端が前記第６メモリセルトランジスタの制御電極と接続され、且つ他端が前記第３転送トランジスタの前記他端と接続された、第６転送トランジスタと、
をさらに具備し、
前記第１制御部が、前記第１オン電圧を前記第１、第５、第６転送トランジスタのゲートに印加し、
前記第２制御部が、前記第２オン電圧を前記第２、第３、第４転送トランジスタのゲートに印加する、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。 - それぞれが電気的に情報の書き換えが可能な複数のメモリセルトランジスタの１つの制御電極に電圧を印加するための複数の転送トランジスタを有する半導体記憶装置であって、
電流通路の一端が前記複数のメモリセルトランジスタの１つの制御電極と接続され、且つ隣接する転送トランジスタと第１幅離間して配設された、第１転送トランジスタと、
電流通路の一端が前記複数のメモリセルトランジスタの１つの制御電極と接続され、且つ隣接する転送トランジスタと、前記第１幅と異なる第２幅離間して配設された、第２転送トランジスタと、
前記第１、第２転送トランジスタを導通させるためのオン電圧を前記第１、第２転送トランジスタのゲートに印加する制御部と、
を具備することを特徴とする半導体記憶装置。 - 前記第１転送トランジスタと接続された前記メモリセルトランジスタは、このメモリセルトランジスタに実質的に２つの異なる電圧を用いて情報を書き込む第１書き込み方式に対応し、
前記第２転送トランジスタと接続された前記メモリセルトランジスタは、このメモリセルトランジスタに実質的に３つの異なる電圧を用いて情報を書き込む第２書き込み方式に対応する、
ことを特徴とする請求項８に記載の半導体記憶装置。 - 前記第２幅が前記第１幅より大きいことを特徴とする請求項８または９に記載の半導体記憶装置。
- 前記第１書き込み方式は、ＳＢ方式であって、
前記第２書き込み方式は、ＬＳＢ方式およびＥＡＳＢ方式からなる郡から選択された方式である、
ことを特徴とする請求項９または１０に記載の半導体記憶装置。 - 前記第１オン電圧が、前記第２オン電圧より大きいことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体記憶装置。
- 支持部材と、
前記支持部材と一体化して形成された、請求項１乃至１２のいずれか１項に記載の半導体記憶装置と、
前記半導体記憶装置と接続され、且つ前記半導体記憶装置と前記支持部材外部との間で情報の授受を仲介する、制御部と、
を具備することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347800A JP3857640B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体記憶装置 |
| US10/370,512 US6868010B2 (en) | 2002-11-29 | 2003-02-24 | Semiconductor memory device having row decoder in which high-voltage-applied portion is located adjacent to low-voltage-applied portion |
| CNB2003101186809A CN100383972C (zh) | 2002-11-29 | 2003-11-28 | 半导体存储器件 |
| KR1020030085624A KR100554996B1 (ko) | 2002-11-29 | 2003-11-28 | 반도체 기억 장치 |
| US11/052,792 US7158398B2 (en) | 2002-11-29 | 2005-02-09 | Semiconductor memory device having row decoder in which high-voltage-applied portion is located adjacent to low-voltage-applied portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347800A JP3857640B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004185660A JP2004185660A (ja) | 2004-07-02 |
| JP3857640B2 true JP3857640B2 (ja) | 2006-12-13 |
Family
ID=32376101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002347800A Expired - Fee Related JP3857640B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6868010B2 (ja) |
| JP (1) | JP3857640B2 (ja) |
| KR (1) | KR100554996B1 (ja) |
| CN (1) | CN100383972C (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4266302B2 (ja) | 2002-11-27 | 2009-05-20 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
| US20060140007A1 (en) * | 2004-12-29 | 2006-06-29 | Raul-Adrian Cernea | Non-volatile memory and method with shared processing for an aggregate of read/write circuits |
| JP2007207380A (ja) | 2006-02-03 | 2007-08-16 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP5367977B2 (ja) * | 2007-12-12 | 2013-12-11 | セイコーインスツル株式会社 | 不揮発性半導体記憶装置およびその書き込み方法と読み出し方法 |
| JP2012199292A (ja) * | 2011-03-18 | 2012-10-18 | Toshiba Corp | 半導体記憶装置 |
| KR20220036753A (ko) * | 2020-09-16 | 2022-03-23 | 삼성전자주식회사 | 로우 디코더를 포함하는 메모리 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US561739A (en) * | 1896-06-09 | Spotting-feed for knitting-machines | ||
| US4996669A (en) | 1989-03-08 | 1991-02-26 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
| US5088060A (en) | 1989-03-08 | 1992-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
| JP2725575B2 (ja) * | 1993-10-28 | 1998-03-11 | 日本電気株式会社 | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
| JPH08111096A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | 半導体記憶装置及びその消去方法 |
| KR100292565B1 (ko) * | 1998-04-09 | 2001-06-01 | 니시무로 타이죠 | 내부 전압 발생 회로와 반도체 메모리 |
| JP2000149582A (ja) * | 1998-09-08 | 2000-05-30 | Toshiba Corp | 昇圧回路，電圧発生回路及び半導体メモリ |
| KR100331563B1 (ko) | 1999-12-10 | 2002-04-06 | 윤종용 | 낸드형 플래쉬 메모리소자 및 그 구동방법 |
| JP4157269B2 (ja) | 2000-06-09 | 2008-10-01 | 株式会社東芝 | 半導体記憶装置 |
| JP4503809B2 (ja) * | 2000-10-31 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| US6853029B2 (en) * | 2001-05-28 | 2005-02-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with multi-layer gate structure |
-
2002
- 2002-11-29 JP JP2002347800A patent/JP3857640B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-24 US US10/370,512 patent/US6868010B2/en not_active Expired - Fee Related
- 2003-11-28 CN CNB2003101186809A patent/CN100383972C/zh not_active Expired - Fee Related
- 2003-11-28 KR KR1020030085624A patent/KR100554996B1/ko not_active IP Right Cessation
-
2005
- 2005-02-09 US US11/052,792 patent/US7158398B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040105309A1 (en) | 2004-06-03 |
| US7158398B2 (en) | 2007-01-02 |
| KR20040048341A (ko) | 2004-06-09 |
| KR100554996B1 (ko) | 2006-02-24 |
| US20050146930A1 (en) | 2005-07-07 |
| US6868010B2 (en) | 2005-03-15 |
| CN1505154A (zh) | 2004-06-16 |
| JP2004185660A (ja) | 2004-07-02 |
| CN100383972C (zh) | 2008-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060329 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
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