JP2003204001A

JP2003204001A - 半導体装置及びその動作方法

Info

Publication number: JP2003204001A
Application number: JP2002027436A
Authority: JP
Inventors: Yuji Takeuchi; 祐司竹内; Riichiro Shirata; 理一郎白田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-10-24
Filing date: 2002-02-04
Publication date: 2003-07-18
Anticipated expiration: 2022-02-04
Also published as: JP4004809B2; US20030085421A1; US6927998B2; KR100525137B1; US6806525B2; US20050023601A1; KR20030034016A

Abstract

(57)【要約】【課題】メモリセルのしきい値電圧のばらつきを減少
することができ、誤動作を防止することができる不揮発
性記憶回路を備えた半導体装置及びその動作方法を提供
する。【解決手段】半導体装置の不揮発性記憶回路は、第１
の方向に配列された第１、第２、第３及び第４のメモリ
セルと、第１のメモリセル上を第２の方向に延在し、第
２のメモリセルに接続された第１のビット線と、第２の
メモリセル上を第２の方向に延在し、第１のメモリセル
に接続された第２のビット線と、第３のメモリセル上を
第２の方向に延在し、第３のメモリセルに接続された第
３のビット線と、第４のメモリセル上を第２の方向に延
在し、第４のメモリセルに接続された第４のビット線と
を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の動作方法に関し、特に不揮発性記憶回路を備えた半導
体装置及びこの半導体装置の動作方法に関する。

【０００２】

【従来の技術】電気的に書込消去が可能な不揮発性記憶
回路を備えた半導体記憶装置として、NAND型EEPROM(Ele
ctrically Erasable Programmable Read Only Memory)
が知られている。図１９乃至図２３にはNAND型EEPROMの
デバイス構造を、図２４にはNAND型EEPROMの回路構成を
示す。

【０００３】NAND型EEPROMのメモリセルアレイ１００は
行列状に配列された複数のメモリセルユニット１０１に
より構築されている。メモリセルユニット１０１は、行
方向（ロウ方向）に複数個例えば８個直列に接続された
メモリセル１０２により構成されている。一般的に、メ
モリセル１０２には１ビット(bit)のデータを記憶する
ことができ、メモリセルユニット１０１には１バイト(b
yte)のデータを記憶することができる。

【０００４】NAND型EEPROMは図２１乃至図２３に示すよ
うに半導体基板１１０（半導体チップ）の主面に配設さ
れている。半導体基板１１０にはシリコン単結晶基板が
使用されている。複数個のメモリセル１０２は、この半
導体基板１１０の主面、図示しないが、実際には半導体
基板１１０の主面に配設されたウエル領域に配設されて
いる。メモリセル１０２の周囲、詳細にはゲート幅を規
定する領域には素子分離絶縁膜１１１が配設されてい
る。

【０００５】このメモリセル１０２は、チャネル形成領
域（半導体基板１１０又はウエル領域）と、第１のゲー
ト絶縁膜１２１と、第１のゲート絶縁膜１２１上のフロ
ーティングゲート電極（電荷蓄積部）１２２と、フロー
ティングゲート電極１２２上の第２のゲート絶縁膜１２
３と、第２のゲート絶縁膜１２３上のコントロールゲー
ト電極１２４と、ソース領域又はドレイン領域として使
用される一対の半導体領域１２５とを備えて構成されて
いる。すなわち、メモリセル１０２は、フローティング
ゲート電極１２２を有する、ｎチャネル導電型電界効果
トランジスタにより構成されている。メモリセルユニッ
ト１０１において、行方向に隣接する一方のメモリセル
１０２のソース領域又はドレイン領域である半導体領域
１２５は、他方のメモリセル１０２のドレイン領域又は
ソース領域である半導体領域１２５と一体的に形成され
ている。メモリセル１０２のコントロールゲート電極１
２４は、図１９及び図２２に示すように、列方向（カラ
ム方向）に隣接する他のメモリセルユニット１０１のメ
モリセル１０２のコントロールゲート電極１２４と一体
的に形成され、列方向に延在しかつ行方向に配列された
ワード線１２４ＷＬを構成するようになっている。

【０００６】メモリセルユニット１０１の一端側（図１
９において上側、図２３において左側）のメモリセル１
０２にはセル選択用トランジスタ１０５が配設されてい
る。メモリセルユニット１０１の他端（図１９において
下側、図２３において右側）にはセル選択用トランジス
タ１０６が配設されている。

【０００７】セル選択用トランジスタ１０５、セル選択
用トランジスタ１０６は、いずれもメモリセル１０２と
同様にｎチャネル導電型電界効果トランジスタにより構
成されている。すなわち、セル選択用トランジスタ１０
５は、チャネル形成領域と、チャネル形成領域上のゲー
ト絶縁膜１５１と、ゲート絶縁膜１５１上のゲート電極
１５２と、ソース領域又はドレイン領域として使用され
る一対のｎ型半導体領域１５５とを備えて構成されてい
る。ゲート電極１５２は、列方向に隣接する他のセル選
択用トランジスタ１０５のゲート電極１５２と一体的に
形成され、セル選択信号線１５２Ｓを構成するようにな
っている。

【０００８】同様に、セル選択用トランジスタ１０６
は、チャネル形成領域と、チャネル形成領域上のゲート
絶縁膜１６１と、ゲート絶縁膜１６１上のゲート電極１
６２と、ソース領域又はドレイン領域として使用される
一対のｎ型半導体領域１６５とを備えて構成されてい
る。ゲート電極１６２は、列方向に隣接する他のセル選
択用トランジスタ１０６のゲート電極１６２と一体的に
形成され、セル選択信号線１６２Ｓを構成するようにな
っている。

【０００９】ビット線１３６は、メモリセルユニット１
０１上において、ワード線１２４ＷＬと交差する行方向
に延在しかつ列方向に複数本配列されている。ビット線
１３６は、その下層のサブビット線１３３、接続孔配線
１３１のそれぞれを通してセル選択用トランジスタ１０
５の一方の半導体領域１５５に接続されている。サブビ
ット線１３３は、層間絶縁膜１３０上の第１層目の配線
層に形成されている。ビット線１３６は、サブビット線
１３３上を覆う層間絶縁膜１３５上の第２層目の配線層
に形成されている。

【００１０】ソース線１３４は、サブビット線１３３と
同一の第１層目の配線層に形成されており、列方向に延
在している。ソース線１３４は、接続孔配線１３２を通
してセル選択用トランジスタ１０６の一方の半導体領域
１６５に接続されている。

【００１１】図２５乃至図２７にはNAND型EEPROMの他の
デバイス構造を示す。なお、ここで説明するNAND型EEPR
OMの回路構成は図２４に示す回路構成と基本的に同一で
ある。図２５乃至図２７に示すNAND型EEPROMは、図１９
乃至図２３に示すNAND型EEPROMのサブビット線１３３を
備えていない。すなわち、ビット線１３６は、層間絶縁
膜１３０上の第１層目の配線層に形成され、接続孔配線
１３１を通してセル選択用トランジスタ１０５の一方の
半導体領域１５５に接続されている。さらに、NAND型EE
PROMは、第１層目の配線層に形成されるソース線１３４
は備えてなく、列方向に隣接するセル選択用トランジス
タ１０６の一方の半導体領域１６５を一体的に形成した
ソース線１６５Ｓを備えている。

【００１２】次に、上記図１９乃至図２３に示すNAND型
EEPROM、図２５乃至図２７に示すNAND型EEPROMの動作を
図２８を用いて説明する。

【００１３】（１）まず最初に、NAND型EEPROMのメモリ
セルアレイ１００において、データの消去動作が行われ
る。消去動作は、選択されたメモリブロック全体のメモ
リセル１０２のデータを一括消去するものである。この
消去動作においては、コントロールゲート電極１２４
（ワード線１２４ＷＬ）に０Ｖが印加され、半導体基板
（ウエル領域）１１０に例えば２０Ｖの高電位Ｖ_PPWが
印加される。このような消去動作電圧を印加することに
より、第１のゲート絶縁膜１２１にＦＮトンネル電流が
流れ、フローティングゲート電極（電荷蓄積部）１２２
から半導体基板１１０に電子が放出される。電子の放出
により、メモリセル１０２のしきい値電圧が負になる。

【００１４】（２）次に、データの書込動作が行われる
（ステップ１７０Ｓ。以下、「ステップ」は省略す
る。）。まず１本のワード線１２４ＷＬに接続されたメ
モリセル１０２において、偶数番目のビット線１３６
（ＢＬ２，ＢＬ４，…）に接続されたメモリセル１０２
と、奇数番目のビット線１３６（ＢＬ１，ＢＬ３，…）
に接続されたメモリセル１０２との２つに分けて、書込
動作が行われる。例えば、選択されたワード線１２４Ｗ
Ｌに接続された偶数番目の複数のメモリセル１０２に対
して同時に書込動作が行われる。

【００１５】メモリセル１０２に“０”データを書き込
む場合、すなわちメモリセル１０２のしきい値電圧を正
にシフトさせる場合、ビット線１３６に０Ｖが印加され
る。メモリセル１０２に“１”データを書き込む場合、
すなわちメモリセル１０２のしきい値電圧をシフトさせ
ない場合、ビット線１３６には書込電圧Ｖ_CC、例えば３
Ｖが印加される。ここで、偶数番目のビット線１３６に
接続されたメモリセル１０２に対してデータを書き込む
場合、奇数番目のビット線１３６には書込電圧Ｖ_CCが印
加される。そして、セル選択用トランジスタ１０５に接
続されたセル選択信号線１５２Ｓに書込電圧Ｖ_CC、非選
択のワード線１２４ＷＬに書込電圧Ｖ_PA _SS例えば１０Ｖ
が印加される。さらに、選択されたワード線１２４ＷＬ
に高電位の書込電圧Ｖ_PPW例えば２０Ｖがパルスにより
印加される（１７１Ｓ）。

【００１６】“０”データを書き込むメモリセル１０２
においては、ドレイン領域（半導体領域１２５）、チャ
ネル形成領域、ソース領域（半導体領域１２５）に０Ｖ
が印加され、チャネル形成領域とコントロールゲート電
極１２４との間に高電圧が印加されるので、第１のゲー
ト絶縁膜１２１にＦＮトンネル電流が流れ、電子がフロ
ーティングゲート電極１２２に注入される。つまり、メ
モリセル１０２のしきい値電圧を正にシフトさせること
ができる。

【００１７】また、“１”データを書き込むメモリセル
１０２においては、セル選択用トランジスタ１０５がカ
ットオフ状態になり、チャネル形成領域の電位は非選択
のコントロールゲート電極１２４に印加された電位Ｖ
_PASSとの間の容量カップリングにより上昇し、チャネル
形成領域とコントロールゲート電極１２４との間に発生
する電界を緩和することができる。つまり、チャネル形
成領域からフローティングゲート電極１２２への電子の
注入が禁止されるので、メモリセル１０２のしきい値電
圧はシフトしない。

【００１８】さらに、偶数番目のビット線１３６に接続
されたメモリセル１０２に対してデータ書込動作を行っ
ている時に、奇数番目のビット線１３６に接続されたメ
モリセル１０２のしきい値電圧は変動しない。

【００１９】（３）選択されたワード線１２４ＷＬに高
電位の書込電圧Ｖ_PPWが印加された後、“０”データが
書き込まれたメモリセル１０２のしきい値電圧が所定の
値まで到達したかどうかを検査するベリファイ読出動作
を行う（１７２Ｓ）。ベリファイ読出動作においては、
偶数番目のビット線１３６に読出電圧Ｖ_CC例えば３Ｖが
印加され、奇数番目のビット線１３６に０Ｖが印加さ
れ、選択されたメモリセル１０２に接続されたコントロ
ールゲート電極１２４（ワード線１２４ＷＬ）に０Ｖが
印加され、他のワード線１２４ＷＬ及びセル選択信号線
１５２Ｓに読出電圧Ｖ_CCが印加される。そして、このよ
うなベリファイ読出動作電圧が印加された状態におい
て、ビット線１３６からメモリセル１０２を通して電流
が流れるかどうかの確認が行われる。電流が流れる場合
には、選択されたメモリセル１０２のしきい値電圧が充
分に高くなっていない、すなわち書込動作が完了してい
ないことになる。このような場合には、再度、データの
書込動作が繰り返し行われる。

【００２０】また、電流が流れない場合には書込動作が
完了しているので、ビット線１３６の電位０Ｖを電位Ｖ
_CCに切り替え、以降のデータの書き込みを禁止し、メモ
リセル１０２のしきい値電圧の変動の防止が行われる。

【００２１】以下、同様の手順において、選択されたワ
ード線１２４ＷＬに接続され、偶数番目のビット線１３
６に接続されたすべてのメモリセル１０２のデータの書
き込みが完了するまで書込動作が繰り返し行われる（１
７３Ｓ）。

【００２２】（４）さらに、偶数番目のビット線１３６
に接続されたメモリセル１０２のデータの書込動作と同
様の手順により、奇数番目のビット線１３６に接続され
たメモリセル１０２のデータの書込動作が行われる（１
７５Ｓ及び１７６Ｓ）。ベリファイ読出動作（１７７
Ｓ）を行った後、選択されたワード線１２４ＷＬに接続
され、奇数番目のビット線１３６に接続されたすべての
メモリセル１０２のデータの書き込みが完了するまで書
込動作が繰り返し行われる（１７８Ｓ）。

【００２３】（５）そして、データの読出動作が行われ
る。読出動作はベリファイ読出動作と同様に行われる。
すなわち、読出動作においては、ビット線１３６に読出
電圧Ｖ _CC例えば３Ｖが印加され、選択されたメモリセル
１０２に接続されたコントロールゲート電極１２４（ワ
ード線１２４ＷＬ）に０Ｖが印加され、他のワード線１
２４ＷＬ及びセル選択信号線１５２Ｓに読出電圧Ｖ_CCが
印加される。そして、このような読出動作電圧が印加さ
れた状態において、ビット線１３６からメモリセル１０
２を通して電流が流れるかどうかの確認が行われる。読
出動作は、書込動作と同様に、偶数番目のビット線１３
６に接続されたメモリセル１０２の読出動作と、奇数番
目のビット線１３６に接続されたメモリセル１０２の読
出動作との２回の動作に分けて行われる。偶数番目のビ
ット線１３６に接続されたメモリセル１０２の読出動作
を行う場合、奇数番目のビット線１３６には０Ｖが印加
される。逆に、奇数番目のビット線１３６に接続された
メモリセル１０２の読出動作を行う場合、偶数番目のビ
ット線１３６には０Ｖが印加される。

【００２４】このように、偶数番目のビット線１３６に
接続されたメモリセル１０２の読出動作と、奇数番目の
ビット線１３６に接続されたメモリセル１０２の読出動
作とを分けて行うことにより、以下に説明するように、
列方向の隣接ビット線１３６間の干渉による、データの
誤読出動作を防止することができる。

【００２５】データの読出動作においては、ビット線１
３６を充電した後、選択されたコントロールゲート電極
１２４及び選択されたワード線１２４ＷＬ以外のコント
ロールゲート電極１２４は活性化され、ビット線１３６
の充電電位が下降するかどうかによってデータが識別さ
れている。すなわち、ビット線１３６の充電電位が下降
すれば“０”データ、下降しなければ“１”データとし
て認識されている。

【００２６】ここで、ビット線１３６を偶数番目と奇数
番目とに分けずに、すべてのビット線１３６を一括して
読み出す場合を最初に考える。図２９に示すように、ビ
ット線１３６（ＢＬ１）、ビット線１３６（ＢＬ２）、
ビット線１３６（ＢＬ３）は平行に並んでおり、ビット
線１３６（ＢＬ１）及びビット線１３６（ＢＬ３）に接
続されたメモリセル１０２には“０”データが格納さ
れ、ビット線１３６（ＢＬ２）に接続されているメモリ
セル１０２には“１”データが格納されていると仮定す
る。

【００２７】読出動作において、理想的にはビット線１
３６（ＢＬ１）及びビット線１３６（ＢＬ３）の充電電
位は下降し、ビット線１３６（ＢＬ２）の充電電位は下
降しないはずである。隣接するビット線１３６（ＢＬ
１）とビット線１３６（ＢＬ２）との間にはカップリン
グ容量Ｃ_BL12が存在し、隣接するビット線１３６（ＢＬ
２）とビット線１３６（ＢＬ３）との間にはカップリン
グ容量Ｃ_BL23が存在する。このため、ビット線１３６
（ＢＬ１）及びビット線１３６（ＢＬ３）の充電電位が
下降すると、カップリングノイズの影響を受け、ビット
線１３６（ＢＬ２）の充電電位は若干下降してしまう。
するとビット線１３６（ＢＬ２）に接続されたメモリセ
ル１０２に格納されたデータが“１”データであると誤
読出動作が生じる。微細化に伴いビット線１３６間の間
隔がさらに減少すれば、カップリングノイズはさらに増
大し、誤書込動作がより顕著な問題になる。

【００２８】このような問題点を解決可能な技術とし
て、例えば以下の文献に記載されるようなビット線シー
ルド技術が有効である。T.Tanaka et al., A Quick Int
elligent Page-Programming Architecture and a Shiel
ded Bitline Sensing Method for 3V-only NAND Flash
memory (IEEE J.Solid-State Circuits, vol.29, no.1
1, pp.1366-1373, Nov.1994.)。このビット線シールド
技術は、ページ読み出しを行う際に読み出しを行うビッ
ト線を１本おきとし、読み出しを行わないビット線を接
地することにより、カップリングノイズを減少させるこ
とが可能である。

【００２９】

【発明が解決しようとする課題】しかしながら、前述の
NAND型EEPROMにおいては、ビット線シールド技術によ
り、隣接するビット線１３６間に発生するカップリング
ノイズを減少することは可能ではあるが、さらに以下の
点についての配慮がなされていなかった。

【００３０】（１）NAND型EEPROMの微細化が進むと、隣
接するメモリセル１０２のフローティングゲート電極
（電荷蓄積部）１２２間の距離が縮まり、このフローテ
ィングゲート電極１２２間に発生するカップリング容量
の影響が強くなる傾向にある。図３０に示すように、同
一のメモリセルユニット１０１内において、行方向に隣
接するメモリセル１０２のフローティングゲート電極１
２２間にはカップリング容量Ｃ_FGRが発生する。さら
に、図３１に示すように、列方向に隣接するメモリセル
ユニット１０１のそれぞれのメモリセル１０２のフロー
ティングゲート電極１２２間にはカップリング容量Ｃ
_FGCが発生する。

【００３１】ここで、ある着目するメモリセル１０２に
対して隣接するメモリセル１０２のしきい値電圧が変化
すると、カップリング容量Ｃ_FGR及びＣ_FGCによる影響を
受け、着目するメモリセル１０２のしきい値電圧が見か
け上変化する。例えば、隣接するメモリセル１０２のし
きい値電圧が負から正へシフトすると、着目するメモリ
セル１０２のしきい値電圧は見かけ上つられて正の方向
へシフトする。すなわち、前述のように、書込動作を偶
数番目のビット線１３６に接続されたメモリセル１０２
と奇数番目のビット線１３６に接続されたメモリセル１
０２との２回に分けて行う場合、最初にデータが書き込
まれたメモリセル１０２のしきい値電圧が、カップリン
グ容量Ｃ_FGR及びＣ_FGCによる影響を受け、最後にデータ
が書き込まれたメモリセル１０２のしきい値電圧によ
り、見かけ上、シフトしてしまう。

【００３２】例えば、偶数番目のビット線１３６に接続
されたメモリセル１０２に最初にデータの書込動作が行
われ、ある着目したメモリセル１０２に “０”データ
が書き込まれたとする。この時、隣接する、奇数番目の
ビット線１３６に接続されたメモリセル１０２のしきい
値電圧は負(消去時のしきい値電圧のまま)である。次
に、着目したメモリセル１０２の両側に隣接する、奇数
番目のビット線１３６に接続されたメモリセル１０２に
“０”データが書き込まれる（しきい値電圧を負から正
にシフトさせる）と、着目したメモリセル１０２のしき
い値電圧がカップリング容量Ｃ_FGR及びＣ_FGCによる影響
を受けて正の方向にシフトする。

【００３３】このようなメモリセル１０２のしきい値電
圧の変動は、データの書込動作後のしきい値電圧のばら
つきの原因となり、NAND型EEPROMの誤動作等の原因にな
る。さらに、隣接するメモリセル１０２のフローティン
グゲート電極１２２間の容量結合は、微細化が進むにつ
れ、行列方向（縦方向及び横方向）ばかりでなく、斜め
方向においても問題になってきており、NAND型EEPROMの
誤動作は深刻な問題になりつつある。

【００３４】（２）NAND型EEPROM、AND型EEPROM等のEEP
ROMにおいては、１つのメモリセル当たりの記憶容量を
増加させるために、多値化メモリセルの開発が進められ
ている。多値化メモリセルは、２つのレベル（２値）に
分けていたしきい値電圧を例えば４つのレベル（４値）
に分け、メモリセル当たりの記憶容量を増やす技術であ
る。因みに、２値を有するメモリセルに対して４値を有
するメモリセルは、記憶容量が２倍に、又集積度が２倍
になる。当然のことながら、多値化メモリセルを実現す
るためには、データ書込動作後のしきい値電圧のばらつ
きを小さくする必要がある。

【００３５】しかしなから、前述のように、メモリセル
の微細化に伴い、隣接するメモリセルのフローティング
ゲート電極間の結合容量の影響が強くなる傾向にあり、
データ書込動作後のしきい値電圧のばらつきを充分に減
少することができないので、多値化メモリセルを実現す
ることが難しかった。

【００３６】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、データ書込動
作後のメモリセルのしきい値電圧の変動を減少すること
ができ、しきい値電圧のばらつきを減少することができ
る不揮発性記憶回路を備えた半導体装置の動作方法を提
供することである。

【００３７】さらに、本発明の目的は、誤動作を防止す
ることができ、電気的信頼性を向上することができる不
揮発性記憶回路を備えた半導体装置を提供することであ
る。特に、本発明の目的は、メモリセルのしきい値電圧
のばらつきを減少することにより誤動作を防止すること
ができ、電気的信頼性を向上することができる不揮発性
記憶回路を備えた半導体装置を提供することである。さ
らに、本発明の目的は、メモリセルのしきい値電圧のば
らつきを減少しつつ、ビット線に付加される寄生容量を
均一化することにより誤動作を防止することができ、電
気的信頼性を向上することができる不揮発性記憶回路を
備えた半導体装置を提供することである。

【００３８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、第１の方向に配列された第
１、第２、第３及び第４のメモリセルと、第１のメモリ
セル上を第２の方向に延在し、第２のメモリセルに接続
された第１のビット線と、第２のメモリセル上を第２の
方向に延在し、第１のメモリセルに接続された第２のビ
ット線と、第３のメモリセル上を第２の方向に延在し、
第３のメモリセルに接続された第３のビット線と、第４
のメモリセル上を第２の方向に延在し、第４のメモリセ
ルに接続された第４のビット線とを有する不揮発性記憶
回路を備えた半導体装置としたことである。

【００３９】本発明の第２の特徴は、第１の方向に配列
され、それぞれ第２の方向に延在する第１、第２、第３
及び第４のビット線と、第１、第２、第３及び第４のビ
ット線下にそれぞれ配設され、第２の方向に複数配列さ
れた、メモリセルを有するメモリセルユニットとを備
え、第２の方向に向かって４ｎ（ｎは自然数）番目及び
４ｎ＋１番目に配列された、第１のビット線下のメモリ
セルユニットのメモリセルは第２のビット線に接続され
るとともに、同一配列番目の第２のビット線下のメモリ
セルユニットのメモリセルは第１のビット線に接続さ
れ、第２の方向に向かって４ｎ＋２番目及び４ｎ＋３番
目に配列された、第３のビット線下のメモリセルユニッ
トのメモリセルは第４のビット線に接続されるととも
に、同一配列番目の第４のビット線下のメモリセルユニ
ットのメモリセルは第３のビット線に接続された不揮発
性記憶回路を備えた半導体装置としたことである。

【００４０】本発明の第３の特徴は、第１の方向に配列
され、それぞれ第２の方向に延在する第１、第２、第３
及び第４のビット線と、第１、第２、第３及び第４のビ
ット線下にそれぞれ配設され、第２の方向に複数配列さ
れた、メモリセルを有するメモリセルユニットとを備
え、第２の方向に向かって８ｎ（ｎは自然数）番目及び
８ｎ＋１番目に配列された、第１のビット線下のメモリ
セルユニットのメモリセルは第２のビット線に接続され
るとともに、同一配列番目の第２のビット線下のメモリ
セルユニットのメモリセルは第１のビット線に接続さ
れ、第２の方向に向かって８ｎ＋２番目及び８ｎ＋３番
目に配列された、第２のビット線下のメモリセルユニッ
トのメモリセルは第３のビット線に接続されるととも
に、同一配列番目の第３のビット線下のメモリセルユニ
ットのメモリセルは第２のビット線に接続され、第２の
方向に向かって８ｎ＋４番目及び８ｎ＋５番目に配列さ
れた、第３のビット線下のメモリセルユニットのメモリ
セルは第４のビット線に接続されるとともに、同一配列
番目の第４のビット線下のメモリセルユニットのメモリ
セルは第３のビット線に接続され、第２の方向に向かっ
て８ｎ＋６番目及び８ｎ＋７番目に配列された、第４の
ビット線下のメモリセルユニットのメモリセルは第１の
ビット線に接続されるとともに、同一配列番目の第１の
ビット線下のメモリセルユニットのメモリセルは第４の
ビット線に接続された不揮発性記憶回路を備えた半導体
装置としたことである。

【００４１】本発明の第４の特徴は、第１の方向に配列
された第１、第２、第３及び第４のメモリセルと、第１
のメモリセル上を第２の方向に延在し、第２のメモリセ
ルに接続された第１のビット線と、第２のメモリセル上
を第２の方向に延在し、第１のメモリセルに接続された
第２のビット線と、第３のメモリセル上を第２の方向に
延在し、第３のメモリセルに接続された第３のビット線
と、第４のメモリセル上を第２の方向に延在し、第４の
メモリセルに接続された第４のビット線とを有する不揮
発性記憶回路を備え、第１乃至第４のメモリセルにデー
タの書の込みを行う工程と、第１及び第３のビット線に
接続された第２及び第３のメモリセル、又は第２及び第
４のビット線に接続された第１及び第４のメモリセルの
少なくともいずれか一方のベリファイ読み出しを行う工
程とを備えた半導体装置の動作方法としたことである。

【００４２】本発明の第５の特徴は、３値以上の正数の
Ｍ値のデータの書き込みが可能なメモリセルが行列状に
複数配列されたメモリセルアレイと、メモリセルに接続
され、メモリセルアレイ上を第１の方向に延在し、第２
の方向に複数本配列されたワード線と、メモリセルに接
続され、メモリセルアレイ上を第２の方向に延在し、第
１の方向に複数本配列されたビット線と、複数本のビッ
ト線毎にそれぞれ配設された複数のセンスアンプ回路
と、複数のセンスアンプ回路毎にそれぞれ配設されたラ
ッチ回路とを有する不揮発性記憶回路を備えた半導体装
置としたことである。

【００４３】本発明の第６の特徴は、ビット線及びワー
ド線に接続され、３値以上の正数のＭ値のデータの書き
込みが可能なメモリセルが行列状に複数配列された不揮
発性記憶回路を備え、すべてのメモリセルを初期値に設
定する工程と、データの書き込み回数をＭ値−１回に分
割し、予定値に達する回数において初期値に順次加算す
るように、選択されたメモリセルにデータの書き込みを
行う工程とを備えた半導体装置の動作方法としたことで
ある。

【００４４】

【発明の実施の形態】次に、図面を参照して、本発明に
係る不揮発性記憶回路を備えた半導体装置及びその動作
方法を、本発明の実施の形態により説明する。以下の図
面の記載において、同一又は類似の部分には同一又は類
似の符号を付している。但し、図面は模式的なものであ
り、厚みと平面寸法との関係、各層の厚みの比率等は現
実のものとは異なることに留意すべきである。また、図
面相互間においても互いの寸法の関係や比率が異なる部
分が含まれていることは勿論である。

【００４５】（第１の実施の形態）本発明の第１の実施
の形態は、不揮発性記憶回路としてNAND型EEPROMを備え
た半導体装置及びその動作方法を説明するものである。

【００４６】［NAND型EEPROMを備えた半導体装置のレイ
アウト構成］図６に示すように、本発明の第１の実施の
形態に係る半導体装置１は不揮発性記憶回路としてNAND
型EEPROM２を備えている。NAND型EEPROM２は、メモリセ
ルアレイ３と、メモリセルアレイ３の一端（図６中、下
辺）に沿って配設されたセンスアンプ及び書込データラ
ッチ回路４と、メモリセルアレイ３の他の一端（図６
中、左辺）に沿って配設されたロウデコーダ５と、セン
スアンプ及び書込データラッチ回路４に接続されたカラ
ムデコーダ６と、カラムデコーダ６に接続されたデータ
入出力バッファ７と、ロウデコーダ５に接続されたアド
レスバッファ８とを少なくとも備えて構築されている。

【００４７】なお、本発明の第１の実施の形態に係る半
導体装置１はNAND型EEPROM２だけを備えた半導体記憶装
置であるが、本発明は必ずしもこのような構造に限定さ
れない。例えば、本発明は、少なくともNAND型EEPROM２
を備え、このNAND型EEPROM２と、SRAM、DRAM、ROM等の別
の種類の記憶回路、論理回路、中央演算処理ユニット
（CPU）等の回路とを同一半導体チップ上に集積化する
ようにしてもよい。

【００４８】［NAND型EEPROMのメモリセルアレイの回路
構成］図５に示すように、NAND型EEPROM２のメモリセル
アレイ３は、複数のメモリセルユニット３０を第２の方
向（図中、上下方向。行方向又はロウ方向）及び第２の
方向と交差する第１の方向（図中、横方向。列方向又は
カラム方向）に配列して構築されている。

【００４９】本発明の第１の実施の形態において、メモ
リセルユニット（又はメモリセルブロック）３０は、第
２の方向に隣接する複数個例えば８個のメモリセルＭを
電気的に直列に接続することにより構成されている。具
体的には、メモリセルユニット３０（１）は、合計８個
のメモリセルＭ₁₁〜Ｍ₁₈の直列接続により構成されてい
る。同様に、メモリセルユニット３０（２）はメモリセ
ルＭ₂₁〜Ｍ₂₈の直列接続により、メモリセルユニット３
０（３）はメモリセルＭ₃₁〜Ｍ₃₈の直列接続により、メ
モリセルユニット３０（４）はメモリセルＭ₄₁〜Ｍ₄₈の
直列接続によりそれぞれ構成されている。

【００５０】メモリセルＭは、フローティングゲート電
極（電荷蓄積部）及びコントロールゲート電極を有する
ｎチャネル導電型の絶縁ゲート型電界効果トランジスタ
（IGFET：Insulated Gate Field Effect Transistor）
で構成され、１トランジスタ構造である。ここで、IGFE
Tとは、MOSFET（Metal Oxide Semiconductor Field Eff
ect Transistor）、MISFET（Metal Insulator Semicond
uctor Field Effect Transistor）等を少なくとも含む
意味で使用される。

【００５１】そして、本発明の第１の実施の形態に係る
NAND型EEPROM２においては、第１の方向に配列されたメ
モリセルＭ₁₁（又はＭ₁₂〜Ｍ₁₈）、Ｍ₂₁（又はＭ₂₂〜Ｍ
₂₈）、Ｍ₃₁（又はＭ₃₂〜Ｍ₃₈）及びＭ₄₁（又はＭ₄₂〜Ｍ
₄₈）と、メモリセルＭ₁₁上を第２の方向に延在し、メモ
リセルＭ₂₁に接続されたビット線ＢＬ１と、メモリセル
Ｍ₂₁上を第２の方向に延在し、メモリセルＭ₁₁に接続さ
れたビット線ＢＬ２と、メモリセルＭ₃₁上を第２の方向
に延在し、メモリセルＭ₃₁に接続されたビット線ＢＬ３
と、メモリセルＭ₄₁上を第２の方向に延在し、メモリセ
ルＭ₄₁に接続されたビット線ＢＬ４とを備えて構成され
ている。

【００５２】すなわち、メモリセルユニット３０（１）
の図中上側の一端はセル選択用トランジスタＳ₁₁を通し
てビット線ＢＬ２に接続され、図中下側の他端はセル選
択用トランジスタＳ₁₂を通してソース線ＳＬに接続され
ている。メモリセルユニット３０（２）の一端はセル選
択用トランジスタＳ₂₁を通してビット線ＢＬ１に接続さ
れ、他端はセル選択用トランジスタＳ₂₂を通してソース
線ＳＬに接続されている。つまり、ビット線ＢＬ１とメ
モリセルユニット３０（２）との間、ビット線ＢＬ２と
メモリセルユニット３０（１）との間がツイスト状に接
続されている。一方、メモリセルユニット３０（３）の
一端はセル選択用トランジスタＳ₃₁を通してビット線Ｂ
Ｌ３に接続され、他端はセル選択用トランジスタＳ₃₂を
通してソース線ＳＬに接続されている。メモリセルユニ
ット３０（４）の一端はセル選択用トランジスタＳ₄₁を
通してビット線ＢＬ４に接続され、他端はセル選択用ト
ランジスタＳ₄₂を通してソース線ＳＬに接続されてい
る。つまり、ビット線ＢＬ３とメモリセルユニット３０
（３）との間、ビット線ＢＬ４とメモリセルユニット３
０（４）との間はストレートに接続されている。

【００５３】ビット線ＢＬ１は、メモリセルユニット３
０（１）上すなわちメモリセルＭ₁₁〜Ｍ₁₈上に配設さ
れ、第２の方向に延在している。同様に、ビット線ＢＬ
２は、メモリセルユニット３０（２）上すなわちメモリ
セルＭ₂₁〜Ｍ₂₈上に配設され、第２の方向に延在してい
る。ビット線ＢＬ３は、メモリセルユニット３０（３）
上すなわちメモリセルＭ₃₁〜Ｍ₃₈上に配設され、第２の
方向に延在している。ビット線ＢＬ４は、メモリセルユ
ニット３０（４）上すなわちメモリセルＭ₄₁〜Ｍ ₄₈上に
配設され、第２の方向に延在している。

【００５４】ワード線ＷＬは、第１の方向に配列された
メモリセルＭのコントロールゲート電極に電気的に接続
され、これらのメモリセルＭ上を第１の方向に延在し、
第２の方向に複数本例えば８本配列されている。具体的
には、ワード線ＷＬ１は、メモリセルユニット３０
（１）〜３０（４）のメモリセルＭ₁₁〜Ｍ₄₁のそれぞれ
に接続され、これらのメモリセルＭ₁₁〜Ｍ₄₁上を延在し
ている。以下、ワード線ＷＬ２〜ＷＬ７についても同様
の構成になっており、最終段のワード線ＷＬ８は、メモ
リセルユニット３０（１）〜３０（４）のメモリセルＭ
₁₈〜Ｍ₄₈のそれぞれに接続され、これらのメモリセルＭ
₁₈〜Ｍ₄₈上を延在している。

【００５５】セル選択用トランジスタＳ₁₁〜Ｓ₁₄のゲー
ト電極にはセル選択信号線ＳＧ１が電気的に接続されて
いる。同様に、セル選択用トランジスタＳ₂₁〜Ｓ₂₄のゲ
ート電極にはセル選択信号線ＳＧ２が電気的に接続され
ている。セル選択信号線ＳＧ１、ＳＧ２はいずれもワー
ド線ＷＬと同様に第１の方向に延在している。また、ソ
ース線ＳＬはワード線ＷＬと同様に第１の方向に延在し
ている。

【００５６】メモリセルアレイ３においては、このよう
な４個のメモリセルユニット３０（１）〜３０（４）及
び４本のビット線ＢＬ１〜ＢＬ４を含むパターンは繰り
返しパターンの基本単位（最小単位）である。このよう
な基本単位のパターンが、第１の方向に繰り返し配列さ
れ、第２の方向においてはビット線ＢＬとセル選択用ト
ランジスタＳ₁₁〜Ｓ₁₄との接続部、ソース線ＳＬとセル
選択用トランジスタＳ ₂₁〜Ｓ₂₄との接続部のそれぞれを
中心として線対称で繰り返し配列されることにより、メ
モリセルアレイ３が構築されている。

【００５７】［NAND型EEPROMのデバイス構造］NAND型EE
PROM２を備えた半導体装置１は、図１乃至図４、特に図
３及び図４に示すように、半導体基板４０（半導体チッ
プ）の主面に配設されている。半導体基板４０には例え
ばｎ型シリコン単結晶基板が使用されている。複数のメ
モリセルＭが配列されたメモリセルアレイ３は、この半
導体基板４０の主面部に形成されたｐ型ウエル領域４１
に配設されている。メモリセルＭの周囲、詳細にはゲー
ト幅を規定する領域には素子分離絶縁膜４２が配設され
ている。素子分離絶縁膜４２には例えばシリコン酸化膜
を実用的に使用することができる。

【００５８】メモリセルＭは、チャネル形成領域として
使用されるウエル領域４１と、第１のゲート絶縁膜４５
と、第１のゲート絶縁膜４５上のフローティングゲート
電極（電荷蓄積部）４６と、フローティングゲート電極
４６上の第２のゲート絶縁膜４７と、第２のゲート絶縁
膜４７上のコントロールゲート電極４８と、ソース領域
又はドレイン領域として使用される一対のｎ型半導体領
域４９とを備えて構成されている。

【００５９】第１のゲート絶縁膜４５には、例えばシリ
コン酸化膜、オキシナイトライド膜等の単層膜やそれら
の複合膜を実用的に使用することができる。第２のゲー
ト絶縁膜４７には、例えばシリコン酸化膜、シリコン窒
化膜、シリコン酸化膜を重ねた複合膜を実用的に使用す
ることができる。フローティングゲート電極４６には、
例えばシリコン多結晶膜を実用的に使用することができ
る。コントロールゲート電極４８には、例えばシリコン
多結晶膜、高融点シリサイド膜、高融点金属膜の単層
膜、又はシリコン多結晶膜上に高融点シリサイド膜若し
くは高融点金属膜を積層した複合膜を実用的に使用する
ことができる。

【００６０】メモリセルユニット３０において、第２の
方向（図１及び図２中上下方向、図３中横方向）に隣接
する一方のメモリセルＭのソース領域又はドレイン領域
である半導体領域４９は、他方のメモリセルＭのドレイ
ン領域又はソース領域である半導体領域４９と一体的に
形成されている。メモリセルＭのコントロールゲート電
極４８は、図１及び図２に示すように、第１の方向に隣
接する他のメモリセルユニット３０のメモリセルＭのコ
ントロールゲート電極４８と一体的に形成され、列方向
に延在しかつ行方向に配列されたワード線４８ＷＬを構
成するようになっている。

【００６１】セル選択用トランジスタＳ₁₁〜Ｓ₁₄は、チ
ャネル形成領域として使用されるウエル領域４１と、チ
ャネル形成領域上のゲート絶縁膜５１と、ゲート絶縁膜
５１上のゲート電極５２と、ソース領域又はドレイン領
域として使用される一対のｎ型半導体領域５３とを備え
て構成されている。第１の方向に隣接するセル選択用ト
ランジスタＳ₁₁〜Ｓ₁₄のそれぞれのゲート電極５２は一
体的に形成され、セル選択信号線５２ＳＧ１を構成する
ようになっている。

【００６２】同様に、セル選択用トランジスタＳ₂₁〜Ｓ
₂₄は、チャネル形成領域として使用されるウエル領域４
１と、チャネル形成領域上のゲート絶縁膜５５と、ゲー
ト絶縁膜５５上のゲート電極５６と、ソース領域又はド
レイン領域として使用される一対のｎ型半導体領域５７
とを備えて構成されている。第１の方向に隣接するセル
選択用トランジスタＳ₂₁〜Ｓ₂₄のそれぞれのゲート電極
５６は一体的に形成され、セル選択信号線５６ＳＧ２を
構成するようになっている。

【００６３】ビット線６６は、層間絶縁膜６４上に第２
層目の配線として形成され、層間絶縁膜６０上に第１層
目の配線として形成されたサブビット線６３を通してセ
ル選択用トランジスタＳ₁の半導体領域５３に接続され
ている。ビット線６６とサブビット線６３との間は、層
間絶縁膜６４に形成された接続孔６５を通して接続され
ている。サブビット線６３と半導体領域５３との間は、
層間絶縁膜６０に形成された接続孔６１内に埋設された
接続孔配線（プラグ）６２を通して接続されている。ビ
ット線６６、サブビット線６３には、例えばアルミニウ
ム膜、アルミニウム合金（Al-Si、Al-Cu、Al-Cu-Si等）
膜、銅膜等を実用的に使用することができる。

【００６４】必ずしもここで説明するような形状に限定
されるものではないが、ビット線６６（ＢＬ１）とメモ
リセルユニット３０（２）との間の接続には、図１及び
図２に示すように、メモリセルユニット３０（１）上か
らメモリセルユニット３０（２）上に第１の方向に延
び、メモリセルユニット３０（２）上において第２の方
向に折れ曲がる、平面逆Ｌ字形状のサブビット線６３
（１−２）が使用されている。ビット線６６（ＢＬ２）
とメモリセルユニット３０（１）との間の接続には、メ
モリセルユニット３０（２）上からメモリセルユニット
３０（１）上に第１の方向に延び、メモリセルユニット
３０（１）上において第２の方向に折れ曲がる、平面Ｌ
字形状のサブビット線６３（２−１）が使用されてい
る。一方、ビット線６６（ＢＬ３）とメモリセルユニッ
ト３０（３）との間の接続には、メモリセルユニット３
０（３）上において第２の方向に延びる、平面Ｉ形状の
サブビット線６３（３）が使用されている。同様に、ビ
ット線６６（ＢＬ４）とメモリセルユニット３０（４）
との間の接続には、メモリセルユニット３０（４）上に
おいて第２の方向に延びる、平面Ｉ形状のサブビット線
６３（４）が使用されている。これらのサブビット線６
３は、ビット線６６とセル選択用トランジスタＳ₁の半
導体領域５３との間を電気的に接続するとともに、この
接続部のレイアウトルールを緩和し、さらに前述のよう
にツイスト状の接続構造を実現することができる。さら
に、サブビット線６３は、ソース線６３ＳＬと同一配線
層に配設されているので、特に製造工程を増加すること
なく、配線層のマスクパターンを変更するだけで容易に
形成することができる。

【００６５】ソース線６３ＳＬは、層間絶縁膜６０に形
成された接続孔６１内に埋設された接続孔配線６２を通
してセル選択用トランジスタＳ₂の半導体領域５７に接
続されている。

【００６６】ワード線４８ＷＬ（４８ＷＬ１〜４８ＷＬ
８）は、第１の方向に隣接するメモリセルユニット３０
（１）〜３０（４）のそれぞれのメモリセルＭのコント
ロールゲート電極４８を一体に形成することにより構成
されている。

【００６７】［NAND型EEPROMの動作］次に、NAND型EEPR
OM２の動作を、図１乃至図５及び図７を用いて説明す
る。

【００６８】（１）まず最初に、NAND型EEPROM２のメモ
リセルアレイ３において、データの消去動作が行われ
る。消去動作は、選択されたメモリブロック全体のメモ
リセルＭのデータを一括消去するものである。この消去
動作においては、コントロールゲート電極４８（ワード
線４８ＷＬ１〜４８ＷＬ８）に０Ｖが印加され、ウエル
領域４１に例えば２０Ｖの高電位Ｖ_PPWが印加される。
このような消去動作電圧を印加することにより、第１の
ゲート絶縁膜４５にＦＮトンネル電流が流れ、フローテ
ィングゲート電極（電荷蓄積部）４６からウエル領域４
１に電子が放出される。電子の放出により、すべてのメ
モリセルＭ（Ｍ₁₁〜Ｍ₁₈、Ｍ₂₁〜Ｍ₂₈、Ｍ₃₁〜Ｍ₃₈、Ｍ
₄₁〜Ｍ₄₈、）のしきい値電圧が負になる。

【００６９】（２）次に、データの書込動作が行われる
（７０Ｓ）。まず１本のワード線４８ＷＬに接続された
メモリセルＭにおいて、偶数番目のビット線６６（ＢＬ
２及びＢＬ４）に接続されたメモリセルＭ（例えば
Ｍ₁₁、Ｍ₄₁）と、奇数番目のビット線６６（ＢＬ１及び
ＢＬ３）に接続されたメモリセルＭ（例えばＭ₂₁、
Ｍ₃₁）との２つに分けて、書込動作が行われる。ここ
で、ビット線６６を偶数番目と奇数番目とに分けて書込
動作を行う理由は、隣接するビット線６６間のカップリ
ングノイズに起因する干渉を減少し、誤読出動作の発生
を防止するためである。

【００７０】例えば、選択されたワード線４８ＷＬに接
続され、偶数番目のビット線６６（ＢＬ２及びＢＬ４）
に接続された複数のメモリセルＭ（例えばＭ₁₁、Ｍ₄₁）
に対して同時に書込動作が行われる。

【００７１】メモリセルＭに“０”データを書き込む場
合、すなわちメモリセルＭのしきい値電圧を正にシフト
させる場合、選択されたビット線６６に０Ｖが印加され
る。メモリセルＭに“１”データを書き込む場合、すな
わちメモリセルＭのしきい値電圧をシフトさせない場
合、選択されたビット線６６には書込電圧Ｖ_CC、例えば
３Ｖが印加される。ここで、偶数番目のビット線６６に
接続されたメモリセルＭに対してデータを書き込む場
合、奇数番目のビット線６６には書込電圧Ｖ_CCが印加さ
れる。そして、セル選択用トランジスタＳ₁₁〜Ｓ₁₄に接
続されたセル選択信号線５２ＳＧ１に書込電圧Ｖ_CC、非
選択のワード線４８ＷＬに書込電圧Ｖ_PASS例えば１０Ｖ
が印加される。さらに、選択されたワード線４８ＷＬに
高電位の書込電圧Ｖ_PPW例えば２０Ｖがパルスにより印
加される（７１Ｓ）。

【００７２】“０”データを書き込むメモリセルＭにお
いては、ドレイン領域（半導体領域４９）、チャネル形
成領域、ソース領域（半導体領域４９）に０Ｖが印加さ
れ、チャネル形成領域とコントロールゲート電極４８と
の間に高電圧が印加されるので、第１のゲート絶縁膜４
５にＦＮトンネル電流が流れ、電子がフローティングゲ
ート電極４６に注入される。つまり、メモリセルＭのし
きい値電圧を正にシフトさせることができる。

【００７３】また、“１”データを書き込むメモリセル
Ｍにおいては、セル選択用トランジスタＳ₁₁〜Ｓ₁₄がカ
ットオフ状態になり、チャネル形成領域の電位は非選択
のコントロールゲート電極４８に印加された電位Ｖ_PASS
との間の容量カップリングにより上昇し、チャネル形成
領域とコントロールゲート電極４８との間に発生する電
界を緩和することができる。つまり、チャネル形成領域
からフローティングゲート電極４６への電子の注入が禁
止されるので、メモリセルＭのしきい値電圧はシフトし
ない。

【００７４】さらに、偶数番目のビット線６６（ＢＬ
２、ＢＬ４）に接続されたメモリセルＭに対してデータ
書込動作を行っている時に、奇数番目のビット線６６
（ＢＬ１、ＢＬ３）に接続されたメモリセルＭのしきい
値電圧は変動しない。

【００７５】（３）選択されたワード線４８ＷＬに高電
位の書込電圧Ｖ_PPWが印加された後、“０”データが書
き込まれたメモリセルＭのしきい値電圧が所定の値まで
到達したかどうかを検査するベリファイ読出動作を行う
（７２Ｓ）。ベリファイ読出動作においては、偶数番目
のビット線６６に読出電圧Ｖ_CC例えば３Ｖが印加され、
奇数番目のビット線６６に０Ｖが印加され、選択された
メモリセルＭに接続されたコントロールゲート電極４８
（ワード線４８ＷＬ）に０Ｖが印加され、他のワード線
４８ＷＬ及びセル選択信号線５２ＳＧ１に読出電圧Ｖ_CC
が印加される。そして、このようなベリファイ読出動作
電圧が印加された状態において、ビット線６６からメモ
リセルＭを通して電流が流れるかどうかの確認が行われ
る。電流が流れる場合には、選択されたメモリセルＭの
しきい値電圧が充分に高くなっていない、すなわち書込
動作が完了していないことになる。このような場合に
は、再度、データの書込動作が繰り返し行われる。

【００７６】また、電流が流れない場合には書込動作が
完了しているので、ビット線６６の電位０Ｖを電位Ｖ_CC
に切り替え、以降のデータの書き込みを禁止し、メモリ
セルＭのしきい値電圧の変動の防止が行われる。

【００７７】以下、同様の手順において、選択されたワ
ード線４８ＷＬに接続され、偶数番目のビット線６６に
接続されたすべてのメモリセルＭのデータの書き込みが
完了するまで書込動作が繰り返し行われる（７３Ｓ）。

【００７８】（４）さらに、偶数番目のビット線６６に
接続されたメモリセルＭのデータの書込動作と同様の手
順により、奇数番目のビット線６６に接続されたメモリ
セルＭのデータの書込動作が行われる（７５Ｓ及び７６
Ｓ）。

【００７９】（５）偶数番目のビット線６６に接続され
たメモリセルＭに書き込まれたデータのベリファイ読出
動作と同様な手順により、奇数番目のビット線６６に接
続されたメモリセルＭに書き込まれたデータのベリファ
イ読出動作を行う（７７Ｓ）。ベリファイ読出動作は、
すべてのメモリセルＭのデータの書き込みが完了するま
で繰り返し行われる（７８Ｓ）。

【００８０】（６）そして、データの読出動作が行われ
る。読出動作はベリファイ読出動作と同様に行われる。
すなわち、読出動作においては、ビット線６６に読出電
圧Ｖ_CC例えば３Ｖが印加され、選択されたメモリセルＭ
に接続されたコントロールゲート電極４８（ワード線４
８ＷＬ）に０Ｖが印加され、選択されていないワード線
４８ＷＬ及びセル選択信号線５２ＳＧ１に読出電圧Ｖ_CC
が印加される。そして、このような読出動作電圧が印加
された状態において、ビット線６６からメモリセルＭを
通して電流が流れるかどうかの確認が行われる。読出動
作は、書込動作と同様に、偶数番目のビット線６６（Ｂ
Ｌ２、ＢＬ４）に接続されたメモリセルＭ（例えば
Ｍ₁₁、Ｍ₁₄）の読出動作と、奇数番目のビット線６６
（ＢＬ１、ＢＬ３）に接続されたメモリセルＭ（例えば
Ｍ₂₁、Ｍ₃₄）の読出動作との２回の動作に分けて行われ
る。偶数番目のビット線６６に接続されたメモリセルＭ
の読出動作を行う場合、奇数番目のビット線６６には０
Ｖが印加される。逆に、奇数番目のビット線６６に接続
されたメモリセルＭの読出動作を行う場合、偶数番目の
ビット線６６には０Ｖが印加される。

【００８１】このように構成される本発明の第１の実施
の形態に係るNAND型EEPROM２を備えた半導体装置１及び
その動作方法においては、奇数番目のビット線６６（Ｂ
Ｌ１）がメモリセルユニット３０（２）のメモリセルＭ
₂₁〜Ｍ₂₈に接続され、奇数番目のビット線６６（ＢＬ
３）がメモリセルユニット３０（３）のメモリセルＭ₃₁
〜Ｍ₃₈に接続されているので、ベリファイ読出動作及び
通常の読出動作がこれらのメモリセルＭ₂₁〜Ｍ₂₈及びＭ
₃₁〜Ｍ₃₈に対して同時に行われる。同様に、偶数番目の
ビット線６６（ＢＬ２）がメモリセルユニット３０
（１）のメモリセルＭ ₁₁〜Ｍ₁₈に接続され、偶数番目の
ビット線６６（ＢＬ４）がメモリセルユニット３０
（４）のメモリセルＭ₄₁〜Ｍ₄₈に接続されているので、
ベリファイ読出動作及び通常の読出動作がこれらのメモ
リセルＭ₁₁〜Ｍ₁₈及びＭ₄₁〜Ｍ₄₈に対して同時に行われ
る。この結果、隣接するメモリセルＭのフローティング
ゲート電極（電荷蓄積部）４６間のカップリングノイズ
によるしきい値電圧の変動を減少することができる。

【００８２】例えば、前述の図２４に示すNAND型EEPROM
においては、ベリファイ読出動作又は通常の読出動作に
おいて、着目するメモリセル１０２に隣接する他のメモ
リセル１０２のフローティングゲート電極（電荷蓄積
部）１２２に蓄積された電荷量が異なることによってし
きい値電圧に変動が生じる。つまり、ビット線１３６の
1本おきの配列に対応するメモリセル１０２毎に書込動
作を行うために、素子分離領域１１１を挟んで両側に隣
接するメモリセル１０２の影響を受ける。具体的には、
図２４に示す偶数番目のメモリセル１０２（Ｍ₂₂）に先
にデータを書き込む場合、第２番目のメモリセルユニッ
ト１０１と第４番目のメモリセルユニット１０１に対し
て同時に書込動作が行われる。メモリセルＭ₂₂に着目す
ると、それよりも後から書き込まれるメモリセルＭ₁₂お
よびメモリセルＭ₃₂の影響を受けてしまう。また斜め方
向に隣接するメモリセルＭ₁₁、Ｍ₁₃、Ｍ₃₁、Ｍ₃₃の影響
も受ける。

【００８３】本発明の第１の実施の形態に係るNAND型EE
PROM２を備えた半導体装置１及びその動作方法において
は、図５に示すように、メモリセルＭ₂₂）にデータを書
き込む場合には、奇数番目のビット線６６（ＢＬ１及び
ＢＬ３）に接続された第２番目のメモリセルユニット３
０（２）及び第３番目のメモリセルユニット３０（３）
に対して同時に書込動作が行われる。つまり、着目する
メモリセルＭ₂₂とこのメモリセルＭ₂₂に隣接するメモリ
セルＭ₃₂にも同時に書込動作が行われる。従って、ベリ
ファイ読出動作時及び通常の読出動作時において、メモ
リセルＭ₂₂は、第１の方向の一方に隣接するメモリセル
Ｍ₃₂の影響をほとんど受けなくなり、第１の方向の他方
に隣接するメモリセルＭ₁₂の影響のみとなる。すなわ
ち、メモリセルＭ₂₂のカップリングノイズの影響を減少
することができるので、メモリセルＭ₂₂のしきい値電圧
の見かけ上の変動を抑制することができ、しきい値電圧
のばらつきを減少することができる。さらに、NAND型EE
PROM２の誤読出動作をなくすことができる。

【００８４】なお、本発明の第１の実施の形態に係るNA
ND型EEPROM２の動作方法おいて、ベリファイ読出動作
は、偶数番目のビット線６６（ＢＬ２、ＢＬ４）に接続
されたメモリセルＭのみ、又は奇数番目のビット線６６
（ＢＬ１、ＢＬ３）に接続されたメモリセルＭのみ、行
うようにしてもよい。また、ベリファイ読出動作におい
て、偶数番目のビット線６６（ＢＬ２、ＢＬ４）に接続
されたメモリセルＭと、奇数番目のビット線６６（ＢＬ
１、ＢＬ３）に接続されたメモリセルＭとの読出順序は
特に規定されるものではなく、前者のメモリセルＭのベ
リファイ読出動作を行った後に後者のメモリセルＭのベ
リファイ読出動作を行っても、又その逆であってもよ
い。

【００８５】（第２の実施の形態）本発明の第２の実施
の形態は、本発明の第１の実施の形態に係る半導体装置
１及びその動作方法において、書込動作方式を代えた例
を説明するものである。

【００８６】［半導体装置のデバイス構造］本発明の第
２の実施の形態に係るNAND型EEPROM２を備えた半導体装
置１の基本的な構造は、本発明の第１の実施の形態に係
るNAND型EEPROM２を備えた半導体装置１と同一であり、
特に図示しないが、中間電圧Ｖｍの電源発生回路を備え
ている。なお、この電源発生回路は、必ずしも半導体装
置１に内蔵する必要はなく、外部電源発生回路から半導
体装置１に供給するようにしてもよい。

【００８７】［NAND型EEPROMの動作］次に、NAND型EEPR
OM２の動作を、前述の図１乃至図５及び図７を用いて説
明する。

【００８８】（１）本発明の第１の実施の形態に係るNA
ND型EEPROM２の動作方法と同様に、まず最初に、NAND型
EEPROM２のメモリセルアレイ３において、データの消去
動作が行われる。

【００８９】（２）次に、データの書込動作が行われる
（７０Ｓ）。まず１本のワード線４８ＷＬに接続された
メモリセルＭにおいて、偶数番目のビット線６６（ＢＬ
２及びＢＬ４）に接続されたメモリセルＭ（例えば
Ｍ₁₁、Ｍ₄₁）と、奇数番目のビット線６６（ＢＬ１及び
ＢＬ３）に接続されたメモリセルＭ（例えばＭ₂₁、
Ｍ₃₁）との２つに分けて、書込動作が行われる。この理
由は前述と同様である。

【００９０】例えば、選択されたワード線４８ＷＬに接
続され、偶数番目のビット線６６（ＢＬ２及びＢＬ４）
に接続された複数のメモリセルＭ（例えばＭ₁₁、Ｍ₄₁）
に対して同時に書込動作が行われる。

【００９１】メモリセルＭに“０”データを書き込む場
合、すなわちメモリセルＭのしきい値電圧を正にシフト
させる場合、選択されたビット線６６に０Ｖが印加され
る。メモリセルＭに“１”データを書き込む場合、すな
わちメモリセルＭのしきい値電圧をシフトさせない場
合、選択されたビット線６６には中間電圧Ｖｍ、例えば
８Ｖが印加される。ここで、中間電圧Ｖｍは、前述のよ
うに半導体装置１に内蔵された電源発生回路又は外部電
源発生回路から供給される。

【００９２】偶数番目のビット線６６に接続されたメモ
リセルＭに対してデータを書き込む場合、奇数番目のビ
ット線６６には中間電圧Ｖｍが印加される。そして、セ
ル選択用トランジスタＳ₁₁〜Ｓ₁₄に接続されたセル選択
信号線５２ＳＧ１に中間電圧Ｖｍ、非選択のワード線４
８ＷＬに中間電圧Ｖｍが印加される。さらに、選択され
たワード線４８ＷＬに高電位の書込電圧Ｖ_PPW例えば２
０Ｖがパルスにより印加される（７１Ｓ）。

【００９３】“０”データを書き込むメモリセルＭにお
いては、ドレイン領域（半導体領域４９）、チャネル形
成領域、ソース領域（半導体領域４９）に０Ｖが印加さ
れ、チャネル形成領域とコントロールゲート電極４８と
の間に高電圧が印加されるので、第１のゲート絶縁膜４
５にＦＮトンネル電流が流れ、電子がフローティングゲ
ート電極４６に注入される。つまり、メモリセルＭのし
きい値電圧を正にシフトさせることができる。

【００９４】また、“１”データを書き込むメモリセル
Ｍにおいては、ドレイン領域（半導体領域４９）、チャ
ネル形成領域、ソース領域（半導体領域４９）に中間電
圧Ｖｍが印加され、チャネル形成領域とコントロールゲ
ート電極４８との間の電位差が“０”データを書き込む
メモリセルＭに比べて小さくなるので、チャネル形成領
域からフローティングゲート電極４６への電子の注入が
禁止され、メモリセルＭのしきい値電圧はシフトしな
い。

【００９５】さらに、偶数番目のビット線６６（ＢＬ
２、ＢＬ４）に接続されたメモリセルＭに対してデータ
書込動作を行っている時に、奇数番目のビット線６６
（ＢＬ１、ＢＬ３）に接続されたメモリセルＭのしきい
値電圧は変動しない。

【００９６】（３）さらに、偶数番目のビット線６６に
接続されたメモリセルＭのデータの書込動作と同様の手
順により、奇数番目のビット線６６に接続されたメモリ
セルＭのデータの書込動作が行われる。

【００９７】（４）そして、本発明の第１の実施の形態
に係るNAND型EEPROM２の動作と同様に、ベリファイ読出
動作を行う（７２Ｓ）。ベリファイ読出動作は、データ
の書込動作が完了するまで繰り返し行われる。

【００９８】（５）本発明の第１の実施の形態に係るNA
ND型EEPROM２の動作と同様に、データの読出動作が行わ
れる。

【００９９】このように構成される本発明の第２の実施
の形態に係るNAND型EEPROM２を備えた半導体装置１及び
その動作方法においては、書込動作中に中間電位Ｖｍを
使用することが異なるが、基本的には本発明の第１の実
施の形態に係るNAND型EEPROM２を備えた半導体装置１及
びその動作方法により得られる効果と同様の効果を得る
ことができる。

【０１００】（第３の実施の形態）本発明の第３の実施
の形態は、大容量メモリとしてのAND型EEPROMを備えた
半導体装置及びその動作方法を説明するものである。

【０１０１】［AND型EEPROMのメモリセルアレイの回路
構成］本発明の第３の実施の形態に係る半導体装置１に
は、図８に示すようなAND型EEPROMを備えている。このA
ND型EEPROMのメモリセルアレイ３は、複数のメモリセル
ユニット３１を第１の方向及び第２の方向に配列して構
築されている。

【０１０２】本発明の第３の実施の形態において、メモ
リセルユニット３１は、第２の方向に隣接する複数個例
えば４個のメモリセルＭを電気的に並列に接続すること
により構成されている。具体的には、メモリセルユニッ
ト３１（１）は、合計４個のメモリセルＭ₁₁〜Ｍ₁₄の並
列接続により構成されている。同様に、メモリセルユニ
ット３１（２）はメモリセルＭ₂₁〜Ｍ₂₄の並列接続によ
り、メモリセルユニット３１（３）はメモリセルＭ₃₁〜
Ｍ₃₄の並列接続により、メモリセルユニット３１（４）
はメモリセルＭ₄₁〜Ｍ₄₄の並列接続によりそれぞれ構成
されている。

【０１０３】メモリセルＭは、本発明の第１の実施の形
態に係るNAND型EEPROM２のメモリセルＭと同様に、フロ
ーティングゲート電極（電荷蓄積部）及びコントロール
ゲート電極を有するｎチャネル導電型IGFETで構成さ
れ、１トランジスタ構造である。

【０１０４】そして、本発明の第３の実施の形態に係る
AND型EEPROMにおいては、第１の方向に配列されたメモ
リセルＭ₁₁（又はＭ₁₂〜Ｍ₁₄）、Ｍ₂₁（又はＭ₂₂〜
Ｍ₂₄）、Ｍ ₃₁（又はＭ₃₂〜Ｍ₃₄）及びＭ₄₁（又はＭ₄₂〜
Ｍ₄₄）と、メモリセルＭ₁₁上を第２の方向に延在し、メ
モリセルＭ₂₁に接続されたビット線ＢＬ１と、メモリセ
ルＭ ₂₁上を第２の方向に延在し、メモリセルＭ₁₁に接続
されたビット線ＢＬ２と、メモリセルＭ₃₁上を第２の方
向に延在し、メモリセルＭ₃₁に接続されたビット線ＢＬ
３と、メモリセルＭ₄₁上を第２の方向に延在し、メモリ
セルＭ₄₁に接続されたビット線ＢＬ４とを備えて構成さ
れている。

【０１０５】すなわち、メモリセルユニット３１（１）
の一端はセル選択用トランジスタＳ ₁₁を通してビット線
ＢＬ２に接続され、他端はセル選択用トランジスタＳ₁₂
を通してソース線ＳＬに接続されている。メモリセルユ
ニット３１（２）の一端はセル選択用トランジスタＳ₂₁
を通してビット線ＢＬ１に接続され、他端はセル選択用
トランジスタＳ₂₂を通してソース線ＳＬに接続されてい
る。つまり、ビット線ＢＬ１とメモリセルユニット３１
（２）との間、ビット線ＢＬ２とメモリセルユニット３
１（１）との間がツイスト状に接続されている。一方、
メモリセルユニット３１（３）の一端はセル選択用トラ
ンジスタＳ₃₁を通してビット線ＢＬ３に接続され、他端
はセル選択用トランジスタＳ₃₂を通してソース線ＳＬに
接続されている。メモリセルユニット３１（４）の一端
はセル選択用トランジスタＳ₄₁を通してビット線ＢＬ４
に接続され、他端はセル選択用トランジスタＳ₄₂を通し
てソース線ＳＬに接続されている。つまり、ビット線Ｂ
Ｌ３とメモリセルユニット３１（３）との間、ビット線
ＢＬ４とメモリセルユニット３１（４）との間はストレ
ートに接続されている。

【０１０６】ビット線ＢＬ１は、メモリセルユニット３
１（１）に配設され、第２の方向に延在している。同様
に、ビット線ＢＬ２は、メモリセルユニット３１（２）
上に配設され、第２の方向に延在している。ビット線Ｂ
Ｌ３は、メモリセルユニット３１（３）上に配設され、
第２の方向に延在している。ビット線ＢＬ４は、メモリ
セルユニット３１（４）上に配設され、第２の方向に延
在している。

【０１０７】ワード線ＷＬは、第１の方向に配列された
メモリセルＭのコントロールゲート電極に電気的に接続
され、これらのメモリセルＭ上を第１の方向に延在し、
第２の方向に複数本例えば４本配列されている。

【０１０８】セル選択用トランジスタＳ₁₁〜Ｓ₁₄のゲー
ト電極にはセル選択信号線ＳＧ１が電気的に接続されて
いる。同様に、セル選択用トランジスタＳ₂₁〜Ｓ₂₄のゲ
ート電極にはセル選択信号線ＳＧ２が電気的に接続され
ている。セル選択信号線ＳＧ１、ＳＧ２はいずれもワー
ド線ＷＬと同様に第１の方向に延在している。また、ソ
ース線ＳＬはワード線ＷＬと同様に第１の方向に延在し
ている。

【０１０９】メモリセルアレイ３においては、このよう
な４個のメモリセルユニット３１（１）〜３１（４）及
び４本のビット線ＢＬ１〜ＢＬ４を含むパターンは繰り
返しパターンの基本単位（最小単位）である。このよう
な基本単位のパターンが、第１の方向に繰り返し配列さ
れ、第２の方向においてはビット線ＢＬとセル選択用ト
ランジスタＳ₁₁〜Ｓ₁₄との接続部、ソース線ＳＬとセル
選択用トランジスタＳ ₂₁〜Ｓ₂₄との接続部のそれぞれを
中心として線対称で繰り返し配列されることにより、メ
モリセルアレイ３が構築されている。

【０１１０】なお、本発明の第３の実施の形態に係るAN
D型EEPROMの動作は、本発明の第１の実施の形態に係るN
AND型EEPROM２の動作と基本的には同一であるので、こ
こでの説明は省略する。

【０１１１】このように構成される本発明の第３の実施
の形態に係るAND型EEPROMを備えた半導体装置１及びそ
の動作方法においては、本発明の第１の実施の形態に係
るNAND型EEPROM２を備えた半導体装置１及びその動作方
法により得られる効果と同等の効果を得ることができ
る。

【０１１２】（第４の実施の形態）本発明の第４の実施
の形態は、バイト単位又はページ単位のデータ書き換
え、データの読出動作速度の高速化等を簡易に実現可能
な、３トランジスタ構造のNAND型EEPROMを備えた半導体
装置及びその動作方法を説明するものである。

【０１１３】［３TrNAND型EEPROMのメモリセルアレイの
回路構成］本発明の第４の実施の形態に係る半導体装置
１には、図９に示すような３トランジスタ構造のNAND型
EEPROMを備えている。このNAND型EEPROMのメモリセルア
レイ３は、複数のメモリセルユニット３２を第１の方向
及び第２の方向に配列して構築されている。

【０１１４】このメモリセルユニット３２は、１個のメ
モリセルＭと、その両側に直列に接続された２個のセル
選択用トランジスタＳ₁及びＳ₂とを備えて構成されてい
る。この構成以外及びNAND型EEPROMの動作は、基本的に
本発明の第１の実施の形態に係るNAND型EEPROM２の構成
及び動作と同一であるので、ここでの説明は省略する。

【０１１５】このように構成される本発明の第４の実施
の形態に係る３トランジスタ構造のNAND型EEPROMを備え
た半導体装置１及びその動作方法においては、本発明の
第１の実施の形態に係るNAND型EEPROM２を備えた半導体
装置１及びその動作方法により得られる効果と同等の効
果を得ることができる。

【０１１６】（第５の実施の形態）本発明の第５の実施
の形態は、本発明の第１の実施の形態に係る不揮発性記
憶回路としてのNAND型EEPROMにおいて、ビット線に付加
される寄生容量を均一した例を説明するものである。

【０１１７】［メモリセルアレイのレイアウト構成］本
発明の第５の実施の形態に係る半導体装置１は、本発明
の第１の実施の形態に係る半導体装置１のNAND型EEPROM
２と基本的には同等のNAND型EEPROM２を備えており、図
１０（回路図）及び図１１（平面図）に示すようにさら
にビット線に付加される寄生容量を均一化するように構
成されている。すなわち、本発明の第５の実施の形態に
係る半導体装置１は、第１の方向（図中、左右方向。）
に配列され、それぞれメモリセルＭを有する第１、第
２、第３及び第４のメモリセルユニット３０（１）〜３
０（４）と、第１の方向に配列され、それぞれメモリセ
ルＭを有する第５、第６、第７及び第８のメモリセルユ
ニット３０（５）〜３０（８）と、第１のメモリセルユ
ニット３０（１）上及び第５のメモリセルユニット３０
（５）上を第２の方向（図中、上下方向。）に延在し、
第２のメモリセルユニット３０（２）のメモリセルＭ₂₁
〜Ｍ₂₈及び第５のメモリセルユニット３０（５）のメモ
リセルＭ₅₂〜Ｍ₅₈に接続された第１のビット線６６（Ｂ
Ｌ１）と、第２のメモリセルユニット３０（２）上及び
第６のメモリセルユニット３０（６）上を第２の方向に
延在し、第１のメモリセルユニット３０（１）のメモリ
セルＭ ₁₁〜Ｍ₁₈及び第６のメモリセルユニット３０
（６）のメモリセルＭ₆₁〜Ｍ₆₈に接続された第２のビッ
ト線６６（ＢＬ２）と、第３のメモリセルユニット３０
（３）上及び第７のメモリセルユニット３０（７）上を
第２の方向に延在し、第３のメモリセルユニット３０
（３）のメモリセルＭ₃₁〜Ｍ₃₈及び第８のメモリセルユ
ニット３０（８）のメモリセルＭ₈₁〜Ｍ₈₈に接続された
第３のビット線６６（ＢＬ３）と、第４のメモリセルユ
ニット３０（４）上及び第８のメモリセルユニット３０
（８）上を第２の方向に延在し、第４のメモリセルユニ
ット３０（４）のメモリセルＭ₄₁〜Ｍ₄₈及び第７のメモ
リセルユニット３０（７）のメモリセルＭ ₇₁〜Ｍ₇₈に接
続された第４のビット線６６（ＢＬ４）とを備えて構築
されている。

【０１１８】本発明の第５の実施の形態に係る半導体装
置１のNAND型EEPROM２においては、本発明の第１の実施
の形態に係る半導体装置１のNAND型EEPROM２と同様に、
メモリセルユニット３０（１）、３０（２）、…は、合
計８個のメモリセルＭの直列回路により構成されてい
る。この合計８個のメモリセルＭ、例えばメモリセルユ
ニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈は、ビット線
ＢＬ２に一端のドレイン領域が接続されたセル選択用ト
ランジスタＳ₁₁と、ソース線ＳＬに一端のソース領域が
接続されたセル選択用トランジスタＳ₁₂との間に配設さ
れている。セル選択用トランジスタＳ₁₁の他端のソース
領域にはメモリセルＭ₁₁のドレイン領域が接続されてい
る。セル選択用トランジスタＳ₁₂の他端のドレイン領域
にはメモリセルＭ₁₈のソース領域が接続されている。こ
のようなメモリセルユニット３０（１）の構成は他のメ
モリセルユニット３０（２）、３０（３）、…のそれぞ
れについても同様である。

【０１１９】換言すれば、NAND型EEPROM２は、第２の方
向に向かって４ｎ（ｎは自然数）番目及び４ｎ＋１番目
に配列された、ビット線６６（ＢＬ１）下のメモリセル
ユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈はビット線
６６（ＢＬ２）に接続されるとともに、同一配列番目の
ビット線６６（ＢＬ２）下のメモリセルユニット３０
（２）のメモリセルＭ₂₁〜Ｍ₂₈はビット線６６（ＢＬ
１）に接続されている。このビット線６６（ＢＬ１）と
６６（ＢＬ２）との入れ替えは、図１１に示すように、
サブビット線６３（１−２）及び６３（２−１）により
行われている。さらに、第２の方向に向かって４ｎ＋２
番目及び４ｎ＋３番目に配列された、ビット線６６（Ｂ
Ｌ３）下のメモリセルユニット３０（７）及び３０（１
１）のメモリセルＭ₇₁〜Ｍ₇₈及びＭ₁₁₁〜Ｍ₁₁₈はビット
線６６（ＢＬ４）に接続されるとともに、同一配列番目
のビット線６６（ＢＬ４）下のメモリセルユニット３０
（８）及び３０（１２）のメモリセルＭ₈₁〜Ｍ₈₈及びＭ
₁₂₁〜Ｍ₁₂₈はビット線６６（ＢＬ３）に接続されてい
る。このビット線６６（ＢＬ３）と６６（ＢＬ４）との
入れ替えは、図１１に示すように、サブビット線６３
（３−４）及び６３（４−３）により行われている。

【０１２０】このように構成される本発明の第５の実施
の形態に係る半導体装置１においては、４本のビット線
６６（ＢＬ１）〜６６（ＢＬ４）を第１の方向の繰り返
しのパターンの最小基本単位とし、第２の方向には周期
的にサブビット線６３（１−２）及び６３（２−１）を
配置してビット線６６（ＢＬ１）と６６（ＢＬ２）とを
入れ替えるとともに、周期的にサブビット線６３（３−
４）及び６３（４−３）を配置してビット線６６（ＢＬ
３）と６６（ＢＬ４）とを入れ替えるようになってい
る。つまり、第１の方向に隣接するビット線６６間の入
れ替えを行うサブビット６３の形状変化に伴い、ビット
線６６間やビット線６６とサブビット線６３との間等に
発生する寄生容量（静電容量）に変化を生じ、結果的に
ビット線６６に付加される寄生容量に変化を生じるが、
このような寄生容量を４本のビット線６６（ＢＬ１）〜
６６（ＢＬ４）のそれぞれにおいて均一化することがで
きる。従って、本発明の第５の実施の形態に係る半導体
装置１においては、ノイズ耐性を向上することができ、
動作速度の高速化を実現することができるので、性能の
向上を図ることができる。

【０１２１】［メモリセルアレイのレイアウト構成の変
形例］前述の本発明の第５の実施の形態に係る半導体装
置１のNAND型EEPROM２は、４本のビット線６６（ＢＬ
１）〜６６（ＢＬ４）を繰り返しのパターンの最小基本
単位とし、それぞれ周期的に、ビット線６６（ＢＬ１）
と６６（ＢＬ２）とを入れ替えるとともに、ビット線６
６（ＢＬ３）と６６（ＢＬ４）とを入れ替えるレイアウ
トを採用している。これに対して、本発明の第５の実施
の形態の変形例に係る半導体装置１のNAND型EEPROM２
は、４本のビット線６６（ＢＬ１）〜６６（ＢＬ４）を
繰り返しのパターンの最小基本単位とする点は同一であ
るが、それぞれ周期的に、ビット線６６（ＢＬ１）と６
６（ＢＬ２）とを入れ替え、ビット線６６（ＢＬ２）と
６６（ＢＬ３）とを入れ替え、ビット線６６（ＢＬ３）
と６６（ＢＬ４）とを入れ替え、さらにビット線６６
（ＢＬ４）と６６（ＢＬ１）とを入れ替えるレイアウト
を採用している。

【０１２２】すなわち、本発明の第５の実施の形態に係
る半導体装置１は、図１２（回路図）及び図１３（平面
図）に示すように、第１の方向（図中、横方向）に配列
され、それぞれメモリセルＭを有する第１、第２、第３
及び第４のメモリセルユニット３０（１）〜３０（４）
と、第１の方向に配列され、それぞれメモリセルＭを有
する第５、第６、第７及び第８のメモリセルユニット３
０（９）〜３０（１２）（又は３０（５）〜３０
（８））と、第１の方向に配列され、それぞれメモリセ
ルＭを有する第９、第１０、第１１及び第１２のメモリ
セルユニット３０（１７）〜３０（２０）（又は３０
（１３）〜３０（１６））と、第１のメモリセルユニッ
ト３０（１）上、第５のメモリセルユニット３０（９）
上及び第９のメモリセルユニット３０（１７）上を第２
の方向（図中、上下方向）に延在し、第２のメモリセル
ユニット３０（２）のメモリセルＭ₂₁〜Ｍ₂₈、第５のメ
モリセルユニット３０（９）のメモリセルＭ₉₁〜Ｍ₉₈及
び第９のメモリセルユニット３０（１７）のメモリセル
Ｍ₁₇₁〜Ｍ₁₇₈に接続された第１のビット線６６（ＢＬ
１）と、第２のメモリセルユニット３０（２）上、第６
のメモリセルユニット３０（１０）上及び第１０のメモ
リセルユニット３０（１８）上を第２の方向に延在し、
第１のメモリセルユニット３０（１）のメモリセルＭ₁₁
〜Ｍ₁₈、第７のメモリセルユニット３０（１１）のメモ
リセルＭ₁₁₁〜Ｍ₁₁₈及び第１０のメモリセルユニット３
０（１８）のメモリセルＭ₁₈₁〜Ｍ₁₈₈に接続された第２
のビット線６６（ＢＬ２）と、第３のメモリセルユニッ
ト３０（３）上、第７のメモリセルユニット３０（１
１）上及び第１１のメモリセルユニット３０（１９）上
を第２の方向に延在し、第３のメモリセルユニット３０
（３）のメモリセルＭ₃₁〜Ｍ₃₈、第６のメモリセルユニ
ット３０（１０）のメモリセルＭ₁₀₁〜Ｍ₁₀₈及び第１２
のメモリセルユニット３０（２０）のメモリセルＭ₂₀₁
〜Ｍ₂₀₈に接続された第３のビット線（ＢＬ３）と、第
４のメモリセルユニット３０（４）上、第８のメモリセ
ルユニット３０（１２）上及び第１２のメモリセルユニ
ット３０（２０）上を第２の方向に延在し、第４のメモ
リセルユニット３０（４）のメモリセルＭ₄₁〜Ｍ₄₈、第
８のメモリセルユニット３０（１２）のメモリセルＭ
₁₂₁〜Ｍ₁₂₈及び第１１のメモリセルユニット３０（１
９）のメモリセルＭ₁₉₁〜Ｍ₁₉₈に接続された第４のビッ
ト線（ＢＬ４）とを備えて構築されている。

【０１２３】前述と同様に、本発明の第５の実施の形態
の変形例に係る半導体装置１のNAND型EEPROM２において
は、メモリセルユニット３０（１）、３０（２）、…
は、合計８個のメモリセルＭの直列回路により構成され
ている。この合計８個のメモリセルＭ、例えばメモリセ
ルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈は、ビッ
ト線ＢＬ２に一端のドレイン領域が接続されたセル選択
用トランジスタＳ₁₁と、ソース線ＳＬに一端のソース領
域が接続されたセル選択用トランジスタＳ₁₂との間に配
設されている。セル選択用トランジスタＳ₁₁の他端のソ
ース領域にはメモリセルＭ₁₁のドレイン領域が接続され
ている。セル選択用トランジスタＳ₁₂の他端のドレイン
領域にはメモリセルＭ₁₈のソース領域が接続されてい
る。このようなメモリセルユニット３０（１）の構成は
他のメモリセルユニット３０（２）、３０（３）、…の
それぞれについても同様である。

【０１２４】換言すれば、NAND型EEPROM２は、第２の方
向に向かって８ｎ（ｎは自然数）番目及び８ｎ＋１番目
に配列された、第１のビット線６６（ＢＬ１）下のメモ
リセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈は第
２のビット線６６（ＢＬ２）に接続されるとともに、同
一配列番目の第２のビット線６６（ＢＬ２）下のメモリ
セルユニット３０（２）のメモリセルＭ₂₁〜Ｍ₂₈は第１
のビット線６６（ＢＬ１）に接続されている。このビッ
ト線６６（ＢＬ１）と６６（ＢＬ２）との入れ替えは、
図１３に示すように、サブビット線６３（１−２）及び
６３（２−１）により行われている。さらに、第２の方
向に向かって８ｎ＋２番目及び８ｎ＋３番目に配列され
た、第２のビット線６６（ＢＬ２）下のメモリセルユニ
ット３０（６）及び３０（１０）のメモリセルＭ₆₁〜Ｍ
₆₈及びＭ₁₀₁〜Ｍ₁₀₈は第３のビット線６６（ＢＬ３）に
接続されるとともに、同一配列番目の第３のビット線６
６（ＢＬ３）下のメモリセルユニット３０（７）及び３
０（１１）のメモリセルＭ ₇₁〜Ｍ₇₈及びＭ₁₁₁〜Ｍ₁₁₈は
第２のビット線６６（ＢＬ２）に接続されている。この
ビット線６６（ＢＬ２）と６６（ＢＬ３）との入れ替え
は、サブビット線６３（２−３）及び６３（３−２）に
より行われている。第２の方向に向かって８ｎ＋４番目
及び８ｎ＋５番目に配列された、第３のビット線６６
（ＢＬ３）下のメモリセルユニット３０（１５）及び３
０（１９）のメモリセルＭ₁₅₁〜Ｍ₁₅₈及びＭ₁₉₁〜Ｍ₁₉₈
は第４のビット線６６（ＢＬ４）に接続されるととも
に、同一配列番目の第４のビット線６６（ＢＬ４）下の
メモリセルユニット３０（１６）及び３０（２０）のメ
モリセルＭ₁₆₁〜Ｍ₁₆₈及びＭ₂₀₁〜Ｍ₂₀₈は第３のビット
線６６（ＢＬ３）に接続されている。このビット線６６
（ＢＬ３）と６６（ＢＬ４）との入れ替えは、サブビッ
ト線６３（３−４）及び６３（４−３）により行われて
いる。第２の方向に向かって８ｎ＋６番目及び８ｎ＋７
番目（図省略）に配列された、第４のビット線６６（Ｂ
Ｌ４）下のメモリセルユニット３０（２４）のメモリセ
ルＭ₂₄₁〜Ｍ₂₄₈は第１のビット線６６（ＢＬ１）に接続
されるとともに、同一配列番目の第１のビット線６６
（ＢＬ１）下のメモリセルユニット３０（１）のメモリ
セルＭ₁₁〜Ｍ₁₈は第４のビット線６６（ＢＬ４）に接続
されている。このビット線６６（ＢＬ４）と６６（ＢＬ
１）との入れ替えは、サブビット線６３（４−１）及び
６３（１−４）により行われている。

【０１２５】このように構成される本発明の第５の実施
の形態の変形例に係る半導体装置１においては、４本の
ビット線６６（ＢＬ１）〜６６（ＢＬ４）を第１の方向
の繰り返しのパターンの最小基本単位とし、第２の方向
には周期的にサブビット線６３（１−２）及び６３（２
−１）を配置してビット線６６（ＢＬ１）と６６（ＢＬ
２）とを入れ替え、第２の方向には周期的にサブビット
線６３（２−３）及び６３（３−２）を配置してビット
線６６（ＢＬ２）と６６（ＢＬ３）とを入れ替え、第２
の方向には周期的にサブビット線６３（３−４）及び６
３（４−３）を配置してビット線６６（ＢＬ３）と６６
（ＢＬ４）とを入れ替え、さらに第２の方向には周期的
にサブビット線６３（４−１）及び６３（１−４）を配
置してビット線６６（ＢＬ４）と６６（ＢＬ１）とを入
れ替えるようになっている。つまり、第１の方向に隣接
するビット線６６間の入れ替えを行うサブビット６３の
形状変化に伴い、ビット線６６間やビット線６６とサブ
ビット線６３との間等に発生する寄生容量に変化を生
じ、結果的にビット線６６に付加される寄生容量に変化
を生じるが、このような寄生容量を４本のビット線６６
（ＢＬ１）〜６６（ＢＬ４）のそれぞれにおいて均一化
することができる。従って、本発明の第５の実施の形態
の変形例に係る半導体装置１においては、ノイズ耐性を
向上することができ、動作速度の高速化を実現すること
ができるので、性能の向上を図ることができる。

【０１２６】（第６の実施の形態）本発明の第６の実施
の形態は、３値以上の多値のデータの書き込みが可能な
メモリセルを有するNAND型EEPROMを備えた半導体装置及
びその動作方法を説明するものである。

【０１２７】［NAND型EEPROMのシステム構成］図１４及
び図１５に示すように、本発明の第６の実施の形態に係
る半導体装置１は、前述の本発明の第１の実施の形態に
係る半導体装置１のNAND型EEPROM２とほぼ同様な構成の
NAND型EEPROMを備えている。そして、このNAND型EEPROM
は、３値以上の正数のＭ値のデータの書き込みが可能な
メモリセルＭが行列状に複数配列されたメモリセルアレ
イ３と、メモリセルＭに接続され、メモリセルアレイ３
上を第１の方向に延在し、第２の方向に複数本配列され
たワード線ＷＬと、メモリセルＭに接続され、メモリセ
ルアレイ３上を第２の方向に延在し、第１の方向に複数
本配列されたビット線ＢＬと、複数本のビット線ＢＬ毎
にそれぞれ配設された複数のセンスアンプ回路４と、複
数のセンスアンプ回路４毎にそれぞれ配設された書込デ
ータラッチ回路４とを少なくと備えて構築されている。

【０１２８】ここで、センスアンプ回路及び書込データ
ラッチ回路４の一例の回路構成を図１６に示す。本発明
の第５の実施の形態に係るNAND型EEPROMにおいては、各
ビット線ＢＬ１、ＢＬ２、…、ＢＬｎに対してｎ個（２
^n-1⊂Ｍ⊆２ⁿ）の書込データラッチ回路４が配設されて
いる。データの書込動作時には、データ入出力バッファ
（図６において符号７で示す。）から書き込みデータが
書込データラッチ回路４に転送され、次に書込データラ
ッチ回路４から書き込みデータに応じてビット線ＢＬに
電位が与えられる。

【０１２９】［NAND型EEPROMの動作］次に、NAND型EEPR
OMの書込動作を、図１７及び図１８を用いて説明する。
ここでは、メモリセルＭに多値データを記憶することが
できるNAND型EEPROMの書込動作を例に説明する。

【０１３０】（１）ここで、多値データの書込方式を決
定する。図１７（Ｄ）に示すように、メモリセルＭに
は、多値データ例えば４値データを記憶することができ
る。ここでは、初期値の状態すなわち消去状態のしきい
値電圧のデータを “Ｍ”、データ書き込み状態のうち
で最も低いしきい値電圧のデータを“Ｍ−１”、二番目
に低いしきい値電圧のデータを“Ｍ−２”、…とし、最
もしきい値電圧の高いデータを“０”とする。

【０１３１】（２）まず最初に、メモリセルＭに消去動
作が行われる（初期値が設定される。）。

【０１３２】（３）次に、選択されたメモリセルＭにデ
ータの書込動作を行う（８０Ｓ及び８１Ｓ）。Ｍ値のデ
ータの書き込みはＭ−１回に分割して行い、しきい値電
圧の低い状態から高い状態に順番にデータの書き込みが
行われる。

【０１３３】例えば、選択されたメモリセルＭに対し
て、消去動作によってしきい値電圧が初期値“Ｍ−１”
に決定された後、“Ｍ−２”データの書き込みが一番最
初に行われる。その際、最終的に“０”データから“Ｍ
−２”データを書き込みたいメモリセルＭも同時に“Ｍ
−２”データを書いておく。この“Ｍ−２”データの書
込の際に、一本のワード線ＷＬに接続されているメモリ
セルＭのすべてに同時に書き込みを行う。つまり“０”
データから“Ｍ−２”データを書き込むメモリセルＭに
接続されているビット線ＢＬに０Ｖを印加し、“Ｍ−
１”データが書き込まれたメモリセルＭ（消去状態のし
きい値電圧を保持したいメモリセルＭ）は、ビット線Ｂ
Ｌに、選択ワード線ＷＬに与える正の電圧よりも低いあ
る正の電位を与え、チャネル形成領域からフローティン
グゲート電極（電荷蓄積部）への電子注入を禁止する。

【０１３４】（３）書き込みが完了したかどうかを検査
するベリファイ読出動作が行われる（８２Ｓ及び８３
Ｓ）。ベリファイ読出動作は、一本のワード線ＷＬを偶
奇に分け、偶奇いずれかにおいてベリファイ読み出しを
行い、次に残りのベリファイ読み出しを行う方式を採用
する。次に“Ｍ−３”データの書き込みを行う。その
際、最終的に“０”データから“Ｍ−３”のデータを書
き込みたいメモリセルＭも同時に“Ｍ−３”データの書
き込みが行われる。一本のワード線ＷＬに繋がるメモリ
セルＭのすべてに同時に書き込みを行う。つまり“０”
データから“Ｍ−３”データを書き込むメモリセルＭに
接続されたビット線ＢＬに０Ｖを印加し、“Ｍ−１”デ
ータと“Ｍ−２”データが書き込まれたメモリセルＭ
は、ビット線ＢＬに、選択ワード線ＷＬに与える正の電
圧よりも低い、ある正の電位を与る。ベリファイ読み出
しは一本のワード線ＷＬを偶奇に分け、偶奇いずれかを
初めに読み、次に残りを読む方式で行う。以下同様にデ
ータの書き込みを進め、最後に“０”データの書き込み
を行う。

【０１３５】つまり“０”データの書き込みは、まず一
番低い（消去状態の）しきい値電圧から２番目にしきい
値電圧の高い状態に書き込み、次に３番目にしきい値電
圧の高い状態にと順次しきい値電圧を高い状態に書き上
げていき、Ｍ−１回目の書込動作で一番しきい値電圧の
高い状態に書き込んみ、すべてのメモリセルＭにデータ
が書き込まれた段階（Ｓ８３）において複数の選択メモ
リセルＭの書込動作を終了する。

【０１３６】本発明の第６の実施の形態に係るNAND型EE
PROMを備えた半導体装置１及びその動作方法において
は、容量結合による見かけ上のメモリセルＭのしきい値
電圧の変動量を低減することができる。すなわち、例え
ば奇数ビット線ＢＬに接続されたメモリセルＭにデータ
を書き込んだ後、偶数ビット線ＢＬに接続されたメモリ
セルＭにデータの書き込みを行うと、元の奇数ビット線
ＢＬに接続されたメモリセルＭのしきい値電圧が見かけ
上変動してしまう。特に多値データを有するメモリセル
Ｍの場合、後からデータが書き込まれるメモリセルＭ
（前述の例では偶数ビット線ＢＬに接続されたメモリセ
ルＭ）が、消去状態から最も高いしきい値電圧の書込状
態へ書き込まれた場合に、既に書き込んであったメモリ
セル（前述の例では奇数ビット線に接続されたメモリセ
ルＭ）の見かけ上のしきい値電圧の変動が大きくなって
しまう。

【０１３７】本発明の第６の実施の形態に係るNAND型EE
PROMにおいては、隣接するメモリセルＭを同時に書き込
み、さらに多値化した場合にしきい値の低いレベルから
順々に書き上げていくので、あるメモリセルＭにデータ
の書き込みが完了した後の、隣接メモリセルＭのしきい
値電圧の変動を最小限に抑制することができる。結果と
して、メモリセルＭのしきい値電圧のばらつきを減少す
ることができる。

【０１３８】さらに、本発明の第６の実施の形態に係る
NAND型EEPROMにおいては、以下のような利点がある。１
本のワード線ＷＬに繋がったメモリセルＭを何回かに分
けてデータの書き込み（分割書き込み）を行う場合、デ
ータが書き込まれないメモリセルＭにはビット線ＢＬに
ある正の電位を与えることによって、チャネル形成領域
と電荷蓄積部との間の電位差を緩和し、チャネル形成領
域（ウエル領域）から電荷蓄積部への電子の注入を禁止
している。しかし分割書き込み回数がある回数以上を超
えるとチャネル形成領域と電荷蓄積部との間の弱い電位
差でも電子が蓄積されていき、誤書き込みがなされる
（書き込みディスターブが生じる）。従って、分割書き
込み回数には制限がある。従来は１回の書き込みを偶奇
の２回に分けて行うので、Ｎ回の分割書き込みを行うた
めには、２Ｎ−１回の書き込みディスターブが発生す
る。これに対して、本発明の第６の実施の形態に係るNA
ND型EEPROMの動作方法においては、１回の書き込みは偶
奇同時に行うので、Ｎ回の分割書き込みを行うために
は、Ｎ−１回の書き込みディスターブしか発生しない。
つまり分割書き込みによる誤書き込みを防止することが
できる。

【０１３９】なお、本発明の第６の実施の形態に係る半
導体装置１においては、不揮発性記憶回路としてNAND型
EEPROMが搭載されているが、本発明は、これに限定され
るものではなく、本発明の第３の実施の形態に係るAND
型EEPROM、又は本発明の第４の実施の形態に係る３トラ
ンジスタ型のNAND型EEPROMを搭載するようにしてもよ
い。

【０１４０】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。

【０１４１】例えば、前述の実施の形態においては、電
気的書込消去が可能なEEPROMに本発明を適用した例を説
明したが、本発明は、紫外線消去可能なEPROMに適用す
ることができる。

【０１４２】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。

【０１４３】

【発明の効果】本発明によれば、隣接するメモリセルの
電荷蓄積部間の容量結合に起因する、メモリセルのしき
い値電圧の見かけ上の変動を減少することができ、しき
い値電圧のばらつきを減少することができる不揮発性記
憶回路を備えた半導体装置及びその動作方法を提供する
ことができる。

【０１４４】さらに、本発明によれば、サブビット線の
形状変化に伴い、ビット線に付加される寄生容量のばら
つきを減少することができ、誤動作を防止することがで
きる、電気的信頼性に優れた不揮発性記憶回路を備えた
半導体装置及びその動作方法を提供することができる。

【０１４５】さらに、本発明によれば、メモリセルに分
割書き込みによりデータを書き込む場合、書き込みたい
メモリセルと同じワード線に接続された非選択メモリセ
ルに対する書き込みディスターブを低減し、誤書き込み
を防止することができる半導体装置及びその動作方法を
提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置に
おいて不揮発性記憶回路のメモリセルアレイの要部平面
図である。

【図２】図１に示すメモリセルアレイの配線層を示す平
面図である。

【図３】図１及び図２に示すＦ３−Ｆ３切断線で切った
半導体装置の要部断面構造図である。

【図４】図１及び図２に示すＦ４−Ｆ４切断線で切った
半導体装置の要部断面構造図である。

【図５】図１に示す不揮発性記憶回路のメモリセルアレ
イの回路図である。

【図６】本発明の第１の実施の形態に係る不揮発性記憶
回路を備えた半導体装置のレイアウト図である。

【図７】本発明の第１の実施の形態に係る不揮発性記憶
回路の動作フローチャート図である。

【図８】本発明の第３の実施の形態に係る半導体装置の
不揮発性記憶回路のメモリセルアレイの回路図である。

【図９】本発明の第４の実施の形態に係る半導体装置の
不揮発性記憶回路のメモリセルアレイの回路図である。

【図１０】本発明の第５の実施の形態に係る半導体装置
の不揮発性記憶回路のメモリセルアレイの回路図であ
る。

【図１１】図１０に示す不揮発性記憶回路のメモリセル
アレイの要部平面図である。

【図１２】本発明の第５の実施の形態の変形例に係る半
導体装置の不揮発性記憶回路のメモリセルアレイの回路
図である。

【図１３】図１２に示す不揮発性記憶回路のメモリセル
アレイの要部平面図である。

【図１４】本発明の第６の実施の形態に係る半導体装置
の不揮発性記憶回路のシステムブロック図である。

【図１５】図１４に示す不揮発性記憶回路のメモリセル
アレイの回路図である。

【図１６】図１４に示す不揮発性記憶回路の周辺回路の
回路図である。

【図１７】（Ａ）乃至（Ｄ）は本発明の第６の実施の形
態に係る不揮発性記憶回路においてメモリセルの書込動
作におけるしきい値電圧の遷移を示す図である。

【図１８】本発明の第６の実施の形態に係る不揮発性記
憶回路の動作フロー図である。

【図１９】本発明の先行技術に係る半導体記憶装置のメ
モリセルアレイの要部平面図である。

【図２０】図１９に示す半導体記憶装置のメモリセルア
レイにおいて配線形状を示す要部平面図である。

【図２１】図１９及び図２０に示す半導体記憶装置のＦ
２１−Ｆ２１切断線で切った断面図である。

【図２２】図１９及び図２０に示す半導体記憶装置のＦ
２２−Ｆ２２切断線で切った断面図である。

【図２３】図１９及び図２０に示す半導体記憶装置のＦ
２３−Ｆ２３切断線で切った断面図である。

【図２４】図１９乃至図２３に示す半導体記憶装置のメ
モリセルアレイの回路図である。

【図２５】本発明の先行技術に係る他の半導体記憶装置
のメモリセルアレイの要部平面図である。

【図２６】図２５に示す半導体記憶装置のＦ２６−Ｆ２
６切断線で切った断面図である。

【図２７】図２５に示す半導体記憶装置のＦ２７−Ｆ２
７切断線で切った断面図である。

【図２８】本発明の先行技術に係る半導体記憶装置の動
作手順を説明するフローチャート図である。

【図２９】本発明の先行技術に係る半導体記憶装置の課
題を説明するための要部断面図である。

【図３０】本発明の先行技術に係る半導体記憶装置の課
題を説明するための要部断面図である。

【図３１】本発明の先行技術に係る半導体記憶装置の課
題を説明するための要部断面図である。

【符号の説明】

１半導体装置２ NAND型EEPROM ３メモリセルアレイ３０、３１、３２メモリセルユニット４センスアンプ及び書込データラッチ回路４０半導体基板４１ウエル領域４５第１のゲート絶縁膜４６フローティングゲート電極４７第２のゲート絶縁膜４８コントロールゲート電極４８ＷＬ、ＷＬワード線４９、５３、５７半導体領域５２、５６ゲート電極６３サブワード線又はソース線６６、ＢＬビット線Ｍメモリセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６１１Ａ 29/792 Ｈ０１Ｌ 29/78 ３７１Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AE08 5F083 EP02 EP23 EP33 EP34 EP49 EP55 EP56 EP76 ER06 ER19 GA11 GA12 JA04 JA05 JA35 JA36 JA37 JA39 JA53 KA06 LA01 LA03 LA12 PR46 ZA21 5F101 BA01 BA29 BA35 BA36 BB05 BD10 BD22 BD34 BD36 BE02 BE05 BE07 BF05 BH21

Claims

【特許請求の範囲】

【請求項１】第１の方向に配列された第１、第２、第
３及び第４のメモリセルと、前記第１のメモリセル上を第２の方向に延在し、前記第
２のメモリセルに接続された第１のビット線と、前記第２のメモリセル上を前記第２の方向に延在し、前
記第１のメモリセルに接続された第２のビット線と、前記第３のメモリセル上を前記第２の方向に延在し、前
記第３のメモリセルに接続された第３のビット線と、前記第４のメモリセル上を前記第２の方向に延在し、前
記第４のメモリセルに接続された第４のビット線とを有
する不揮発性記憶回路を備えたことを特徴とする半導体
装置。
【請求項２】前記第１乃至第４のメモリセル及び前記
第１乃至第４のビット線は、前記第１の方向に繰り返し
配列されていることを特徴とする請求項１に記載の半導
体装置。
【請求項３】前記第１のメモリセルと前記第２のビッ
ト線とを接続する第２のサブビット線と、前記第２のメモリセルと前記第１のビット線とを接続す
る第１のサブビット線と、前記第３のメモリセルと前記第３のビット線とを接続す
る第３のサブビット線と、前記第４のメモリセルと前記第４のビット線とを接続す
る第４のサブビット線とをさらに備えたことを特徴する
請求項１に記載の半導体装置。
【請求項４】前記不揮発性記憶回路は、ビット線とソ
ースとの間に複数のメモリセルを電気的に直列に接続し
たNAND型不揮発性記憶回路、又はビット線とソースとの
間にメモリセルを電気的に並列に接続したAND型不揮発
性記憶回路であることを特徴とする請求項１乃至請求項
３のいずれかに記載の半導体装置。
【請求項５】第１の方向に配列され、それぞれ第２の
方向に延在する第１、第２、第３及び第４のビット線
と、前記第１、第２、第３及び第４のビット線下にそれぞれ
配設され、第２の方向に複数配列された、メモリセルを
有するメモリセルユニットとを備え、第２の方向に向かって４ｎ（ｎは自然数）番目及び４ｎ
＋１番目に配列された、前記第１のビット線下のメモリ
セルユニットのメモリセルは前記第２のビット線に接続
されるとともに、同一配列番目の第２のビット線下のメ
モリセルユニットのメモリセルは前記第１のビット線に
接続され、第２の方向に向かって４ｎ＋２番目及び４ｎ＋３番目に
配列された、前記第３のビット線下のメモリセルユニッ
トのメモリセルは前記第４のビット線に接続されるとと
もに、同一配列番目の第４のビット線下のメモリセルユ
ニットのメモリセルは前記第３のビット線に接続される
ことを特徴とする不揮発性記憶回路を備えた半導体装
置。
【請求項６】前記メモリセルユニットは、いずれもビ
ット線に一端が接続された第１のセル選択用トランジス
タと、ソース線に一端が接続された第２のセル選択用ト
ランジスタとの間に配設された少なくとも１つ以上のメ
モリセルを備えていることを特徴とする請求項５に記載
の半導体装置。
【請求項７】第１の方向に配列され、それぞれ第２の
方向に延在する第１、第２、第３及び第４のビット線
と、前記第１、第２、第３及び第４のビット線下にそれぞれ
配設され、第２の方向に複数配列された、メモリセルを
有するメモリセルユニットとを備え、第２の方向に向かって８ｎ（ｎは自然数）番目及び８ｎ
＋１番目に配列された、前記第１のビット線下のメモリ
セルユニットのメモリセルは前記第２のビット線に接続
されるとともに、同一配列番目の第２のビット線下のメ
モリセルユニットのメモリセルは前記第１のビット線に
接続され、第２の方向に向かって８ｎ＋２番目及び８ｎ＋３番目に
配列された、前記第２のビット線下のメモリセルユニッ
トのメモリセルは前記第３のビット線に接続されるとと
もに、同一配列番目の第３のビット線下のメモリセルユ
ニットのメモリセルは前記第２のビット線に接続され、第２の方向に向かって８ｎ＋４番目及び８ｎ＋５番目に
配列された、前記第３のビット線下のメモリセルユニッ
トのメモリセルは前記第４のビット線に接続されるとと
もに、同一配列番目の第４のビット線下のメモリセルユ
ニットのメモリセルは前記第３のビット線に接続され、第２の方向に向かって８ｎ＋６番目及び８ｎ＋７番目に
配列された、前記第４のビット線下のメモリセルユニッ
トのメモリセルは前記第１のビット線に接続されるとと
もに、同一配列番目の第１のビット線下のメモリセルユ
ニットのメモリセルは前記第４のビット線に接続される
ことを特徴とする不揮発性記憶回路を備えた半導体装
置。
【請求項８】第１の方向に配列された第１、第２、第
３及び第４のメモリセルと、前記第１のメモリセル上を第２の方向に延在し、前記第
２のメモリセルに接続された第１のビット線と、前記第２のメモリセル上を前記第２の方向に延在し、前
記第１のメモリセルに接続された第２のビット線と、前記第３のメモリセル上を前記第２の方向に延在し、前
記第３のメモリセルに接続された第３のビット線と、前記第４のメモリセル上を前記第２の方向に延在し、前
記第４のメモリセルに接続された第４のビット線とを有
する不揮発性記憶回路を備え、前記第１及び第３のビット線に接続された第２及び第３
のメモリセルにデータの書き込みを行う工程と、前記第２及び第３のメモリセルに書き込まれたデータの
ベリファイ読み出しを行う工程と、前記第２及び第４のビット線に接続された第１及び第４
のメモリセルにデータの書き込みを行う工程と、前記第１及び第４のメモリセルに書き込まれたデータの
ベリファイ読み出しを行う工程とを備えたことを特徴と
する半導体装置の動作方法。
【請求項９】前記ベリファイ読み出しを行う工程の後
に、前記第１及び第３のビット線に接続された第２及び
第３のメモリセル、又は第２及び第４のビット線に接続
された第１及び第４のメモリセルの少なくともいずれか
一方に書き込まれたデータの通常読み出しを行う工程を
さらに備えたことを特徴とする請求項８に記載の半導体
装置の動作方法。
【請求項１０】前記通常読み出しを行う工程は、前記
第１及び第３のビット線に接続された第２及び第３のメ
モリセルの通常読み出しを行う工程と、この後又はこの
前に第２及び第４のビット線に接続された第１及び第４
のメモリセルの通常読み出しを行う工程とを備えたこと
を特徴とする請求項９に記載の半導体装置の動作方法。
【請求項１１】３値以上の正数のＭ値のデータの書き
込みが可能なメモリセルが行列状に複数配列されたメモ
リセルアレイと、前記メモリセルに接続され、前記メモリセルアレイ上を
第１の方向に延在し、第２の方向に複数本配列されたワ
ード線と、前記メモリセルに接続され、前記メモリセルアレイ上を
第２の方向に延在し、第１の方向に複数本配列されたビ
ット線と、前記複数本のビット線毎にそれぞれ配設された複数のセ
ンスアンプ回路と、前記複数のセンスアンプ回路毎にそれぞれ配設されたラ
ッチ回路とを有する不揮発性記憶回路を備えたことを特
徴とする半導体装置。
【請求項１２】前記不揮発性記憶回路は、前記ビット
線とソースとの間に前記複数のメモリセルを電気的に直
列に接続したNAND型不揮発性記憶回路、又は前記ビット
線とソースとの間に前記メモリセルを電気的に並列に接
続したAND型不揮発性記憶回路であることを特徴とする
請求項１１に記載の半導体装置。
【請求項１３】ビット線及びワード線に接続され、３
値以上の正数のＭ値のデータの書き込みが可能なメモリ
セルが行列状に複数配列された不揮発性記憶回路を備
え、すべてのメモリセルを初期値に設定する工程と、データの書き込み回数をＭ値−１回に分割し、予定値に
達する回数において前記初期値に順次加算するように、
選択されたメモリセルにデータの書き込みを行う工程と
を備えたことを特徴とする半導体装置の動作方法。
【請求項１４】前記データの書き込みを行う工程の後
に、奇数番目に配列された前記ビット線に接続された前
記メモリセル、又は偶数番目に配列されたビット線に接
続されたメモリセルの少なくともいずれか一方のベリフ
ァイ読み出しを行う工程をさらに備えたことを特徴とす
る請求項１３に記載の半導体装置の動作方法。
【請求項１５】前記ベリファイ読み出しを行う工程
は、前記奇数番目に配列されたビット線に接続されたメ
モリセルのベリファイ読み出しを行う工程と、この後又
はこの前に前記偶数番目に配列されたビット線に接続さ
れたメモリセルのベリファイ読み出しを行う工程とを備
えたことを特徴とする請求項１４に記載の半導体装置の
動作方法。
【請求項１６】前記ベリファイ読み出しを行う工程の
後に、前記奇数番目に配列されたビット線に接続された
メモリセル、又は前記偶数番目に配列されたビット線に
接続されたメモリセルの少なくともいずれか一方に書き
込まれたデータの通常読み出しを行う工程をさらに備え
たことを特徴とする請求項１４又は請求項１５に記載の
半導体装置の動作方法。
【請求項１７】前記通常読み出しを行う工程は、前記
奇数番目に配列されたビット線に接続されたメモリセル
の通常読み出しを行う工程と、この後又はこの前に偶数
番目に配列されたビット線に接続されたメモリセルの通
常読み出しを行う工程とを備えたことを特徴とする請求
項１６に記載の半導体装置の動作方法。