JP3470083B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3470083B2 JP3470083B2 JP2000135301A JP2000135301A JP3470083B2 JP 3470083 B2 JP3470083 B2 JP 3470083B2 JP 2000135301 A JP2000135301 A JP 2000135301A JP 2000135301 A JP2000135301 A JP 2000135301A JP 3470083 B2 JP3470083 B2 JP 3470083B2
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に電気的にイレーズ可能かつプログラ
ム可能なメモリ、すなわちＥＥＰＲＯＭ（Electrically
Erasable and Programmable Read Only Memory）に関
するものである。
憶装置に関し、特に電気的にイレーズ可能かつプログラ
ム可能なメモリ、すなわちＥＥＰＲＯＭ（Electrically
Erasable and Programmable Read Only Memory）に関
するものである。
【０００２】
【従来の技術】従来、各々制御ゲートと、フローティン
グゲートと、ドレインと、ソースとを持つ複数個の不揮
発性メモリセルを備え、かつ記憶データを所定のブロッ
ク毎に一括してイレーズし得るフラッシュＥＥＰＲＯＭ
（フラッシュメモリ）が知られている。
グゲートと、ドレインと、ソースとを持つ複数個の不揮
発性メモリセルを備え、かつ記憶データを所定のブロッ
ク毎に一括してイレーズし得るフラッシュＥＥＰＲＯＭ
（フラッシュメモリ）が知られている。
【０００３】図４は、従来のフラッシュメモリにおける
メモリセルのしきい値電圧Ｖthの分布を示している。イ
レーズサイクルでは、各メモリセルのフローティングゲ
ートに蓄えられた電子が除去される結果、個々のメモリ
セルが低いしきい値電圧を有することとなる。このよう
にしてデータ“０”を記憶したメモリセルの状態を、こ
こではイレーズ状態又は０状態と呼ぶ。プログラムサイ
クルでは、選択されたメモリセルのみのフローティング
ゲートに、ホットエレクトロン注入の機構により電子が
蓄えられる。フローティングゲートに電子を蓄えたメモ
リセルは、高いしきい値電圧を有する。このようにして
データ“１”を記憶したメモリセルの状態を、ここでは
プログラム状態又は１状態と呼ぶ。リード（読み出し）
サイクルでは、リード対象のメモリセルのドレインに正
の低電位を、そのソースに接地電位をそれぞれ与えなが
ら、その制御ゲートとソースとの間に所定のリード電圧
Ｖgsを印加する。このリード電圧の最大値すなわち最大
リード電圧をＶgsmaxとするとき、従来は、０状態から
１状態へ遷移すべき全てのメモリセルがＶgsmaxより高
いしきい値電圧を有することとなるまで、十分な時間を
かけてプログラムが行われていた。
メモリセルのしきい値電圧Ｖthの分布を示している。イ
レーズサイクルでは、各メモリセルのフローティングゲ
ートに蓄えられた電子が除去される結果、個々のメモリ
セルが低いしきい値電圧を有することとなる。このよう
にしてデータ“０”を記憶したメモリセルの状態を、こ
こではイレーズ状態又は０状態と呼ぶ。プログラムサイ
クルでは、選択されたメモリセルのみのフローティング
ゲートに、ホットエレクトロン注入の機構により電子が
蓄えられる。フローティングゲートに電子を蓄えたメモ
リセルは、高いしきい値電圧を有する。このようにして
データ“１”を記憶したメモリセルの状態を、ここでは
プログラム状態又は１状態と呼ぶ。リード（読み出し）
サイクルでは、リード対象のメモリセルのドレインに正
の低電位を、そのソースに接地電位をそれぞれ与えなが
ら、その制御ゲートとソースとの間に所定のリード電圧
Ｖgsを印加する。このリード電圧の最大値すなわち最大
リード電圧をＶgsmaxとするとき、従来は、０状態から
１状態へ遷移すべき全てのメモリセルがＶgsmaxより高
いしきい値電圧を有することとなるまで、十分な時間を
かけてプログラムが行われていた。
【０００４】さて、高速リード性能を有する差動センス
方式のフラッシュメモリが知られている。このフラッシ
ュメモリでは、図４に従って状態設定がなされる１個の
メモリセルの記憶データをリードするために、該メモリ
セルと同様の構造を有しかつ常に０状態に設定される１
個のダミーセルと、１個の差動センスアンプとが設けら
れる。メモリセルのドレインは第１のビット線を介し
て、ダミーセルのドレインは第２のビット線を介してそ
れぞれ当該差動センスアンプに接続される。これら第１
及び第２のビット線は、リードサイクルの初期段階にお
いて、所定のプリチャージ電位ＶＰＣに設定される。メ
モリセルが０状態にある場合、当該メモリセルは、リー
ド電圧Ｖgsがその制御ゲートとソースとの間に印加され
たときに、第１のビット線からドレイン電流を引き込む
ことにより、該第１のビット線の電位を引き下げる。こ
のメモリセルが１状態にある場合、同じリード電圧Ｖgs
がその制御ゲートとソースとの間に印加されても、当該
メモリセルが第１のビット線からドレイン電流を引き込
むことはなく、該第１のビット線の電位はＶＰＣを維持
する。一方、ダミーセルは、同じリード電圧Ｖgsがその
制御ゲートとソースとの間に印加されたときに、第２の
ビット線からドレイン電流を引き込むことにより、該第
２のビット線の電位を引き下げる。ただし、ダミーセル
のチャンネル幅及び／又はチャンネル長は、当該ダミー
セルのドレイン電流が０状態のメモリセルのドレイン電
流の半分になるように調整されている。したがって、ダ
ミーセルが第２のビット線上に生成するリファレンス電
位Ｖrefは、メモリセルが０状態にある場合の第１のビ
ット線の電位より高く、かつ当該メモリセルが１状態に
ある場合の第１のビット線の電位ＶＰＣより低い。差動
センスアンプは、これら第１及び第２のビット線の電位
を比較することにより、当該メモリセルの状態を正しく
センスすることができる。
方式のフラッシュメモリが知られている。このフラッシ
ュメモリでは、図４に従って状態設定がなされる１個の
メモリセルの記憶データをリードするために、該メモリ
セルと同様の構造を有しかつ常に０状態に設定される１
個のダミーセルと、１個の差動センスアンプとが設けら
れる。メモリセルのドレインは第１のビット線を介し
て、ダミーセルのドレインは第２のビット線を介してそ
れぞれ当該差動センスアンプに接続される。これら第１
及び第２のビット線は、リードサイクルの初期段階にお
いて、所定のプリチャージ電位ＶＰＣに設定される。メ
モリセルが０状態にある場合、当該メモリセルは、リー
ド電圧Ｖgsがその制御ゲートとソースとの間に印加され
たときに、第１のビット線からドレイン電流を引き込む
ことにより、該第１のビット線の電位を引き下げる。こ
のメモリセルが１状態にある場合、同じリード電圧Ｖgs
がその制御ゲートとソースとの間に印加されても、当該
メモリセルが第１のビット線からドレイン電流を引き込
むことはなく、該第１のビット線の電位はＶＰＣを維持
する。一方、ダミーセルは、同じリード電圧Ｖgsがその
制御ゲートとソースとの間に印加されたときに、第２の
ビット線からドレイン電流を引き込むことにより、該第
２のビット線の電位を引き下げる。ただし、ダミーセル
のチャンネル幅及び／又はチャンネル長は、当該ダミー
セルのドレイン電流が０状態のメモリセルのドレイン電
流の半分になるように調整されている。したがって、ダ
ミーセルが第２のビット線上に生成するリファレンス電
位Ｖrefは、メモリセルが０状態にある場合の第１のビ
ット線の電位より高く、かつ当該メモリセルが１状態に
ある場合の第１のビット線の電位ＶＰＣより低い。差動
センスアンプは、これら第１及び第２のビット線の電位
を比較することにより、当該メモリセルの状態を正しく
センスすることができる。
【０００５】
【発明が解決しようとする課題】上記従来のフラッシュ
メモリでは、メモリセルの記憶データ“１”を正しくリ
ードできるように、０状態から１状態へ遷移すべき全メ
モリセルが最大リード電圧Ｖgsmaxより高いしきい値電
圧を有することとなるまでプログラム動作を終了しない
こととしていたため、プログラムに長い時間を要すると
いう課題があった（図４参照）。
メモリでは、メモリセルの記憶データ“１”を正しくリ
ードできるように、０状態から１状態へ遷移すべき全メ
モリセルが最大リード電圧Ｖgsmaxより高いしきい値電
圧を有することとなるまでプログラム動作を終了しない
こととしていたため、プログラムに長い時間を要すると
いう課題があった（図４参照）。
【０００６】また、図５は従来の差動センス方式のフラ
ッシュメモリのリードサイクルにおける課題を示してい
る。すなわち、電源電圧の上昇によりリード電圧Ｖgsが
予想外に高くなってしまうと、メモリセルの記憶データ
“１”を正しくリードできないという課題である。図５
中の破線は、リード電圧より高いしきい値電圧を有する
１状態のメモリセルに接続されたビット線の電位が、リ
ードサイクルにおいてＶＰＣを維持することを表してい
る。ところが、１状態のメモリセルのしきい値電圧Ｖth
よりリード電圧Ｖgsの方が高くなると、つまりＶgs＞Ｖ
thであると、当該１状態のメモリセルは、ビット線から
ドレイン電流を引き込むことにより該ビット線の電位を
引き下げる。一方、０状態のダミーセルが生成するリフ
ァレンス電位Ｖrefは、リード電圧Ｖgsに依存しない。
したがって、図５に示すように、Ｖgs＞Ｖthの場合に１
状態のメモリセルにより引き下げられたビット線電位が
リファレンス電位Ｖrefより低くなることがあり、この
場合にリード誤動作が発生するのである。同様のリード
誤動作は、上記プログラム時間の課題を解決するために
１状態のメモリセルのしきい値電圧を最大リード電圧Ｖ
gsmaxより低く設定した場合にも発生する。
ッシュメモリのリードサイクルにおける課題を示してい
る。すなわち、電源電圧の上昇によりリード電圧Ｖgsが
予想外に高くなってしまうと、メモリセルの記憶データ
“１”を正しくリードできないという課題である。図５
中の破線は、リード電圧より高いしきい値電圧を有する
１状態のメモリセルに接続されたビット線の電位が、リ
ードサイクルにおいてＶＰＣを維持することを表してい
る。ところが、１状態のメモリセルのしきい値電圧Ｖth
よりリード電圧Ｖgsの方が高くなると、つまりＶgs＞Ｖ
thであると、当該１状態のメモリセルは、ビット線から
ドレイン電流を引き込むことにより該ビット線の電位を
引き下げる。一方、０状態のダミーセルが生成するリフ
ァレンス電位Ｖrefは、リード電圧Ｖgsに依存しない。
したがって、図５に示すように、Ｖgs＞Ｖthの場合に１
状態のメモリセルにより引き下げられたビット線電位が
リファレンス電位Ｖrefより低くなることがあり、この
場合にリード誤動作が発生するのである。同様のリード
誤動作は、上記プログラム時間の課題を解決するために
１状態のメモリセルのしきい値電圧を最大リード電圧Ｖ
gsmaxより低く設定した場合にも発生する。
【０００７】本発明の目的は、プログラムの時間短縮と
正確なリードとを両立し得る不揮発性半導体記憶装置を
提供することにある。
正確なリードとを両立し得る不揮発性半導体記憶装置を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、プログラム状態（１状態）のメモリセル
のしきい値電圧を低減するとともに、イレーズ状態（０
状態）のダミーセルに接続されたビット線とプログラム
状態（１状態）のダミーセルに接続されたビット線とを
連結することによりリードサイクルにおけるリファレン
ス電位を生成することとしたものである。
め、本発明は、プログラム状態（１状態）のメモリセル
のしきい値電圧を低減するとともに、イレーズ状態（０
状態）のダミーセルに接続されたビット線とプログラム
状態（１状態）のダミーセルに接続されたビット線とを
連結することによりリードサイクルにおけるリファレン
ス電位を生成することとしたものである。
【０００９】具体的に説明すると、本発明に係る不揮発
性半導体記憶装置は、各々制御ゲートと、フローティン
グゲートと、ドレインと、ソースとを持ち、かつ、各々
低いしきい値電圧を有するイレーズ状態と、該イレーズ
状態におけるしきい値電圧より高いしきい値電圧を有す
るように前記イレーズ状態より多くの電子を前記フロー
ティングゲートに蓄えたプログラム状態とのうちのいず
れかの状態を取り得て、前記プログラム状態におけるし
きい値電圧は前記制御ゲートと前記ソースとの間の最大
リード電圧より低く設定される第１、第２及び第３のメ
モリセルと、前記第１のメモリセルのドレインに接続さ
れた第１のビット線と、前記第２のメモリセルのドレイ
ンに接続された第２のビット線と、前記第３のメモリセ
ルのドレインに接続された第３のビット線と、前記第２
及び第３のメモリセルのうちの一方は前記イレーズ状態
を、他方は前記プログラム状態をそれぞれ有するよう
に、前記第２及び第３のメモリセルの各々の状態を設定
するための手段と、あるリードサイクルにおいて前記第
２のビット線と前記第３のビット線とを連結するための
手段と、前記リードサイクルの初期段階において前記第
１、第２及び第３のビット線の各々を所定のプリチャー
ジ電位に設定するための手段と、前記リードサイクルに
おいて、前記第１のメモリセルが前記第１のビット線か
らドレイン電流を引き込むことにより前記プリチャージ
電位から下げられた前記第１のビット線の電位と、前記
第２及び第３のメモリセルが前記連結された第２及び第
３のビット線からそれぞれドレイン電流を引き込むこと
により前記プリチャージ電位から下げられた前記第２及
び第３のビット線の電位とを比較することにより、前記
第１のメモリセルの状態をセンスするためのセンス手段
とを備えた構成を採用したものである。
性半導体記憶装置は、各々制御ゲートと、フローティン
グゲートと、ドレインと、ソースとを持ち、かつ、各々
低いしきい値電圧を有するイレーズ状態と、該イレーズ
状態におけるしきい値電圧より高いしきい値電圧を有す
るように前記イレーズ状態より多くの電子を前記フロー
ティングゲートに蓄えたプログラム状態とのうちのいず
れかの状態を取り得て、前記プログラム状態におけるし
きい値電圧は前記制御ゲートと前記ソースとの間の最大
リード電圧より低く設定される第１、第２及び第３のメ
モリセルと、前記第１のメモリセルのドレインに接続さ
れた第１のビット線と、前記第２のメモリセルのドレイ
ンに接続された第２のビット線と、前記第３のメモリセ
ルのドレインに接続された第３のビット線と、前記第２
及び第３のメモリセルのうちの一方は前記イレーズ状態
を、他方は前記プログラム状態をそれぞれ有するよう
に、前記第２及び第３のメモリセルの各々の状態を設定
するための手段と、あるリードサイクルにおいて前記第
２のビット線と前記第３のビット線とを連結するための
手段と、前記リードサイクルの初期段階において前記第
１、第２及び第３のビット線の各々を所定のプリチャー
ジ電位に設定するための手段と、前記リードサイクルに
おいて、前記第１のメモリセルが前記第１のビット線か
らドレイン電流を引き込むことにより前記プリチャージ
電位から下げられた前記第１のビット線の電位と、前記
第２及び第３のメモリセルが前記連結された第２及び第
３のビット線からそれぞれドレイン電流を引き込むこと
により前記プリチャージ電位から下げられた前記第２及
び第３のビット線の電位とを比較することにより、前記
第１のメモリセルの状態をセンスするためのセンス手段
とを備えた構成を採用したものである。
【００１０】さて、フラッシュメモリでは、メモリセル
のイレーズ／プログラムを繰り返すとゲート酸化膜の界
面特性の劣化が顕著になることが知られている。したが
って、上記第１、第２及び第３のメモリセルの劣化の程
度を均一化するためには、これらのメモリセルのイレー
ズ／プログラムの回数をできるだけ揃えるようにすれば
よい。これにより、最適なリファレンス電位が常に得ら
れることになる。
のイレーズ／プログラムを繰り返すとゲート酸化膜の界
面特性の劣化が顕著になることが知られている。したが
って、上記第１、第２及び第３のメモリセルの劣化の程
度を均一化するためには、これらのメモリセルのイレー
ズ／プログラムの回数をできるだけ揃えるようにすれば
よい。これにより、最適なリファレンス電位が常に得ら
れることになる。
【００１１】
【発明の実施の形態】図１は、本発明に係るフラッシュ
メモリの構成例を示している。図１のフラッシュメモリ
は、トップアレイ１０と、ボトムアレイ１１と、４本の
主ビット線ＭＢＬ０〜３と、８本の副ビット線ＳＢＬ０
〜７と、８個のビット線選択スイッチＴＳ０〜３，ＢＳ
０〜３とを備えている。
メモリの構成例を示している。図１のフラッシュメモリ
は、トップアレイ１０と、ボトムアレイ１１と、４本の
主ビット線ＭＢＬ０〜３と、８本の副ビット線ＳＢＬ０
〜７と、８個のビット線選択スイッチＴＳ０〜３，ＢＳ
０〜３とを備えている。
【００１２】トップアレイ１０は、メモリセルＭ０〜３
と、ダミーセルＤ０〜３と、不図示の他のメモリセルと
を備えている。これらのセルは、各々制御ゲートと、フ
ローティングゲートと、ドレインと、ソースとを持つ不
揮発性メモリセルである。Ｍ０〜３の各々の制御ゲート
はワード線ＴＷＬに、その各々のソースはソース線ＴＳ
Ｌにそれぞれ接続されている。Ｄ０〜３の各々の制御ゲ
ートはダミーワード線ＴＤＷＬに、その各々のソースは
ダミーソース線ＴＤＳＬにそれぞれ接続されている。Ｍ
０及びＤ０の各々のドレインはＳＢＬ０に接続されてお
り、該ＳＢＬ０はＴＳ０を介してＭＢＬ０に接続されて
いる。Ｍ１及びＤ１の各々のドレインはＳＢＬ１に接続
されており、該ＳＢＬ１はＴＳ１を介してＭＢＬ１に接
続されている。Ｍ２及びＤ２の各々のドレインはＳＢＬ
２に接続されており、該ＳＢＬ２はＴＳ２を介してＭＢ
Ｌ２に接続されている。Ｍ３及びＤ３の各々のドレイン
はＳＢＬ３に接続されており、該ＳＢＬ３はＴＳ３を介
してＭＢＬ３に接続されている。ＴＳ０及びＴＳ２の各
々を構成するトランジスタのゲートには信号ＴＧ０が、
ＴＳ１及びＴＳ３の各々を構成するトランジスタのゲー
トには信号ＴＧ１がそれぞれ与えられるようになってい
る。
と、ダミーセルＤ０〜３と、不図示の他のメモリセルと
を備えている。これらのセルは、各々制御ゲートと、フ
ローティングゲートと、ドレインと、ソースとを持つ不
揮発性メモリセルである。Ｍ０〜３の各々の制御ゲート
はワード線ＴＷＬに、その各々のソースはソース線ＴＳ
Ｌにそれぞれ接続されている。Ｄ０〜３の各々の制御ゲ
ートはダミーワード線ＴＤＷＬに、その各々のソースは
ダミーソース線ＴＤＳＬにそれぞれ接続されている。Ｍ
０及びＤ０の各々のドレインはＳＢＬ０に接続されてお
り、該ＳＢＬ０はＴＳ０を介してＭＢＬ０に接続されて
いる。Ｍ１及びＤ１の各々のドレインはＳＢＬ１に接続
されており、該ＳＢＬ１はＴＳ１を介してＭＢＬ１に接
続されている。Ｍ２及びＤ２の各々のドレインはＳＢＬ
２に接続されており、該ＳＢＬ２はＴＳ２を介してＭＢ
Ｌ２に接続されている。Ｍ３及びＤ３の各々のドレイン
はＳＢＬ３に接続されており、該ＳＢＬ３はＴＳ３を介
してＭＢＬ３に接続されている。ＴＳ０及びＴＳ２の各
々を構成するトランジスタのゲートには信号ＴＧ０が、
ＴＳ１及びＴＳ３の各々を構成するトランジスタのゲー
トには信号ＴＧ１がそれぞれ与えられるようになってい
る。
【００１３】ボトムアレイ１１は、メモリセルＭ４〜７
と、ダミーセルＤ４〜７と、不図示の他のメモリセルと
を備えている。これらのセルは、各々制御ゲートと、フ
ローティングゲートと、ドレインと、ソースとを持つ不
揮発性メモリセルである。Ｍ４〜７の各々の制御ゲート
はワード線ＢＷＬに、その各々のソースはソース線ＢＳ
Ｌにそれぞれ接続されている。Ｄ４〜７の各々の制御ゲ
ートはダミーワード線ＢＤＷＬに、その各々のソースは
ダミーソース線ＢＤＳＬにそれぞれ接続されている。Ｍ
４及びＤ４の各々のドレインはＳＢＬ４に接続されてお
り、該ＳＢＬ４はＢＳ０を介してＭＢＬ０に接続されて
いる。Ｍ５及びＤ５の各々のドレインはＳＢＬ５に接続
されており、該ＳＢＬ５はＢＳ１を介してＭＢＬ１に接
続されている。Ｍ６及びＤ６の各々のドレインはＳＢＬ
６に接続されており、該ＳＢＬ６はＢＳ２を介してＭＢ
Ｌ２に接続されている。Ｍ７及びＤ７の各々のドレイン
はＳＢＬ７に接続されており、該ＳＢＬ７はＢＳ３を介
してＭＢＬ３に接続されている。ＢＳ０及びＢＳ２の各
々を構成するトランジスタのゲートには信号ＢＧ０が、
ＢＳ１及びＢＳ３の各々を構成するトランジスタのゲー
トには信号ＢＧ１がそれぞれ与えられるようになってい
る。
と、ダミーセルＤ４〜７と、不図示の他のメモリセルと
を備えている。これらのセルは、各々制御ゲートと、フ
ローティングゲートと、ドレインと、ソースとを持つ不
揮発性メモリセルである。Ｍ４〜７の各々の制御ゲート
はワード線ＢＷＬに、その各々のソースはソース線ＢＳ
Ｌにそれぞれ接続されている。Ｄ４〜７の各々の制御ゲ
ートはダミーワード線ＢＤＷＬに、その各々のソースは
ダミーソース線ＢＤＳＬにそれぞれ接続されている。Ｍ
４及びＤ４の各々のドレインはＳＢＬ４に接続されてお
り、該ＳＢＬ４はＢＳ０を介してＭＢＬ０に接続されて
いる。Ｍ５及びＤ５の各々のドレインはＳＢＬ５に接続
されており、該ＳＢＬ５はＢＳ１を介してＭＢＬ１に接
続されている。Ｍ６及びＤ６の各々のドレインはＳＢＬ
６に接続されており、該ＳＢＬ６はＢＳ２を介してＭＢ
Ｌ２に接続されている。Ｍ７及びＤ７の各々のドレイン
はＳＢＬ７に接続されており、該ＳＢＬ７はＢＳ３を介
してＭＢＬ３に接続されている。ＢＳ０及びＢＳ２の各
々を構成するトランジスタのゲートには信号ＢＧ０が、
ＢＳ１及びＢＳ３の各々を構成するトランジスタのゲー
トには信号ＢＧ１がそれぞれ与えられるようになってい
る。
【００１４】ＭＢＬ０〜３の各々の上には、それぞれ対
応するカラムゲートＹＳ０〜３が介在している。ＹＳ０
及びＹＳ２の各々を構成するトランジスタのゲートには
信号ＹＧ０が、ＹＳ１及びＹＳ３の各々を構成するトラ
ンジスタのゲートには信号ＹＧ１がそれぞれ与えられる
ようになっている。ＭＢＬ０及びＭＢＬ１の各々の内側
部分（図中のＹＳ０及びＹＳ１より下の部分）と、ＭＢ
Ｌ２及びＭＢＬ３の各々の内側部分（図中のＹＳ２及び
ＹＳ３より下の部分）とをそれぞれ所定のプリチャージ
電位ＶＰＣに設定するために、プリチャージ回路１２，
１３が設けられている。また、ＭＢＬ０及びＭＢＬ１の
各々の外側部分（図中のＹＳ０及びＹＳ１より上の部
分）と、ＭＢＬ２及びＭＢＬ３の各々の外側部分（図中
のＹＳ２及びＹＳ３より上の部分）との電位をそれぞれ
ＶＰＣに設定するために、プリチャージ回路１４，１５
が設けられている。ＭＢＬ１及びＭＢＬ３の各々の外側
部分の間には、これらの主ビット線をリードサイクルに
おいて連結するためのイコライズスイッチＥＱＳＡが介
在している。ＭＢＬ０及びＭＢＬ２の各々の外側部分の
間には、これらの主ビット線をリードサイクルにおいて
連結するためのイコライズスイッチＥＱＳＢが介在して
いる。ＥＱＳＡを構成するトランジスタのゲートには信
号ＥＱＡが、ＥＱＳＢを構成するトランジスタのゲート
には信号ＥＱＢがそれぞれ与えられるようになってい
る。１６はＭＢＬ０及びＭＢＬ１の各々の外側部分に接
続された差動センスアンプを、１７はＭＢＬ２及びＭＢ
Ｌ３の各々の外側部分に接続された差動センスアンプを
それぞれ表している。なお、Ｍ０〜７とＤ０〜７とは、
実質的にそれぞれ同一の製造工程により、同一サイズ、
かつ同一ピッチで形成されている。
応するカラムゲートＹＳ０〜３が介在している。ＹＳ０
及びＹＳ２の各々を構成するトランジスタのゲートには
信号ＹＧ０が、ＹＳ１及びＹＳ３の各々を構成するトラ
ンジスタのゲートには信号ＹＧ１がそれぞれ与えられる
ようになっている。ＭＢＬ０及びＭＢＬ１の各々の内側
部分（図中のＹＳ０及びＹＳ１より下の部分）と、ＭＢ
Ｌ２及びＭＢＬ３の各々の内側部分（図中のＹＳ２及び
ＹＳ３より下の部分）とをそれぞれ所定のプリチャージ
電位ＶＰＣに設定するために、プリチャージ回路１２，
１３が設けられている。また、ＭＢＬ０及びＭＢＬ１の
各々の外側部分（図中のＹＳ０及びＹＳ１より上の部
分）と、ＭＢＬ２及びＭＢＬ３の各々の外側部分（図中
のＹＳ２及びＹＳ３より上の部分）との電位をそれぞれ
ＶＰＣに設定するために、プリチャージ回路１４，１５
が設けられている。ＭＢＬ１及びＭＢＬ３の各々の外側
部分の間には、これらの主ビット線をリードサイクルに
おいて連結するためのイコライズスイッチＥＱＳＡが介
在している。ＭＢＬ０及びＭＢＬ２の各々の外側部分の
間には、これらの主ビット線をリードサイクルにおいて
連結するためのイコライズスイッチＥＱＳＢが介在して
いる。ＥＱＳＡを構成するトランジスタのゲートには信
号ＥＱＡが、ＥＱＳＢを構成するトランジスタのゲート
には信号ＥＱＢがそれぞれ与えられるようになってい
る。１６はＭＢＬ０及びＭＢＬ１の各々の外側部分に接
続された差動センスアンプを、１７はＭＢＬ２及びＭＢ
Ｌ３の各々の外側部分に接続された差動センスアンプを
それぞれ表している。なお、Ｍ０〜７とＤ０〜７とは、
実質的にそれぞれ同一の製造工程により、同一サイズ、
かつ同一ピッチで形成されている。
【００１５】図２は、図１のフラッシュメモリにおける
メモリセル（Ｍ０〜７及びＤ０〜７を含む。）のしきい
値電圧Ｖthの分布を示している。トップアレイ１０のイ
レーズサイクルでは、ＴＷＬ，ＴＤＷＬ，ＴＳＬ及びＴ
ＤＳＬの各々に所要の電位が与えられることにより、Ｍ
０〜３及びＤ０〜３の各々のフローティングゲートに蓄
えられた電子が除去される結果、個々のメモリセルが低
いしきい値電圧を有する０状態となる。ボトムアレイ１
１のイレーズサイクルでは、ＢＷＬ，ＢＤＷＬ，ＢＳＬ
及びＢＤＳＬの各々に所要の電位が与えられることによ
り、Ｍ４〜７及びＤ４〜７の各々が低いしきい値電圧を
有する０状態となる。ここで、例えばＭ０にデータ
“１”をプログラムしたい場合には、ＴＷＬ及びＴＳＬ
の各々に所要の電位を与え、かつＴＳ０及びＹＳ０を閉
じて、ＭＢＬ０に接続された不図示の書き込み回路がＭ
ＢＬ０及びＳＢＬ０に所要の電位を与えることによりプ
ログラム動作が行われる。この結果、ホットエレクトロ
ン注入の機構によりＭ０のフローティングゲートに電子
が蓄えられて、Ｍ０は０状態から、該０状態より高いし
きい値電圧を有する１状態へと遷移する。ただし、この
１状態におけるしきい値電圧は、図２に示すように、リ
ードサイクルにおいて制御ゲートとソースとの間に印加
されるリード電圧の最大値、すなわち最大リード電圧Ｖ
gsmaxより低い値に設定される。他のメモリセル（ダミ
ーセルを含む。）にデータ“１”をプログラムする場合
も同様である。つまり、図１のフラッシュメモリでは、
図２中に粗い破線で示す従来例に比べて、１状態のメモ
リセルのしきい値電圧が大きく低減される。したがっ
て、従来に比べてプログラム時間が大幅に短縮される。
なお、イレーズ及びプログラムの各サイクルでは、ＥＱ
ＳＡ及びＥＱＳＢを開いておく。
メモリセル（Ｍ０〜７及びＤ０〜７を含む。）のしきい
値電圧Ｖthの分布を示している。トップアレイ１０のイ
レーズサイクルでは、ＴＷＬ，ＴＤＷＬ，ＴＳＬ及びＴ
ＤＳＬの各々に所要の電位が与えられることにより、Ｍ
０〜３及びＤ０〜３の各々のフローティングゲートに蓄
えられた電子が除去される結果、個々のメモリセルが低
いしきい値電圧を有する０状態となる。ボトムアレイ１
１のイレーズサイクルでは、ＢＷＬ，ＢＤＷＬ，ＢＳＬ
及びＢＤＳＬの各々に所要の電位が与えられることによ
り、Ｍ４〜７及びＤ４〜７の各々が低いしきい値電圧を
有する０状態となる。ここで、例えばＭ０にデータ
“１”をプログラムしたい場合には、ＴＷＬ及びＴＳＬ
の各々に所要の電位を与え、かつＴＳ０及びＹＳ０を閉
じて、ＭＢＬ０に接続された不図示の書き込み回路がＭ
ＢＬ０及びＳＢＬ０に所要の電位を与えることによりプ
ログラム動作が行われる。この結果、ホットエレクトロ
ン注入の機構によりＭ０のフローティングゲートに電子
が蓄えられて、Ｍ０は０状態から、該０状態より高いし
きい値電圧を有する１状態へと遷移する。ただし、この
１状態におけるしきい値電圧は、図２に示すように、リ
ードサイクルにおいて制御ゲートとソースとの間に印加
されるリード電圧の最大値、すなわち最大リード電圧Ｖ
gsmaxより低い値に設定される。他のメモリセル（ダミ
ーセルを含む。）にデータ“１”をプログラムする場合
も同様である。つまり、図１のフラッシュメモリでは、
図２中に粗い破線で示す従来例に比べて、１状態のメモ
リセルのしきい値電圧が大きく低減される。したがっ
て、従来に比べてプログラム時間が大幅に短縮される。
なお、イレーズ及びプログラムの各サイクルでは、ＥＱ
ＳＡ及びＥＱＳＢを開いておく。
【００１６】次に、図１のフラッシュメモリのリードサ
イクルについて説明する。プリチャージ回路１２〜１５
は、各リードサイクルの初期段階においてＭＢＬ０〜３
の各々の電位をＶＰＣに充電する。十分な充電がなされ
た後、これらのプリチャージ回路１２〜１５を構成する
スイッチが開かれる。このプリチャージ期間では、例え
ば、ＴＳ０〜３，ＢＳ０〜３，ＹＳ０〜３，ＥＱＳＡ及
びＥＱＳＢを全て閉じておけばよい。
イクルについて説明する。プリチャージ回路１２〜１５
は、各リードサイクルの初期段階においてＭＢＬ０〜３
の各々の電位をＶＰＣに充電する。十分な充電がなされ
た後、これらのプリチャージ回路１２〜１５を構成する
スイッチが開かれる。このプリチャージ期間では、例え
ば、ＴＳ０〜３，ＢＳ０〜３，ＹＳ０〜３，ＥＱＳＡ及
びＥＱＳＢを全て閉じておけばよい。
【００１７】図１の構成によれば、Ｄ０及びＤ２のうち
の一方は０状態に、他方は１状態にそれぞれ予め設定さ
れる。これらＤ０及びＤ２は、Ｍ５及びＭ７のリードサ
イクルにおいてリファレンス電位の生成に用いられる。
この際、ＴＳ０，ＢＳ１，ＴＳ２，ＢＳ３，ＹＳ０〜３
及びＥＱＳＢがそれぞれ閉じられる。ＢＳ０，ＴＳ１，
ＢＳ２，ＴＳ３及びＥＱＳＡは、それぞれ開かれてい
る。その後、選択されたメモリセルＭ５及びＭ７の制御
ゲートには所定のリード電圧Ｖgsが印加される。また同
様に、リファレンス電位を生成するためのダミーセルＤ
０及びＤ２の制御ゲートにもリード電圧Ｖgsが印加され
る。差動センスアンプ１６は、ＭＢＬ１からＭ５がドレ
イン電流を引き込むことによりＶＰＣから下げられたＭ
ＢＬ１の電位と、連結されたＭＢＬ０及びＭＢＬ２から
Ｄ０及びＤ２がそれぞれドレイン電流を引き込むことに
よりＶＰＣから下げられたＭＢＬ０及びＭＢＬ２の電位
との差を検知できるまで待った後、増幅動作を行うこと
によりＭ５の状態をセンスする。差動センスアンプ１７
は、ＭＢＬ３からＭ７がドレイン電流を引き込むことに
よりＶＰＣから下げられたＭＢＬ３の電位と、連結され
たＭＢＬ０及びＭＢＬ２からＤ０及びＤ２がそれぞれド
レイン電流を引き込むことによりＶＰＣから下げられた
ＭＢＬ０及びＭＢＬ２の電位との差を検知できるまで待
った後、増幅動作を行うことによりＭ７の状態をセンス
する。これらの増幅動作中には、ＹＳ０〜ＹＳ３及びＥ
ＱＳＢがそれぞれ開かれる。これにより、両差動センス
アンプ１６，１７によるＭＢＬ０とＭＢＬ２との間の電
位差生成が許容される。
の一方は０状態に、他方は１状態にそれぞれ予め設定さ
れる。これらＤ０及びＤ２は、Ｍ５及びＭ７のリードサ
イクルにおいてリファレンス電位の生成に用いられる。
この際、ＴＳ０，ＢＳ１，ＴＳ２，ＢＳ３，ＹＳ０〜３
及びＥＱＳＢがそれぞれ閉じられる。ＢＳ０，ＴＳ１，
ＢＳ２，ＴＳ３及びＥＱＳＡは、それぞれ開かれてい
る。その後、選択されたメモリセルＭ５及びＭ７の制御
ゲートには所定のリード電圧Ｖgsが印加される。また同
様に、リファレンス電位を生成するためのダミーセルＤ
０及びＤ２の制御ゲートにもリード電圧Ｖgsが印加され
る。差動センスアンプ１６は、ＭＢＬ１からＭ５がドレ
イン電流を引き込むことによりＶＰＣから下げられたＭ
ＢＬ１の電位と、連結されたＭＢＬ０及びＭＢＬ２から
Ｄ０及びＤ２がそれぞれドレイン電流を引き込むことに
よりＶＰＣから下げられたＭＢＬ０及びＭＢＬ２の電位
との差を検知できるまで待った後、増幅動作を行うこと
によりＭ５の状態をセンスする。差動センスアンプ１７
は、ＭＢＬ３からＭ７がドレイン電流を引き込むことに
よりＶＰＣから下げられたＭＢＬ３の電位と、連結され
たＭＢＬ０及びＭＢＬ２からＤ０及びＤ２がそれぞれド
レイン電流を引き込むことによりＶＰＣから下げられた
ＭＢＬ０及びＭＢＬ２の電位との差を検知できるまで待
った後、増幅動作を行うことによりＭ７の状態をセンス
する。これらの増幅動作中には、ＹＳ０〜ＹＳ３及びＥ
ＱＳＢがそれぞれ開かれる。これにより、両差動センス
アンプ１６，１７によるＭＢＬ０とＭＢＬ２との間の電
位差生成が許容される。
【００１８】また、Ｄ１及びＤ３のうちの一方は０状態
に、他方は１状態にそれぞれ予め設定される。これらＤ
１及びＤ３は、Ｍ４及びＭ６のリードサイクルにおいて
リファレンス電位の生成に用いられる。この際、ＢＳ
０，ＴＳ１，ＢＳ２，ＴＳ３，ＹＳ０〜３及びＥＱＳＡ
がそれぞれ閉じられる。ＴＳ０，ＢＳ１，ＴＳ２，ＢＳ
３及びＥＱＳＢは、それぞれ開かれている。その後、選
択されたメモリセルＭ４及びＭ６の制御ゲートには所定
のリード電圧Ｖgsが印加される。また同様に、リファレ
ンス電位を生成するためのダミーセルＤ１及びＤ３の制
御ゲートにもリード電圧Ｖgsが印加される。差動センス
アンプ１６は、ＭＢＬ０からＭ４がドレイン電流を引き
込むことによりＶＰＣから下げられたＭＢＬ０の電位
と、連結されたＭＢＬ１及びＭＢＬ３からＤ１及びＤ３
がそれぞれドレイン電流を引き込むことによりＶＰＣか
ら下げられたＭＢＬ１及びＭＢＬ３の電位との差を検知
できるまで待った後、増幅動作を行うことによりＭ４の
状態をセンスする。差動センスアンプ１７は、ＭＢＬ２
からＭ６がドレイン電流を引き込むことによりＶＰＣか
ら下げられたＭＢＬ２の電位と、連結されたＭＢＬ１及
びＭＢＬ３からＤ１及びＤ３がそれぞれドレイン電流を
引き込むことによりＶＰＣから下げられたＭＢＬ１及び
ＭＢＬ３の電位との差を検知できるまで待った後、増幅
動作を行うことによりＭ６の状態をセンスする。これら
の増幅動作中には、ＹＳ０〜ＹＳ３及びＥＱＳＡがそれ
ぞれ開かれる。これにより、両差動センスアンプ１６，
１７によるＭＢＬ１とＭＢＬ３との間の電位差生成が許
容される。
に、他方は１状態にそれぞれ予め設定される。これらＤ
１及びＤ３は、Ｍ４及びＭ６のリードサイクルにおいて
リファレンス電位の生成に用いられる。この際、ＢＳ
０，ＴＳ１，ＢＳ２，ＴＳ３，ＹＳ０〜３及びＥＱＳＡ
がそれぞれ閉じられる。ＴＳ０，ＢＳ１，ＴＳ２，ＢＳ
３及びＥＱＳＢは、それぞれ開かれている。その後、選
択されたメモリセルＭ４及びＭ６の制御ゲートには所定
のリード電圧Ｖgsが印加される。また同様に、リファレ
ンス電位を生成するためのダミーセルＤ１及びＤ３の制
御ゲートにもリード電圧Ｖgsが印加される。差動センス
アンプ１６は、ＭＢＬ０からＭ４がドレイン電流を引き
込むことによりＶＰＣから下げられたＭＢＬ０の電位
と、連結されたＭＢＬ１及びＭＢＬ３からＤ１及びＤ３
がそれぞれドレイン電流を引き込むことによりＶＰＣか
ら下げられたＭＢＬ１及びＭＢＬ３の電位との差を検知
できるまで待った後、増幅動作を行うことによりＭ４の
状態をセンスする。差動センスアンプ１７は、ＭＢＬ２
からＭ６がドレイン電流を引き込むことによりＶＰＣか
ら下げられたＭＢＬ２の電位と、連結されたＭＢＬ１及
びＭＢＬ３からＤ１及びＤ３がそれぞれドレイン電流を
引き込むことによりＶＰＣから下げられたＭＢＬ１及び
ＭＢＬ３の電位との差を検知できるまで待った後、増幅
動作を行うことによりＭ６の状態をセンスする。これら
の増幅動作中には、ＹＳ０〜ＹＳ３及びＥＱＳＡがそれ
ぞれ開かれる。これにより、両差動センスアンプ１６，
１７によるＭＢＬ１とＭＢＬ３との間の電位差生成が許
容される。
【００１９】Ｄ４及びＤ６のうちの一方は０状態に、他
方は１状態にそれぞれ予め設定される。これらＤ４及び
Ｄ６は、Ｍ１及びＭ３のリードサイクルにおいてリファ
レンス電位の生成に用いられる。この際、ＢＳ０，ＴＳ
１，ＢＳ２，ＴＳ３，ＹＳ０〜３及びＥＱＳＢがそれぞ
れ閉じられる。ＴＳ０，ＢＳ１，ＴＳ２，ＢＳ３及びＥ
ＱＳＡは、それぞれ開かれている。その後、選択された
メモリセルＭ１及びＭ３の制御ゲートには所定のリード
電圧Ｖgsが印加される。また同様に、リファレンス電位
を生成するためのダミーセルＤ４及びＤ６の制御ゲート
にもリード電圧Ｖgsが印加される。差動センスアンプ１
６は、ＭＢＬ１からＭ１がドレイン電流を引き込むこと
によりＶＰＣから下げられたＭＢＬ１の電位と、連結さ
れたＭＢＬ０及びＭＢＬ２からＤ４及びＤ６がそれぞれ
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ０及びＭＢＬ２の電位との差を検知できるまで
待った後、増幅動作を行うことによりＭ１の状態をセン
スする。差動センスアンプ１７は、ＭＢＬ３からＭ３が
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ３の電位と、連結されたＭＢＬ０及びＭＢＬ２
からＤ４及びＤ６がそれぞれドレイン電流を引き込むこ
とによりＶＰＣから下げられたＭＢＬ０及びＭＢＬ２の
電位との差を検知できるまで待った後、増幅動作を行う
ことによりＭ３の状態をセンスする。これらの増幅動作
中には、ＹＳ０〜ＹＳ３及びＥＱＳＢがそれぞれ開かれ
る。これにより、両差動センスアンプ１６，１７による
ＭＢＬ０とＭＢＬ２との間の電位差生成が許容される。
方は１状態にそれぞれ予め設定される。これらＤ４及び
Ｄ６は、Ｍ１及びＭ３のリードサイクルにおいてリファ
レンス電位の生成に用いられる。この際、ＢＳ０，ＴＳ
１，ＢＳ２，ＴＳ３，ＹＳ０〜３及びＥＱＳＢがそれぞ
れ閉じられる。ＴＳ０，ＢＳ１，ＴＳ２，ＢＳ３及びＥ
ＱＳＡは、それぞれ開かれている。その後、選択された
メモリセルＭ１及びＭ３の制御ゲートには所定のリード
電圧Ｖgsが印加される。また同様に、リファレンス電位
を生成するためのダミーセルＤ４及びＤ６の制御ゲート
にもリード電圧Ｖgsが印加される。差動センスアンプ１
６は、ＭＢＬ１からＭ１がドレイン電流を引き込むこと
によりＶＰＣから下げられたＭＢＬ１の電位と、連結さ
れたＭＢＬ０及びＭＢＬ２からＤ４及びＤ６がそれぞれ
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ０及びＭＢＬ２の電位との差を検知できるまで
待った後、増幅動作を行うことによりＭ１の状態をセン
スする。差動センスアンプ１７は、ＭＢＬ３からＭ３が
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ３の電位と、連結されたＭＢＬ０及びＭＢＬ２
からＤ４及びＤ６がそれぞれドレイン電流を引き込むこ
とによりＶＰＣから下げられたＭＢＬ０及びＭＢＬ２の
電位との差を検知できるまで待った後、増幅動作を行う
ことによりＭ３の状態をセンスする。これらの増幅動作
中には、ＹＳ０〜ＹＳ３及びＥＱＳＢがそれぞれ開かれ
る。これにより、両差動センスアンプ１６，１７による
ＭＢＬ０とＭＢＬ２との間の電位差生成が許容される。
【００２０】Ｄ５及びＤ７のうちの一方は０状態に、他
方は１状態にそれぞれ予め設定される。これらＤ５及び
Ｄ７は、Ｍ０及びＭ２のリードサイクルにおいてリファ
レンス電位の生成に用いられる。この際、ＴＳ０，ＢＳ
１，ＴＳ２，ＢＳ３，ＹＳ０〜３及びＥＱＳＡがそれぞ
れ閉じられる。ＢＳ０，ＴＳ１，ＢＳ２，ＴＳ３及びＥ
ＱＳＢは、それぞれ開かれている。その後、選択された
メモリセルＭ０及びＭ２の制御ゲートには所定のリード
電圧Ｖgsが印加される。また同様に、リファレンス電位
を生成するためのダミーセルＤ５及びＤ７の制御ゲート
にもリード電圧Ｖgsが印加される。差動センスアンプ１
６は、ＭＢＬ０からＭ０がドレイン電流を引き込むこと
によりＶＰＣから下げられたＭＢＬ０の電位と、連結さ
れたＭＢＬ１及びＭＢＬ３からＤ５及びＤ７がそれぞれ
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ１及びＭＢＬ３の電位との差を検知できるまで
待った後、増幅動作を行うことによりＭ０の状態をセン
スする。差動センスアンプ１７は、ＭＢＬ２からＭ２が
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ２の電位と、連結されたＭＢＬ１及びＭＢＬ３
からＤ５及びＤ７がそれぞれドレイン電流を引き込むこ
とによりＶＰＣから下げられたＭＢＬ１及びＭＢＬ３の
電位との差を検知できるまで待った後、増幅動作を行う
ことによりＭ２の状態をセンスする。これらの増幅動作
中には、ＹＳ０〜ＹＳ３及びＥＱＳＡがそれぞれ開かれ
る。これにより、両差動センスアンプ１６，１７による
ＭＢＬ１とＭＢＬ３との間の電位差生成が許容される。
方は１状態にそれぞれ予め設定される。これらＤ５及び
Ｄ７は、Ｍ０及びＭ２のリードサイクルにおいてリファ
レンス電位の生成に用いられる。この際、ＴＳ０，ＢＳ
１，ＴＳ２，ＢＳ３，ＹＳ０〜３及びＥＱＳＡがそれぞ
れ閉じられる。ＢＳ０，ＴＳ１，ＢＳ２，ＴＳ３及びＥ
ＱＳＢは、それぞれ開かれている。その後、選択された
メモリセルＭ０及びＭ２の制御ゲートには所定のリード
電圧Ｖgsが印加される。また同様に、リファレンス電位
を生成するためのダミーセルＤ５及びＤ７の制御ゲート
にもリード電圧Ｖgsが印加される。差動センスアンプ１
６は、ＭＢＬ０からＭ０がドレイン電流を引き込むこと
によりＶＰＣから下げられたＭＢＬ０の電位と、連結さ
れたＭＢＬ１及びＭＢＬ３からＤ５及びＤ７がそれぞれ
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ１及びＭＢＬ３の電位との差を検知できるまで
待った後、増幅動作を行うことによりＭ０の状態をセン
スする。差動センスアンプ１７は、ＭＢＬ２からＭ２が
ドレイン電流を引き込むことによりＶＰＣから下げられ
たＭＢＬ２の電位と、連結されたＭＢＬ１及びＭＢＬ３
からＤ５及びＤ７がそれぞれドレイン電流を引き込むこ
とによりＶＰＣから下げられたＭＢＬ１及びＭＢＬ３の
電位との差を検知できるまで待った後、増幅動作を行う
ことによりＭ２の状態をセンスする。これらの増幅動作
中には、ＹＳ０〜ＹＳ３及びＥＱＳＡがそれぞれ開かれ
る。これにより、両差動センスアンプ１６，１７による
ＭＢＬ１とＭＢＬ３との間の電位差生成が許容される。
【００２１】図３は、図１のフラッシュメモリのリード
サイクルにおけるビット線電位の変化を示している。こ
こでは、リード対象のメモリセルが、例えばＭ４である
ものとして説明を進める。Ｍ４のリードサイクルでは、
ＢＳ０及びＹＳ０を閉じて、ＢＷＬ，ＢＳＬ，ＭＢＬ０
及びＳＢＬ４の各々に所要の電位を与える。これによ
り、Ｍ４の制御ゲートとソースとの間に所定のリード電
圧Ｖgsが印加される。前述のとおり、Ｍ４のリードのた
めのリファレンス電位Ｖrefは、ＴＳ１，ＴＳ３，ＹＳ
１，ＹＳ３及びＥＱＳＡが閉じた状態で、Ｄ１及びＤ３
により生成される。そのために、ＴＤＷＬ及びＴＤＳＬ
の各々に所要の電位が与えられる。これにより、Ｄ１及
びＤ３の各々の制御ゲートとソースとの間に、Ｍ４の場
合と同じリード電圧Ｖgsが印加される。
サイクルにおけるビット線電位の変化を示している。こ
こでは、リード対象のメモリセルが、例えばＭ４である
ものとして説明を進める。Ｍ４のリードサイクルでは、
ＢＳ０及びＹＳ０を閉じて、ＢＷＬ，ＢＳＬ，ＭＢＬ０
及びＳＢＬ４の各々に所要の電位を与える。これによ
り、Ｍ４の制御ゲートとソースとの間に所定のリード電
圧Ｖgsが印加される。前述のとおり、Ｍ４のリードのた
めのリファレンス電位Ｖrefは、ＴＳ１，ＴＳ３，ＹＳ
１，ＹＳ３及びＥＱＳＡが閉じた状態で、Ｄ１及びＤ３
により生成される。そのために、ＴＤＷＬ及びＴＤＳＬ
の各々に所要の電位が与えられる。これにより、Ｄ１及
びＤ３の各々の制御ゲートとソースとの間に、Ｍ４の場
合と同じリード電圧Ｖgsが印加される。
【００２２】さて、Ｍ４は、０状態又は１状態にある。
Ｍ４が０状態にある場合、当該Ｍ４は、リード電圧Ｖgs
がその制御ゲートとソースとの間に印加されたときに、
ＳＢＬ４を介してＭＢＬ０から大きいドレイン電流を引
き込むことにより、ＭＢＬ０の電位を大きく引き下げ
る。Ｍ４が１状態にある場合でも、ＭＢＬ０の電位は、
図３中に粗い破線で示されるようにＶＰＣを維持するの
ではなく、少し引き下げられる。なぜなら、１状態のメ
モリセルのしきい値電圧Ｖthより高いリード電圧Ｖgsが
印加されるので（Ｖgs＞Ｖth：図２参照）、１状態のＭ
４がＭＢＬ０から小さいドレイン電流を引き込むからで
ある。
Ｍ４が０状態にある場合、当該Ｍ４は、リード電圧Ｖgs
がその制御ゲートとソースとの間に印加されたときに、
ＳＢＬ４を介してＭＢＬ０から大きいドレイン電流を引
き込むことにより、ＭＢＬ０の電位を大きく引き下げ
る。Ｍ４が１状態にある場合でも、ＭＢＬ０の電位は、
図３中に粗い破線で示されるようにＶＰＣを維持するの
ではなく、少し引き下げられる。なぜなら、１状態のメ
モリセルのしきい値電圧Ｖthより高いリード電圧Ｖgsが
印加されるので（Ｖgs＞Ｖth：図２参照）、１状態のＭ
４がＭＢＬ０から小さいドレイン電流を引き込むからで
ある。
【００２３】一方、Ｄ１及びＤ３は、リード電圧Ｖgsが
その各々の制御ゲートとソースとの間に印加されたとき
に、ＭＢＬ１及びＭＢＬ３からそれぞれドレイン電流を
引き込む。ここでは、Ｄ１が０状態にあり、Ｄ３が１状
態にあるものとする。この場合には、Ｄ１がＭＢＬ１か
ら引き込む電流は、Ｍ４が０状態にある場合に当該Ｍ４
がＭＢＬ０から引き込む電流に相当する。また、Ｄ３が
ＭＢＬ３から引き込む電流は、Ｍ４が１状態にある場合
に当該Ｍ４がＭＢＬ０から引き込む電流に相当する。こ
こで、ＭＢＬ１とＭＢＬ３とがＥＱＳＡにより互いに連
結されていることを思い起こせば、これらＭＢＬ１及び
ＭＢＬ３の電位、すなわちリファレンス電位Ｖrefは、
図３中に細かい破線で示されるようにＭ４が１状態にあ
る場合のＭＢＬ０の電位より高く推移するのではなく、
Ｍ４が０状態にある場合のＭＢＬ０の電位とＭ４が１状
態にある場合のＭＢＬ０の電位とのちょうど中間のレベ
ルで推移することが判る。したがって、差動センスアン
プ１６は、Ｍ４の状態を正しくセンスすることができ
る。なお、ＭＢＬ０〜３の各々が同じ負荷容量を有し、
かつＳＢＬ０〜７の各々が同じ負荷容量を有することが
好ましい。これにより、例えば差動センスアンプ１６か
らＤ１及びＤ３に至るビット線経路（ＭＢＬ１＋ＳＢＬ
１＋ＭＢＬ３＋ＳＢＬ３）の負荷容量は、差動センスア
ンプ１６からＭ４に至るビット線経路（ＭＢＬ０＋ＳＢ
Ｌ４）の負荷容量のちょうど２倍となって好都合であ
る。
その各々の制御ゲートとソースとの間に印加されたとき
に、ＭＢＬ１及びＭＢＬ３からそれぞれドレイン電流を
引き込む。ここでは、Ｄ１が０状態にあり、Ｄ３が１状
態にあるものとする。この場合には、Ｄ１がＭＢＬ１か
ら引き込む電流は、Ｍ４が０状態にある場合に当該Ｍ４
がＭＢＬ０から引き込む電流に相当する。また、Ｄ３が
ＭＢＬ３から引き込む電流は、Ｍ４が１状態にある場合
に当該Ｍ４がＭＢＬ０から引き込む電流に相当する。こ
こで、ＭＢＬ１とＭＢＬ３とがＥＱＳＡにより互いに連
結されていることを思い起こせば、これらＭＢＬ１及び
ＭＢＬ３の電位、すなわちリファレンス電位Ｖrefは、
図３中に細かい破線で示されるようにＭ４が１状態にあ
る場合のＭＢＬ０の電位より高く推移するのではなく、
Ｍ４が０状態にある場合のＭＢＬ０の電位とＭ４が１状
態にある場合のＭＢＬ０の電位とのちょうど中間のレベ
ルで推移することが判る。したがって、差動センスアン
プ１６は、Ｍ４の状態を正しくセンスすることができ
る。なお、ＭＢＬ０〜３の各々が同じ負荷容量を有し、
かつＳＢＬ０〜７の各々が同じ負荷容量を有することが
好ましい。これにより、例えば差動センスアンプ１６か
らＤ１及びＤ３に至るビット線経路（ＭＢＬ１＋ＳＢＬ
１＋ＭＢＬ３＋ＳＢＬ３）の負荷容量は、差動センスア
ンプ１６からＭ４に至るビット線経路（ＭＢＬ０＋ＳＢ
Ｌ４）の負荷容量のちょうど２倍となって好都合であ
る。
【００２４】以上のとおり、図１のフラッシュメモリに
よれば、プログラムの時間短縮と正確なリードとを両立
し得る。しかも、正確なリードは、電源電圧の上昇によ
りリード電圧Ｖgsが予想外に高くなってしまった場合で
も保証される。
よれば、プログラムの時間短縮と正確なリードとを両立
し得る。しかも、正確なリードは、電源電圧の上昇によ
りリード電圧Ｖgsが予想外に高くなってしまった場合で
も保証される。
【００２５】なお、Ｄ１及びＤ３は、Ｍ４の状態が更新
される際に、それぞれ一旦イレーズされた後に、例えば
前の状態と同じ状態に設定される。これにより、Ｍ４，
Ｄ１及びＤ３の劣化の程度が均一化される。ゲート酸化
膜がイレーズの際に受けるダメージとプログラムの際に
受けるダメージとの間に差がある点に鑑みれば、Ｄ１及
びＤ３は、Ｍ４の状態が更新される際に、それぞれ一旦
イレーズされた後に前の状態と逆の状態に設定されるの
がよい。これにより、Ｄ１とＤ３との劣化の程度が均一
化される。メモリセルとダミーセルとの他の組み合わせ
についても同様である。図１のようにトップアレイ１０
とボトムアレイ１１との各々がダミーセルを有するフラ
ッシュメモリの構成は、セルの劣化の程度を均一化する
のに役立つ。図１中のメモリセルとダミーセルとの各々
の役割を随時交換することも可能である。
される際に、それぞれ一旦イレーズされた後に、例えば
前の状態と同じ状態に設定される。これにより、Ｍ４，
Ｄ１及びＤ３の劣化の程度が均一化される。ゲート酸化
膜がイレーズの際に受けるダメージとプログラムの際に
受けるダメージとの間に差がある点に鑑みれば、Ｄ１及
びＤ３は、Ｍ４の状態が更新される際に、それぞれ一旦
イレーズされた後に前の状態と逆の状態に設定されるの
がよい。これにより、Ｄ１とＤ３との劣化の程度が均一
化される。メモリセルとダミーセルとの他の組み合わせ
についても同様である。図１のようにトップアレイ１０
とボトムアレイ１１との各々がダミーセルを有するフラ
ッシュメモリの構成は、セルの劣化の程度を均一化する
のに役立つ。図１中のメモリセルとダミーセルとの各々
の役割を随時交換することも可能である。
【００２６】なお、上記の例においてプログラム状態の
メモリセルのしきい値電圧Ｖthが制御ゲートとソースと
の間の最大リード電圧Ｖgsmaxより高く設定される場合
でも、正確なリファレンス電位Ｖrefを生成できる効果
が得られる。その結果、プロセス条件に起因してメモリ
セルのしきい値電圧にばらつきが生じても、またメモリ
セルへの印加電圧に変動が生じても、その記憶データを
正確にリードすることができる。
メモリセルのしきい値電圧Ｖthが制御ゲートとソースと
の間の最大リード電圧Ｖgsmaxより高く設定される場合
でも、正確なリファレンス電位Ｖrefを生成できる効果
が得られる。その結果、プロセス条件に起因してメモリ
セルのしきい値電圧にばらつきが生じても、またメモリ
セルへの印加電圧に変動が生じても、その記憶データを
正確にリードすることができる。
【００２７】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、１状態のメモリセルのしきい値電圧を低減するとと
もに、０状態のダミーセルに接続されたビット線と１状
態のダミーセルに接続されたビット線とを連結すること
によりリードサイクルにおけるリファレンス電位を生成
することとしたので、プログラムの時間短縮と正確なリ
ードとを両立し得る。
ば、１状態のメモリセルのしきい値電圧を低減するとと
もに、０状態のダミーセルに接続されたビット線と１状
態のダミーセルに接続されたビット線とを連結すること
によりリードサイクルにおけるリファレンス電位を生成
することとしたので、プログラムの時間短縮と正確なリ
ードとを両立し得る。
【図１】本発明に係るフラッシュメモリの構成例を示す
ブロック図である。
ブロック図である。
【図２】図１のフラッシュメモリにおけるメモリセルの
しきい値電圧の分布を示す図である。
しきい値電圧の分布を示す図である。
【図３】図１のフラッシュメモリのリードサイクルにお
けるビット線電位の変化を示す図である。
けるビット線電位の変化を示す図である。
【図４】従来のフラッシュメモリにおけるメモリセルの
しきい値電圧の分布を示す図である。
しきい値電圧の分布を示す図である。
【図５】従来のフラッシュメモリのリードサイクルにお
けるビット線電位の変化を示す図である。
けるビット線電位の変化を示す図である。
１０ トップアレイ
１１ ボトムアレイ
１２〜１５ プリチャージ回路
１６，１７ 差動センスアンプ
ＢＤＳＬ ダミーソース線
ＢＤＷＬ ダミーワード線
ＢＳ０〜３ ビット線選択スイッチ
ＢＳＬ ソース線
ＢＷＬ ワード線
Ｄ０〜７ ダミーセル
ＥＱＳＡ，ＥＱＳＢ イコライズスイッチ
Ｍ０〜７ メモリセル
ＭＢＬ０〜３ 主ビット線
ＳＢＬ０〜７ 副ビット線
ＴＤＳＬ ダミーソース線
ＴＤＷＬ ダミーワード線
ＴＳ０〜３ ビット線選択スイッチ
ＴＳＬ ソース線
ＴＷＬ ワード線
Ｖgs リード電圧
Ｖgsmax 最大リード電圧
Ｖref リファレンス電位
Ｖth メモリセルのしきい値電圧
ＶＰＣ プリチャージ電位
ＹＳ０〜３ カラムゲート
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−203291（ＪＰ，Ａ)
特開 平７−78489（ＪＰ，Ａ)
特開 平11−16384（ＪＰ，Ａ)
特開 平２−78099（ＪＰ，Ａ)
特開 昭59−186197（ＪＰ，Ａ)
特開 平６−76590（ＪＰ，Ａ)
特開 平７−201194（ＪＰ，Ａ)
特開2001−6377（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/00 - 16/34
Claims (19)
- 【請求項１】 電気的にイレーズ可能かつプログラム可
能な不揮発性半導体記憶装置であって、 各々制御ゲートと、フローティングゲートと、ドレイン
と、ソースとを持ち、かつ、各々低いしきい値電圧を有
するイレーズ状態と、該イレーズ状態におけるしきい値
電圧より高いしきい値電圧を有するように前記イレーズ
状態より多くの電子を前記フローティングゲートに蓄え
たプログラム状態とのうちのいずれかの状態を取り得
て、前記プログラム状態におけるしきい値電圧は前記制
御ゲートと前記ソースとの間の最大リード電圧より低く
設定される第１、第２及び第３のメモリセルと、 前記第１のメモリセルのドレインに接続された第１のビ
ット線と、 前記第２のメモリセルのドレインに接続された第２のビ
ット線と、 前記第３のメモリセルのドレインに接続された第３のビ
ット線と、 前記第２及び第３のメモリセルのうちの一方は前記イレ
ーズ状態を、他方は前記プログラム状態をそれぞれ有す
るように、前記第２及び第３のメモリセルの各々の状態
を設定するための手段と、 あるリードサイクルにおいて前記第２のビット線と前記
第３のビット線とを連結するための手段と、 前記リードサイクルの初期段階において前記第１、第２
及び第３のビット線の各々を所定のプリチャージ電位に
設定するための手段と、 前記リードサイクルにおいて、前記第１のメモリセルが
前記第１のビット線からドレイン電流を引き込むことに
より前記プリチャージ電位から下げられた前記第１のビ
ット線の電位と、前記第２及び第３のメモリセルが前記
連結された第２及び第３のビット線からそれぞれドレイ
ン電流を引き込むことにより前記プリチャージ電位から
下げられた前記第２及び第３のビット線の電位とを比較
することにより、前記第１のメモリセルの状態をセンス
するためのセンス手段とを備えたことを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 前記連結された第２及び第３のビット線の負荷容量は、
前記第１のビット線の負荷容量の２倍であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
において、 前記第１、第２及び第３のメモリセルの各々のドレイン
と前記第１、第２及び第３のビット線との接続を遮断す
るための手段を更に備えたことを特徴とする不揮発性半
導体記憶装置。 - 【請求項４】 請求項１記載の不揮発性半導体記憶装置
において、 前記第２及び第３のメモリセルは、前記第１のメモリセ
ルの状態が更新される際に、それぞれ一旦イレーズされ
た後に前の状態と同じ状態に設定されることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項５】 請求項１記載の不揮発性半導体記憶装置
において、 前記第２及び第３のメモリセルは、前記第１のメモリセ
ルの状態が更新される際に、それぞれ一旦イレーズされ
た後に前の状態と逆の状態に設定されることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項６】 請求項１記載の不揮発性半導体記憶装置
において、 制御ゲートと、フローティングゲートと、ドレインと、
ソースとを持ち、かつ、低いしきい値電圧を有するイレ
ーズ状態と、該イレーズ状態におけるしきい値電圧より
高いしきい値電圧を有するように前記イレーズ状態より
多くの電子を前記フローティングゲートに蓄えたプログ
ラム状態とのうちのいずれかの状態を取り得て、前記プ
ログラム状態におけるしきい値電圧は前記制御ゲートと
前記ソースとの間の最大リード電圧より低く設定される
第４のメモリセルと、 前記第４のメモリセルのドレインに接続され、かつ前記
リードサイクルの初期段階において前記プリチャージ電
位に設定される第４のビット線と、 前記リードサイクルにおいて、前記第４のメモリセルが
前記第４のビット線からドレイン電流を引き込むことに
より前記プリチャージ電位から下げられた前記第４のビ
ット線の電位と、前記第２及び第３のメモリセルが前記
連結された第２及び第３のビット線からそれぞれドレイ
ン電流を引き込むことにより前記プリチャージ電位から
下げられた前記第２及び第３のビット線の電位とを比較
することにより、前記第４のメモリセルの状態をセンス
するための手段とを更に備えたことを特徴とする不揮発
性半導体記憶装置。 - 【請求項７】 請求項６記載の不揮発性半導体記憶装置
において、 前記連結された第２及び第３のビット線の負荷容量は、
前記第４のビット線の負荷容量の２倍であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項８】 請求項６記載の不揮発性半導体記憶装置
において、 前記リードサイクルにおいて、前記第１及び第４のメモ
リセルの状態のセンスが開始した時点で前記第２のビッ
ト線と前記第３のビット線との連結を絶つための手段を
更に備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項９】 請求項６記載の不揮発性半導体記憶装置
において、 前記不揮発性半導体記憶装置は第１及び第２のアレイを
備え、 前記第１及び第４のメモリセルは前記第１のアレイに、
前記第２及び第３のメモリセルは前記第２のアレイにそ
れぞれ属し、 前記第１のアレイは、前記第１及び第４のメモリセルの
状態のセンスに用いられるリファレンス電位を前記第２
及び第３のメモリセルが生成したのと同様に前記第２の
アレイ中の他の複数のメモリセルの状態のセンスに用い
られるリファレンス電位を生成するための他の複数のメ
モリセルを有することを特徴とする不揮発性半導体記憶
装置。 - 【請求項１０】 請求項６記載の不揮発性半導体記憶装
置において、 前記第１及び第４のメモリセルのうちの一方は前記イレ
ーズ状態を、他方は前記プログラム状態をそれぞれ有す
るように、前記第１及び第４のメモリセルの各々の状態
を設定するための手段と、 他のリードサイクルにおいて前記第１のビット線と前記
第４のビット線とを連結するための手段と、 前記他のリードサイクルの初期段階において前記第１、
第２、第３及び第４のビット線の各々を前記プリチャー
ジ電位に設定するための手段と、 前記他のリードサイクルにおいて、前記第２のメモリセ
ルが前記第２のビット線からドレイン電流を引き込むこ
とにより前記プリチャージ電位から下げられた前記第２
のビット線の電位と、前記第１及び第４のメモリセルが
前記連結された第１及び第４のビット線からそれぞれド
レイン電流を引き込むことにより前記プリチャージ電位
から下げられた前記第１及び第４のビット線の電位とを
比較することにより、前記第２のメモリセルの状態をセ
ンスするための手段と、 前記他のリードサイクルにおいて、前記第３のメモリセ
ルが前記第３のビット線からドレイン電流を引き込むこ
とにより前記プリチャージ電位から下げられた前記第３
のビット線の電位と、前記第１及び第４のメモリセルが
前記連結された第１及び第４のビット線からそれぞれド
レイン電流を引き込むことにより前記プリチャージ電位
から下げられた前記第１及び第４のビット線の電位とを
比較することにより、前記第３のメモリセルの状態をセ
ンスするための手段とを更に備えたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項１１】 請求項１０記載の不揮発性半導体記憶
装置において、 前記連結された第１及び第４のビット線の負荷容量は、
前記第２のビット線の負荷容量及び前記第３のビット線
の負荷容量の各々の２倍であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項１２】 電気的にイレーズ可能かつプログラム
可能な不揮発性半導体記憶装置であって、 各々制御ゲートと、フローティングゲートと、ドレイン
と、ソースとを持ち、かつ、各々低いしきい値電圧を有
するイレーズ状態と、該イレーズ状態におけるしきい値
電圧より高いしきい値電圧を有するように前記イレーズ
状態より多くの電子を前記フローティングゲートに蓄え
たプログラム状態とのうちのいずれかの状態を取り得る
第１、第２及び第３のメモリセルと、 前記第１のメモリセルのドレインに接続された第１のビ
ット線と、 前記第２のメモリセルのドレインに接続された第２のビ
ット線と、 前記第３のメモリセルのドレインに接続された第３のビ
ット線と、 前記第２及び第３のメモリセルのうちの一方は前記イレ
ーズ状態を、他方は前記プログラム状態をそれぞれ有す
るように、前記第２及び第３のメモリセルの各々の状態
を設定するための手段と、 あるリードサイクルにおいて前記第２のビット線と前記
第３のビット線とを連結するための手段と、 前記リードサイクルの初期段階において前記第１、第２
及び第３のビット線の各々を所定のプリチャージ電位に
設定するための手段と、 前記リードサイクルにおいて、前記第２及び第３のメモ
リセルのうちの少なくとも一方が前記連結された第２及
び第３のビット線からドレイン電流を引き込むことによ
り前記プリチャージ電位から下げられた前記第２及び第
３のビット線の電位を用いて前記第１のメモリセルの状
態をセンスするための手段とを備えたことを特徴とする
不揮発性半導体記憶装置。 - 【請求項１３】 請求項１２記載の不揮発性半導体記憶
装置において、 前記連結された第２及び第３のビット線の負荷容量は、
前記第１のビット線の負荷容量の２倍であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項１４】 請求項１２記載の不揮発性半導体記憶
装置において、 制御ゲートと、フローティングゲートと、ドレインと、
ソースとを持ち、かつ、低いしきい値電圧を有するイレ
ーズ状態と、該イレーズ状態におけるしきい値電圧より
高いしきい値電圧を有するように前記イレーズ状態より
多くの電子を前記フローティングゲートに蓄えたプログ
ラム状態とのうちのいずれかの状態を取り得る第４のメ
モリセルと、 前記第４のメモリセルのドレインに接続され、かつ前記
リードサイクルの初期段階において前記プリチャージ電
位に設定される第４のビット線と、 前記リードサイクルにおいて、前記第２及び第３のメモ
リセルのうちの少なくとも一方が前記連結された第２及
び第３のビット線からドレイン電流を引き込むことによ
り前記プリチャージ電位から下げられた前記第２及び第
３のビット線の電位を用いて前記第４のメモリセルの状
態をセンスするための手段とを更に備えたことを特徴と
する不揮発性半導体記憶装置。 - 【請求項１５】 請求項１４記載の不揮発性半導体記憶
装置において、 前記連結された第２及び第３のビット線の負荷容量は、
前記第４のビット線の負荷容量の２倍であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項１６】 各々制御ゲートと、フローティングゲ
ートと、ドレインと、ソースとを持ち、かつ、各々低い
しきい値電圧を有するイレーズ状態と、該イレーズ状態
におけるしきい値電圧より高いしきい値電圧を有するよ
うに前記イレーズ状態より多くの電子を前記フローティ
ングゲートに蓄えたプログラム状態とのうちのいずれか
の状態を取り得る第１、第２及び第３のメモリセルと、 前記第１のメモリセルのドレインに接続された第１のビ
ット線と、 前記第２のメモリセルのドレインに接続された第２のビ
ット線と、 前記第３のメモリセルのドレインに接続された第３のビ
ット線とを備えた不揮発性半導体記憶装置におけるリフ
ァレンス電位生成方法であって、 前記第２及び第３のメモリセルのうちの一方は前記イレ
ーズ状態を、他方は前記プログラム状態をそれぞれ有す
るように、前記第２及び第３のメモリセルの各々の状態
を設定するステップと、 あるリードサイクルにおいて前記第２のビット線と前記
第３のビット線とを連結するステップと、 前記リードサイクルの初期段階において前記第１、第２
及び第３のビット線の各々を所定のプリチャージ電位に
設定するステップとを備え、 前記リードサイクルにおいて、前記第２及び第３のメモ
リセルのうちの少なくとも一方が前記連結された第２及
び第３のビット線からドレイン電流を引き込むことによ
り前記プリチャージ電位から下げられた前記第２及び第
３のビット線の電位は、前記第１のメモリセルの状態を
センスする際にリファレンス電位として用いられること
を特徴とするリファレンス電位生成方法。 - 【請求項１７】 請求項１６記載のリファレンス電位生
成方法において、 前記連結された第２及び第３のビット線の負荷容量が前
記第１のビット線の負荷容量の２倍になるように前記第
１〜第３のビット線の各々の負荷容量を設定するステッ
プを更に備えたことを特徴とするリファレンス電位生成
方法。 - 【請求項１８】 各々制御ゲートと、フローティングゲ
ートと、ドレインと、ソースとを持ち、かつ、各々低い
しきい値電圧を有するイレーズ状態と、該イレーズ状態
におけるしきい値電圧より高いしきい値電圧を有するよ
うに前記イレーズ状態より多くの電子を前記フローティ
ングゲートに蓄えたプログラム状態とのうちのいずれか
の状態を取り得る第１、第２及び第３のメモリセルと、 前記第１のメモリセルのドレインに接続された第１のビ
ット線と、 前記第２のメモリセルのドレインに接続された第２のビ
ット線と、 前記第３のメモリセルのドレインに接続された第３のビ
ット線とを備えた不揮発性半導体記憶装置におけるリフ
ァレンス電位生成回路であって、 前記第２及び第３のメモリセルのうちの一方は前記イレ
ーズ状態を、他方は前記プログラム状態をそれぞれ有す
るように、前記第２及び第３のメモリセルの各々の状態
を設定するための手段と、 あるリードサイクルにおいて前記第２のビット線と前記
第３のビット線とを連結するための手段と、 前記リードサイクルの初期段階において前記第１、第２
及び第３のビット線の各々を所定のプリチャージ電位に
設定するための手段とを備え、 前記リードサイクルにおいて、前記第２及び第３のメモ
リセルのうちの少なくとも一方が前記連結された第２及
び第３のビット線からドレイン電流を引き込むことによ
り前記プリチャージ電位から下げられた前記第２及び第
３のビット線の電位は、前記第１のメモリセルの状態を
センスする際にリファレンス電位として用いられること
を特徴とするリファレンス電位生成回路。 - 【請求項１９】 請求項１８記載のリファレンス電位生
成回路において、 前記連結された第２及び第３のビット線の負荷容量は、
前記第１のビット線の負荷容量の２倍であることを特徴
とするリファレンス電位生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000135301A JP3470083B2 (ja) | 1999-05-12 | 2000-05-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-130796 | 1999-05-12 | ||
| JP13079699 | 1999-05-12 | ||
| JP2000135301A JP3470083B2 (ja) | 1999-05-12 | 2000-05-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001028196A JP2001028196A (ja) | 2001-01-30 |
| JP3470083B2 true JP3470083B2 (ja) | 2003-11-25 |
Family
ID=26465836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000135301A Expired - Fee Related JP3470083B2 (ja) | 1999-05-12 | 2000-05-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3470083B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4004809B2 (ja) * | 2001-10-24 | 2007-11-07 | 株式会社東芝 | 半導体装置及びその動作方法 |
| KR100784862B1 (ko) | 2006-01-09 | 2007-12-14 | 삼성전자주식회사 | 더미 셀을 포함하는 플래시 메모리 장치 |
| KR100865326B1 (ko) | 2006-12-26 | 2008-10-27 | 삼성전자주식회사 | 데이터 센싱시 기준 신호의 부정합을 방지할 수 있는반도체 메모리 장치 및 데이터 센싱 방법 |
-
2000
- 2000-05-09 JP JP2000135301A patent/JP3470083B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001028196A (ja) | 2001-01-30 |
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