CN104051008B - 存储器装置及降低读取操作下位线上耦合噪声的方法 - Google Patents

Abstract

本发明公开了一种存储器装置及在存储器装置中降低读取操作下位线上耦合噪声的方法。存储器装置包括由耦接至位线上的多个存储单元所组成的区块。本方法包括对位线预充电位到一第一电位V_PRE。本方法包括电流可以透过位线上的选定存储单元导通至一个或多个耦接于一参考电压的参考线。本方法包括防止因为位线上的导通电流造成的电压改变使位线上的电压值超过介于一第一电压电平与一第二电压电平之间的范围，其中该第二电压电平低于该第一电压电平但高于参考电压。本方法包括读取选定存储单元内的数据。

Description

存储器装置及降低读取操作下位线上耦合噪声的方法

技术领域

本发明是有关一种非易失性存储器技术，特别适合实现于高密度的闪存及降低读取操作下位线上耦合噪声的方法。

背景技术

集成电路中的存储器装置变得密度更高且速度更快。为了在存储器阵列中的存储单元读取数据，使用了多组感测放大器(sense amplifier)。大量的位线和数据线将存储单元和多组的感测放大器连接在一起。位线无法将存储单元耦接至箝位电路(clampcircuit)，而数据线却无法将箝位电路耦接至充电电路(charge circuit)以及感测放大器。

为了节省布局区域，位线和数据线都尽量放置得比较接近。位线和数据线之间或是与结构中其他的传导路径过于接近会产生偶合电容。NAND闪存在读取操作时会透过存储单元的电流对位线和数据线之间的耦合电容进行充放电。位线和数据线上的耦合噪声则取决于邻近位线及数据线上的切换行为。

希望可以减少读取操作下位线和数据线的偶合噪声。

发明内容

本发明提供一个存储器装置侦测数据的方法。存储器装置包括了由多个耦接至多个位线的存储器元件所组成的一个区块。本方法包括预充位线至一第一电压电平V_PRE。本方法包括使电流流经位线上选定好的存储单元导通至一个或多个耦接于一参考电压的参考线。本方法包括防止因为位线上的导通电流造成的电压改变使位线上的电压值超过介于一第一电压电平与一第二电压电平之间的范围，其中该第二电压电平低于该第一电压电平但高于参考电压。本方法包括读取选定存储单元内的数据。

本发明的其他方面和优点可以从底下图样的检视、详细的叙述和权利范围来了解。

附图说明

图1是一个存储器装置，包括耦接至箝位电路以及存储单元的位线，以及耦接至箝位电路、充电电路和感测放大器的数据线。

图2是一个适合读取操作一选定存储单元的电路示意图。

图3是说明电容和其相关位线的示意图。

图4是一例子说明耦合电容在读取操作过程中产生的耦合噪声的时序图。

图5是以一个操作图2所示存储器装置的时序图例子以减少读取操作过程中的耦合噪声。

图6是一流程图说明读取NAND闪存数据的操作程序。

图7是一实施例中的存储器装置的简化方块图。

【符号说明】

存储单元 100-102

箝位电路 103-105，M1

箝位晶体管 M1

感测放大器 109-111，240

充电电路 120-122，M2

控制电路 170，270

参考电压 V_REF

预充电压 V_PRE

感测电位 V_SEN

地址线 WL1，WL₀-WL₂

位线 BL0，BL1，...，BLn

数据线 DL0，DL1，...，DLn

放大器 SA0，SA1，...，SAn

存储单元 200，204

位线 210

串接式选定晶体管 212

触垫 214

垂直方向连接器 216

全局位线 220

串接选择线 SSL218

接地选择线开关 206

共源极线 CSL208

电压源 430

集成电路 700

写入数据线 705

行译码器 770

区块 780

输出数据线 785

数据多任务输出器 790

输出驱动器 797

具体实施方式

本发明实施例的详细叙述可以参考图示。实施例用于解释本发明权利要求范围的内容，但并不限定于此发明专利的范围。此领域习知技艺的人将在以下的说明中了解到各种等效的变化样态。

图1是说明一存储器元件或装置，包括耦接至存储单元和箝位电路的位线，以及作为读取数据节点且耦接至箝位电路、充电电路和感测放大器的数据线。存储器装置包括一个以行列结构(Row and Column)排列的多个存储单元组成的区块。存储器装置内的区块包括直向向(Column)连接的多个位线(Bit lines)，以及横向(RoW)连接的多个地址线(Wordlines)。存储器装置包括了参考线及耦接至位线上的参考线。存储器装置包括充电电路在响应控制信号的要求时提供预充电压到感测节点上。存储器装置包括位于感测数据节点和位线之间且用于响应箝位电位(clamp voltage)要求的箝位电路。存储器装置包括一个控制器使得读取操作时可以提供电压于地址线及感测放大器。存储器装置包括电路提供地址线电压(wordline voltage)、控制讯号(control signal)和箝位电压(clamp voltage)。

存储单元100-102在区块内位于各直向排列的位线上，其中电压VBL会耦接至所选择的位线BL0，BL1，...，BLn。位线BL0，BL1，...，BLn会耦接至各自对应的数据线DL0，DL1，...，DLn，而数据线则当作感测节点，用于感测缓冲缓存器之中的放大器SA0，SA1，...SAn。如说明所示，缓冲缓存器包括了充电电路120-122、箝位电路103-105以及感测放大器SA0，SA1，...SAn，详细的说明如下。在实施例的图示中，共有n+1条位线BL0，BL1，...，BLn和n+1条数据线DL0，DL1，...，DLn在存储器阵列之中。

电容CBL会与每一条位线有相关性。电容CBL代表在读取选定存储单元时位线上的总电容。电容CDL会与每一条数据线有相关。电容CDL代表读取选定存储单元时数据线上的总电容。

箝位电路103-105会与个别的位线BL0，BL1，...，BLn和数据线DL0-DLn相接，如图1所示。箝位电路103包括了一个箝位电阻位于位线BL0之上。在本实施例中，箝位电路103是一个于一叠接架构中的n型通道MOS晶体管，其中，一源极端(source)透过导线连接译码电路以和存储单元连接，一漏极端(drain)耦接至作为感测节点的数据线DL0，以及一栅极端耦接至箝位信号BLCLAMP。如图所示，箝位电路103-105将栅极端耦接至信号BLCLAMP，也就是控制电路170的输出端所提供的一个电压。

充电电路120-122分别与数据线DL0，DL1，...DLn连接。充电电路120包括了一个n型通道的MOS晶体管，其源级端(source)与供应电压V_DD连接，漏极端(drain)耦接至数据线DL0，以与栅极端连到控制信号BLPRECHG。如图所示，充电电路120-122的栅极端与控制电路170的控制信号BLPRECHG的输出端相连接。

箝位电路104以及充电电路121在数据线DL1上的编排方式是相同的。同样地，箝位电路105和充电电路122在数据线DLn上的编排方式也是相同的。

数据线DL0耦接至感测放大器109。同样地，数据线DL1则耦接至感测放大器110。在本实施例中，每一个感测放大器109-111都包括第二个输入端，且耦接至参考电压V_REF。感测放大器109-111将原本储存在存储单元100-102内的数据输出。参考电压V_REF可以通过一参考用存储单元来产生。在其他的实施例中，感测放大器可以是缓冲缓存器的一部分。

在图1中，控制讯号BLPRECHG、箝位讯号BLCLAMP和栓锁讯号PBEN会耦接至控制电路170，其目的是为了控制读取操作时预充电位和读取讯号的时序间隔。讯号BLPRECHG和PBEN会分别耦接至充电电路120-122和感测放大器109-111以控制预充电压于数据线上，并调整时序使得感测放大器可以正确读取数据节点上电位。通常控制讯号BLPRECHG先在数据节点上预充电位，而控制电路170则产生一个偏压于箝位讯号BLCLAMP上以防止数据节点的电压超过所设定的目标电位。在预充阶段结束之后，控制讯号BLPRECHG则关闭充电电路120-122，同时栓锁讯号PBEN栓锁一适当时序区间，使得在感测节点上的电压V_CELL可以反应出选定存储单元内正确的数据。

在读取操作时的不同时序间隔，提供位于存储器阵列中数据线DL0-DLn上箝位电路103-105栅极端的箝位讯号BLCLAMP一个偏压。同样地，在读取操做时的不同时序间隔，提供位于存储器阵列中数据线DL0-DLn上充电电路120-122栅极端的控制讯号BLPRECHG一个电压。

图2为选定存储单元200中适合执行读取操作的电路示意图。存储单元200是在存储单元区块中由位线210构成的串接式NAND的一部分。这个串接式NAND也包括了存储单元202与存储单元204。串接式选定晶体管212会将位线210透过接触垫214与垂直方向连接器216耦接至全局位线220。串接式选定晶体管212的栅极耦接至串接选择线SSL218。接地选择线开关206则会将串接式NAND的第二个端点耦接至共源极线CSL208。选定存储单元200包括了一个耦接至区域位线210的漏极端(drain)，一个耦接至参考线(也就共源极线CSL208的源级端)，以及一个耦接至地址线WL1的栅极端。

在缓冲暂存区中，全局位线220通过行译码(Column Decoder)电路(未图标)耦接至侦测电路230。缓存器包括一个充电电路M2、一个箝位电路M1以及一个基于栓锁器设计且耦接至数据线DL上感测节点的感测放大器240。讯号BLCLAMP、BLPRECHG和PBEN由控制电路270所产生且耦接至缓存器，其目的在控制读取操作时的时序和性能，也包括了预充和读取的时间间隔。

充电电路M2具有一第一端耦接至数据线DL，一第二端耦接至电压源(V_DD)，以及一栅极端耦接至讯号线BLPRECHG。控制电路270提供BLPRECHG讯号某一个电压值和基于执行控制程序的时序间隔。

箝位电路M1会和全局位线220及数据线DL相连接。箝位讯号BLCLAMP耦接至钳位电路M1的栅极端。控制电路270提供BLPRECHG讯号某一个电压值和基于控制程序的时序间隔。

一个启动晶体管M3被设置在介于数据线和以栓锁设计为基础的感测放大器240之间。栓锁讯号PBEN耦接至启动晶体管M3的栅极端。控制电路270则提供栓锁讯号PBEN某一电压电平和基于控制程序的时序间隔，以读取位于数据线DL上感测节点处的电压值。

充电电路M2因讯号BLPRECHG的控制可以提供电压源V_DD的电平到数据线DL上的感测节点以启动选定存储单元200的读取功能。箝位电路M1是位于数据线DL和位线BL之间的感测节点。箝位电路M1会限制位线BL上的电压摆幅，是基于提供给箝位电路M1上栅极端的箝位讯号BLCLAMP。存储器装置包括了在读取操作时，一电路提供给存储单元200栅极端地址线电压V_READ。这个提供V_READ电压的电路被称为WL驱动器。当GSL206开启的时候，这个WL驱动器可以透过选定存储单元开启位线BL上的电流。电容CBL代表当读取选定存储单元时围绕在位线BL上周围的总电容。电容CDL代表当在读取选定存储单元时围绕在数据线DL上周围的的总电容。

图3是一说明与位线相关的电容示意图，例如电容C_BL代表考虑与其他每一条位线在相关连下的位线总电容，如图1所示。图3所示，一电容介于摆放相近的位线(如Cc和Cc2)和环绕位线的传导结构(如Ctop和Cbottom)之间。大部分与位线(如Bl(i))相关连所形成的位电容可以由介于两个相近的位线所得到，例如Cc介于位线Bl(i-2)和Bl(i-1)之间，Cc介于位线Bl(i-1)and Bl(i)之间，Cc介于位线Bl(i)和Bl(i+1)之间，Cc介于位线Bl(i+1)和Bl(i+2)之间。介于两条位线之间(如Bl(i-2)and Bl(i))的电容Cc2即使被插入一位线(如Bl(i-1))仍会贡献两条位线之一(如Bl(i-2)or Bl(i))所感受的总电容。同样地，介于两条位线之间(如Bl(i)and Bl(i+2))的电容Cc2即使被插入一位线(如Bl(i+1))仍会贡献两条位线之一(如Bl(i)or Bl(i+2))所感受的位线总电容。

一位线由于相连的电容所产生的耦合噪声决定于邻近位线的切换行为，尤其在高密度的存储器电路之中。位线上电容间题可以发生于存储单元和箝位电路之间的位线结构或是介于箝位电路和感测放大器之间的数据线上。

图4为一个在操作读取过程中来自耦合电容所造成的耦合噪声时序的分析例子。在读取操作的时候，控制讯号可以被事先安排好依序控制偏压电路、地址线和其他存储器装置中的电路，如图4所示。举例来说，箝位讯号BLCLAMP、控制讯号BLPRECHG和栓锁讯号PBEN可以被用来控制时序区间和读取操作时的电压值。

当在时序区间T1时，控制讯号BLPRECHG被设定在一个足够开启充电电路M2(图2)的电压电平，且箝位讯号BLCLAMP相对于参考电压410则被设定在高于预充电压V_PRE的电平(如V_PRE+V_T)以开启箝位电路M1(图2)且预充位线BL至电压V_PRE。举例来说，箝位讯号BLCLAMP可以被设定在一高于预充电压电平V_PRE一个箝位电路M1(如图2)的临界电压V_T的电压电平。数据线DL则透过M2被预充至电压源V_DD。串接选择线(SSL)218被充电至高电压值以开启串接线的开关(SSL switch)212。接地选择线GSL则被设定在低电压值以关闭GSL开关206。在时序区间T1的时候，选定区域位线BL210被经由箝位电路M1的充电电路M2预充至预充电压V_PRE。同时，多条邻近位线(Neighbor BL)被充电电路与偶接于该多条邻近位线的箝位电路预充至预充电压V_PRE。

在第二个时序区间T2时，耦接至未选定存储单元202和204栅极端的地址线WL₀和WL₂(及其他位于串接路径上的地址线)会被充电至足够的电压V_PASSR以开启存储单元202和204，即使他们都是处于高临界电压的状态。耦接至选定存储单元200栅极端的地址线WL₁会被充电至电压V_READ。当选定存储单元200处于一低临界电压时，V_READ电压电平足够开启存储单元200，而当选定存储单元200处于一高临界电压时(假设一位的存储单元)，V_READ则无法开启存储单元。GSL开关206会被开启以将串接式NAND接到参考电压，例如位于串接式NAND的源极侧的一接地端，且SSL开关212仍会开启着。

在读取过程的第二个时序区间T2时，地址线电压(V_READ)会透过选定存储单元200的地址线WL1启动位线BL210上的电流，造成数据线上的电压会下降到漏极端参考电位，下降的速率取决于选定存储单元200的临界电压(threshold)。

一个低电平，如参考电压410的0V，透过箝位讯号BLCLAMP施加于箝位电路M1的栅极以关闭箝位电路。控制讯号BLPRECHG在时间序列T1时会维持相同的电压电平以保持充电电路M2的开启且保持数据线DL的电位在电压源V_DD。电流在时序区间T2时会透过选定存储单元200对位线BL(如图2210)进行放电，然而选定存储单元200的栅极端则会透过地址线(如图2WL1)偏压在电平V_READ。

如果位于特定的位线BL(如图2210)上的选择定存储单元(如图2200)是一个具有高临界电压的装置，且相邻或附近位线(Neighbor BL)上的存储单元也为高临界电压的存储单元，那么位线上经由存储单元从V_PRE开始放电的速率会相对比较缓慢，如图中第二个时序区间T2的实线所示。

如果相邻或是附近的邻近位线上(Neighbor BL)存储单元是低临界电压装置，则该邻近位线会放电至低电压，接近接地电平或是0V。因此，相邻或附近位线上的电压摆幅会介于预充电位V_PRE和低电位间，且会耦合到特定位线上(也就是图2的210)，造成位线BL上比较高的放电速率，如图第二时序区间T2内的虚线所示，因此造成位线上电压电平下降420。此电压电平下降420会导致在使用高临界电压存储单元时的读取误差。

当位于时序区间T3时，控制讯号BLPRECHG被设定于一低电压值以关闭M2(图2)，以使数据线被充电至约电压源V_DD(430)。同时，一高于感测电位V_SEN的电压电平(如V_SEN+V_T)会被施加于箝位讯号BLCLAMP以限制箝位电路M1偏压在V_SEN+V_T。感测电平V_SEN会低于预充电位V_PRE。假使位线BL的电位高于V_SEN，则箝位电路M1会维持关闭且数据线DL则维持预充电的状态(430-431)。假使因为选定存储单元为低临界电压，会使位线BL电位放电至低于V_SEN，则数据线也会放电至位线。位线上相对比较低的电压，如介于0V和V_SEN之间，也会转移到数据线DL上。

位线上由于电容耦合效应造成的高放电速率，如图第二时序区间T2的虚线所示，会持续到下去直到第三个时序区间结束，此时位线上的低电压电平为440。位线BL上的低电压电平440在时序区间T3结束时会造成数据线DL上产生一低电平450。时序区间T2内由于电容耦合造成的压降420会增加时序区间T3内的压降460。

在第四个时序区间T4时，启动晶体管M3(图2)会因拴锁讯号PBEN而开启，然而选定接地线GSL则被设定在低电位值以关闭GSL开关206，且箝位讯号BLCLAMP则设定在低电位值以关闭位线(如210)的电流，如此一来当位线上电流被关闭时，以栓锁设计为基础的感测放大器240(或缓存器)可以感测是否感测节点上的电压高于或是低于感测电位V_SEN附近的跳变点(Trip Point)。然而，基于电容耦合影响，对高临界电压的存储单元，位线上的电压降460会造成感测放大器(或缓存器)(如240)的读取误差。

图5是说明图2中读取存储器时减少耦合噪声的时序图的一例子，存储器中的控制电路270被安排产生时序讯号以控制偏压电路、地址线以及其他存储器装置中的电路，如图5所示。

一旦开始读取操作，箝位讯号BLCLAMP、控制讯号BLPRECHG以及栓锁讯号PBEN会产生控制时序和电压电平的讯号。

在第一个时序区间时，控制讯号BLPRECHG设定在一个足以开启充电电路M2(图2)的电压，箝位讯号BLCLAMP相对于参考电位510，设定为一高于一第一电平V_PRE的电压值(例如V_PRE+V_T)以开启箝位电路M1(图2)且预充位线BL达到电压位准V_PRE。举例来说，箝位讯号BLCLAMP可以被设定为一高于一第一电平V_PRE一个箝位电路临界电压V_T的电压电平(如图2)。数据线DL则透过充电电路M2被预充到电压源V_DD。串接选择线(SSL)218被充电至高电平值以开启串接选择线开关(SSL switch)212。接地选择线GSL被设定到一个低电压电平以关闭206。因此，在时序区间T1间，选定位线BL210利用充电电路M2且透过箝位电路M1被充电至第一级电平V_PRE。

在时序区间T2时，未被选到的存储单元202和204的地址线WL₀和WL₂(和其他串接路径上的地址线)会充电至电压V_PASSR，使得存储单元202和204可以开启，即使他们都具有高临界电压的状态。耦接至选定存储单元200的地址线WL₁会被充电至电压值V_READ。当选定存储单元200的临界电压低时，V_READ的电压值足够开启选定存储单元200，但当其临界电压太大时却不足以开启选定存储单元200。GSL开关206会开启使得整条串接线可以耦接至参考电压，如串接线源极端接地电平，同时SSL开关212维持开启的状态。

在时序区间T2中，读取操作所需的地址电压(V_READ)会透过选定存储单元(如200)上的地址线(如WL₁)来使位线BL上的电流进行放电，其放电速取决于选定存储单元(200)的临界电压。当箝位电路M1栅极端讯号BLCLAMP的电压(V_KEEP+V_T)高于一第二电平V_KEEP时可以防止位线上的放电造成其电压电平低于该第二电平V_KEEP。该第二电平V_KEEP电压值会低于该第一电平V_PRE但会高于源极端的参考电压，该源极端的参考电压与参考电压510可以相同。举例来说，讯号BLCLAMP可以被设定为一高于该第二电平V_KEEP一个箝位电路临界电压V_T的电压电平(如图2)。位线BL(如图2的210)透过箝位电路M1以避免被放电至一低于该第二电平V_KEEP的电压电平。

如果选定存储单元200是高临界电压的装置，位线210透过选定存储单元从该第一电平V_PRE进行放电的速率会相对缓慢。如果临界电压够高，那么电流放电的速率就会更加缓慢，则当时序区间T2结束时，位线上的电压仍维持在该第一电平V_PRE附近。如果选定存储单元200的临界电压较低，位线210透过选定存储单元从该第一电平V_PRE进行放电至该第二电平V_KEEP的速率会比较快，也许会在第二去时序区间结束时就达到该第二电平V_KEEP的电压值。

在存储器装置中，存储单元会呈现高临界电压分布和低临界电压分布，选定存储单元的临界电压值则可能介于高临界电压和低临界电压之间。当电流透过选定存储单元将位线电压由该第一电平V_PRE放电到至一第三电平V_SEN，若存储单元的临界电压V_T较高则放电速率相对缓慢，而临界电压较低的时候，则放电速率相对会较快。本技术的实施例中，基于临界电压的分布情况会决定该第三电平V_SEN设定的大小，所以具有高临界电压的存储单元的位线被放电至一不低于该第三电平V_SEN的电压。

在时序区间T3时，控制讯号BLPRECHG被设定在低电平以关闭充电电路M2(如图2)，使数据线充电至约电压源V_DD。一高于该第三电平V_SEN的电压(如V_SEN+V_T)被施加于箝位讯号BLCLAMP上，以关闭从位线到感测节点上的电流，此位线上的电压会高于该第三电平V_SEN，当位线上的电压低于该第三电平V_SEN时，位线到感测节点上的电流路经会导通。如果位线BL电位维持在介于V_PRE和V_SEN之间，则箝位晶体管M1会保持关闭。如果位线因为选定存储单元在低临界电压而造成放电，则电压电平V_KEEP会转移到数据线DL上。举例来说，箝位讯号BLCLAMP可以被施加一高于该第三电平V_SEN一个箝位电路临界电压V_T的电压电平(图2)。该第三电平V_SEN是低于该第一电平V_PRE且高于该第二电平V_KEEP。

如果选定存储单元200具有高临界电压，则位线210可能在时序区间T2的过程中不会放电而保持该第一电平V_PRE，而数据线DL在时序T3会维持与时序T2相同的电位。如果选择存储单元具有低临界电压，则位线210可能会在时序T2中由该第一电平V_PRE降低到该第二电平V_KEEP，且流经箝位电路M1的电流将使数据线DL放电使其电位到达该第二电平V_KEEP附近，如图中时序T3的虚线所示。

在时序T4阶段，讯号PBEN启动晶体管M3(如图2)而接地选择线(GSL)被设定在低电平以关闭GSL206，同时讯号BLCLAMP设定在低电平以关闭位线(210)上的电流，如此以栓锁为基础的感测放大器240(或缓存器)可以读取是否感测节点上的电压是高于或低于一在该第三电平V_SEN附近的跳变点的电压。感测放大器的临界偏压或是跳变点的电压可以被设定在接近V_SEN附近。

就目前的技术而言，位线BL(210)上最大的电压摆幅是(V_PRE-V_KEEP)，也就是介于高临界电压所设定的该第一电平V_PRE和低临界电压所设定的该第二电平V_KEEP。然而较早之前的技术，时序区间T2到T4时，电流流经低临界电压的选定存储单元，放电效应会造成位线上的电压低到0V(也就是源极端的参考电压)，如图虚线所示，也就是最大的电压摆幅几乎是V_PRE也就是位线在时序区间T1时被充电的电压值。

在讯号读取过程中，如果某特定位线上被选定的单元具有高临界电压，而其相邻或附近的位线上具有的比较低的临界电压，那么这些相邻或附近的位线上电压的摆幅会耦合到这个特定的位线上。这样的耦合噪声会造成读取错误或减少读取正确讯号的容忍边际。如本文所述，位线上和数据线上在读取操作的时候可以通过将最大的电压摆幅从V_PRE减少到(V_PRE-V_KEEP)以降低耦合噪声。

参考图2和图5，底下的表为本文内电压值的范例，用以说明本文内所述的内容。如本文所述，该第三电平V_SEN低于该第一电平V_PRE且高于该第二电平V_KEEP。如表上所示，V_KEEP可为0.5V所以最大的电压摆幅可以被减少0.5V。

VDD	2V
		VPRE	0.8V-1V
VKEEP	0.5V
		VSEN	0.6V
VT	0.5V

图6是NAND闪存在读取数据时操作程序的流程图。存储器装置包括了许多区块，且这些区块是由许多存储单元所购成，存储单元内有多条耦合至位线和参考线的串接式NAND。举例来说，一个串接式NAND至少具有存储单元204、200和202，且耦接于位线BL210和参考线CSL208之间，如图2所示。

在步骤610时，一读取电压(如V_READ)会施加在选定地址线(如WL₁)而一参考电压(如GSL)施加于多条串接式NAND的源极端，如图2和6所示。

步骤620时，充电电压(如图5V_DD)通过流经充电电路(如图2M2)的电流被施加于数据线DL上的感测节点。步骤630时，位线通过流经箝位晶体管(如图2M1)被预充至预充电位(如图5V_PRE)。步骤640时，位线以某一个速率进行放电，其速率决定于选择地址线(如图2WL₁)上存储单元的临界电压值。举例来说，当位线因为选定存储单元具有高临界电压时，其放电的速率会相对缓慢，如图上实线所示，然而，当选定存储单元具有低临界电压时，位线的放电速率会相对较快，如图5中时序区间T2的虚线。

步骤650时，电流会在位线(如图2210)上累积而建立一个感测电压，然而这个感测电压被限制在一个范围内，但是会大于最小的电平(V_KEEP)，而V_KEEP则会大于参考电压。感测电压会因箝位晶体管(如图2M1)对位线的箝制作用被限制在不小于最小的电平(V_KEEP)，此箝位晶体管位于位线和感测节点之间。因此当感测电压大于最小的电平时，位线和感测节点间的电流会被箝制，而当如果感测电压的小于最小电平时，位线和感测节点间的电流则会被开启。

在步骤660，位线透过箝位晶体管(如图2M1)耦接至感测节点。当位线上的感测电压超过感测电平(V_SEN)时，电流会被箝位晶体管箝制，当感测电压小于感测电平时，电流则会通过箝位晶体管到感测节点。在步骤670，位感测节点的感测电压值会被感测放大器(如图2240)读取，其中位于感测节点上的感测电压值会大于参考电压。

图7是根据一实施例的一简化的存储单元区块图。存储器装置700包括存储器阵列760于集成电路基板上。存储器阵列760包括存储单元的区块以及多条NAND串接存储单元。一横列译码器740(row decoder)被耦接至地址线845且沿着存储器阵列700的横列方向被设置。在读取跟写入数据的时候，直向译码器770(column decoder)耦接至存储器阵列760中的多条直向位线765。组译码器750(bank decoder)透过总线755(bus)耦接至存储器阵列760中多个组区。总线730上会提供地址给行译码器770(column decoder)、列译码器740(row decoder)和组译码器750(bank decoder)。区块780感测放大器(sense amplifier)和数据写入结构(data-in structure)会透过数据总线775耦接至行译码器770。区块内780感测放大器用来感测是否感测节点的电压大于或是小于一在该第三电平V_SEN附近的跳变点的电压(如图5V_SEN)。写入数据线(data-in line)705用以提供写入数据给区块780内的写入结构，其中，写入数据线705可由集成电路700上的输入端/输出端或是由集成电路700的内部或外部的其他数据源端传递至集成电路700以进入区块780内的写入结构。

如图7中例子所示，数据多任务输出器790(output multiplexers)的输入端耦接输出的数据线785。输出驱动器797(output driver)输入端透过数据线795耦接至数据输出多任务器的输出端790。数据输出多任务器790选择存储阵列760中的一个存储库的输出数据线785上的感测数据。输出驱动器797会将选定的感测数据送到集成电路700的外部目的地。

举例来说，一个存储器装置可以有N个存储器单元库，每一个存储库可以包括128行且连接128条输出数据线。输出多任务器790可以由选择由这存储库中128条输出数据线中的数据，而且输出驱动器797可以将这128条输出数据线的部分数据传送出去。

在图7的例子中，控制器710内包括逻辑电路以感测感应节点上的电压。在第一时序区间内，开启充电电路(如图2M2)和给定箝位讯号(如图5BLCLAMP)以设定多条位线至一第一电平V_PRE。在第二时序区间时，使得位线上电流透过选定的存储器单元导至一个或多个耦接于一参考电压的参考线，此时，当设定箝位电压于一第二电平V_KEEP+V_T时，流经存储单元的电流使位线放电的速率取决于存储单元的临界电压。逻辑电路包括防止因为位线上的电流造成的电压改变使位线的电压超过介于第一电平V_PRE与第二电平V_KEEP之间的范围。该第二电压电平V_KEEP低于第一电压电平V_PRE且高于参考电压。逻辑电路包括，在第三时序区间时，关闭充电电路且箝位电压于一第三电平V_SEN+V_T，阻挡电流从具有高于第三电压电平的位线流至感测节点，且当该位线的电压低于该第三电压电平时，导通该位线至该感测节点间的电流。在第四个时序区间时，逻辑电路包括侦测感测节点上的电压，同时在感测节点电压高于参考电压之处阻挡位线上的电流。

控制器710使用偏压配置状态机(bias arrangement state machine)来控制电压供应的安排，其电压透过区块720来产生电压电平，例如读取或是写入电压。控制器710可以通过本文内特殊设计逻辑电路(special-purpose logic circuitry)技术来实现。在另一个实施例中，控制器包括一个一般用途的处理器，可以通过相同的集成电路来实现，且通过执行计算机程序来控制装置的操作。在其他的实施例中，结合特殊用途和一般用途的处理器电路可以用来实现控制器。

一般来说，本文内描述改进感测放大器输出数据读取速度的方法及装置的实施例可以应用于其他功能且内含紧密相连的位线和数据线的集成电路。

虽然本发明公开的参考范例或是实施例都是较优选的，但是这些范例的目的乃是用于解释说明，而非仅限于这些情况。可以设想到本领域的技术人员可以轻易的在本发明的精神和随附的权利要求范围内进行修改和组合。

Claims (10)

1.一种用于读取存储器装置感测数据的方法，该存储器装置包括一具有耦接于多条位线的多个存储单元的区块，该方法包括：

预充该多条位线至一第一电压电平V_PRE；

令电流流经该多条位线上选定的存储单元至耦接于一参考电压的至少一参考线；

防止该位线上的一电压超过介于该第一电压电平V_PRE与一第二电压电平V_KEEP之间的范围，其中该第二电压电平低于该第一电压电平但高于该参考电压；以及

感测选定存储单元中的数据。

2.根据权利要求1所述的方法，其中，包括使用一耦接至该多条位线的箝位电路，以限制该位线的电压在该第二电压电平V_KEEP。

3.根据权利要求1所述的方法，其中，该感测选定存储单元中的数据包括：

关闭预充电且箝位电压于一第三电平；

箝制电流由具有高于该第三电压电平的位线流至耦接于该选定的存储单元的感测节点；以及

当该位线的电压低于该第三电压电平时，导通该位线至该感测节点间的电流。

4.一种感测闪存装置数据的方法，该闪存装置包括一具有多个耦接于多个位线和参考线之间的存储单元串的区块，其中，一存储单元串由多个存储单元串接而成，该方法包括：

施加一读取偏压至多条地址线中的一选定地址线以及施加一参考电压至该多个存储单元串的源极端；

在一读取的时序区间，集成该多个位线上的电流以建立该多个位线的一感测电压；

在集成电流时，限制该感测电压在一最小电压电平之上，该最小的电压电平大于该参考电压；以及

读取感测电压值。

5.根据权利要求4所述的方法，包括施加一大于感测电压的充电电压于感测节点以限制感测电压，以及使用介于位线和感测节点之间的箝位电路以限制位线上电压在该最小的电压电平，藉此，当感测电压大于该最小电平时，位于位线和感测节点间的电流会被箝制，而当感测电压小于该最小电平的时候，位于位线和感测节点间的电流则会开启。

6.一种存储器装置，包括：

一耦接至一多条位线的多个存储单元的区块；

一耦接至该区块的该多条位线的至少一参考线，其中，该区块的一存储单元包括一耦接于该多条位线其中的一条位线的漏极端以及一耦接至该参考线的源极端；

至少一充电电路用以提供一个预充电压至耦接于该多条位线的多个感测节点；

耦接于该多个感测节点的多个感测放大器；以及

一控制器，用以设定该多条位线至一第一电压电平V_PRE以及当该多条位线上的多个选定存储器单元导通电流至耦接于一参考电压的该至少一参考线时，用以防止该多条位线的一电压超过介于该第一电平V_PRE与一第二电平V_KEEP之间的范围，其中该第二电压电平V_KEEP低于该第一电压电平V_PRE但高于该参考电压。

7.根据权利要求6所述的存储器装置，其中该控制器包括位于该多个感测节点与该多条位线的位线中间的箝位电路，其中箝位电路响应箝位电压，且该控制器被设定以限制该位线的电压在该第二电压电平V_KEEP。

8.根据权利要求7所述的存储器装置，其中该控制器进一步包括：

关闭充电电路；以及

设定箝位电路于一第三电压电平，其中当位线电压高于该第三电压电平时，箝制电流从位线流至感测节点，以及当位线电压低于该第三电平时，电流会由位线流至感测节点。

9.根据权利要求8所述的存储器装置，该感测放大器被设定以决定是否感测节点上的电压高于或是低于接近该第三电压电平的跳变点。

10.根据权利要求6所述的存储器装置，其中该控制器被设定在开启该充电电路前，将该多条位线中的一些位线放电至该参考电压。