KR20150049364A

KR20150049364A - 반도체 메모리 장치 및 그것을 소거하는 방법

Info

Publication number: KR20150049364A
Application number: KR1020130129840A
Authority: KR
Inventors: 마사루 야노
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2013-10-30
Filing date: 2013-10-30
Publication date: 2015-05-08
Also published as: KR101610176B1

Abstract

낮은 전력 소모 및 고속 동작들을 갖는 플래시 메모리가 개시되고, 플래시 메모리는 메모리 셀들의 메모리 어레이, 셀들의 행을 선택하기 위한 워드 라인 선택 회로, 선택된 비트 라인의 전류를 감지하기 위하여 각각의 비트 라인과 전기적으로 연결된 전류형 감지 회로, 및 어레이의 선택된 블록에서 셀들을 소거하는 소거부를 포함한다. 소거부는 소거된 블록에서 각 비트 라인의 전류가 제1 값보다 큰지 여부를 판단하고 만약 판단 결과가 합격인 경우 상기 소거를 종료하는 소거 시퀀스, 및 소거된 블록에서 모든 워드 라인들에 소프트-프로그램 전압을 인가하고 각 비트 라인의 전류가 제2 값보다 낮은지 여부를 판단하는 소프트 프로그램 검증을 수행하고 만약 판단 결과가 합격인 경우 소프트 프로그래밍을 종료하는 소프트-프로그램 시퀀스를 포함한다.

Description

반도체 메모리 장치 및 그것을 소거하는 방법{Semiconductor memory apparatus and method for erasing the same}

본 발명은 반도체 메모리 장치, 보다 자세하게는 전류 감지 방식으로 (NAND) 플래시 메모리의 데이터를 독출(read)하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 소거(erase)하는 방법에 관한 것이다.

도 1은 종래의 플래시 메모리의 비트 라인 선택 회로 및 페이지 버퍼/감지 회로의 예를 도해하고, 도 1에서 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)를 포함하는 한 쌍의 비트 라인들이 예시적으로 도해된다. 비트 라인 선택 회로(10)는 짝수 비트 라인(GBL_e)과 전기적으로 연결된 짝수 선택 트랜지스터(SEL_e), 홀수 비트 라인(GBL_o)과 전기적으로 연결된 홀수 선택 트랜지스터(SEL_o), 짝수 비트 라인(GBL_e)과 가상 전위(VIR) 사이에 전기적으로 연결된 짝수 바이어스 선택 트랜지스터(YSEL_e), 홀수 비트 라인(GBL_o)과 가상 전위(VIR) 사이에 전기적으로 연결된 홀수 바이어스 선택 트랜지스터(YSEL_o), 및 짝수 선택 트랜지스터(SEL_e)와 홀수 선택 트랜지스터(SEL_o)에 전기적으로 연결된 공통 노드(N1)와 전기적으로 연결된 비트 라인 선택 트랜지스터(BLS)를 포함한다.

짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)의 각각은 NAND 스트링(NU)과 전기적으로 연결된다. 각각의 NAND 스트링(NU)은 열(column) 방향으로 직렬 연결된 복수개의 메모리 셀들 및 그 양단과 전기적으로 연결된 드레인 선택 트랜지스터와 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터는 짝수 비트 라인(GBL_e) 또는 홀수 비트 라인(GBL_o)과 전기적으로 연결되고, 소스 선택 트랜지스터는 공통 소스 라인(SL)과 전기적으로 연결된다.

감지 회로(20)는 각 비트 라인에 프리-차지(pre-charge) 전위를 제공하기 위한 프리-차지 트랜지스터(BLPRE), 프리-차지 트랜지스터(BLPRE)와 비트 라인 선택 트랜지스터(BLS) 사이에 형성된 감지 노드(SN)와 전기적으로 연결된 캐패시터(C) 및 감지 노드(SN)의 전위를 래치 회로(22)에 전달하는 전달 트랜지스터(BLCD)를 구비한다.

짝수 비트 라인(GBL_e)이 선택되고 홀수 비트 라인(GBL_o)이 선택되지 않는 경우, 짝수 선택 트랜지스터(SEL_e) 및 비트 라인 선택 트랜지스터(BLS)가 턴-온되고, 홀수 선택 트랜지스터(SEL_o)가 턴-오프된다. 홀수 비트 라인(GBL_o)이 선택되고 짝수 비트 라인(GBL_e)이 선택되지 않는 경우, 홀수 선택 트랜지스터(SEL_o) 및 비트 라인 선택 트랜지스터(BLS)가 턴-온되고, 짝수 선택 트랜지스터(SEL_e)가 턴-오프된다. 그렇게 함으로써, 하나의 감지 회로(20)는 2개의 비트 라인들, 즉 상기 비트라인들(GBL_e, GBL_o)에 의해 공유된다.

독출(read) 동작에서 짝수 비트 라인(GBL_e)이 선택되고 홀수 비트 라인(GBL_o)이 선택되지 않는 경우, 짝수 바이어스 선택 트랜지스터(YSEL_e)는 턴-오프되고, 홀수 바이어스 선택 트랜지스터(YSEL_o)는 턴-온되며, 홀수 비트 라인(GBL_o)은 가상 전위(VIR)로부터 접지 전위를 제공받는다. 이와 달리, 짝수 비트 라인(GBL_e)이 선택되지 않고 홀수 비트 라인(GBL_o)이 선택되는 경우, 짝수 바이어스 선택 트랜지스터(YSEL_e)가 턴-온되고, 홀수 바이어스 선택 트랜지스터(YSEL_o_)가 턴-오프되며, 짝수 비트 라인(GBL_e)이 가상 전위(VIR)로부터 접지 전위를 제공 받는다. 이러한 방식으로 짝수 비트 라인을 독출시 홀수 비트 라인에 접지 전위를 제공하고 홀수 비트 라인을 독출시 짝수 비트 라인에 접지 전위를 제공함으로써, 일본 특허 공보 평11-176177호에 기술된 바와 같이 비트 라인 차폐(shielding) 효과는 이웃한 비트 라인들 사이 용량성 커플링에 기인하여 일어나는 노이즈를 완화하는데 제공될 수 있다.

프리-차지 트랜지스터(BLPRE)에 의해 프리-차지 전위가 짝수 비트 라인(GBL_e) 또는 홀수 비트 라인(GBL_o)에 제공되는 점에서, 도 1에 도해된 감지 회로(20)는 이른바 전압형 감지 회로이다. 그 다음에, 감지 회로(20)는 선택된 메모리 셀의 저장 상태에 대응하는 비트 라인을 방전하고 감지 노드(SN)의 방전 상태를 검출한다. 그러나, 비트 라인 선폭(linewidth)의 감소는 비트 라인들 저항의 증가를 초래하고, NAND 스트링을 구성하는 메모리 셀들 개수의 증가는 비트 라인들 사이 캐패시턴스의 증가를 초래하기 때문에, 전압형 감지 회로의 시간 상수는 증가하고 비트 라인들을 충전/방전하는 시간은 더 길어져서, 데이터를 독출하는 시간이 길어진다. 따라서, 전압형 감지 회로는 고집적 플래시 메모리에 더 이상 적용되지 않는다.

전술한 바를 고려하여, 현재 사용된 감지 회로들은 전류 감지를 대신에 이용한다. 전류형 감지 회로는 비트 라인을 통해서 저장 상태에 대응하는 메모리 셀의 셀 전류를 검출한다. 전압형과 비교하면, 전류형 감지 회로는 고속 감지를 달성할 수 있다. 전류형 감지 회로는, 예컨대 전류-전압 변환을 수행하는 캐스코드(cascode) 회로 또는 그와 같은 것을 이용할 수 있다.

그러나, 종래 전류형 감지 회로는 다음과 같은 이슈들을 가진다. 플래시 메모리에서, 전자들은 메모리 셀의 문턱 전압을 양으로(positively) 이동시키기 위해 프로그래밍시 플로팅 게이트에 축적되고, 전자들은 메모리 셀의 문턱 전압을 음으로(negatively) 이동시키기 위해 소거(erase)시 플로팅 게이트로부터 방출된다. 그러나, 프로그래밍 또는 소거시에 메모리 셀의 문턱 전압은 “0” 또는 “1” 저장 상태의 분포 범위 내, 또는 메모리 셀이 멀티-비트를 저장하는 경우 “00”, “01”, “10” 또는 “11” 저장 상태의 분포 범위 내로서 제어되어야 한다. 메모리 셀의 문턱 전압을 정확하게 제어하기 위하여, 초기 소거 펄스(Vers0)가 선택된 블록에서의 메모리 셀들에 인가되고, 소거 검증(verification)에 의해 소거가 성공하지 못한 것으로 판단된 경우 증가에 의해 소거 펄스(Vers0)보다 높은 소거 펄스(Vers1)가 인가되며, 블록에서 모든 메모리 셀들에 대한 소거가 성공으로 판단될 때까지 소거 전압이 점진적으로 증가하는 ISPE(incremental step pulse erase) 모드가 채택된다.

제조 공정 지표들의 변동 및 많은 횟수의 프로그램/소거 주기들로부터 초래된 터널 산화물층의 열화로 인해 변동하는 각 메모리 셀의 크기나 형태와 같은 그러한 요인들에 기인하여, 각 메모리 셀은 보다 쉽게 또는 어렵게 소거되는 점에서 서로 다르다. 보다 상세하게, 일부 메모리 셀들은 보다 쉽게 흐르는 전류들을 허용하는 높은 전도도(conductance)를 가지는 반면, 일부 메모리 셀들은 전류들이 흐를 가능성이 더 적은 낮은 전도도를 가진다. 소거 검증은 메모리 셀들의 소거 상태들을 하나하나씩 판단하지 않고 각 비트 라인을 단위로서 전체 블록의 소거가 성공한지 여부를 판단하기 때문에, 비트 라인이 높은 전도도(conductivity)를 가진 메모리 셀들 및 낮은 전도도를 가진 메모리 셀들에 동시에 연결된 경우, 낮은 전도도를 가진 메모리 셀들은 소거가 성공한지 여부를 판단하는데 기초가 되어, 높은 전도도를 가진 메모리 셀들이 과소거(over-erased)될 것이다. 그러므로, 데이터 독출시, 과-소거된 메모리 셀들은 상대적으로 많은 전류들을 가지고, 따라서 전력-소모가 증가한다. 그 동안에, 감지 회로도 많은 전류를 제공할 수 있어야 하고, 이는 감지 회로로의 소형화를 제약한다.

따라서, 본 발명은 전력 소모를 감소시키고 고속에서 동작할 수 있는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 NAND 비휘발성 메모리 셀들을 구비하는 반도체 메모리 장치를 소거하는 방법을 제공한다.

본 발명의 반도체 메모리 장치는 복수개의 메모리 셀들을 구비하는 메모리 어레이, 메모리 셀들의 행을 선택하도록 구성된 워드 라인 선택 회로, 선택된 비트 라인의 전류를 감지하기 위하여 메모리 에러이의 각 비트 라인과 전기적으로 연결된 전류형 감지 회로, 및 메모리 어레이의 선택된 블록의 메모리 셀들에서 데이터를 소거하기 위한 소거부를 포함한다. 소거부는 소거 시퀀스 및 소프트-프로그램 시퀀스를 포함한다. 소거 시퀀스는 소거된 블록에서 각 비트 라인의 전류가 제1 값보다 큰지 여부를 판단하는 소거 검증을 포함하고, 그 결과가 합격인 경우 소거를 종료한다. 소프트-프로그램 시퀀스는 소거된 블록에서의 모든 워드 라인들에 소프트-프로그램 전압을 인가하고 각 비트 라인의 전류가 제1 값보다 낮은 제2 값보다 낮은지 여부를 판단하는 소프트-프로그램 검증을 포함하고, 그 결과가 합격인 경우 소프트 프로그래밍을 종료한다.

본 발명의 실시예에서, 소프트-프로그램 검증은 독출 동작에서 선택되지 않은 워드 라인들에 인가되는 바이어스 전압을 모든 워드 라인들에 인가하고, 각 비트 라인의 전류가 제2 값보다 낮은지 여부를 판단한다. 소프트-프로그램 시퀀스는 제2 값보다 낮은 전류인 비트 라인들에 기록(write) 보호 전압을 인가할 수 있고 제2 값보다 큰 전류인 비트 라인들과 전기적으로 연결된 메모리 셀들에 소프트 프로그래밍을 수행할 수 있다.

본 발명의 실시예에서, 반도체 메모리 장치는 복수개의 프리-차지 회로들을 더 포함한다. 프리-차지 회로들의 각각은 비트 라인들에 프리-차지 전압을 제공하고 블록들 사이에 구성된다. 프리-차지 회로들의 각각은 전류들이 감지 회로를 통해서 비트 라인들에 공급되기 전에 프리-차지 전압을 비트 라인들에 제공한다. 감지 회로는 짝수 비트 라인들과 전기적으로 연결된 제1 감지 회로 및 홀수 비트 라인들과 전기적으로 연결된 제2 감지 회로를 포함한다. 제1 감지 회로는 메모리 어레이의 하나의 단부 옆에 배치되고, 제2 감지 회로는 메모리 어레이의 다른 단부 옆에 배치되며, 복수개의 프리-차지 회로들이 제1 감지 회로 및 제2 감지 회로 사이에 배치된다. 프리-차지 회로들의 각각은 워드 라인 선택 회로로부터 메모리 어레이의 행(row) 방향을 따라서 연장되고 비트 라인들과 전기적으로 연결된 전도성 라인을 포함한다.

본 발명의 NAND 비휘발성 메모리 셀들을 구비하는 반도체 메모리 장치를 소거하는 방법은 소거 시퀀스 및 소프트-프로그램 시퀀스를 포함한다. 소거 시퀀스는 소거된 블록에서 각 비트 라인의 전류가 제1 값보다 큰지 여부를 판단하는 소거 검증을 포함하고, 그 결과가 합격인 경우 소거를 종료한다. 소프트-프로그램 시퀀스는 소거된 블록에서의 모든 워드 라인들에 소프트-프로그램 전압을 인가하고 각 비트 라인의 전류가 제1 값보다 낮은 제2 값보다 낮은지 여부를 판단하는 소프트-프로그램 검증을 포함하고, 그 결과가 합격인 경우 소프트 프로그래밍을 종료한다.

본 발명으로서, 전력-소모 감소 및 고속 동작을 달성하기 위한 전류형 감지 회로를 이용하는 반도체 메모리 장치가 제공될 수 있다.

본 발명의 전술한 특징들과 이점들 및 다른 특징들과 이점들이 보다 이해될 수 있도록 하기 위하여, 도면들을 동반한 몇몇의 실시예들이 아래에서 기술된다.

도 1은 종래 플래시 메모리의 비트 라인 선택 회로 및 페이지 버퍼/감지 회로의 예를 도해한다.
도 2는 본 발명의 실시예에 따라 플래시 메모리의 예시적 구조를 도해하는 블록도이다.
도 3은 본 발명의 실시예에 따라 프리-차지 회로들 및 NAND 스트링 구조들의 회로도를 도해한다.
도 4는 본 발명의 실시예에 따라 페이지 버퍼/감지 회로의 예시적 구조를 도해한다.
도 5는 각각의 동작 모드에서 본 발명의 실시예에 따라 플래시 메모리의 구성요소들 사이의 전압 관계를 나열한다.
도 6은 본 발명의 실시예에 따라 플래시 메모리를 소거하는 방법에 대한 순서도를 도해한다.
도 7은 본 발명의 실시예에 따라 소거 모드에서 인가된 신호들의 파형들에 대한 타임 차트를 도해한다.
도 8은 소거 검증, 소프트-프로그램 검증 및 페이지-프로그램 검증에서 문턱 전압의 분포 상태들을 도해한다.
도 9는 본 발명의 실시예에 따라 소프트 프로그램/검증 동작의 순서도를 도해한다.
도 10은 본 발명의 실시예에 따라 플래시 메모리의 다른 예시적 구조를 도해한다.

본 발명의 플래시 메모리는 전류가 메모리 셀을 통해서 흐르는지 여부를 판단하는 전류형 감지 회로를 이용한다. 독출시 파워 소모를 줄이기 위하여 특정 값보다 높거나 같은 메모리 셀들의 음의 문턱 전압들을 제어할 수 있는 운영전략이 메모리 셀들의 데이터를 소거하는데 채택된다. 그렇게 함으로써, 전류형 감지 회로에 의해 비트 라인들에 제공되는 전류들은 전력 소모를 줄이기 위하여 특정 값 아래로 억제될 수 있다. 본 발명의 실시예들은 첨부된 도면들을 참조하여 상세히 기술될 것이다. 일부 구성요소들은 보다 나은 이해를 위하여 강조되며, 실제와 다른 크기 축적들을 가지는 점이 특히 주의된다.

도 2는 본 발명의 실시예에 따라 플래시 메모리의 예시적 구조를 도해하는 블록도이다. 예시적 구조는 단순히 예시이며 본 발명의 범위를 제한하려는 의도가 아니다.

본 발명의 예시적 실시예의 플래시 메모리(100)는 행들 및 열들로 배열된 복수개의 메모리 셀들을 구비하는 메모리 어레이(110), 외부 I/O 단자와 전기적으로 연결된 입출력(I/O) 데이터를 위한 입출력(I/O) 버퍼, I/O 버퍼(120)로부터 어드레스 데이터를 획득하기 위한 어드레스 레지스터(130), I/O 데이터를 저장하기 위한 데이터 레지스터(140), I/O 버퍼(120)와 (미도시, 칩 인에이블 또는 어드레스 래치 인에이블인) 외부 제어 신호들로부터의 명령 데이터에 기초하여 각각의 구성요소를 제어하도록 구성된 제어 신호들(C1, C2, C3)을 제공하기 위한 컨트롤러(150), 어드레스 레지스터(130)로부터 로우(row) 어드레스 정보(Ax)의 디코딩 결과들에 기초하여 블록들 및 워드 라인들을 선택하기 위한 워드 라인 선택 회로(160), 워드 라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터 및 선택된 페이지의 기록 데이터를 저장하도록 구성된 페이지 버퍼/감지 회로들(170), 비트 라인들에 프리-차지 전압을 제공하기 위한 프리-차지 회로들(180), 어드레스 레지스터(130)로부터 컬럼(column) 어드레스 정보(Ay)의 디코딩 결과들에 기초하여 페이지 버퍼/감지 회로(170)에 컬럼 데이터를 선택하기 위한 컬럼 선택 회로(190), 및 데이터 독출, 프로그래밍 및 소거에 요구되는 전압들(예컨대, 프로그램 전압(Vpgm), 통과 전압(Vpass), 독출 통과 전압(Vread), 소거 전압(Vers), 소프트-프로그램 전압(Vsoft) 및 비선택 독출 전압(VPASSR))을 생성하도록 구성된 내부 전압 생성 회로(200)를 포함한다.

메모리 어레이(110)는 열 방향을 따라서 배치된 복수개의 블록들(BLK(0), BLK(1), … , BLK(m))을 구비하고, 페이지 버퍼/감지 회로(170)는 블록들의 양측에 배치되며, 복수개의 프리-차지 회로들(180)은 블록들의 열 방향을 따라 배치된다.

도 3은 메모리 블록들에 형성된 NAND 스트링 구조들 및 블록들 사이에 배치된 프리-차지 회로를 도해한다. 메모리 블록들의 각각은 그 안에 형성된 복수개의 NAND 스트링들(NU)을 구비하고, NAND 스트링들(NU)의 각각은 열 방향으로 직렬 연결된 복수개의 메모리 셀들을 포함한다. 도 3에 도해된 예시에서, 하나의 메모리 블록에 열 방향을 따라 배열된 n+1개의 NAND 스트링들(NU)가 있다.

각각의 NAND 스트링(NU)은 열 방향으로 직렬 연결된 복수개의 메모리 셀들(MCi (i=0,1,..., 31), NAND 스트링(NU)의 일단에서 메모리 셀(MC31)의 드레인 측과 전기적으로 연결된 선택 트랜지스터(TR1) 및 NAND 스트링(NU)의 다른 일단에서 메모리 셀(MC0)의 소스 측과 전기적으로 연결된 선택 트랜지스터(TR2)를 포함한다. 선택 트랜지스터(TR1)의 드레인은 대응하는 비트 라인(GBL)과 전기적으로 연결되고, 선택 트랜지스터(TR2)의 소스는 공통 소스 라인(SL)과 전기적으로 연결된다.

메모리 셀(MCi)의 컨트롤 게이트는 워드 라인(WLi)과 전기적으로 연결되고, 선택 트랜지스터들(TR1, TR2)의 게이트들은 워드 라인들(WL)에 평행한 선택 게이트 라인들(SGD, SGS)과 각각 전기적으로 연결된다. 메모리 블록들이 로우 어드레스 정보(Ax)에 기초하여 선택되는 경우, 워드 라인 선택 회로(160)는 메모리 블록의 선택 게이트 라인들(SGD 또는 SGS)로부터의 신호로서 선택 트랜지스터(TR1 또는 TR2)를 선택적으로 구동한다.

일반적으로, P-웰(well)들은 반도체 기판 및 반도체 층에서 형성되고, 블록은 각각의 P-웰에서 형성된다. 각각의 메모리 셀은 N-형 디퓨전(diffusion)들로서 소스 및 드레인, 소스와 드레인 사이 채널 영역 상의 터널 산화물층, 터널 산화물층 상에 전하들을 저장하기 위한 플로팅 게이트(또는 전하 저장층) 및 플로팅 게이트 위로 유전층을 사이에 두고 형성된 컨트롤 게이트를 포함하는 MOS 구조를 구비한다. 전하들을 저장하지 않거나 소거되어 있는 경우, 플로팅 게이트는 “1” 상태를 유지하고 음의 문턱 전압을 갖게 되어 메모리 셀은 정상 온(normally on) 상태에 있다. 전하들을 저장들을 저장하거나 프로그램되어 있는 경우, 플로팅 게이트는 “0” 상태를 유지하고 양의 문턱 전압을 갖게 되어 메모리 셀은 정상 오프(normally off) 상태에 있다.

더욱이, 도 3에 도시된 바와 같이, 프리-차지 회로(180)는 각각의 비트 라인(GBL)에 프리-차지 전압을 제공하기 위해 블록(BLK(i)) 및 블록(BLK(i+1)) 사이에 삽입된다. 프리-차지 회로들(180)은 임의의 위치에 그리고 임의의 개수로 삽입될 수 있으나, 양호하게는 프리-차지 회로(180) 및 페이지 버퍼/감지 회로(170) 사이에 포함된 블록들의 개수가 프리-차지 회로들(180) 사이의 블록들의 개수에 근사하도록 배치된다. 프리-차지 회로들(180)의 배치로서, 비트 라인들을 프리-차지하기 위해 요구되는 시간이 단축될 수 있다.

바람직한 실시예에서, 프리-차지 회로(180)는 짝수 비트 라인들(GBL_e)과 전기적으로 연결된 짝수 프리-차지 트랜지스터(PRE_e), 홀수 비트 라인들(GBL_o)과 전기적으로 연결된 홀수 프리-차지 트랜지스터(PRE_o)를 포함한다. 짝수 프리-차지 트랜지스터(PRE_e) 및 홀수 프리-차지 트랜지스터(PRE_o)는 워드 라인 선택 회로(160) 내에 형성되고, 컨트롤러(150)로부터의 제어 신호들에 기초하여 동작된다. 짝수 프리-차지 트랜지스터(PRE_e) 및 홀수 프리-차지 트랜지스터(PRE_o)와 각각 전기적으로 연결된 금속 도선들(WP_e, WP_o)은 메모리 어레이(110)의 행 방향을 따라서 연장된다. 금속 도선(WP_e)은 짝수 비트 라인들(GBL_e)과 전기적으로 연결되고, 금속 도선(WP_o)은 홀수 비트 라인들(GBL_o)과 전기적으로 연결된다. 양호하게는 금속 도선들(WP_e, WP_o)이 공통 소스 라인(SL) 위 공간으로 연장된다. 독출 동작이 수행되는 경우, 예컨대 짝수 프리-차지 트랜지스터(PRE_e) 또는 홀수 프리-차지 트랜지스터(PRE_o)는 짝수 비트 라인들(GBL_e) 또는 홀수 비트 라인들(GBL_o)에 프리-차지 전위(Vpre)를 제공하기 위해 턴-온된다.

비트 라인들(GBL0, GBL1, ..., GBLn)은 NAND 스트링들(NU)과 전기적으로 연결되고, 비트 라인 선택 회로를 경유하여 페이지 버퍼/감지 회로(170)와 전기적으로 연결된다. 독출 및 또는 프로그램 동작 동안, 비트 라인 선택 회로는 페이지 버퍼/감지 회로(170)와 전기적으로 연결되도록 짝수 또는 홀수 비트 라인을 선택한다. 예를 들면, 짝수 비트 라인이 선택된 경우, 짝수 비트 라인은 도 2의 메모리 어레이(110)의 상부에서 페이지 버퍼/감지 회로(170)와 전기적으로 연결된다. 홀수 비트 라인이 선택된 경우, 홀수 비트 라인은 도 2의 메모리 어레이(110)의 하부에서 페이지 버퍼/감지 회로(170)와 전기적으로 연결된다.

도 4는 예시로서 하나의 짝수 비트 라인(GBL_e)과 전기적으로 연결된 페이지 버퍼/감지 회로(170)로서, 본 발명의 실시예에 따라 페이지 버퍼/감지 회로의 예시적 구조에 대한 회로도를 도해한다. 페이지 버퍼/감지 회로(170)는 독출시 짝수 비트 라인(GBL_e)의 전류를 검출하는 감지 회로 및 독출 데이터나 프로그래밍시 획득된 데이터를 저장하는 래치 회로를 포함한다.

본 실시예의 감지 회로는 전류형이고, 공지된 회로들에 의해 형성될 수 있다. 도 4는 단지 단순화된 캐스코드 회로를 도해하지만, 기준 캐스코드 회로를 구비하고, 2개의 캐스코드 회로들에 기초한 차동 증폭 회로를 이용함으로써 전류-전압 변환을 통해 변환된 신호를 증폭하도록 구성된 회로가 이용될 수도 있다. 도 4에 도시된 감지 회로는 전원(Vdd)과 전기적으로 연결된 P-채널 금속 산화물 반도체(PMOS) 트랜지스터(M1), 열 방향으로 PMOS 트랜지스터(M1)과와 전기적으로 연결된 저항(R), 열 방향으로 저항(R)과 전기적으로 연결된 N-채널 금속 산화물 반도체(NMOS) 트랜지스터(M2) 및 NMOS 트랜지스터(M2)의 게이트와 연결된 CMOS 인버터(IN)을를 포함한다.

감지 회로를 턴-온하기 위한 신호 “Active”는 트랜지스터(M1)의 게이트에 입력되어, 트랜지스터(M1)가 전력 소스로 기능한다. 트랜지스터(M2)의 게이트는 인버터(IN)의 출력과 전기적으로 연결되어, 인버터(IN)는 비트 라인(GBL_e)의 역전위를 트랜지스터(M2)에 인가한다. 즉, 노드(N2)는 짝수 비트 라인(GBL_e)의 전류를 검출하기 위해 비트 라인 선택 회로를 경유하여 짝수 비트 라인(GBL_e)과 전기적으로 연결된다. 만약 비트 라인(GBL_e)에 전류가 있는 경우, 노드(N2)는 낮은 전위를 가지며 트랜지스터(M2)는 턴-온되어, 검출 전류는 트랜지스터(M1)을를 통과하여 흐르고 저항(R)에 의해 (저항(R)의 저항치와 저항(R)을 통과하여 흐르는 탐지검출 전류의 곱과 같은) 전압으로 변환되며 감지 노드(SN)는 탐지검출 전류에 대응하는 전압을 출력한다. 만약 비트 라인(GBL_e)에 전류가 없거나 상당히 작은 전류가 있는 경우, 트랜지스터(M2)는 턴-오프되어, 저항(R)을 통과하여 탐지검출 전류가 흐르지 않고 감지 노드(SN)의 출력(Out)은 영이 된다. 게다가, 짝수 비트 라인이 독출될 때 홀수 비트 라인이 기준 전위를 가지도록 하고 홀수 비트 라인이 독출될 때 짝수 비트 라인이 기준 전위를 가지도록 하는 차폐 독출 동작이 수행될 수도 있다. 본 실시예의 전류형 감지 회로는 아래 기술되는 바와 같이 독출 또는 검증시 전력 소모를 억제하기 위하여, 동작시 최대 전류를 미리 정해진 수준 아래로 제한할 수 있다.

그 다음에, 본 실시예의 플래시 메모리 동작이 기술된다. 도 5는 소거, 기록 및 독출시 각각 인가되는 전압들의 예시적인 바이어스 구성들을 도시하고, F는 플로팅을 나타낸다. 독출, 프로그래밍 또는 소거와 관련된 명령을 수신한 이후, 컨트롤러(150)는 다양한 동작들을 수행하기 위하여 워드 라인 선택 회로(160), 라인 선택 회로(190) 및 내부 전압 생성 회로(200)를 제어한다.

본 실시예의 플래시 메모리는 도 6에 도해된 과정을 포함하는 소거 동작을 구현한다. 소거 명령을 수신한 이후, 컨트롤러(150)는 도 6에 도시된 바와 같이 소거를 수행한다. 소거 동작은 메모리 셀들에서 데이터를 소거하기 위해 선택된 블록에 소거 펄스를 인가하는 ISPE 소거 동작(S100), 메모리 셀들의 문턱 전압들이 소거-검증 전압 아래에 있는지 여부를 판단하는 소거 검증(S110), 메모리 셀들의 문턱 전압들의 분포를 좁히는 소프트-프로그램 동작(S120) 및 소프트-프로그램 검증(S130)을 포함한다.

도 7은 소거 검증(ERV) 및 소프트 프로그래밍(SPGM)에서 인가된 신호들의 파형들에 대한 타이밍 차트를 도해한다. 전형적으로, 플래시 메모리는 선택된 블록에서 모든 메모리 셀들의 데이터가 한번에 소거되는 방식으로 소거된다. 소거 방법은, 예컨대 컨트롤러(150)의 제어 하에서 선택된 블록의 모든 비트 라인들에 0 V를 인가하는 단계, 선택 게이트 라인들(SGD, SGS)를을 플로팅시키는 단계 및 약 20 V의 소거 전압(Vers)을 P-웰에 인가하는 단계를 포함할 수 있다.

그 다음에, 도 7에 도시된 바와 같이 선택 블록에서의 모든 워드 라인들(WL_SEL)이 0 V로 인가되고 선택 게이트 라인들(SGD, SGS)이 전원 전압(Vdd)으로 인가되며 모든 비트 라인들(BL)이 감지 회로에 의해 전압(예컨대, 0.8 V)으로 인가됨으로써, 소거 검증(ERV)은 컨트롤러(150)의 제어 하에서 수행된다. 소거 검증에서, 프리-차지 전압(Vpre)이 프리-차지 회로(180)로부터 비트 라인들에 제공되고 비트 라인들이 감지 회로(170)와 연결되는 경우, 비트 라인들의 전압은 변하지 않는다. 즉, 감지 회로(170)가 비트 라인들에 연결되는 시점 이전의 특정 시간 구간 동안, 도 3에 도시된 짝수 프리-차지 트랜지스터(PRE_e) 또는 홀수 프리-차지 트랜지스터(PRE_o)가 턴-온된다. 비트 라인이 감지 회로(170)에 연결되는 시점에서 전압 변동이 축소되기 때문에, 프리-차지 전압(Vpre)이 감지 회로(170)에 의해 제공된 전압과 일치하는 것이 예상될 수 있다.

선택된 블록에서 메모리 셀들의 전하들이 소거되는 경우 문턱 전압은 음으로 이동되어, 메모리 셀들이 “1” 상태로 변한다. 그러나, 메모리 셀들의 터널 산화물층의 열화 또는 그와 같은 것들에 기인하여 메모리 셀들의 문턱 전압들 사이에 차이가 존재한다. 소거 검증은 선택된 블록에서 메모리 셀의 문턱 전압이 검증 문턱 전압(Vth) 아래에 있는지 여부를 판단하도록 구성된다. 본 실시예에서, 감지 회로(160170)는 전류형이기 때문에, 비트 라인들 각각의 전류는, 예컨대 1μA인 문턱 전류보다 크거나 같은 경우, 소거는 성공한 것으로 판단된다. 도 4에 도시된 감지 회로가 트랜지스터(M1)의 전류가 문턱 전류보다 크거나 같은 것을 감지하는 경우, 감지 노드(SN)는 문턱 전류에 대응하는 상대적으로 높은 전압을 보여준다. 비트 라인들에 대응하는 메모리 셀들이 어떠한 전류도 가지지 않거나 문턱 전압보다 낮은 전류를 가지는 경우, 감지 노드(SN)는 문턱 전류에 대응하는 상대적으로 낮은 전압을 보여준다. 소거가 합격인지 여부는 감지 노드(SN)에 의해 출력된 전압에 기초하여 판단될 수 있다. 만약 소거가 성공적이지 못한 것으로 판단되는 경우, 특정 값으로 이전에 인가된 것보다 높은 소거 펄스가 P-웰에 인가되어, 메모리 셀들의 문턱 전압은 음으로 더 이동된다. 이에 따라, 소거 검증에 의해 모든 소거가 성공한 것으로 확정될 때까지 소거 및 소거 검증을 반복함으로써, 블록에서 메모리 셀들의 문턱 전압 분포의 최대 전압(Vmax)이 검증 문턱 전압(Vth) 아래에 있는 것이 보장된다. 도 8의 (a)는 소거 검증이 종료된 때, 메모리 셀들의 문턱 전압 분포를 도해한다. 문턱 전압 분포의 최대 전압(Vmax)은 소거-검증 문턱 전류에 대응하는 문턱 전압보다 낮다. 여기서 언급된 메모리 셀들의 전류는 메모리 셀들의 문턱 전압을 특정할 수 있는 드레인 전류(Id)이다.

그 다음에, 메모리 셀들의 문턱 전압 분포를 좁히기 위한 소프트 프로그램/검증 동작이 수행된다. 비록 분포의 최대 전압(Vmax)이 이전에 수행된 데이터 소거/소거 검증에서의 문턱 전압(Vth)보다 낮도록 형성되지만, 분포의 최소 전압(Vmin)은 아직 고려되지 않는다. 전류가 통과하여 가장 흐르기 어려운 메모리 셀들을 위해 ISPE 소거/소거 검증이 전체 블록에 소거 펄스를 인가하기 때문에, 블록에서 과소거된 메모리 셀들, 즉 문턱 전압이 과도하게 음으로 이동된 메모리 셀들이 있다. 여기서 언급된 소프트 프로그래밍은 문턱 전압을 양으로 이동시키기 위해 전하들을 메모리 셀들에 주입하는 힘을 제공하도록, 정상 프로그램 동작에서 정상적으로 인가된 전압(Vpgm)보다 낮은 소프트-프로그램 전압(Vsoft1)을 인가하는 단계를 포함한다.

도 9는 본 실시예의 소프트 프로그램/검증 동작의 순서도이다. 소프트 프로그래밍 동안, 미리 정해진 초기 소프트-프로그램 전압(Vsoft1)이 메모리에 대하여 설정되고(S200), 도 7에 도시된 바와 같이 소프트 프로그램 전압(Vsoft1)이 선택된 블록에서 모든 워드 라인들에 인가되고 전원 전압(Vdd)이 선택 게이트 라인들(SGD, SGS)에 인가되며 기록을 가능하게 하는 0 V가 모든 비트 라인들에 인가된다(S202). 이 때, 프리-차지 회로(180) 역시 소거 검증에서 했던 것과 같이 프리-차지 전압(Vpre)을 비트 라인들에 제공한다. 소프트-프로그램 전압(Vsoft1)은, 예컨대 상대적으로 정상 프로그램 전압보다 낮고, 이에 따라 상대적으로 전하들은 최대 전압 부근의 문턱 전압들을 갖는 메모리 셀들 보다 과소거된 메모리 셀들에 더 쉽게 주입된다. 이에 따라, 도 8의 (b)에 도시된 바와 같이 최소 전압 부근에 분포된 메모리 셀들의 문턱 전압들은 문턱 전압 분포를 좁히기 위하여 양으로 이동된다.

소프트-프로그램 검증에서, 독출시 선택되지 않은 워드 라인들에 인가되는 (예컨대, 도 5의 예시에서 4.5 V로서 열거된) 통과 전압(VPASSR)이 선택된 블록에서 모든 워드 라인들에 인가된다(S204). 소거 검증의 경우와 같이, 프리-차지 회로(180)는 충전에 이용되고, 동일한 바이어스 전압이 소프트-프로그램 검증에서 선택 게이트 라인들(SGD, SGS)에 인가된다. 그 다음에, 감지 회로(170)는 비트 라인들의 전류가 문턱 전류보다 아래에 있는지 여부(즉, Id < 1 μA?)를 검출하는데 이용되고, 그 결과가 합격인 경우 소프트 프로그래밍은 성공한 것으로 판단된다(S206). 다시 말해서, 도 4에 도시된 감지 노드(SN)가 보다 낮은 전압을 출력하는 경우, 프로그램 동작은 합격인 것으로 판단된다. 만약 소프트 프로그래밍이 성공하지 못한 것으로 판단되는 경우, 소프트 프로그래밍은 한번 더 수행된다(S208). 이 때, 이전 소프트-프로그램 전압(Vsoft1)보다 높은 소프트-프로그램 전압(Vsoft2)이 불합격 비트 라인들에 인가된다. 그 동안에, 소프트 프로그램이 성공한 것으로 판단된 비트 라인들은, 예컨대 부스트(boost) 회로를 이용하는 부스트 동작에 의해 획득된 기록 보호 전압이 제공된다. 그렇게 함으로써, 불합격 비트 라인들에 대응하는 메모리 셀들의 문턱 전압들은 양으로 이동한다. 소프트 프로그래밍 및 검증은 모든 비트 라인들이 합격일 때까지 반복된다(S210). 최종적으로, 소프트 프로그래밍이 종료된 블록의 각 비트 라인의 전류는 약 1 μA쪽으로 수렴된다. 게다가, 도 8의 (c)는 프로그램 검증에서 문턱 전압 분포를 도해한다. 예를 들면, 1.5V가 선택된 워드 라인에 인가되는 경우, 비트 라인의 전류(Id)는 0.15 μA보다 낮다.

본 실시예로서, 문턱 전압 분포의 최소 전압은 메모리 셀들의 문턱 전압 분포를 좁히기 위해 양으로 이동될 수 있다. 이에 따라, 독출시 비트 라인을 경유하여 감지 회로로부터 제공된 전류의 최대치는 전력 소모를 억제하기 위해 제한될 수 있다. 구체적으로, 소프트-프로그램 검증에서, 독출시 감지 회로로부터 제공된 최대 전류가 억제되도록, 독출시 선택되지 않은 워드 라인들에 인가되는 통과 전압(VPASSR)이 모든 워드 라인들에 인가되고, 문턱 전류보다 낮은 전류들을 갖는 비트 라인들이 검출되어 합격인 것으로 판단된다. 또한, 이는 감지 회로의 소형화와 관련된다. 한편, 프리-차지 전압이 NAND 스트링들(NU) 사이의 임의의 장소들에서 감지 회로로부터 시작하는 비트 라인들에 제공되기 때문에, 감지 회로가 비트 라인들을 충전하는데 요구되는 시간은 현저하게 감소할 수 있고, 독출 또는 프로그램 동작은 속도가 향상될 수 있다.

비록 메모리 어레이의 상부 및 하부 양쪽에 배치된 한 쌍의 페이지 버퍼/감지 회로들이 도 2에 예시적으로 도해되고 페이지 버퍼/감지 회로들의 각각은 짝수 또는 홀수 비트 라인들과 전기적으로 연결되었지만, 다르게는 하나의 페이지 버퍼/감지 회로가 짝수 비트 라인들 및 홀수 비트 라인들에 의해 공통적으로 공유될 수 있다. 그러한 환경하에서, 도 10에 도시된 바와 같이, 페이지 버퍼/감지 회로(170)는 비트 라인 선택 회로(10)를 선택적으로 경유하여 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)과 전기적으로 연결된다. 더욱이, 페이지 버퍼/감지 회로들의 쌍은이 짝수 비트 라인들 및 홀수 비트 라인들과 각각 전기적으로 연결되는 환경에 있어서, 본 실시예에서 기술된 바와 같이 비트 라인 차폐 동작이 수행될 수 있고, 이는 짝수 비트 라인들이 독출되고 있을 때 홀수 비트 라인들이, 예컨대 GND와 같은 기준 전위를 가지도록 하고, 홀수 비트 라인들이 독출되고 있을 때 짝수 비트 라인들이, 예컨대 GND와 같은 기준 전위를 가지도록 한다.

상기 실시예들에서 기술된 소거 모드가 도 6에 도시된 단계들을 포함함에도 불구하고, 본 발명의 소거 모드는 도 6에 도시된 것과 다른 단계들을 더 포함할 수 있다. 게다가, 각각의 메모리 셀은 상기 실시예들에서 하나의 비트 데이터를 저장하지만, 본 발명은 다중 비트 데이터를 저장하는 메모리 셀들에도 적용 가능하다. 더욱이 상기 실시예들에서 언급된 값들의 각각은 단지 예시로서 제공된 것이다.

비록 본 발명은 상기 실시예들을 참조하여 기술되었지만, 당업자에게 본 발명의 사상을 벗어나지 않고 기술된 실시예에 대한 변형들이 만들어질 수 있는 점은 분명할 것이다.

Claims

복수개의 메모리 셀들을 포함하는 메모리 어레이;
메모리 셀들의 행을 선택하도록 구성된 워드 라인 선택 회로;
선택된 비트 라인의 전류를 감지하기 위해 상기 메모리 어레이의 각 비트 라인들과 전기적으로 연결된 전류형 감지 회로; 및
상기 메모리 어레이의 선택된 블록에서 메모리 셀들의 데이터를 소거하도록 구성되고, 소거 시퀀스 및 소프트-프로그램 시퀀스를 포함하는 소거부를 포함하고,
상기 소거 시퀀스는 상기 소거된 블록의 각 비트 라인의 전류가 제1 값보다 큰지 여부를 판단하도록 구성된 소거 검증을 포함하고, 상기 판단 결과가 합격인 경우 상기 소거를 종료하고,
상기 소프트-프로그램 시퀀스는 상기 소거된 블록에서 모든 워드 라인들에 소프트-프로그램 전압을 인가하도록 구성된 소프트-프로그램 검증을 포함하고, 각 비트 라인의 상기 전류가 상기 제1 값보다 낮은 제2 값보다 낮은지 여부를 판단하고, 상기 판단 결과가 합격인 경우 상기 소프트 프로그래밍을 종료하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 소프트-프로그램 검증은 독출 동작시 선택되지 않은 워드 라인들에 인가되는 바이어스 전압을 모든 상기 워드 라인들에 인가하고, 각 비트 라인의 상기 전류가 상기 제2 값보다 낮은지 여부를 판단하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,
상기 소프트-프로그램 시퀀스는 전류들이 상기 제2 값보다 낮은 비트 라인들에 기록 보호 전압을 인가하고, 전류들이 상기 제2 값보다 큰 비트 라인들과 연결된 상기 메모리 셀들에 대해 소프트 프로그래밍을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 비트 라인들의 각각에 프리-차지 전압을 공급하고, 상기 블록들 사이에 배치된 복수개의 프리-차지 회로들을 더 포함하는 반도체 메모리 장치.
제4항에 있어서,
상기 프리-차지 회로들의 각각은 상기 감지 회로를 통해서 상기 비트 라인들에 상기 전류들을 공급하기 전에 상기 비트 라인들에 상기 프리-차지 전압을 제공하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,
상기 감지 회로는 짝수 비트 라인들과 전기적으로 연결된 제1 감지 회로 및 홀수 비트 라인들과 전기적으로 연결된 제2 감지 회로를 포함하고,
상기 제1 감지 회로는 상기 메모리 어레이의 하나의 단부 옆에 배치되고,
상기 제2 감지 회로는 상기 메모리 어레이의 다른 단부 옆에 배치되고,
상기 복수개의 프리-차지 회로들은 상기 제1 감지 회로 및 상기 제2 감지 회로 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,
상기 프리-차지 회로들의 각각은 상기 워드 라인 선택 회로로부터 상기 메모리 어레이의 행 방향으로 연장되고 상기 비트 라인들과 전기적으로 연결된 전도성 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
NAND 비휘발성 메모리 셀들을 구비하는 반도체 메모리 장치를 소거하는 방법으로서,
소거된 블록의 각 비트 라인의 전류가 제1 값보다 큰지 여부를 판단하고, 상기 판단 결과가 합격인 경우 상기 소거를 종료하는 소거 시퀀스; 및
상기 소거된 블록의 모든 워드 라인들에 소프트-프로그램 전압을 인가하고, 각 비트 라인의 상기 전류가 상기 제1 값보다 작은 제2 값보다 작은지 여부를 판단하고, 상기 판단 결과가 합격인 경우 상기 소프트 프로그래밍을 종료하는 소프트-프로그램 시퀀스를 포함하는 방법.
제8항에 있어서,
상기 소프트-프로그램 시퀀스는 독출 동작시 선택되지 않은 워드 라인들에 인가되는 바이어스 전압을 모든 상기 워드 라인들에 인가하고, 각 비트 라인의 상기 전류가 상기 제2 값보다 낮은지 여부를 판단하는 것을 특징으로 하는 방법.
제9항에 있어서,
상기 소프트-프로그램 시퀀스는 전류들이 상기 제2 값보다 작은 상기 비트 라인들에 기록 보호 전압을 인가하고, 전류들이 상기 제2 값보다 큰 상기 비트 라인들과 전기적으로 연결된 상기 메모리 셀들에 대한 상기 소프트 프로그래밍을 수행하는 것을 특징으로 하는 방법.