KR20140131914A - Nand 플래시 메모리에 대한 기입 동작들 동안에 소스, 웰, 및 비트라인들을 등화 및 레귤레이트함에 의한 충전 사이클링 - Google Patents

Nand 플래시 메모리에 대한 기입 동작들 동안에 소스, 웰, 및 비트라인들을 등화 및 레귤레이트함에 의한 충전 사이클링 Download PDF

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Abstract

비휘발성 메모리 장치들에서, 기입은 전형적으로 교번하는 한 세트의 펄스 동작 및 검증 동작으로 구성된다. 펄스의 끝에서, 장치는 정확한 검증을 위해 적합하게 바이어스되어야 하며, 이후에 장치는 다음 펄스를 위해 다시 바이어스된다. 펄스 국면과 검증 국면 사이에 구간들이 고찰된다. 펄스 후, 그러나 검증 조건들을 확립하기 전에 구간 동안에, 소스, 비트라인들, 및 선택적으로 웰은 등화되고 이어 요망되는 DC 레벨에 레귤레이트될 수 있다. 검증 국면 후에, 그러나 다음 펄스를 위해 메모리에 바이어스 인가하기 전에, 소스 및 비트라인들은 DC 레벨에 등화될 수 있다. 일부 경우들에 있어서 비휘발성 메모리는 교번하는 한 세트의 펄스들에 의해 프로그램되지만, 그러나 적어도 몇몇 펄스들에 대해선 임의의 개재된 검증 동작들 없이 프로그램된다. 한 펄스 후에, 그러나 개재된 검증이 다음 펄스를 위해 메모리를 바이어스하기 전에, 소스 및 비트라인 레벨들은 플로팅되게 놔둘 수 있다.

Description

NAND 플래시 메모리에 대한 기입 동작들 동안에 소스, 웰, 및 비트라인들을 등화 및 레귤레이트함에 의한 충전 사이클링{CHARGE CYCLING BY EQUALIZING AND REGULATING THE SOURCE, WELL, AND BIT LINES DURING WRITE OPERATIONS FOR NAND FLASH MEMORY}
본 발명은 일반적으로 전기적으로 소거가능하고 프로그램가능한 판독-전용 메모리(EEPROM) 및 플래시 EEPROM과 같은 반도체 메모리 회로들에 관한 것으로, 특히 이러한 장치들에 데이터의 기입을 위한 기술들에 관한 것이다.
전하를 비휘발성으로 저장할 수 있는, 특히 소형 폼 팩터 카드로서 패키지되는 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 다양한 모바일 및 휴대 장치들, 특히 정보기기 및 소비자 전자제품들에서 선택되는 저장장치가 되었다. 고체상태 메모리이기도 한 RAM(random access memory)과는 달리, 플래시 메모리는 비휘발성이고 전원이 턴 오프 된 뒤라도 자신의 저장된 데이터를 보존한다. 높은 비용에도 불구하고 플래시 메모리는 대량 저장응용들에서 점점 더 사용되고 있다. 하드드라이브들 및 플로피 디스크들과 같은 회전하는 자기 매체에 기초한 종래의 대량 저장장치는 모바일 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브들이 부피가 커지기 쉽고, 기계적 고장이 나기 쉬우며 큰 레이턴시 및 큰 전력요건을 갖기 때문이다. 이들 바람직하지 못한 속성들로 인해서 디스크 기반의 저장장치는 대부분의 모바일 및 휴대 응용들에서 실현되지 못한다. 반면, 내장형이면서도 착탈가능한 카드인 플래시 메모리는 이의 소형 크기, 저 전력 소비, 고속 및 고 신뢰도 특징으로 인해 모바일 및 휴대 환경에서 이상적으로 적합하다.
EEPROM 및 전기적으로 프로그램가능한 판독전용 메모리(EPROM)는 소거될 수 있고 새로운 데이터가 이들의 메모리 셀들에 기입 또는 "프로그램"되게 할 수 있는 비휘발성 메모리이다. 이들은, 전계효과 트랜지스터 구조에서, 소스영역과 드레인 영역 사이에, 반도체 기판 내 채널영역 위에 배치된 플로팅(비접속된) 도전성 게이트를 이용한다. 이때 제어 게이트는 플로팅 게이트 위에 제공된다. 트랜지스터의 임계전압 특징은 플로팅 게이트 상에 보존되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상에 소정 레벨의 전하에 대해서, 소스영역과 드레인 영역간에 도통이 되게 트랜지스터가 턴 "온"이 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다.
플로팅 게이트는 일 범위의 전하들을 보존할 수 있고 따라서 임계 전압 윈도우 내의 임의의 임계 전압 레벨에 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 및 최대 임계 레벨들에 의해 그 범위가 정해지는데, 이는 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하들에 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특징들, 동작조건들 및 이력에 따른다. 윈도우 내의 각각의 서로 구별되고 결정이 가능한 임계전압 레벨의 범위는 원리적으로는 셀의 명확한 메모리 상태를 지정하기 위해 사용될 수 있다. 임계전압이 2개의 서로 구별되는 영역들로 분할될 때, 각 메모리 셀은 한 비트의 데이터를 저장할 수 있을 것이다. 유사하게, 임계 전압 윈도우가 2 이상의 서로 구별되는 영역들로 분할될 때, 각 메모리 셀은 1 비트 이상의 데이터를 저장할 수 있을 것이다.
일반적인 2-상태 EEPROM 셀에서는 도통 윈도우를 2개의 영역들로 분할하기 위해서 적어도 한 개의 전류 구분점 레벨이 설정된다. 소정의 고정된 전압들을 인가함으로써 셀이 판독될 때, 이의 소스/드레인 전류는 구분점 레벨(또는 기준전류(IREF))와 비교함으로써 메모리 상태로 결정된다. 판독된 전류가 구분점 레벨의 전류보다 크다면, 셀은 한 로직 상태(예를 들어, "0" 상태)에 있는 것으로 판정된다. 반면, 전류가 구분점 레벨보다 낮다면, 셀은 다른 로직 상태(예를 들면, "1" 상태)인 것으로 판정된다. 이에 따라, 이러한 2-상태 셀은 1비트의 디지털 정보를 저장한다. 외부에서 프로그램될 수 있는 기준 전류원은 흔히 구분점 레벨 전류를 발생하기 위해 메모리 시스템의 일부로서 제공된다.
메모리 용량을 증가시키기 위해서, 플래시 EEPROM 장치들은 반도체 기술 상태가 진보함에 따라 점점 더 고 밀도로 제조되고 있다. 저장용량을 증가시키는 또 다른 방법은 각 메모리 셀에 2 이상의 상태들을 저장하는 것이다.
복수-상태 혹은 복수-레벨 EEPROM 메모리 셀에 있어서, 도통 윈도우는 각 셀이 한 비트 이상의 데이터를 저장할 수 있게 하나 이상의 구분점에 의해 2 이상의 영역들로 분할된다. 이에 따라, 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수에 따라 증가된다. 복수-상태 혹은 복수-레벨의 메모리 셀들을 가진 EEPROM 혹은 플래시 EEPROM은 미국특허 5,172,338에 기슐되어 있다.
메모리 셀로서 작용하는 트랜지스터는 전형적으로 두 가지 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"에서, 드레인에 인가되는 고 전압은 기판 채널 영역을 지나는 전자들을 가속시킨다. 이와 동시에, 제어 게이트에 인가되는 고 전압은 핫 전자들을 얇은 게이트 유전체를 통과해 플로팅 게이트로 가게 한다. "터널링 주입"에서는 고 전압이 기판에 관하여 제어 게이트에 인가된다. 이렇게 하여, 기판으로부터 개재된 플로팅 게이트로 전자들이 가게 된다.
메모리 장치는 많은 메커니즘들에 의해 소거될 수 있다. EPROM에 있어서, 메모리는 자외 방사선에 의해 플로팅 게이트로부터 전하를 제거함으로써 다량으로 소거가 될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자들을 얇은 산화막을 통과하여 기판 채널 영역으로 터널링되게 하기 위해서(즉, 파울러-노다임 터널링) 제어 게이트에 관하여 기판에 고 전압을 인가함으로써 전기적으로 소거될 수 있다. 전형적으로, EEPROM은 바이트씩으로 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 한번에 전부 혹은 한번에 하나 이상의 블록들이 전기적으로 소거될 수 있는데, 여기서 블록은 512 바이트 또는 그 이상의 바이트의 메모리로 구성될 수 있다.
메모리 장치들은 전형적으로 카드 상에 실장될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 이를테면 디코더들 및 소거, 기입 및 판독 회로들과 같은 주변 회로들에 의해 지원되는 메모리 셀들의 어레이를 포함한다. 더 정교한 메모리 장치들은 지능형의 고 레벨의 메모리 동작들 및 인터페이싱을 수행하는 외부 메모리 제어기로 동작한다.
최근에 사용되는 많은 상업적으로 성공한 비휘발성 고체상태 메모리 장치들이 있다. 이들 메모리 장치들은 플래시 EEPROM일 수도 있고 혹은 다른 유형들의 메모리 셀들을 채용할 수 있다. 플래시 메모리 및 시스템들 및 이들을 제조하는 방법들의 예들이 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421, 6,222,762에 주어져 있다. 특히, NAND 스트링 구조들을 가진 플래시 메모리 장치가 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 비휘발성 메모리 장치들은 전하를 저장하기 위한 유전체층을 가진 메모리 셀들로부터 제조된다. 앞에서 기술된 도전성 플로팅 게이트 요소들 대신, 유전체층이 사용된다. 유전체 저장 요소를 이용하는 이러한 메모리 장치들이, Eitan et al., "NROM: A Novel Localized Trapping, 2-bit Nonvolatile Memory Cell" IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545에 기술되어 있다. ONO 유전체층은 소스 확산영역과 드레인 확산영역 사이의 채널을 가로질러 확장하여 있다. 한 데이터 비트용의 전하는 드레인에 인접한 유전체층 내에 모이고 다른 데이터 비트용의 전하는 소스에 인접한 유전체층 내에 모인다. 예를 들면, 미국특허 5,768,192 및 6,011,725는 두 개의 이산화실리콘층들 사이에 개재된 트랩 유전층을 가진 비휘발성 메모리 셀을 개시하고 있다. 복수 상태 데이터 저장은 유전체 내 공간적으로 분리된 전하 저장 영역들의 2진 상태들을 개별적으로 판독함으로써 구현된다.
이러한 메모리들의 수행을 증가시키려는 노력이 계속되고 있다. 비휘발성 메모리들에 데이터를 프로그램하는 것은 시간, 전류 및 파워가 더 많은 소비되는 동작들 중 하나이다. 기입 동작은 전형적으로 교번하는 동작들의 시리즈들로서, 선택된 메모리 셀들이 고-전압 프로그래밍 펄스를 수신하는 프로그래밍 동작들과, 펄스가 인가된 셀들이 이들의 목표 데이터 상태에 도달하였는지를 판정하기 위해 이들 펄스가 인가된 셀들이 개별적으로 체크되는 검증 동작들로 구성된다. 결국, 펄스 국면이든 검증 국면이들 이에 대해 기입 동작들의 속도 효율을 증가시킬 필요성이 존재한다.
제 1 세트의 측면들에 따라, NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 비휘발성 메모리 셀들을 갖는 비휘발성 메모리 회로를 프로그램하는 방법이 제시된다. 선택된 워드라인을 따라 상기 메모리 셀들에 교번하는 복수의 펄스 및 검증 동작들이 수행된다. 펄스 동작은, 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 상기 비트라인들을 개별적으로 바이어스하는 단계; 비트라인들을 위한 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하는 단계; 및 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 프로그래밍 펄스를 선택된 워드라인에 인가하는 단계를 포함한다. 검증 동작은, 비트라인들을 검증 레벨에 바이어스하는 단계; 및 공통 소스 라인을 제 2 비-제로 전압 레벨에 동시에 바이어스하는 단계를 포함한다. 펄스 동작들에 이어서 그리고 후속 검증 동작에 앞서, 비트라인들 및 공통 소스 라인은 비-제로 전압 레벨에 등화된다.
다른 측면들은 비휘발성 메모리 회로를 포함한다. 메모리 회로는 NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 한 어레이의 비휘발성 메모리 셀들, 및 펄스 및 검증 동작들의 교번하는 시리즈를 포함하는 기입 동작을 수행하기 위해 어레이에 연결될 수 있는 프로그램 및 감지 회로를 포함한다. 또한, 메모리 회로는 레귤레이트 회로 및 제어 회로를 갖는다. 레귤레이트 회로는 기준 전압을 수신하게 연결된 제 1 입력 및 비교기의 출력으로부터의 피드백을 수신하게 연결된 제 2 입력을 갖는 비교기; 제어 신호가 어서트된 것에 응하여 비교기의 출력을 비트라인들에 공급하게 연결된 제 1 스위치; 및 제어 신호가 어서트된 것에 응하여 비교기의 출력을 어레이의 공통 소스 라인에 공급하게 연결된 제 2 스위치를 포함한다. 제어 회로는 프로그램 및 감지 회로에 그리고 레귤레이트 회로에 연결되며, 기입 동작 동안 제어 회로는 펄스 동작에서 후속 검증 동작으로의 천이 동안 제어 신호를 어서트한다.
또 다른 한 세트의 측면들에서, NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 비휘발성 메모리 셀들을 갖는 비휘발성 메모리 회로를 프로그램하는 방법이 제시된다. 선택된 워드라인을 따라 상기 메모리 셀들에 교번하는 복수의 펄스 및 검증 동작들이 수행된다. 펄스 동작은, 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 상기 비트라인들을 개별적으로 바이어스하는 단계; 비트라인들을 위한 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하는 단계; 및 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 프로그래밍 펄스를 선택된 워드라인에 인가하는 단계를 포함한다. 검증 동작은, 비트라인들을 검증 레벨에 바이어스하는 단계; 및 공통 소스 라인을 제 2 비-제로 전압 레벨에 동시에 바이어스하는 단계를 포함한다. 검증 동작들에 이어서 그리고 후속 펄스 동작에 앞서, 비트라인들 및 공통 소스 라인은 비-제로 전압 레벨에 등화된다.
또 다른 측면들은 비휘발성 메모리 회로에 관계된다. 회로는 NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 한 어레이의 비휘발성 메모리 셀들을 포함한다. 또한, 회로는 선택된 워드라인을 따른 메모리 셀들에 교번하는 복수의 펄스 및 검증 동작들을 수행하기 위해 어레이에 연결될 수 있는 판독 및 기입 회로를 포함한다. 펄스 동작은, 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 비트라인들을 개별적으로 바이어스하는 단계; 비트라인들을 위한 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하는 단계; 및 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 프로그래밍 펄스를 선택된 워드라인에 인가하는 단계를 포함한다. 검증 동작은, 비트라인들을 검증 레벨에 바이어스하는 단계; 및 공통 소스 라인을 제 2 비-제로 전압 레벨에 동시에 바이어스하는 단계를 포함한다. 검증 동작들에 이어서 그리고 후속 펄스 동작에 앞서, 비트라인들 및 공통 소스 라인은 비-제로 전압 레벨에 등화된다.
추가의 측면들은 NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 비휘발성 메모리 셀들을 갖는 비휘발성 메모리 회로에서 선택된 워드라인을 따른 메모리 셀들을 프로그램하는 방법에 관계된다. 비트라인들은 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 개별적으로 바이어스된다. 비트라인들을 위한 공통 소스 라인은 제 1 비-제로 전압 레벨에 바이어스된다. 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 복수의 프로그래밍 펄스들의 시리즈가 선택된 워드라인에 인가되고, 프로그래밍 펄스들의 시리즈는 개재된 검증 동작들 없이 인가된다. 공통 소스 라인은 프로그래밍 펄스들의 시리즈의 개개의 펄스들 사이에 제 1 비-제로 전압 레벨에 유지되고, 프로그램 금지 레벨에 바이어스된 비트라인들은 프로그래밍 펄스들의 시리즈의 개개의 펄스들 사이의 프로그램 금지 레벨에 유지된다.
또 다른 측면들은 NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 한 어레이의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 회로에 관계된다. 또한, 메모리 회로는 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 비트라인들을 개별적으로 바이어스하기 위해 비트라인들에 연결할 수 있고, 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하기 위해 비트라인들을 위한 공통 소스 라인에 연결할 수 있는, 바이어스 회로를 포함한다. 프로그래밍 회로는 비트라인들이 복수의 값들 중 선택된 값에 개별적으로 바이어스되고 공통 소스 라인이 제 1 비-제로 전압 레벨에 바이어스되는 동안 복수의 프로그래밍 펄스들의 시리즈를 선택된 워드라인에 인가하기 위해 선택된 워드라인에 연결될 수 있다. 프로그래밍 펄스들의 시리즈는 개재된 검증 동작들 없이 인가되며, 공통 소스 라인은 프로그래밍 펄스들의 시리즈의 개개의 펄스들 사이에 제 1 비-제로 전압 레벨에 유지되고, 프로그램 금지 레벨에 바이어스된 비트라인들은 프로그래밍 펄스들의 시리즈의 개개의 펄스들 사이의 프로그램 금지 레벨에 유지된다.
본 발명의 여러 측면들, 잇점들, 특징들 및 실시예들은 이의 예시적 예들의 다음 설명에 포함되고 이의 설명은 동반된 도면들에 관련하여 취해질 것이다. 본원에서 참조되는 모든 특허들, 특허출원들, 논문들, 그외 공보, 문서 및 자료들은 모든 목적을 위해 이들 전부가 참조로서 본원에 포함된다. 포함시킨 공보, 문서 혹은 자료들의 어느 것과 본원 간에 용어들의 정의 혹은 사용에 있어 어떤 모순 혹은 상충되는 범위에 있어선 본원의 것들이 우선할 것이다.
도 1은 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록들을 개요적으로 도시한 것이다.
도 2는 비휘발성 메모리 셀을 개요적으로 도시한 것이다.
도 3은 플로팅 게이트가 언제든 선택적으로 저장하고 있을 수 있는 4개의 서로 다른 전하들(Q1 ~ Q4)에 대한 소스-드레인 전류(ID)와 제어 게이트 전압(VCG) 간의 관계를 도시한 것이다.
도 4는 NOR 어레이의 메모리 셀들의 예를 도시한 것이다.
도 5a는 NAND 스트링으로 구성된 한 스트링의 메모리 셀들을 개요적으로 도시한 것이다.
도 5b는 도 5a에 도시된 것과 같은 NAND 스트링들(50)로 구성된 NAND 어레이(200) 메모리 셀들의 예를 도시한 것이다.
도 6은 메모리 셀 어레이에 대해 한 뱅크의 p개의 감지모듈들을 내포하는, 도 1에 도시된 판독/기입 회로들(270A, 270B)을 도시한 것이다.
도 7은 도 6에 도시된 감지모듈들의 바람직한 구성을 개요적으로 도시한 것이다.
도 8은 도 7에 도시된 판독/기입 스택들을 상세히 도시한 것이다.
도 9(0) ~ 도 9(2)는 한 집단의 4-상태 메모리 셀들을 프로그래밍하는 예를 도시한 것이다.
도 10(0) ~ 도 10(2)는 한 집단의 8-상태 메모리 셀들을 프로그래밍하는 예를 도시한 것이다.
도 11는 4-상태 메모리 셀을 목표 메모리 상태로 프로그래하기 위한 종래의 기술을 도시한 것이다.
도 12는 기입 동작의 프로그램 국면과 검증 국면 사이의 구간들에 대해서 비트라인, 소스 및 웰 레벨들에 대한 종래 기술의 배열과 예시적 실시예들을 도시한 것이다.
도 13은 예시적 실시예를 구현하기 위한 요소들의 일부를 개요적으로 나타낸다.
도 14a 및 도 14b는 연이은(back to back) 프로그래밍 펄스들이 개재된 검증 없이 사용될 때 프로그램 펄스들 사이의 구간들에 대해서 비트라인 및 소스 레벨들에 대한 종래 기술의 배열과 예시적 실시예들을 도시한 것이다.
메모리 시스템
도 1 내지 도 11은 본 발명의 여러 측면들이 구현될 수 있는 예시적 메모리 시스템들을 도시한 것이다.
도 1은 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록들을 개요적으로 도시한 것이다. 메모리 칩(100)은 2차원 어레이의 메모리 셀들(200), 제어회로(210), 그리고 이를테면 디코더들, 판독/기입 회로들 및 멀티플렉서들과 같은 주변회로들을 포함한다.
메모리 어레이(200)는 행(row) 디코더들(230)(230A, 230B로 분할된)을 통해 워드라인들에 의해서 그리고 컬럼 디코더들(260)(260A, 260B로 분할된)을 통해 비트라인들에 의해 어드레스될 수 있다(도 4 및 도 5 참조). 판독/기입 회로들(270)(270A, 270B로 분할된)은 한 페이지의 메모리 셀들이 병렬로 판독 또는 프로그램될 수 있게 한다. 데이터 I/O 버스(231)는 판독/기입 회로들(270)에 결합된다.
바람직한 실시예에서, 한 페이지는 동일 워드라인을 공유하는 인접한 한 행의 메모리 셀들로부터 구성된다. 한 행의 메모리 셀들이 복수의 페이지들로 분할되는 또 다른 실시예에서, 판독/기입 회로들(270)을 개개의 페이지들에 멀티플렉스하기 위해 블록 멀티플렉서들(250)(250A 및 250B로 분할된)이 제공된다. 예를 들면, 홀수 컬럼 및 짝수 컬럼의 메모리 셀들에 의해 각각 형성된 2개의 페이지들이 판독/기입 회로들에 멀티플렉스된다.
도 1은 각 측에 액세스 라인들 및 회로의 밀도들이 절반으로 감소되게 여러 주변회로들에 의한 메모리 어레이(200)에의 액세스가 어레이의 양 대향측들 상에 대칭형으로 구현되는 바람직한 배열을 도시한 것이다. 이에 따라, 행 디코더는 행 디코더들(230A, 230B)로 분할되고 컬럼 디코더는 컬럼 디코더들(260A, 260B)로 분할된다. 한 행의 메모리 셀들이 복수의 블록들로 분할되는 실시예에서, 페이지 멀티플렉서(250)는 페이지 멀티플렉서들(250A, 250B)로 분할된다. 마찬가지로, 판독/기입 회로들(270)은 어레이(200)의 하부로부터 비트라인들에 연결하는 판독/기입회로들(270A)과 어레이(200)의 상부로부터 비트라인들에 연결하는 판독/기입 회로들(270B)로 분할된다. 이에 따라, 판독/기입 모듈들의 밀도, 따라서 감지모듈들(380)의 밀도가 근본적으로 절반으로 감소된다.
제어회로(110)는 메모리 어레이(200)에 메모리 동작들을 수행하기 위해 판독/기입 회로들(270)과 공조하는 칩 상에 제어기이다. 제어회로(110)는 전형적으로 상태머신(112) 및 그외에, 칩 상에 어드레스 디코더 및 파워 제어 모듈(명백히 도시되지 않음)과 같은 다른 회로들을 포함한다. 상태머신(112)은 메모리 동작들의 칩 수준의 제어를 제공한다. 제어회로는 외부 메모리 제어기를 통해 호스트와 통신한다.
메모리 어레이(200)는 전형적으로 행들 및 컬럼들로 배열되고 워드라인들 및 비트라인들에 의해 어드레스가 지정될 수 있는 2차원 어레이의 메모리 셀들로서 구성된다. 어레이는 NOR형 혹은 NAND형 아키텍처에 따라 형성될 수 있다.
도 2는 비휘발성 메모리 셀을 개요적으로 도시한 것이다. 메모리 셀(10)은 플로팅 게이트 또는 유전체층과 같은 전하 저장유닛(20)을 갖는 전계효과 트랜지스터에 의해 구현될 수 있다. 또한, 메모리 셀(10)은 소스(14), 드레인(16), 및 제어 게이트(30)를 포함한다.
최근에 사용되는 상업적으로 성공한 많은 비휘발성 고체상태 메모리 장치들이 있다. 이들 메모리 장치들은 각 유형이 하나 이상의 전하 저장 소자를 갖는 것인 서로 다른 유형들의 메모리 셀들을 채용할 수 있다.
전형적인 비휘발성 메모리 셀들은 EEPROM 및 플래시 EEPROM을 포함한다. EEPROM 셀들 및 이들을 제조하는 방법들의 예들이 미국특허 5,595,924에 주어져 있다. EEPROM 셀들, 메모리 시스템들에서 이들의 사용 및 이들을 제조하는 방법들의 예들은 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421, 6,222,762에 주어져 있다. 특히, NAND 셀 구조들을 가진 메모리 장치들의 예들은 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 유전체 저장소자를 이용하는 메모리 장치들의 예들이, Eitan et al, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545, 및 미국특허 5,768,192 및 6,011,725에 기술되어 있다.
실제로, 셀의 메모리 상태는 일반적으로 기준전압이 제어 게이트에 인가될 때 셀의 소스 전극 및 드레인 전극을 지나는 도통전류를 감지함으로써 판독된다. 이에 따라, 셀의 플로팅 게이트 상에 각각의 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 관한 대응하는 도통전류가 검출될 수 있다. 유사하게, 플로팅 게이트에 프로그램될 수 있는 전하의 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도통전류 윈도우를 정의한다.
대안적으로, 분할된 전류 윈도우 중에서 도통전류를 검출하는 대신에, 제어 게이트에 테스트되는 주어진 메모리 상태에 대한 임계 전압을 설정하고 도통전류가 임계전류보다 낮은지 아니면 높은지를 검출하는 것이 가능하다. 일 구현에서 임계전류에 대한 도통전류의 검출은 도통전류가 비트라인의 커패시턴스를 통해 방전하는 방전률을 조사함으로써 달성된다.
도 3은 언제든 선택적으로 플로팅 게이트가 저장하고 있을 수 있는 4개의 서로 다른 전하들(Q1 ~ Q4)에 대해 소스-드레인 전류(ID)와 제어 게이트 전압(VCG) 간에 관계를 도시한 것이다. VCG에 대한 ID의 4개의 실선 곡선들은 4개의 가능한 메모리 상태들에 대응하여 각각 메모리 셀의 플로팅 게이트 상에 프로그램될 수 있는 4개의 가능한 전하 레벨들을 나타낸다. 예로서, 한 집단의 셀들의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위일 수 있다. 각각 하나는 소거된 상태이고 6개는 프로그램된 상태들을 나타내는 7개의 가능한 메모리 상태들 "0", "1", "2", "3", "4", "5", "6"은 임계 윈도우를 각각 0.5V의 간격으로 5개의 영역들로 분할함으로써 구별될 수 있다. 예를 들면, 기준전류로서 2㎂의 IREF가 도시된 바와 같이 사용된다면, Q1으로 프로그램된 셀은 VCG = 0.5V 및 1.0V에 의해 구별되는 임계 윈도우의 영역에서 곡선이 IREF와 교차하기 때문에 메모리 상태 "1"에 있는 것으로 간주될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다.
전술한 바로부터 알 수 있듯이, 메모리 셀에 더 많은 상태들이 저장되게 할수록, 임계 윈도우는 더욱 미세하게 분할된다. 예를 들면, 메모리 장치는 -1.5V 내지 5V 범위의 임계전압을 갖는 메모리 셀들을 가질 수 있다. 이것은 6.5V의 최대폭을 제공한다. 메모리 셀이 16개의 상태들을 저장한다면, 각 상태는 임계 윈도우에서 20OmV 내지 30OmV를 점유할 수 있다. 이것은 요구되는 분해능을 달성할 수 있기 위해서 프로그래밍 및 판독동작들에 있어 더 높은 정밀도를 요구할 것이다.
도 4는 NOR 어레이 메모리 셀의 예를 도시한 것이다. 메모리 어레이(200)에서, 각 한 행의 메모리 셀들은 이들의 소스들(14) 및 드레인들(16)에 의해 데이지 체인 방식으로 연결된다. 이 설계를 가상 그라운드 설계라고도 한다. 한 행에 셀들(10)은 이들의 제어 게이트들(30)이 워드라인, 이를테면 워드라인(42)에 연결된다. 한 컬럼에 셀들은 이들의 소스들 및 드레인들이 각각 비트라인들(34, 36)과 같은 선택된 비트라인들에 연결된다.
도 5a는 NAND 스트링으로 구성된 한 스트링의 메모리 셀들을 개요적으로 도시한 것이다. NAND 스트링(50)은 소스들 및 드레인들이 데이지 체인식으로 연결된 직렬의 메모리 트랜지스터들(M1, M2,...Mn)(예를 들면, n = 4, 8, 16 혹은 그 이상)로 구성된다. 한 쌍의 선택 트랜지스터들(S1, S2)은 각각 NAND 스트링의 소스 단자(54) 및 드레인 단자(56)를 통해 메모리 트랜지스터들의 체인이 외부에 연결되는 것을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스 라인에 결합된다(도 5b 참조). 마찬가지로, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 스트링의 드레인 단자는 메모리 어레이의 비트 라인에 결합된다. 체인 내 각 메모리 트랜지스터(10)는 메모리 셀로서 작용한다. 이것은 의도하는 메모리 상태를 나타내기 위해서 주어진 전하량을 저장하기 위해 전하 저장 요소(20)를 갖는다. 각각의 메모리 트랜지스터의 제어 게이트(30)는 판독 및 기입 동작들에 대해 제어할 수 있게 한다. 도 5b에서 알게 되는 바와 같이, 한 행의 NAND 스트링의 대응하는 메모리 트랜지스터들의 제어 게이트들(30)은 모두가 동일 워드라인에 연결된다. 마찬가지로, 선택 트랜지스터들(S1, S2) 각각의 제어 게이트(32)는 각각 이의 소스 단자(54) 및 드레인 단자(56)를 통해 NAND 스트링에 대한 제어 액세스를 제공한다. 마찬가지로, 한 행의 NAND 스트링의 대응하는 선택 트랜지스터들의 제어 게이트들(32)은 모두가 동일 선택라인에 연결된다.
NAND 스트링 내의 어드레스된 메모리 트랜지스터(10)가 프로그래밍 동안에 판독되거나 검증될 때, 이의 제어 게이트(30)엔 적합한 전압이 공급된다. 동시에, NAND 스트링(50) 내의 어드레스 지정이 안 된 나머지 메모리 트랜지스터들은 이들의 제어 게이트들에 충분한 전압을 인가함으로써 완전히 턴 온 된다. 이에 따라, 개개의 메모리 트랜지스터의 소스에서 NAND 스트링의 소스 단자(54)로 그리고 마찬가지로 개개의 메모리 트랜지스터의 드레인에 대해서는 셀의 드레인 단자(56)로의 도통경로가 유효하게 만들어진다. 이러한 NAND 셀 구조들을 갖는 메모리 장치들이 미국특허들 5,570,315, 5,903,495 및 6,046,935에 기술되어 있다.
도 5b는 도 5a에 도시된 것과 같은 NAND 스트링들(50)로부터 구성되는, NAND 어레이(200)의 메모리 셀들의 예를 도시한 것이다. NAND 스트링들의 각 컬럼을 따라, 비트라인(36)과 같은 비트라인이 각 NAND 스트링의 드레인 단자(56)에 결합된다. 각 한 뱅크의 NAND 스트링들을 따라, 소스 라인(34)과 같은 소스 라인이 각 NAND 스트링의 소스 단자들(54)에 결합된다. 한 뱅크의 NAND 스트링들 내에 한 행의 메모리 셀들을 따라 제어 게이트들 또한, 워드라인(42)과 같은 워드라인에 연결된다. 한 뱅크의 NAND 스트링들 내에 한 행의 선택 트랜지스터들을 따라 제어 게이트들은 선택라인(44)과 같은 선택라인에 연결된다. 한 뱅크의 NAND 스트링들 내에 전체 한 행의 메모리 셀들은 한 뱅크의 NAND 스트링들의 워드라인들 및 선택라인들에 적합한 전압들에 의해 어드레스될 수 있다. NAND 스트링 내에 한 메모리 트랜지스터가 판독되고 있을 때, 그 스트링 내에 나머지 메모리 트랜지스터들은 이들의 연관된 워드라인들을 통해 확고하게 턴 온 되므로 스트링을 통하는 전류는 근본적으로 판독되는 셀 내 저장된 전하의 레벨에 의존한다.
감지회로 및 기술
도 6은 도 1에 도시된 판독/기입 회로들(270A, 270B)을 도시한 것으로, 메모리 셀들의 한 어레이에 대해 한 뱅크의 p개의 감지모듈들을 내포한다. 병렬로 동작하는 전체 한 뱅크의 p 감지모듈들(480)은 한 행을 따른 한 블록(또는 페이지)의 p 셀들(10)이 병렬로 판독 또는 프로그램될 수 있게 한다. 근본적으로, 감지모듈1은 셀1에 전류(I1)을 감지할 것이며, 감지모듈2는 셀2에 전류(I2)을 감지할 것이며,...,감지모듈 p는 셀p에 전류(Ip)를 감지할 것이며, 등등이 행해진다. 소스 라인(34)에서 결집 노드(CLSRC)로 그리고 이로부터 그라운드로 흘러나가는 페이지에 대한 총 셀 전류(iTOT)는 p 셀들 내 모든 전류들의 합이 될 것이다. 종래의 메모리 아키텍처에서, 한 공통의 워드라인을 가진 한 행의 메모리 셀들은 2 이상의 페이지들을 형성하는데, 여기서 한 페이지 내 메모리 셀들이 병렬로 판독 및 프로그램된다. 2개의 페이지들을 가진 한 행의 경우, 한 페이지는 짝수 비트라인들에 의해 액세스되고 다른 한 페이지는 홀수 비트라인들에 의해 액세스된다. 한 페이지의 감지회로들은 언제든 짝수 비트라인들에 결합되거나 아니면 홀수 비트라인들에 결합된다. 이 경우, 각각 개개의 페이지들에 판독/기입 회로들(270A, 270B)을 멀티플렉스하기 위해 페이지 멀티플렉서들(250A, 250B)이 제공된다.
56nm 기술에 기반한 현재 생산되는 칩들에서는 p > 64000이고 43nm 32 Gbit x 4 칩에서는 p > 150000이다. 바람직한 실시예에서, 블록은 연속한 전체 한 행의 셀들이다. 이것이, 페이지가 각각 인접 비트라인들에 결합된 한 행의 인접 메모리 셀들로부터 구성되는 소위 "전(all) 비트라인" 아키텍처이다. 또 다른 실시예에서, 블록은 행 내 셀들의 일부이다. 예를 들면, 일부 셀들은 한 행 전체의 절반 혹은 한 행 전체의 1/4일 수도 있을 것이다. 일부 셀들은 연속한 인접 셀들일 수도 있고 혹은 하나 걸러 한 셀, 혹은 소정 수의 셀을 걸러 한 셀들일 수도 있을 것이다. 각각의 감지모듈은 비트라인을 통해 메모리 셀에 결합되며 메모리 셀의 도통전류를 감지하기 위한 감지 증폭기를 포함한다. 일반적으로, 판독/기입 회로들이 메모리 어레이의 서로 대향한 양측 상에 분포된다면, 한 뱅크의 p개의 감지모듈들은 2세트의 판독/기입 회로들(270A, 270B) 사이에 분포될 것이다.
도 7은 도 6에 도시된 감지모듈들의 바람직한 구성을 개요적으로 도시한 것이다. p 감지모듈들을 내포하는 판독/기입 회로들(270A, 270B)은 한 뱅크의 판독/기입 스택들(400)로 그룹화된다.
도 8은 도 7에 도시된 판독/기입 스택들을 상세히 도시한 것이다. 각 판독/기입 스택(400)은 한 그룹의 k개의 비트라인들에 병렬로 동작한다. 한 페이지가 p = r*k 비트라인들을 갖고 있다면, r개의 판독/기입 스택들(400-1,..., 400-r)이 있게 될 것이다. 근본적으로, 아키텍처는 k 감지모듈들의 각 스택을 공간 절약을 위해 한 공통의 프로세서(500)가 담당하게 한다. 공통 프로세서(500)는 감지모듈들(480)에 그리고 데이터 래치들(430)에 위치된 래치들 내 저장될 업데이트된 데이터를 이들 래치들 내 현재값들에 그리고 상태머신(112)으로부터의 제어들에 기초하여 계산한다. 공통 프로세서의 상세한 설명은 전체 개시된 바를 참조로 본원에 포함시키는 2006년 6월 29일 미국특허출원공개번호 US-2006-0140007-A1에 기술되어 있다.
병렬로 동작하는 분할된 판독/기입 스택들(400)을 전체 한 뱅크로 함으로써 한 행을 따른 한 블록(혹은 페이지)의 p 셀들이 병렬로 판독 혹은 프로그램될 수 있게 된다. 이에 따라, 전체 한 행의 셀들에 대해 p개의 판독/기입 모듈들이 있게 될 것이다. 각 스택이 k 메모리 셀들을 맡고 있으므로, 뱅크 내 판독/기입 스택들의 총 수는 r = p/k로 주어진다. 예를 들면, 뱅크에 스택 수가 r개이면, p = r*k가 된다. 일예의 메모리 어레이는 p = 150000, k = 8을 가질 수 있고 따라서 r = 18750이다.
400-1과 같은 각 판독/기입 스택은 근본적으로 병렬로 한 부분의 k 메모리 셀들을 맡는 한 스택의 감지모듈들(480-1 내지 480-k)을 내포한다. 페이지 제어기(410)는 라인(411)을 통해 제어 및 타이밍 신호들을 판독/기입회로(370)에 제공한다. 페이지 제어기 자체는 라인들(311)을 통해 메모리 제어기(310)에 의존한다. 각각의 판독/기입 스택(400) 간에 통신은 상호연결 스택 버스(431)에 의해 행해지고 페이지 제어기(410)에 의해 제어된다. 제어 라인들(411)은 페이지 제어기(410)로부터 제어 및 클럭신호들을 판독/기입 스택들(400-1)의 구성성분들에 제공한다.
바람직한 배열에서, 스택 버스는 공통 프로세서(500)와 한 스택의 감지모듈들(480) 간에 통신을 위한 SABus(422)와, 프로세서와 한 스택의 데이터 래치들(430) 간에 통신을 위한 DBus(423)으로 분할된다.
한 스택의 데이터 래치들(430)은 스택에 연관된 각 메모리 셀에 하나씩으로 데이터 래치들(430-1 내지 430-k)을 포함한다. I/O 모듈(440)은 데이터 래치들이 데이터를 I/O 버스(231)를 통해 외부와 교환할 수 있게 한다.
또한, 공통 프로세서는 오류상태와 같은 메모리 동작의 상황(status)을 나타내는 상황 신호를 출력하기 위한 출력(507)을 포함한다. 상황 신호는 Or-결선 구성으로 플래그 버스(FLAG BUS)(509)에 연결된 n-트랜지스터(550)의 게이트를 구동하기 위해 사용된다. 플래그 버스는 바람직하게는 제어기(310)에 의해 프리차지되고 판독/기입 스택들 중 어느 것에 의해 상황 신호가 어서트되었을 때 풀-다운 될 것이다.
복수-상태 메모리 분할의 예
메모리 셀들 각각이 복수의 비트들의 데이터를 저장하는 비휘발성 메모리가 도 3에 관련하여 이미 기술되었다. 한 특별한 예는 각각이 채널 영역과 제어 게이트 사이에 전하 저장층을 갖는 전계-효과 트랜지스터들의 어레이로부터 형성된 메모리이다. 전하 저장층 또는 유닛은 한 범위의 전하들을 저장할 수 있어, 각각의 전계-효과 트랜지스터에 대해 한 범위의 임계 전압들을 생성한다. 가능한 임계 전압들의 범위는 임계 윈도우에 걸쳐 있다. 임계 윈도우가 임계 전압들의 다수의 부-범위들 또는 구역들로 분할될 때, 한 메모리 셀에 대해 서로 다른 메모리 상태들을 나타내기 위해 각각의 결정가능한 구역이 사용된다. 다수의 메모리 상태들은 하나 이상의 2진 비트들에 의해 코딩될 수 있다. 예를 들면, 4개의 구역들로 분할된 메모리 셀은 2-비트 데이터로서 코딩될 수 있는 4 상태들을 지원할 수 있다. 유사하게, 8 구역들로 분할된 메모리 셀은 3-비트 데이터로서 코딩될 수 있는 8 메모리 상태들을 지원할 수 있고, 등등을 할 수 있다.
도 9(0) ~ 도 9(2)는 모집단의 4-상태 메모리 셀들을 프로그래밍하는 예를 도시한 것이다. 도 9(0)는 각각 메모리 상태들 "0", "1", "2" 및 "3"을 나타내는 임계 전압들의 4개의 서로 구별되는 분포들로 프로그램될 수 있는 메모리 셀들의 집단을 도시한 것이다. 도 9(1)는 소거된 메모리에 대해 "소거된" 임계 전압들의 초기 분포를 도시한 것이다. 도 9(2)는 많은 메모리 셀들이 프로그램된 후에 메모리의 예를 도시한 것이다. 근본적으로, 셀은 초기에는 "소거된" 임계 전압을 가지며 프로그래밍은 이를 V1, V2 및 V3로 구분된 3개의 구역들 중 하나로 더 높은 값으로 이동할 것이다. 이렇게 하여, 각 메모리 셀은 3개의 프로그램된 상태 "1", "2" 및 "3" 중 하나로 프로그램되거나 "소거된" 상태로 프로그램되지 않은 채로 있을 수 있다. 메모리가 더욱 프로그래밍 됨에 따라, 도 9(1)에 도시된 바와 같은 "소거된" 상태의 초기 분포는 더 좁아지게 될 것이며 소거된 상태는 "0" 상태로 나타난다.
하위 비트 및 상위 비트를 갖는 2-비트 코드는 4 메모리 상태들 각각을 나타내기 위해 사용될 수 있다. 예를 들면, "0", "1", "2" 및 "3" 상태들은 각각 "11", "01", "00" 및 "10"로 나타낸다. 2-비트 데이터는 각각 3번의 부-패스들에서 판독 구별 임계값들(V1, V2, V3)에 관하여 감지함으로써 2 비트들이 함께 감지되는 "풀-시퀀스" 모드에서 감지함으로써 메모리로부터 판독될 수 있다.
도 10(0) ~ 도 10(2)는 모 집단의 8-상태 메모리 셀들을 프로그램하는 예를 도시한 것이다. 도 10(0)는 각각 메모리 상태들 "0" ~ "7"을 나타내는 임계 전압들의 8개의 서로 구별되는 분포들로 프로그램될 수 있는 모 집단의 메모리 셀들을 도시한 것이다. 도 10(1)은 소거된 메모리에 대한 "소거된" 임계 전압들의 초기 분포를 도시한 것이다. 도 10(2)는 많은 메모리 셀들이 프로그램된 후에 메모리의 예를 도시한 것이다. 근본적으로, 셀은 초기에는 "소거된" 임계 전압을 가지며 프로그래밍은 이를, V1 ~ V7에 의해 구별되는 7개의 구역들 중 하나로 더 높은 값으로 이동시킬 것이다. 이렇게 하여, 각 메모리 셀은 7개의 프로그램된 상태 "1" ~ "7" 중 하나로 프로그램되거나 "소거된" 상태로 프로그램되지 않은 채로 있을 수 있다. 메모리가 더욱 프로그래밍 됨에 따라, 도 10(1)에 도시된 바와 같은 "소거된" 상태의 초기 분포는 더 좁아지게 될 것이며 소거된 상태는 "0" 상태로 나타난다.
하위 비트 및 상위 비트를 갖는 3-비트 코드는 4개의 메모리 상태들 각각을 나타내기 위해 사용될 수 있다. 예를 들면, "0", "1", "2", "3", "4", "5", "6" 및 "7" 상태들은 각각 "111", "O11", "001", "101", "100", "000", "010" 및 "110"로 나타낸다. 3-비트 데이터는 각각 7번의 부-패스들에서 판독 구별 임계값들(V1 ~ V7)에 관하여 감지함으로써 3 비트들이 함께 감지되는 "풀-시퀀스" 모드에서 감지함으로써 메모리로부터 판독될 수 있다.
페이지 또는 워드라인 프로그래밍 및 검증
한 페이지를 프로그램하는 한 방법은 풀-시퀀스 프로그래밍이다. 페이지의 모든 셀들은 초기에는 소거된 상태에 있다. 이에 따라, 페이지의 모든 셀들은 소거된 상태에서 이들의 목표 상태들을 향하여 병렬로 프로그램된다. 목표 상태로서 "1" 상태를 가진 메모리 셀들은 일단 이들이 "1" 상태로 프로그램되었으면 추가 프로그래밍로부터 금지될 것이지만 목표 상태들 "2" 또는 그 이상을 가진 다른 메모리 셀들은 추가 프로그래밍이 될 것이다. 결국, 목표 상태로서 "2"를 가진 메모리 셀들도 추가 프로그래밍으로부터 차단될 것이다. 유사하게, 점진적 프로그래밍 펄스들에 따라 목표 상태들 "3" ~ "7"을 가진 셀에 도달되고 차단된다.
검증은 프로그래밍 펄스 후에 행해지고 각 검증은 다수의 검증 레벨들에 관한 것이기 때문에, 검증 동작들의 총 수를 줄이기 위해 다양한 "스마트" 검증 수법들이 구현되어졌다. 예를 들면, 펄스씩 증가하는 프로그래밍은 점점 더 높은 임계 레벨들을 향하여 한 집단의 셀들을 프로그램하기 때문에, 더 높은 검증 레벨에 관한 검증은 어떤 펄스까지는 시작할 필요가 없다. 스마트 검증을 사용한 프로그래밍 기술의 예는 본원과 동일 양수인에 양도된 2007년 7월 10일에 발행된 Gongwer 등에 의한 미국특허 7,243,275, "SMART VERIFY FOR MULTI-STATE MEMORIES"에 개시되어 있다. 미국특허 7,243,275의 전체 개시된 바를 참조로 본원에 포함시킨다.
도 11은 4-상태 메모리 셀을 목표 메모리 상태로 프로그래밍하기 위한 종래의 기술을 도시한 것이다. 프로그래밍 회로들은 일반적으로 프로그래밍 펄스들의 시리즈를 한 선택된 워드라인에 인가한다. 이렇게 하여, 제어 게이트들이 워드라인에 결합된 한 페이지의 메모리 셀들은 함께 프로그램될 수 있다. 사용되는 프로그래밍 펄스열은 메모리 셀의 전하 저장 유닛에 프로그램된 축적된 전자들을 상쇄하기 위해서 증가되는 주기 또는 진폭을 가질 수 있다. 프로그래밍 전압(VPGM)은 프로그래밍되는 페이지의 워드라인에 인가된다. 프로그래밍 전압(VPGM)은 초기 전압 레벨(VPGM0)부터 시작하는 계단 파형 형태의 프로그래밍 전압 펄스들의 시리즈이다. 각 펄스에서 셀의 전하 저장 소자에 증분적 전하들을 더하려는 시도로, 프로그래밍되는 페이지의 각 셀에는 프로그래밍 전압 펄스들의 이 시리즈가 가해진다. 프로그래밍 펄스들 사이에서, 셀은 이의 임계 전압을 판정하기 위해 다시 판독된다. 다시 판독하는 프로세스는 하나 이상의 감지 동작을 수반할 수 있다. 프로그래밍은 셀의 임계 전압이 목표 상태에 대응하는 임계 전압 구역 이내에 속하는 것으로 검증되었을 때 그 셀에 대해 중단된다. 페이지의 메모리 셀이 이의 목표 상태로 프로그램되었을 때는 언제나, 이것은 프로그램-금지되나 다른 셀들은 페이지의 모든 셀들이 프로그램-검증될 때까지 계속하여 프로그래밍된다.
기입 동작들 동안 소스, 웰, 및 비트라인 레벨들을 등화 및 레귤레이트함에 의한 충전 사이클링
도 11에 관련여 지금 논의된 바와 같이, 프로그램 동작은 전형적으로 두 부분들 또는 교번하는 국면들인 프로그램 펄스 및 이에 이은 검증으로 분할된다. 고 전압 프로그램 펄스(VPGM) 후에, 셀들의 대응하는 목표 상태들에 프로그램된 것으로서 검증함으로써 셀들 각각이 패스하는지를 체크하기 위해 검증 동작이 이어진다. 검증 동작은 기본적으로, 선택된 워드라인 전압을 4-상태 실시예에 대한 도 11에 도시된 3개의 레벨들과 같은 여러 검증 전압 레벨들에 설정하고, 개개의 셀들의 임계 전압들(Vt)을 체크하기 위한 감지 동작이다. 워드라인 상에 전압 레벨들 외에도, 펄스 및 검증 둘 다를 위해 어레이의 비트라인들, 소스, 및 웰 레벨들 모두는 적합하게 바이어스되어야 한다. 이 단락은 펄스 이후 검증 동작 전의 구간 동안, 검증 국면 후 다음 펄스 전의 구간, 그리고, 펄스 사이에 검증이 없는 경우들에 대해선 펄스들 사이의 구간 동안에, 어레이 또는 플레인의 소스, 비트라인들, 및 웰 상에 전압 레벨들을 고찰한다. (펄스와 검증 사이에서 워드라인들 상에 레벨들은 다음 실시예들과 함께 채용될 수도 있을, 2010년 9월 29일에 출원된 미국특허 출원번호 12/893,611에서 고찰되어 있다). 기입 동작은 전형적으로 펄스, 검증 프로세스의 다수의 반복들을 수반하기 때문에, 이 국면간 시간을 감소시키는 것은 장치 수행을 개선할 수 있다. 유사하게, 파워 소비 및 사용되는 전류량(피크 및 평균 둘 다)을 감소시키는 것 또한 중요한 고려사항들이다. 먼저, 펄스 후에, 그러나 검증 전에 기간이 고찰된다:
프로그램에서 검증으로의 천이
프로그램 펄스에서 이에 이은 프로그램 검증 동작으로의 천이 동안, 전형적인 절차는 소스, 웰, 및 비트라인들을 그라운드(혹은 더 일반적으로는 VSS)로 방전하고 이어 검증 동작의 감지 동작들을 위해 필요한 바이어스 조건들을 재확립하는 것이다. 이것이 도 12에서 좌측부터 시작하는, 위쪽에 한 세트의 파형들에 의해 도시되었다. 프로그래밍 펄스를 준비하기 위해, 비트라인들은 위에 (BL) 트레이스에 보인 바와 같이, 프로그램할 수 있게 하거나(그라운드 또는 VSS) 금지하게(VDDSA) 설정된다. 여기에서 예시적 실시예는 또한 미국특허 7,158,421에 더욱 기술된 것과 같이, 중간 레벨(VQPW)의 일종의 신속 패스 기입(QPW)에서 부분적으로 금지되는 프로그래밍의 가능성을 포함한다. 또한, 소스 레벨은 SRC 트레이스에 보인 바와 같이, VSS(값 Vtn 또는 SDDSA까지) 이상으로 상승되고, 웰은 아래 트레이스에 보인 바와 같이 그라운드(또는 VSS)에 있다. 여기에서 웰은 Vss에 바이어스된다. 일단 바이어스 레벨들이 확립되면, 이어 프로그래밍 펄스가 선택된 워드라인들을 따라 인가된다. 전형적인 종래 기술 배열 하에서, 검증 국면을 위한 바이어스 레벨들을 설정하기 전에, 비트라인들, 웰 및 소스는 워드라인에 인가될 검증 레벨들을 위해 다시 충전되기 전에 VSS까지 방전되었다. 이 리셋 국면이 음영 영역에 보여졌고, 검증 바이어스 레벨들은 점선 수직선들 사이에서 설정된다.
이들 레벨들을 VSS까지 방전하고 이어 검증 국면을 위해 다시 선-충전하는 리셋 프로세스는 시간 및 전하의 낭비이다. 이것을 피하기 위해서, 소스, 비트라인들 및 웰을 방전하기보다는, 프로그래밍 펄스의 끝에서, 대신 이들은 함께 어떤 DC 레벨까지 등화되고, 이후에 메모리 시스템은 이들을, 후속되는 동작을 위해 설정되기 전에, 요망되는 레벨(예를 들면 V_SRC = 1.5V)에 레귤레이트한다. 이것인 도 12에 대해 아래에 한 세트의 트레이스들에 도시되었다.
도 12의 아래 부분에서 레벨들은 펄스가 인가된 후까지는 전과 동일하다. 후속 리셋 동안에, 음영 영역에 도시된 바와 같이, 비트라인 및 소스 레벨은 이어 등화되고(얼마간의 과도적인 행동 후에) 이어 음영 영역에 도시된 바와 같이 요망되는 레벨에 레귤레이트된다. 웰 레벨에 관하여, 실시예에 따라, 이것은 후속 검증 동안 웰에 대해 어떤 레벨이 사용되는가에 따라 이를테면 도 12에 도시된 V_SRC의 소스 검증 레벨과 같이 검증 동안 그라운드에 있거나 혹은 어떤 비-제로 레벨에 있을 수 있다. 웰이 검증 국면 동안 상승될 것이라면, 이것 또한 등화되고 이어 동일 레벨에 레귤레이트는데, 그렇지 않다면 이것은 그라운드에 유지될 수 있다.
검증 국면으로 가면, 소스 라인은 이미 V_SRC에 있고 단지 이에 유지된다. 예시적 실시예에서, 비트라인은 감지 동작을 위해 오프셋 Delta_BL만큼 V_SRC의 다소 더 높은 레벨까지 선-충전된다. 웰은 천이 동안 유지되어져던 VSS에 있거나, 혹은 감지를 위해 사용되는 실시예에 따라, 다른 레벨에 있다. 대안적인 예시적 실시예에서, 웰은 등화되고 이어 펄스에서 검증으로의 천이 동안 V_SRC 레벨에 레귤레이트되어져, 검증 동안 이 레벨에 설정된다.
도 13은 이러한 종류의 등화 및 레귤레이트를 위해 사용될 수 있는 종류의 배열을 개요적으로 도시한 것이다. 여기에서 BL(603)은 프로세스에서 함께 바이어스되는 비트라인들을 나타낸다. 예시적 실시예에서, 이것은 선택된 비트라인들에 걸쳐 이어지는 주어진 플레인 또는 어레이의 모든 전역 비트라인들일 것이지만, 그러나 다른 배열들이 사용될 수도 있다. 양단(605, 607)에 트랜지스터는 턴 온 되었을 때 비트라인을 소스와 동일 레벨에 연결하기 위해 사용되며, 전압을 통과시키는데 충분하도록 605, 607의 제어 게이트에 고(high) 레벨이 필요하다. 스위치(609)는 웰이 SRC 레벨에 설정되어 이에 레귤레이트될 수 있게 -이 선택이 사용된다면- 한다. 이때, 레귤레이트는 한 입력에서 기준 전압(VREF_SRC)을 가지며 다른 입력에서 SRC 레벨로부터의 피드백을 갖는 연산 증폭기(601)를 통해 달성된다. 도 12로 돌아가면, 아래에 걸쳐 트랜지스터들(605, 607)이 오프(Tr=OFF) 및 온(ON)되었을 때와, 그 밑에 레귤레이트가 온 및 오프되었을 때가 도시되었다.
일단 리셋이 완료되면, 검증을 위한 바이어스 레벨들로서 2개의 수직 점선들 사이에 영역들에 도시된 바와 같이 설정된다. 비트라인들, 소스, 및 웰은 이미 요망되는 레벨에 혹은 이에 가깝게 있기 때문에, 요망되는 바이어스들이 더 쉽게 달성된다. 도 12가 리셋(음영 영역) 및 바이어스(수평 점선들 사이)가 더 쉽게 비교될 수 있도록 이들이 두 세트들의 파형들에서 동일한 것으로 도시하고 있을지라도, 이들은 여기에 배열 하에서 리셋 및 이에 이은 바이어스 둘 다 더 신속하게 행해질 수 있어 각 펄스/검증 사이클링에서 시간을 절약하기 때문에 실제로는 축척에 맞지 않는다.
기술된 프로세스에서, 메모리는 충전을 리사이클링하며 다음 검증 파형을 위해 미리 레벨들을 레귤레이트할 수 있다. 이것은 몇가지 잇점들을 갖는다. 첫 번째는 충전 사이클링에 기인하여 인출되는 평균 전류량을 절약하는 것이다. 또 하나는 프로그램 펄스의 끝에서 방전 시간과 검증 펄스의 시작에서 선-충전 시간을 감소시킴으로써 수행을 개선하는 것이다. 이것은 또한 비트라인들 및 소스(및 원한다면, 웰 또한)이 이미 SRC 레벨에 있기 때문에 비트라인 선-충전 동안 피크 전류 인출을 감소시킨다. 또한, 비트라인들이 검증 감지 동작(SRC) 동안 사용되는 바이어스 레벨에 이미 있기 때문에, 이것은 검증을 위해 선-충전하고 있을 때 감지 증폭기들을 통한 전류 누설 가능성을 크게 제거한다. 또한, 프로그램 펄스의 끝에서 금지된 비트라인과 금지되지 않은 비트라인 간에 부정적 비트라인간 커플링을 최소화할 것이다. 결국, 수행은 펄스 후에 방전 시간과 비트라인, 소스 및 웰 레벨들의 검증 전에 선-충전 시간을 감소시킴으로써 개선된다. 메모리 장치가 축소됨에 따라, 이러한 수행은 피크 및 평균 전류 인출을 감소시키기 때문에 더욱 중요해진다.
레귤레이트 뿐만 아니라 트랜지스터들(605, 607)의 도입은 비트라인 방전 시간들을 장치의 각 플레인에서 몇 퍼센트만큼 감소시키는데 도움을 준다. 기술된 모드가 구현되었을 때, 메모리는 이전 동작으로부터 충전을 사이클링하고 이를 차후 동작을 위해 사용하여 인출되는 평균 전류량을 감소시킬 수 있다. 절약되는 전류의 구체적인 량은 데이터 패턴에 따를 것이다. 비트라인들 및 소스를 선-충전하기 위한 시작 시점이 VSS가 아니라 최종 레벨에 가까운 DC 레벨에 이미 있기 때문에 피크 전류 또한 감소된다. 이 모드가 구현되었을 때, 비트라인간 부정적 커플링이 최소화되므로, 순방향 바이어스 정션의 가능성을 감소시킨다.
검증에서 프로그램으로의 천이
다음에 검증 동작부터의 천이 구간이 고찰되는데, 이것이 검증 전의 기간(위에 논의된 바와 같은) 및 검증 후의 기간도 도시한 도 12에 관하여 다시 논의될지라도, 이들 두 측면들은 독립적으로 사용될 수 있다. 도 12의 맨 위에 한 세트의 파형들로 돌아가면, 검증 동작에 이어 레벨들은 다시 리셋되고 이어 다음 펄스를 위해 준비된다(모든 셀들이 차단되지 않았거나 아니면 후속 펄스가 있다면). 검증에서 프로그램으로의 이 천이 기간 동안에 전형적인 프로세스는 비트라인, 웰, 및 소스 레벨들을 다음 펄스를 위한 바이어스 레벨들까지 다시 충전하기 전에 이들을 다시 그라운드/VSS로 방전하는 것이었다. 방전하고 이어 다시 선-충전하는 이 프로세스는 시간 및 전하의 낭비이다.
본원에 기술되는 측면들에서, BL 및 SRC을 그라운드로 방전하지 않고, 대신 예시적 실시예는 소스 및 비트라인 레벨들을 함께 어떤 DC 레벨까지 등화한다. 이어서, 프로그램 펄스를 위해 준비하기 위한 선-충전 시간 동안에, 시스템은 비트라인들을 적절히 고(high) 혹은 VSS(혹은 중간 신속 패스 기입 레벨)까지 충전한다. 소스 레벨 또한 요망되는 레벨에 연결된다. 이를 행함에 있어, 시스템은 다음 프로그램 펄스를 위해 미리 충전을 리사이클링한다.
도 12에 도시된 바와 같이 아래에 한 세트의 파형들에서 검증 국면이 끝났을 때 비트라인 레벨은 V_SRC + Delta_BL이고 소스 레벨은 V_SRC이다. 이들 레벨들은 이어 등화된다. 여기에서 도시된 레벨은 웰이 그라운드에 있었을 때 전형적인 바와 같이, 검증 국면으로부터 두 레벨들의 값들 사이의 중간이다. 웰이 검증 동안 높아졌던(이를테면 V_SRC까지) 경우들에 있어서, 웰에 커플링에 기인하여, 웰이 리셋 동안 그라운드에 취해질 때, 이것은 공통 BL/SRC 레벨을 V_SRC 레벨보다 다소 낮게, 혹은 이에 더 가깝게 혹은 훨씬 미만이 되게 할 것이다. 이 등화 후에 레벨들은 이어 다음 펄스를 위해 준비된다. 이것은, 이것이 다음 펄스가 있는 경우 기입 프로세스 내 한 지점인 것으로 가정하고 있다.
이 배열은 이번에도 충전 사이클링을 통해 평균 전류를 절약한다. 수행은 검증 파형의 끝에서 방전 시간을 감소시킴으로써 이번에도 개선된다. 프로그램에서 검증으로의 리셋 기간에서처럼, 이 천이 기간은 비교 목적을 위해 구간이 동일한 것으로 보여졌지만, 실제 구현에선 더 짧을 수도 있을 것이다.
연이은( back to back ) 프로그래밍 펄스들 간에 천이
이 단락은 이제 예를 들어 미국특허 7,643,348 및 7,800,945에 기술된 것과 같은, 개재된 검증 동작 없는 연이은(back to back) 프로그래밍 펄스들이 사용되는 경우("감축 검증" 혹은 "예측 프로그램" 모드)를 고찰한다. 이들 문헌들에 더욱 기술된 바와 같이 이 모드에서 메모리는 필요로 되는 펄스들의 수를 예측하고 이에 따라 펄스간 검증 동작들을 생략한다. 복수-상태 메모리는 서로 다른 량의 임계값 이동을 요구하는 서로 다른 셀들을 가질 것이기 때문에, 서로 다른 비트라인들은 대응하는 셀들의 목표 상태에 기초하여 서로 다른 수의 펄스가 인가된 후에 프로그램 활성화에서 프로그램 금지로 전환될 수 있다. 이 예측 모드는 일반적인 펄스/검증 류의 기입과 조합될 수 있는데, 감축 검증 모드는 기입 동작의 부-국면으로서 행해지고, 표준의 교번하는 펄스/검증은 "감축 검증" 구간 전에, 혹은 "감축 검증" 구간 후에, 혹은 둘 다에서 사용된다.
예시적 실시예에서, "감축 검증" 모드가 활성화될 때, 연이은(back to back) 펄스 경우는 정규로 프로그램 시퀀스의 끝에서 행해진다. 프로그램 펄스들 각각의 끝에서, 이전의 배열들에서는 펄스간 구간 동안에 비트라인 및 소스를 그라운드/VSS까지 방전한다. 이것이 도 14a에 도시되었다. 위에 트레이스(프로그램 펄스)는 워드라인에 펄스가 인가되고 있을 때 고(high)이고, 비트라인 및 소스 바이어스들이 재확립되기 전에 비트라인들 및 소스가 방전될 때 펄스간 구간을 정의하기 위해 클럭 록(lock clock)이 사용된다. 비트라인(BL) 파형 상에 보인 바와 같이, 금지된 비트라인들은 펄스 동안 고(high)로 바이어스되고, 반면 프로그램될 것들은 로우(low)이다. 펄스 후에, 비트라인들은 이들의 바이어스들이 회복되게 하기 전에 방전되는데, 이들은 프로그램에서 금지로 전환하는 비트라인들을 포함할 수 있다. 소스 레벨은 펄스 동안 자신의 고(high) 레벨(SRC)에 취해지고, 이어 다음 펄스 동안 SRC로 다시 취해지기 전에 펄스 인가 사이에서 방전된다. 결국, 메모리는 후속하여 다음 프로그램 펄스 동안 다시 다시 충전되어질 비트라인들 및 소스 레벨을 방전하는 파워를 낭비하고 있다.
여기에 기술된 측면들에서, 대신에 예시적 실시예는 다음 동작이 또다른 프로그램 펄스임이 알려진다면 프로그램 펄스의 끝에서 비트라인들 및 소스를 플로팅시킨다. 이것이 도 14b에 도시되었다. 이제, 비트라인들은 플로팅되게 놔두어, 금지된 비트라인들은 고(high)에 머물러 있고반면 프로그램될 것들은 로우(low)에 머물러 있는다. 프로그램에서 금지로 전환하는 비트라인들에 대해서, 이것은 펄스간 기간의 끝에서 행해질 수 있다. 소스 라인에 대해서, 일단 상승되면, 이것은 펄스들 사이에서 플로팅되게 놔둘 수 있다. 비교 목적을 위해 도 14a 및 도 14b 둘 다에서 펄스간 기간이 동일한 길이를 갖는 것으로 도시되었을지라도, 비트라인들 및 소스의 펄스간 방전을 제거함으로써, 갭은 상당히 짧아질 수 있다. 웰 레벨이 도 14a 및 도 14b에 도시되지 않았을지라도, 이것은 프로그램 동안 전형적으로 레벨, 이를테면 도 12에서와 같이 그라운드에 있을 수 있다.
도 14b의 배열은 비트라인들 및 소스 레벨의 방전과 이들을 다음 펄스를 위해 다시 선-충전하는 것을 제거하기 때문에 평균 전류를 절약할 수 있게 한다. 수행은 펄스들 사이에 방전-선충전 시간을 감소시킴으로써 개선된다. 비트라인 레벨들을 높이고 낮추는 량에 있어 감소는 비트라인간 커플링의 부정적 영향들을 감소시킬 수 있다.
결어
발명의 앞에 상세한 설명은 예시 및 설명의 목적을 위해 제시되었다. 이것은 철저히 되게 하거나 개시된 정밀한 형태들로 발명을 제한하려는 것이 아니다. 많은 수정들 및 변형들이 위에 교시된 바들에 비추어 가능하다. 기술된 실시예들은 발명의 원리 및 이의 실제적 적용들을 최상으로 설명하고, 그럼으로써 발명을 고찰된 특정 용도에 적합하게 한 여러 수정예들로 그리고 여러 실시예들에서 당업자들이 최상으로 이용할 수 있게 하기 위해 선택되었다. 발명의 범위는 본원에 첨부된 청구항들에 의해 정의되게 의도된다.

Claims (42)

  1. NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 비휘발성 메모리 셀들을 갖는 비휘발성 메모리 회로를 프로그램하는 방법에 있어서,
    선택된 워드라인을 따라 상기 메모리 셀들에 교번하는 복수의 펄스 및 검증 동작들을 수행하는 단계로서,
    펄스 동작은, 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 상기 비트라인들을 개별적으로 바이어스하는 단계;
    상기 비트라인들을 위한 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하는 단계; 및
    상기 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 프로그래밍 펄스를 상기 선택된 워드라인에 인가하는 단계를 포함하고,
    검증 동작은, 상기 비트라인들을 검증 레벨에 바이어스하는 단계; 및
    상기 공통 소스 라인을 제 2 비-제로 전압 레벨에 동시에 바이어스하는 단계를 포함하는 하고; 및
    상기 펄스 동작들에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 비트라인들 및 상기 공통 소스 라인을 비-제로 전압 레벨에 등화시키는 단계를 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  2. 제 1 항에 있어서, 상기 비트라인들 및 상기 공통 소스 라인의 등화에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 비트라인들 및 상기 공통 소스 라인을 공통의 비-제로 전압 레벨에 레귤레이트하는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  3. 제 2 항에 있어서, 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 검증 동작은 상기 웰 구조를 그라운드에 설정하는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  4. 제 2 항에 있어서, 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 검증 동작은 상기 웰 구조를 제 3 비-제로 전압 레벨에 동시에 바이어스하는 단계를 더 포함하고, 상기 방법은
    상기 펄스 동작들에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 웰 구조를 상기 비트라인들 및 상기 공통 소스 라인과 동일한 전압 레벨에 등화하는 단계; 및
    상기 웰 구조, 상기 비트라인들 및 상기 공통 소스 라인의 등화에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 웰 구조를 상기 비트라인들 및 상기 공통 소스 라인과 동일한 공통 전압 레벨에 레귤레이트하는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  5. 제 4 항에 있어서, 상기 제 3 비-제로 전압 레벨은 상기 제 2 비-제로 전압 레벨과 동일한, 비휘발성 메모리 회로 프로그램 방법.
  6. 제 2 항에 있어서, 상기 비트라인들 및 공통 소스 라인들이 레귤레이트되는 상기 공통 전압 레벨은 상기 제 2 비-제로 전압 레벨인, 비휘발성 메모리 회로 프로그램 방법.
  7. 제 6 항에 있어서, 상기 후속 검증 동작 동안 상기 공통 소스 라인은 상기 제 2 비-제로 전압 레벨에 레귤레이트되는, 비휘발성 메모리 회로 프로그램 방법.
  8. 제 6 항에 있어서, 상기 검증 레벨은 상기 제 2 비-제로 전압 레벨보다 높은, 비휘발성 메모리 회로 프로그램 방법.
  9. 제 2 항에 있어서, 상기 펄스 동작들 동안 상기 비트라인들이 바이어스되는 상기 복수의 값들은 부분적 금지 레벨을 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  10. 제 2 항에 있어서, 상기 제 1 비-제로 전압 레벨은 상기 제 2 비-제로 전압 레벨보다 높은, 비휘발성 메모리 회로 프로그램 방법.
  11. 제 2 항에 있어서, 상기 검증 동작들에 이어서 그리고 상기 후속 펄스 동작에 앞서, 상기 비트라인들 및 상기 공통 소스 라인을 비-제로 전압 레벨에 등화시키는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  12. 비휘발성 메모리 회로에 있어서,
    NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 한 어레이의 비휘발성 메모리 셀들;
    교번하는 펄스 및 검증 동작들의 시리즈를 포함하는 기입 동작을 수행하기 위해 상기 어레이에 연결될 수 있는 프로그램 및 감지 회로;
    기준 전압을 수신하게 연결된 제 1 입력 및 비교기의 출력으로부터의 피드백을 수신하게 연결된 제 2 입력을 갖는 비교기; 제어 신호가 어서트된 것에 응하여 상기 비교기의 상기 출력을 상기 비트라인들에 공급하게 연결된 제 1 스위치; 및 제어 신호가 어서트된 것에 응하여 상기 비교기의 상기 출력을 상기 어레이의 공통 소스 라인에 공급하게 연결된 제 2 스위치를 포함하는, 레귤레이트 회로; 및
    상기 프로그램 및 감지 회로에 그리고 상기 레귤레이트 회로에 연결된 제어 회로를 포함하고,
    기입 동작 동안 상기 제어 회로는 펄스 동작에서 상기 후속 검증 동작으로의 천이 동안 상기 제어 신호를 어서트하는, 비휘발성 메모리 회로.
  13. 제 12 항에 있어서, 상기 비교기의 상기 출력은 검증 동작 동안 공통 소스 라인을 위해 사용되는 상기 전압 레벨에 레귤레이트되는, 비휘발성 메모리 회로.
  14. 제 12 항에 있어서, 상기 어레이는 웰 구조 상에 형성되고, 상기 레귤레이트 회로는 상기 제어 신호가 어서트되는 것에 응하여 상기 비교기의 상기 출력을 상기 웰 구조에 공급하게 연결되는 제 3 스위치를 더 포함하는, 비휘발성 메모리 회로.
  15. NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 비휘발성 메모리 셀들을 갖는 비휘발성 메모리 회로를 프로그램하는 방법에 있어서,
    선택된 워드라인을 따라 상기 메모리 셀들에 교번하는 복수의 펄스 및 검증 동작들을 수행하는 단계로서, 펄스 동작은, 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 상기 비트라인들을 개별적으로 바이어스하는 단계;
    상기 비트라인들을 위한 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하는 단계; 및
    상기 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 프로그래밍 펄스를 상기 선택된 워드라인에 인가하는 단계를 포함하고,
    검증 동작은, 상기 비트라인들을 검증 레벨에 바이어스하는 단계; 및
    상기 공통 소스 라인을 제 2 비-제로 전압 레벨에 동시에 바이어스하는 단계를 포함하는 단계이고; 및
    상기 검증 동작들에 이어서 그리고 상기 후속 펄스 동작에 앞서, 상기 비트라인들 및 상기 공통 소스 라인을 비-제로 전압 레벨에 등화시키는 단계를 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  16. 제 15 항에 있어서, 상기 비트라인들 및 상기 공통 소스 라인은 상기 검증 레벨과 상기 제 2 비-제로 전압 레벨 사이에 레벨에 등화되는, 비휘발성 메모리 회로 프로그램 방법.
  17. 제 15 항에 있어서, 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 검증 동작는 상기 웰 구조를 그라운드에 설정하는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  18. 제 15 항에 있어서, 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 검증 동작은 상기 웰 구조를 제 3 비-제로 전압에 동시에 바이어스하는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  19. 제 18 항에 있어서, 상기 검증 레벨은 상기 제 2 비-제로 전압 레벨보다 높거나 같은, 비휘발성 메모리 회로 프로그램 방법.
  20. 제 15 항에 있어서, 상기 펄스 동작들 동안 상기 비트라인들이 바이어스되는 상기 복수의 값들은 부분적 금지 레벨을 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  21. 제 15 항에 있어서, 상기 제 1 비-제로 전압 레벨은 상기 제 2 비-제로 전압 레벨보다 높은, 비휘발성 메모리 회로 프로그램 방법.
  22. 제 15 항에 있어서, 상기 펄스 동작들에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 비트라인들 및 상기 공통 소스 라인을 비-제로 전압 레벨에 등화하는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  23. 제 22 항에 있어서, 상기 비트라인들 및 상기 공통 소스 라인의 등화에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 비트라인들 및 상기 공통 소스 라인을 공통, 비-제로 전압 레벨에 레귤레이트하는 단계를 더 포함하는, 비휘발성 메모리 회로 프로그램 방법.
  24. 비휘발성 메모리 회로에 있어서,
    NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 한 어레이의 비휘발성 메모리 셀들;
    선택된 워드라인을 따른 상기 메모리 셀들에 교번하는 복수의 펄스 및 검증 동작들을 수행하기 위해 상기 어레이에 연결될 수 있는 판독 및 기입 회로를 포함하고, 펄스 동작은, 프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 상기 비트라인들을 개별적으로 바이어스하는 단계; 상기 비트라인들을 위한 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하는 단계; 및 상기 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 프로그래밍 펄스를 상기 선택된 워드라인에 인가하는 단계를 포함하고, 검증 동작은, 상기 비트라인들을 검증 레벨에 바이어스하는 단계; 및 상기 공통 소스 라인을 제 2 비-제로 전압 레벨에 동시에 바이어스하는 단계를 포함하는 것인, 단계; 및 상기 검증 동작들에 이어서 그리고 상기 후속 펄스 동작에 앞서, 상기 비트라인들 및 상기 공통 소스 라인을 비-제로 전압 레벨에 등화시키는 것인, 비휘발성 메모리 회로.
  25. 제 24 항에 있어서, 상기 비트라인들 및 상기 공통 소스 라인은 상기 검증 레벨과 상기 제 2 비-제로 전압 레벨 사이에 레벨에 등화되는, 비휘발성 메모리 회로.
  26. 제 24 항에 있어서, 상기 어레이의 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 검증 동작은 상기 웰 구조를 그라운드에 설정하는 단계를 더 포함하는, 비휘발성 메모리 회로.
  27. 제 24 항에 있어서, 상기 어레이의 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 검증 동작은 상기 웰 구조를 제 3 비-제로 전압에 동시에 바이어스하는 단계를 더 포함하는, 비휘발성 메모리 회로.
  28. 제 27 항에 있어서, 상기 검증 레벨은 상기 제 2 비-제로 전압 레벨보다 높거나 동일한, 비휘발성 메모리 회로.
  29. 제 24 항에 있어서, 상기 펄스 동작들 동안 상기 비트라인들이 바이어스되는 상기 복수의 값들은 부분적 금지 레벨을 포함하는, 비휘발성 메모리 회로.
  30. 제 24 항에 있어서, 상기 제 1 비-제로 전압 레벨은 상기 제 2 비-제로 전압 레벨보다 높은, 비휘발성 메모리 회로.
  31. 제 24 항에 있어서, 상기 펄스 동작들에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 판독 및 기입 회로는 상기 비트라인들 및 상기 공통 소스 라인을 비-제로 전압 레벨에 등화하는, 비휘발성 메모리 회로.
  32. 제 31 항에 있어서, 상기 비트라인들 및 상기 공통 소스 라인의 등화에 이어서 그리고 상기 후속 검증 동작에 앞서, 상기 판독 및 기입 회로는 상기 비트라인들 및 상기 공통 소스 라인을 공통, 비-제로 전압 레벨에 레귤레이트하는, 비휘발성 메모리 회로.
  33. NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 비휘발성 메모리 셀들을 갖는 비휘발성 메모리 회로에서, 선택된 워드라인을 따른 상기 메모리 셀들을 프로그램하는 방법에 있어서,
    프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 상기 비트라인들을 개별적으로 바이어스하는 단계;
    상기 비트라인들을 위한 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하는 단계; 및
    상기 비트라인들 및 공통 소스 라인이 이와 같이 바이어스된 동안 복수의 프로그래밍 펄스들의 시리즈를 상기 선택된 워드라인에 인가하는 단계를 포함하고, 상기 프로그래밍 펄스들의 시리즈는 개재된 검증 동작들 없이 인가되며, 상기 공통 소스 라인은 상기 프로그래밍 펄스들의 시리즈의 상기 개개의 펄스들 사이에 상기 제 1 비-제로 전압 레벨에 유지되고, 상기 프로그램 금지 레벨에 바이어스된 비트라인들은 상기 프로그래밍 펄스들의 시리즈의 상기 개개의 펄스들 사이의 상기 프로그램 금지 레벨에 유지되는, 비휘발성 메모리 셀 프로그램 방법.
  34. 제 33 항에 있어서, 상기 시리즈 중 제 1 펄스에 이어서 그리고 상기 제 1 펄스에 이은 상기 펄스에 앞서, 상기 비트라인들 중 하나 이상에 상기 바이어스를 상기 프로그램 활성화 레벨에서 상기 프로그램 금지 레벨로 변경하는 단계를 더 포함하는, 비휘발성 메모리 셀 프로그램 방법.
  35. 제 34 항에 있어서, 상기 하나 이상의 비트라인들 중 어느 것이 상기 프로그램 활성화 레벨에서 상기 프로그램 금지 레벨로 변경된 상기 바이어스 레벨을 갖는지와 어느 펄스 후에 상기 각각의 하나 이상의 바이어스 레벨들이 이와 같이 변경되었는지는 상기 시리즈 중 상기 제 1 펄스가 상기 선택된 워드라인에 인가되기에 앞서 판정되는, 비휘발성 메모리 셀 프로그램 방법.
  36. 제 33 항에 있어서, 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 웰 구조는 상기 복수의 프로그래밍 펄스들의 시리즈를 인가하는 동안 그라운드에 바이어스되는, 비휘발성 메모리 셀 프로그램 방법.
  37. 제 33 항에 있어서, 개재된 검증 동작들 없이 상기 복수의 프로그래밍 펄스들의 시리즈를 인가하는 것에 이어, 개재된 검증 동작들을 수행하면서 하나 이상의 프로그래밍 펄스들을 상기 선택된 워드라인에 인가하는 단계를 포함하는, 비휘발성 메모리 셀 프로그램 방법.
  38. 비휘발성 메모리 회로에 있어서,
    NAND형 아키텍처에 따라, 복수의 비트라인들 및 복수의 워드라인들을 따라 형성된 한 어레이의 비휘발성 메모리 셀들;
    프로그램 금지 레벨 및 프로그램 활성화 레벨을 포함한, 복수의 값들 중 하나에 상기 비트라인들을 개별적으로 바이어스하기 위해 상기 비트라인들에 연결할 수 있고, 상기 공통 소스 라인을 제 1 비-제로 전압 레벨에 바이어스하기 위해 상기 비트라인들을 위한 공통 소스 라인에 연결할 수 있는, 바이어스 회로; 및
    상기 비트라인들이 복수의 값들 중 선택된 값에 개별적으로 바이어스되고 상기 공통 소스 라인이 상기 제 1 비-제로 전압 레벨에 바이어스되는 동안 복수의 프로그래밍 펄스들의 시리즈를 상기 선택된 워드라인에 인가하기 위해 선택된 워드라인에 연결될 수 있는 프로그래밍 회로를 포함하고,
    상기 프로그래밍 펄스들의 시리즈는 개재된 검증 동작들 없이 인가되며, 상기 공통 소스 라인은 상기 프로그래밍 펄스들의 시리즈의 상기 개개의 펄스들 사이에 상기 제 1 비-제로 전압 레벨에 유지되고, 상기 프로그램 금지 레벨에 바이어스된 비트라인들은 상기 프로그래밍 펄스들의 시리즈의 상기 개개의 펄스들 사이의 상기 프로그램 금지 레벨에 유지되는, 비휘발성 메모리 회로.
  39. 제 38 항에 있어서, 상기 시리즈 중 제 1 펄스에 이어서 그리고 상기 제 1 펄스에 이은 상기 펄스에 앞서, 상기 비트라인들 중 하나 이상에 상기 바이어스는 상기 프로그램 활성화 레벨에서 상기 프로그램 금지 레벨로 변경되는, 비휘발성 메모리 회로.
  40. 제 39 항에 있어서, 상기 하나 이상의 비트라인들 중 어느 것이 상기 프로그램 활성화 레벨에서 상기 프로그램 금지 레벨로 변경된 상기 바이어스 레벨을 갖는지와 어느 펄스 후에 상기 각각의 하나 이상의 바이어스 레벨들이 이와 같이 변경되었는지는 상기 시리즈 중 상기 제 1 펄스가 상기 선택된 워드라인에 인가되기에 앞서 판정되는, 비휘발성 메모리 회로.
  41. 제 38 항에 있어서, 상기 메모리 셀들은 웰 구조 상에 형성되고, 상기 웰 구조는 상기 복수의 프로그래밍 펄스들의 시리즈를 인가하는 동안 그라운드에 바이어스되는, 비휘발성 메모리 회로.
  42. 제 38 항에 있어서, 개재된 검증 동작들 없이 상기 복수의 프로그래밍 펄스들의 시리즈를 인가하는 것에 이어, 상기 비휘발성 메모리 회로의 감지 회로를 사용하여 개재된 검증 동작들을 수행하면서 하나 이상의 프로그래밍 펄스들을 상기 선택된 워드라인에 인가하는 것을 포함하는, 비휘발성 메모리 회로.
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