KR102034332B1 - 감소된 레이아웃 면적 및 파워 소비를 가진 비휘발성 메모리를 위한 콤팩트한 고속 감지 증폭기 - Google Patents

Abstract

비휘발성 메모리 회로에서 사용하는데 적합한 콤팩트하고 다목적용의 고속 감지 증폭기가 제시된다. 감지 증폭기 회로는 비트라인 상에 프로그램 금지 레벨을 설정하기 위해 사용되는 제 1 레벨 및 감지 동작을 위해 비트라인을 선-충전하기 위해 사용되는 제 2 레벨인, 제 및 제 2 서플라이 레벨들에 연결된다. 데이터 래치 밖에 감지 증폭기은 NMOS 트랜지스터들만을 채용할 수 있다. 회로의 배열은 또한 감지 결과를 다른 래치들에 전송함과 동시에 비트라인을 방전시킬 수 있다.

Description

감소된 레이아웃 면적 및 파워 소비를 가진 비휘발성 메모리를 위한 콤팩트한 고속 감지 증폭기{COMPACT HIGH SPEED SENSE AMPLIFIER FOR NON-VOLATILE MEMORY WITH REDUCED LAYOUT AREA AND POWER CONSUMPTION}

이 발명은 일반적으로 전기적으로 소거가능하고 프로그램가능한 판독-전용 메모리(EEPROM) 및 플래시 EEPROM과 같은 비휘발성 반도체 메모리에 관한 것으로, 특히 이러한 메모리를 위한 감지 회로에 관한 것이다.

전하를 비휘발성으로 저장할 수 있는, 특히 소형 폼 팩터 카드로서 패키지되는 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 최근에 다양한 모바일 및 휴대 장치, 특히 정보기기 및 소비자 전자제품에서 선택되는 저장장치가 되었다. 고체상태 메모리이기도 한 RAM(random access memory)과는 달리, 플래시 메모리는 비휘발성이고 전원이 턴 오프된 뒤에도 자신의 저장된 데이터를 보존한다. 높은 비용에도 불구하고 플래시 메모리는 점점 더 대량 저장응용들에서 사용되고 있다. 하드드라이브들 및 플로피 디스크들과 같은 회전하는 자기 매체에 기초한 종래의 대량 저장장치는 모바일 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브가 부피가 커지기 쉽고, 기계적 고장이 나기 쉬우며 큰 레이턴시 및 큰 전력요건을 갖기 때문이다. 이들 바람직하지 못한 속성들로 인해서 디스크 기반의 저장장치는 대부분의 모바일 및 휴대 응용에서 실현되지 못한다. 반면, 내장형이면서도 착탈가능한 카드 형태인 플래시 메모리는 이의 소형 크기, 저 전력 소비, 고속 및 고 신뢰도 특징으로 인해 모바일 및 휴대 환경에서 이상적으로 적합하다.

EEPROM 및 전기적으로 프로그램가능한 판독전용 메모리(EPROM)는, 소거될 수 있고 새로운 데이터를 이의 메모리 셀에 기입 또는 "프로그램"시킬 수 있는 비휘발성 메모리이다. 이들 둘 다는, 전계효과 트랜지스터 구조에서, 소스영역과 드레인 영역 사이에 있는 반도체 기판 내 채널영역 위에 배치된 플로팅(연결되지 않은) 도전성 게이트를 이용한다. 이때 제어 게이트는 플로팅 게이트 위에 설치된다. 트랜지스터의 임계전압 특징은 플로팅 게이트 상에 보존되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상에 소정 레벨의 전하에 대해서, 소스영역과 드레인 영역간에 도통이 되게 트랜지스터가 턴 "온"이 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다.

플로팅 게이트는 일 범위의 전하를 보존할 수 있고 따라서 임계 전압 윈도우("도통 윈도우"라고도 함) 내의 임의의 임계 전압 레벨에 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 임계 레벨과 최대 임계 레벨에 의해 그 범위가 정해지고, 이는 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하에 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특징, 동작조건 및 이력에 따른다. 윈도우 내의 각각의 서로 구별되고 결정이 가능한 임계전압 레벨의 범위는 원리적으로는 셀의 명확한 메모리 상태를 지정하는데 사용될 수 있다. 임계전압이 2개의 서로 구별되는 영역으로 분할될 때, 각 메모리 셀은 한 비트의 데이터를 저장할 수 있을 것이다. 유사하게, 임계 전압 윈도우가 2 이상의 서로 구별되는 영역으로 분할될 때, 각 메모리 셀은 1 비트 이상의 데이터를 저장할 수 있을 것이다.

2-상태 EEPROM 셀에서는 도통 윈도우를 2개의 영역으로 분할하기 위해서 적어도 한 개의 전류 구획점 레벨이 설정된다. 한 셀이 소정의 고정된 전압들을 인가함으로써 판독될 때, 이의 소스/드레인 전류는 구획점 레벨(또는 기준전류(IREF))와 비교함으로써 한 메모리 상태로 결정된다. 판독된 전류가 구획점 레벨의 전류보다 크다면, 셀은 한 로직 상태(예를 들어, "0" 상태)에 있는 것으로 판정된다. 반면, 전류가 구획점 레벨보다 낮다면, 셀은 다른 로직 상태(예를 들면, "1" 상태)인 것으로 판정된다. 이에 따라, 이러한 2-상태 셀은 1비트의 디지털 정보를 저장한다. 외부에서 프로그램될 수 있는 기준 전류원은 흔히 구획점 레벨 전류를 발생하기 위해 메모리 시스템의 일부로서 제공된다.

메모리 용량을 증가시키기 위해서, 플래시 EEPROM 장치는 반도체 기술 상태가 진보함에 따라 점점 더 고 밀도로 제조되고 있다. 저장용량을 증가시키는 또 다른 방법은 각 메모리 셀에 2 이상의 상태들을 저장하는 것이다.

복수-상태 혹은 복수-레벨 EEPROM 메모리 셀에 있어서, 도통 윈도우는 각 셀이 한 비트 이상의 데이터를 저장할 수 있게 하나 이상의 구획점에 의해 2 이상의 영역들로 분할된다. 이에 따라, 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수에 따라 증가된다. 복수-상태 혹은 복수-레벨의 메모리 셀을 가진 EEPROM 혹은 플래시 EEPROM은 미국특허 5,172,338에 기재되어 있다.

메모리 셀로서 작용하는 트랜지스터는 전형적으로 두 가지 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"에서, 드레인에 인가되는 하이(high) 전압은 기판 채널 영역을 지나는 전자들을 가속시킨다. 이와 동시에, 제어 게이트에 인가되는 하이 전압은 핫 전자를 얇은 게이트 유전체를 거쳐 플로팅 게이트로 가게 한다. "터널링 주입"에서는 하이 전압이 기판에 관하여 제어 게이트에 인가된다. 이렇게 하여, 기판으로부터 전자가 개재된 플로팅 게이트로 가게 된다.

메모리 장치는 많은 메커니즘에 의해 소거될 수 있다. EPROM에 있어서, 메모리는 자외 방사선에 의해 플로팅 게이트로부터 전하를 제거함으로써 다량으로 소거가 될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자를 얇은 산화막을 통과하여 기판 채널 영역으로 터널링되게 하기 위해서(즉, 파울러-노다임 터널링) 제어 게이트에 관하여 기판에 하이 전압을 인가함으로써 전기적으로 소거될 수 있다. 통상적으로, EEPROM은 바이트씩 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 한번에 전부 혹은 한번에 하나 이상의 블록들이 전기적으로 소거될 수 있는데, 여기서 한 블록은 512 바이트 또는 그 이상의 메모리로 구성될 수 있다.

메모리 장치는 통상적으로, 카드 상에 실장될 수 있는 하나 혹은 그 이상의 메모리 칩을 포함한다. 각 메모리 칩은 디코더 그리고 소거, 기입 및 판독 회로들과 같은 주변회로에 의해 지원되는 메모리 셀 어레이를 포함한다. 보다 정교한 메모리 장치는 지능형의 고 레벨의 메모리 동작 및 인터페이싱을 수행하는 외부 메모리 제어기로 동작한다.

최근에 사용되는 많은 상업적으로 성공한 비휘발성 고체상태 메모리 장치가 있다. 이들 메모리 장치는 플래시 EEPROM일 수도 있으며 혹은 다른 유형의 비휘발성 메모리 셀을 채용할 수 있다. 플래시 메모리와 시스템 및 이들을 제조하는 방법의 예가 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 및 5,661,053, 5,313,421 및 6,222,762에 주어져 있다. 특히, NAND 스트링 구조를 가진 플래시 메모리 장치는 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다.

또한, 비휘발성 메모리 장치는 전하를 저장하기 위한 유전층을 구비한 메모리 셀로부터도 제조된다. 앞서 기술된 도전성 플로팅 게이트 요소 대신에, 유전층이 사용된다. 유전성 저장요소를 이용하는 이러한 메모리 장치는 Eitan 등의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543 ~ 545에 기술되어 있다. ONO 유전층은 소스 확산영역과 드레인 확산영역 사이의 채널을 가로질러 확장하여 있다. 한 데이터 비트용의 전하는 드레인에 인접한 유전층에 모이고 다른 데이터 비트용의 전하는 소스에 인접한 유전층에 모인다. 예를 들면, 미국특허 5,768,192 및 6,011,725는 두 개의 이산화실리콘층 사이에 개재된 트랩 유전층을 구비한 비휘발성 메모리 셀을 개시하고 있다. 복수-상태 데이터 저장장치는 유전층 내 공간적으로 분리된 전하 저장 영역의 2진 상태를 개별적으로 판독함으로써 구현된다.

한 페이지의 메모리 셀을 프로그램하는 것은 전형적으로 일련의 교번하는 프로그램/검증 사이클을 수반한다. 각 프로그램 사이클은 하나 이상의 프로그래밍 펄스가 가해지는 한 페이지의 메모리 셀을 갖는다. 프로그램 사이클에 다음에 각 셀이 정확하게 프로그램되어졌는지를 판정하기 위해 각 셀이 다시 판독되는 검증 사이클이 이어진다. 검증이 되어진 셀들은 후속 프로그래밍 펄스들로부터 프로그램이 금지될 것이다. 프로그램/검증 사이클은 페이지 내 모든 셀이 프로그램-검증되었질 때까지 프로그래밍 전압 레벨을 증가시켜 계속된다.

판독 및 검증 동작 둘 다는 페이지의 각 메모리 셀의 도통 전류 또는 임계 전압이 구분 값에 관하여 판정되는 하나 이상의 감지 사이클을 수행함으로써 수행된다. 일반적으로, 메모리가 n 상태로 분할된다면, 모든 가능한 메모리 상태들을 결정하기 위해 적어도 n-1 감지 사이클이 있게 될 것이다. 많은 구현예에서 각 감지 사이클은 또한 2번 이상의 패스들을 수반할 수 있다. 예를 들면, 메모리 셀이 밀접하게 패킹되었을 때, 이웃한 전하 저장 요소들 간에 상호작용은 현저해지게 되고 일부 감지 기술들은 이들 상호작용에 의해 야기되는 오류를 보상하기 위해서 이웃 워드라인 상에 메모리 셀을 감지하는 것을 수반한다.

판독 및 프로그램 수행을 개선하기 위해서, 어레이 내 복수의 전하 저장 요소 또는 메모리 트랜지스터는 병렬로 판독되거나 프로그램된다. 이에 따라, 한 "페이지"의 메모리 요소가 함께 판독되거나 프로그램된다. 현존의 메모리 아키텍처에서, 한 행은 전형적으로 몇개의 인터리브된 페이지들을 내포하며, 혹은 이것은 한 페이지의 인접한 메모리 셀들을 구성할 수도 있다. 페이지의 모든 메모리 요소는 함께 판독되거나 프로그램될 것이다. 현재 생산되는 반도체 집적 회로 메모리 칩에서, 메모리 페이지는 병렬로 판독되거나 감지되는 64,000 개만큼이나 많은 메모리 셀 또는 메모리 요소를 가질 수 있다.

증가된 성능에 대한 계속 진행 중인 필요성이 존재한다. 또한, 대량의 병렬의 메모리 페이지는 밀접하게 패킹된 메모리 셀 및 구조 간에 노이즈 및 간섭의 문제가 현저해지게 하여 감지 정확성 및 종국에 성능 및 저장 용량을 제한시킨다.

그러므로, 고 용량 고 성능 비휘발성 메모리에 대한 전반적인 필요성이 존재한다. 특히, 속도가 증가되고 노이즈가 감해진 감지 회로에 대한 필요성이 존재한다.

제 1 세트의 측면에서, 메모리 회로를 위한 감지 증폭기는 래치 회로, 중간 회로, 및 비트라인 선택 회로를 포함한다. 중간 회로는 하나 이상의 비트라인들에 선택적으로 연결될 수 있는 제 1 노드 및 래치 회로에 연결될 수 있는 제 2 노드를 포함한다. 비트라인 선택 회로는 제 1 노드에 연결되고, 이에 의해, 제 1 노드는 하나 이상의 비트라인들에 선택적으로 연결될 수 있다. 감지 증폭기는 또한 제 1, 제 2, 제 3 및 제 4 스위치들을 포함한다. 제 1 스위치는 래치 회로 및 제 2 노드에 연결되고, 이에 의해, 온 되었을 때 래치 회로 내 유지된 값이 제 2 노드에 연결될 수 있고, 오프되었을 때 래치 회로를 제 2 노드로부터 분리시킨다. 래치 회로는 제 2 스위치에 의해 데이터 버스에 연결될 수 있다. 제 2 노드는 제 3 스위치에 의해 래치 회로 내 유지된 값의 역을 유지하는 래치의 노드에 연결될 수 있다. 제 4 스위치는 제 2 노드와 접지 사이에 연결된다.

또 다른 제 1 세트의 측면에 따라, 메모리 회로를 위한 감지 증폭기는 래치 회로 및 중간 회로를 포함한다. 래치 회로는 래치된 값을 유지하기 위해 제 1 전압 서플라이 레벨과 접지 사이에 연결된다. 중간 회로는 하나 이상의 비트라인들에 선택적으로 연결될 수 있는 제 1 노드, 래치된 값을 유지하는 래치의 노드에 연결될 수 있는 제 2 노드, 및 제 1 노드에 연결될 수 있는 내부 노드를 포함한다. 제 1 스위치로서, 이에 의해, 래치된 값을 유지하는 래치의 노드가 데이터 버스에 연결될 수 있는, 제 1 스위치; 및 제 2 스위치로서, 이에 의해, 내부 노드가 제 2 전압 서플라이 레벨에 선택적으로 연결될 수 있고, 제 1 및 제 2 전압 서플라이 레벨들은 서로 다른 온-칩 서플라이 레벨들로부터 공급되는, 제 2 스위치를 포함한다.

또 다른 측면에 따라, 메모리 회로를 위한 감지 증폭기는 래치된 값을 유지하기 위한 래치 회로, 중간 회로, 및 비트라인 선택 회로를 포함한다. 중간 회로는 하나 이상의 비트라인들에 선택적으로 연결될 수 있는 제 1 노드 및 래치 회로에 연결될 수 있는 제 2 노드, 및 제 1 노드에 연결될 수 있는 내부 노드를 포함한다. 비트라인 선택 회로는 제 1 노드에 연결되고, 이에 의해, 제 1 노드는 하나 이상의 비트라인들에 선택적으로 연결될 수 있다. 감지 증폭기는 또한 제 1, 제 2 및 제 3 스위치들을 포함한다. 제 2 노드는 제 1 스위치에 의해 래치된 값을 유지하는 래치의 노드에 연결될 수 있다. 래치된 값을 유지하는 래치의 노드는 제 2 스위치에 의해 데이터 버스에 연결될 수 있다. 제 2 노드는 제 3 스위치에 의해 래치된 값의 역을 유지하는 래치의 노드에 연결될 수 있다. 감지 증폭기는 또한, 제 3 노드와 상기 래치된 값을 유지하는 래치의 노드 사이에 직렬로 연결된 제 1 트랜지스터 및 제 4 스위치를 가지며, 제 1 트랜지스터의 제어 게이트는 내부 노드에 연결된다.

본 발명의 여러 측면, 잇점, 특징 및 실시예는 이의 예시적 예의 다음 설명에 포함되고 이의 설명은 동반된 도면에 관련하여 취해질 것이다. 본원에서 참조되는 모든 특허, 특허출원, 논문, 그외 공보, 문서 및 자료는 모든 목적을 위해 이들 전부가 참조로서 본원에 포함된다. 포함시킨 공보, 문서 혹은 자료들의 어느 것과 본원 간에 용어들의 정의 혹은 사용에 있어 어떤 모순 혹은 상충되는 범위에 있어선 본원의 것들이 우선할 것이다.

도 1은 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록을 개요적으로 도시한 것이다.
도 2는 비휘발성 메모리 셀을 개요적으로 도시한 것이다.
도 3은 플로팅 게이트가 언제든 선택적으로 저장하고 있을 수 있는 4개의 서로 다른 전하(Q1 ~ Q4)에 대한 소스-드레인 전류(I_D)와 제어 게이트 전압(V_CG) 간의 관계를 도시한 것이다.
도 4는 NOR 어레이의 메모리 셀의 예를 도시한 것이다.
도 5a는 NAND 스트링으로 구성된 일련의 메모리 셀을 개요적으로 도시한 것이다.
도 5b는 도 5a에 도시된 것과 같은 NAND 스트링(50)으로 구성된 NAND 어레이(200) 메모리 셀의 예를 도시한 것이다.
도 6은 일련의 교번하는 프로그램/검증 사이클에 의해 한 페이지의 메모리 셀을 목표 메모리 상태로 프로그램하기 위한 전형적인 기술을 도시한 것이다.
도 7(1)은 소거된 상태를 접지 상태("Gr")로서 가지며 점진적으로 더 프로그램된 메모리 상태들("A", "B", "C")을 가진 예시적 4-상태 메모리 어레이의 임계 전압 분포를 도시한 것이다.
도 7(2)는 도 7(1)에 도시된 4개의 가능한 메모리 상태를 나타내기 위한 바람직한 2-비트 LM 코딩을 도시한 것이다.
도 8(1)은 예시적 8-상태 메모리 어레이의 임계 전압 분포를 도시한 것이다.
도 8(2)은 도 8(1)에 도시된 8개의 가능한 메모리 상태를 나타내기 위한 바람직한 3-비트 LM 코딩을 도시한 것이다.
도 9는 메모리 셀 어레이에 대해 한 뱅크의 감지모듈을 내포하는, 도 1에 도시된 판독/기입 회로를 도시한 것이다.
도 10은 도 9에 도시된 감지모듈의 바람직한 구성을 개략적으로 도시한 것이다.
도 11은 도 10에 도시된 판독/기입 스택을 더 상세히 도시한 것이다.
도 12는 감지 증폭기 회로에 대한 예시적 실시예를 개요적으로 도시한 것이다.
도 13은 도 12의 회로를 사용한 감지 동작의 예를 도시한 것이다.
도 14는 도 12의 회로를 사용한 록아웃 감지 동작의 예를 도시한 것이다.
도 15는 도 12의 회로를 사용한 2개의 강제된 값을 갖는 신속 패스 기입 동작의 예를 도시한 것이다.
도 16은 도 12의 회로를 사용한 3개의 강제된 값을 갖는 신속 패스 기입 동작의 예를 도시한 것이다.
도 17은 도 12의 회로를 사용한 플로팅 신속 패스 기입 동작의 예를 도시한 것이다.
도 18은 도 12의 회로를 사용한 외부 바이어스 전압을 사용하여 셀 전류를 측정하는 예를 도시한 것이다.
도 19는 감지 증폭기 회로에 대한 제 2 예시적 실시예를 개요적으로 도시한 것이다.
도 20a 및 도 20b는 도 12 및 도 19의 회로에 대한 2진 프로그램 동작에 대한 각각의 파형이다.
도 21a 및 도 21b는 도 12 및 도 19의 회로에 대한 2진 프로그램 검증 동작에 대한 각각의 파형이다.
도 22a 및 도 22b는 도 12 및 도 19의 회로에 대한 복수-상태 프로그램 검증 동작에 대한 각각의 파형이다.
도 23은 감지 증폭기 회로에 대한 제 3 예시적 실시예를 개요적으로 도시한 것이다.

메모리 시스템

도 1 내지 도 11은 본 발명의 여러 측면이 구현될 수 있는 메모리 시스템의 예를 도시한 것이다.

도 1은 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록을 개요적으로 도시한 것이다. 메모리 칩(100)은 2차원 어레이의 메모리 셀(200), 제어회로(210), 그리고 디코더, 판독/기입 회로 및 멀티플렉서와 같은 주변회로를 포함한다.

메모리 어레이(200)는 행(row) 디코더(230)(230A, 230B로 분할된)를 통해 워드라인에 의해서 그리고 컬럼 디코더(260)(260A, 260B로 분할된)를 통해 비트라인에 의해 어드레스될 수 있다(도 4 및 도 5 참조). 판독/기입 회로(270)(270A, 270B로 분할된)는 한 페이지의 메모리 셀이 병렬로 판독 또는 프로그램될 수 있게 한다. 데이터 I/O 버스(231)는 판독/기입 회로(270)에 결합된다.

바람직한 실시예에서, 한 페이지는 동일 워드라인을 공유하는 인접한 한 행의 메모리 셀로부터 구성된다. 한 행의 메모리 셀이 복수의 페이지로 분할되는 또 다른 실시예에서, 판독/기입 회로(270)를 개개의 페이지에 멀티플렉스하기 위해 블록 멀티플렉서(250)(250A 및 250B로 분할된)가 제공된다. 예를 들어, 홀수 컬럼의 메모리 셀과 짝수 컬럼의 메모리 셀로 각각 형성된 2개의 페이지는 판독/기입 회로에 멀티플렉스된다.

도 1은 여러 주변회로에 의한 메모리 어레이(200)에의 액세스가 각 측에 액세스 라인 및 회로의 밀도가 절반으로 감소되게 어레이의 양 대향측 상에 대칭형으로 구현된 바람직한 배열을 도시한 것이다. 이에 따라, 행 디코더는 행 디코더(230A, 230B)로 분할되고 컬럼 디코더는 컬럼 디코더(260A, 260B)로 분할된다. 한 행의 메모리 셀이 복수의 페이지로 분할되는 실시예에서, 페이지 멀티플렉서(250)는 페이지 멀티플렉서(250A, 250B)로 분할된다. 마찬가지로, 판독/기입 회로(270)는 어레이(200)의 하부로부터 비트라인에 연결하는 판독/기입회로(270A)와 어레이(200)의 상부로부터 비트라인에 연결하는 판독/기입 회로(270B)로 분할된다. 이에 따라, 판독/기입 모듈의 밀도, 따라서 감지모듈(380)의 밀도가 근본적으로 절반으로 감소된다.

제어회로(110)는 메모리 어레이(200)에 메모리 동작을 수행하기 위해 판독/기입 회로(270)와 공조하는 칩 상에 제어기이다. 제어회로(110)는 전형적으로 상태머신(112) 및 그외에, 칩 상에 어드레스 디코더 및 파워 제어 모듈(명백히 도시되지 않음)과 같은 회로를 포함한다. 상태머신(112)은 메모리 동작의 칩 레벨의 제어를 제공한다. 제어회로는 외부 메모리 제어기를 통해 호스트와 통신한다.

메모리 어레이(200)는 전형적으로 행 및 열로 배열되고 워드라인 및 비트라인에 의해 어드레스될 수 있는 2차원 어레이의 메모리 셀로서 구성된다. 어레이는 NOR형 혹은 NAND형 아키텍처에 따라 형성될 수 있다.

도 2는 비휘발성 메모리 셀을 개요적으로 도시한 것이다. 메모리 셀(10)은 플로팅 게이트 또는 유전층과 같은 전하 저장유닛(20)을 갖는 전계효과 트랜지스터에 의해 구현될 수 있다. 또한, 메모리 셀(10)은 소스(14), 드레인(16), 및 제어 게이트(30)를 포함한다.

최근에 사용되는 상업적으로 성공한 많은 비휘발성 고체상태 메모리 장치가 있다. 이들 메모리 장치는 각 유형이 하나 이상의 전하저장 소자를 갖는 것인 서로 다른 유형의 메모리 셀을 채용할 수 있다.

전형적인 비휘발성 메모리 셀은 EEPROM 및 플래시 EEPROM을 포함한다. EEPROM 셀 및 이들을 제조하는 방법의 예가 미국특허 5,595,924에 주어져 있다. EEPROM 셀, 메모리 시스템에서 이들의 사용 및 이들을 제조하는 방법의 예는 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421, 6,222,762에 주어져 있다. 특히, NAND 셀 구조를 가진 메모리 장치의 예가 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 유전 저장 소자를 이용하는 메모리 장치의 예가, Eitan et al, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545, 및 미국특허 5,768,192 및 6,011,725에 기술되어 있다.

실제로, 셀의 메모리 상태는 일반적으로 기준전압이 제어 게이트에 인가될 때 셀의 소스 전극 및 드레인 전극을 지나는 도통전류를 감지함으로써 판독된다. 이에 따라, 셀의 플로팅 게이트 상에 각각의 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 관한 대응하는 도통전류가 검출될 수 있다. 유사하게, 플로팅 게이트에 프로그램될 수 있는 전하의 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도통전류 윈도우를 정의한다.

대안적으로, 분할된 전류 윈도우 중에서 도통전류를 검출하는 대신에, 테스트되는 주어진 메모리 상태에 대한 임계 전압을 제어 게이트에 설정하고 도통전류가 임계전류보다 낮은지 아니면 높은지를 검출하는 것이 가능하다. 일 구현예에서 임계전류에 대한 도통전류의 검출은 도통전류가 비트라인의 커패시턴스를 통해 방전하는 방전률을 조사함으로써 달성된다.

도 3은 언제든 선택적으로 플로팅 게이트가 저장하고 있을 수 있는 4개의 서로 다른 전하(Q1 ~ Q4)에 대해 소스-드레인 전류(I_D)와 제어 게이트 전압(V_CG) 간에 관계를 도시한 것이다. V_CG에 대한 I_D의 4개의 실선 곡선은 4개의 가능한 메모리 상태에 대응하여 각각 메모리 셀의 플로팅 게이트 상에 프로그램될 수 있는 4개의 가능한 전하 레벨을 나타낸다. 예로서, 한 집단의 셀의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위일 수 있다. 각각 하나는 소거된 상태이고 7개는 프로그램된 상태를 나타내는 8개의 가능한 메모리 상태 "0", "1", "2", "3", "4", "5", "6", "7"은 임계 윈도우를 각각 0.4의 간격으로 8개의 영역으로 분할함으로써 구별될 수 있다. 예를 들면, 기준전류로서 0.05㎂의 I_REF가 도시된 바와 같이 사용된다면, Q1으로 프로그램된 셀은 VCG = 0.43V 및 0.88V에 의해 구별되는 임계 윈도우의 영역에서 곡선이 I_REF와 교차하기 때문에 메모리 상태 "1"에 있는 것으로 간주될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다.

전술한 바로부터 알 수 있듯이, 메모리 셀에 더 많은 상태들이 저장되게 할수록, 임계 윈도우는 더욱 미세하게 분할된다. 예를 들면, 메모리 장치는 -1.5V 내지 5V 범위의 임계전압을 갖는 메모리 셀을 가질 수 있다. 이것은 최대 6.5V의 폭을 제공한다. 메모리 셀이 16개의 상태를 저장한다면, 각 상태는 임계 윈도우에서 35OmV 내지 45OmV를 점유할 수 있다. 이것은 요구되는 분해능을 달성할 수 있기 위해서 프로그래밍 동작 및 판독동작에 있어 더 높은 정밀도를 요구할 것이다.

도 4는 NOR 어레이 메모리 셀의 예를 도시한 것이다. 메모리 어레이(200)에서, 각 한 행의 메모리 셀은 이들의 소스(14) 및 드레인(16)에 의해 데이지 체인 방식으로 연결된다.이 설계를 가상 접지 설계라고도 한다. 한 행에 셀(10)은 이들의 제어 게이트(30)가 워드라인, 이를테면 워드라인(42)에 연결된다. 한 컬럼에 셀은 이들의 소스 및 드레인이 각각 비트라인(34, 36)과 같은 선택된 비트라인에 연결된다.

도 5a는 NAND 스트링으로 구성된 일렬의 메모리 셀을 개요적으로 도시한 것이다. NAND 스트링(50)은 소스 및 드레인이 데이지 체인으로 연결된 직렬의 메모리 트랜지스터(M1, M2,...Mn)(예를 들면, n = 4, 8, 16 혹은 그 이상)로 구성된다. 한 쌍의 선택 트랜지스터(S1, S2)는 각각 NAND 스트링의 소스 단자(54) 및 드레인 단자(56)를 통해 메모리 트랜지스터의 체인이 외부에 연결되는 것을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스 라인에 결합된다(도 5b 참조). 마찬가지로, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 스트링의 드레인 단자는 메모리 어레이의 비트라인에 결합된다. 체인 내 각 메모리 트랜지스터(10)는 메모리 셀로서 작용한다. 이것은 의도하는 메모리 상태를 나타내기 위해서 주어진 전하량을 저장하기 위해 전하 저장 요소(20)를 갖는다. 각각의 메모리 트랜지스터의 제어 게이트(30)는 판독 동작 및 기입 동작에 대해 제어할 수 있게 한다. 도 5b에서 알게 되는 바와 같이, 한 행의 NAND 스트링의 대응하는 메모리 트랜지스터의 제어 게이트(30)는 모두가 동일 워드라인에 연결된다. 마찬가지로, 선택 트랜지스터(S1, S2) 각각의 제어 게이트(32)는 각각 이의 소스 단자(54) 및 드레인 단자(56)를 통해 NAND 스트링에 대한 제어 액세스를 제공한다. 마찬가지로, 한 행의 NAND 스트링의 대응하는 선택 트랜지스터의 제어 게이트(32)은 모두가 동일 선택라인에 연결된다.

NAND 스트링 내의 어드레스된 메모리 트랜지스터(10)가 프로그래밍 동안에 판독되거나 검증될 때, 이의 제어 게이트(30)엔 적합한 전압이 공급된다. 동시에, NAND 스트링(50) 내의 어드레스되지 않은 나머지 메모리 트랜지스터는 이들의 제어 게이트에 충분한 전압을 인가함으로써 완전히 턴 온 된다. 이에 따라, 개개의 메모리 트랜지스터의 소스에서 NAND 스트링의 소스 단자(54)로 그리고 마찬가지로 개개의 메모리 트랜지스터의 드레인에 대해서는 셀의 드레인 단자(56)로의 도통경로가 유효하게 만들어진다. 이러한 NAND 셀 구조를 갖는 메모리 장치가 미국특허 5,570,315, 5,903,495 및 6,046,935에 기술되어 있다.

도 5b는 도 5a에 도시된 것과 같은 NAND 스트링(50)으로부터 구성되는, NAND 어레이(200)의 메모리 셀의 예를 도시한 것이다. NAND 스트링의 각 컬럼을 따라, 비트라인(36)과 같은 비트라인이 각 NAND 스트링의 드레인 단자(56)에 결합된다. 각 한 뱅크의 NAND 스트링을 따라, 소스 라인(34)과 같은 소스 라인이 각 NAND 스트링의 소스 단자(54)에 결합된다. 한 뱅크의 NAND 스트링 내에 한 행의 메모리 셀을 따라 제어 게이트 또한, 워드라인(42)과 같은 워드라인에 연결된다. 한 뱅크의 NAND 스트링 내에 한 행의 선택 트랜지스터를 따라 제어 게이트는 선택라인(44)과 같은 선택라인에 연결된다. 한 뱅크의 NAND 스트링 내에 전체 한 행의 메모리 셀은 한 뱅크의 NAND 스트링의 워드라인 및 선택라인에 적합한 전압에 의해 어드레스될 수 있다. NAND 스트링 내에 한 메모리 트랜지스터가 판독되고 있을 때, 그 스트링 내에 나머지 메모리 트랜지스터는 이들의 연관된 워드라인을 통해 확실히 턴 온 되므로 스트링을 통하는 전류는 근본적으로 판독되는 셀 내 저장된 전하의 레벨에 의존한다.

프로그램 및 검증

도 6은 일련의 교번하는 프로그램/검증 사이클에 의해 한 페이지의 메모리 셀을 목표 메모리 상태로 프로그램하기 위한 전형적인 기술을 도시한 것이다. 프로그래밍 전압(V_PGM)은 결합된 워드라인을 통해 메모리 셀의 제어 게이트에 인가된다. V_PGM은 초기 전압 레벨(V_PGM0)부터 시작하는 계단 파형 형태의 일련의 프로그래밍 전압 펄스이다. 매번 플로팅 게이트에 증분적 전하들을 더하려는 시도로, 프로그램되는 셀에는이 일련의 프로그래밍 전압 펄스가 가해진다. 프로그래밍 펄스들 사이에서, 셀은 이의 소스-드레인 전류를 구획점 레벨에 관하여 판정하기 위해 다시 판독되거나 검증된다. 다시 판독하는 프로세스는 하나 이상의 감지 동작을 수반할 수 있다. 프로그래밍은 셀이 목표 상태에 도달한 것으로 검증되었을 때 그 셀에 대해 중단된다. 사용되는 프로그래밍 펄스 열(train)은 메모리 셀의 전하 저장 유닛에 프로그램된 축적된 전자를 상쇄시키기 위해서 증가된 기간 또는 진폭을 가질 수 있다. 프로그래밍 회로는 일반적으로 일련의 프로그래밍 펄스를 한 선택된 워드라인에 인가한다. 이렇게 하여, 제어 게이트가 워드라인에 결합된 한 페이지의 메모리 셀은 함께 프로그램될 수 있다. 페이지의 메모리 셀이 이의 목표 상태로 프로그램되어졌을 때는 언제나, 페이지의 모든 셀이 프로그램-검증되어질 때까지 다른 셀들이 계속하여 프로그램되고 있을 똥안 프로그램-금지된다.

메모리 상태 분할의 예

도 7(1)은 소거된 상태를 접지 상태("Gr")로서 가지며 점진적으로 더 프로그램된 메모리 상태들("A", "B", "C")을 가진 예시적 4-상태 메모리 어레이의 임계 전압 분포를 도시한 것이다. 판독 동안에, 4개의 상태는 3개의 구분 구획점(D_A 내지 Dc)에 의해 구분된다.

도 7(2)는 도 7(1)에 도시된 4개의 가능한 메모리 상태를 나타내기 위한 바람직한 2-비트 LM 코딩을 도시한 것이다. 메모리 상태(즉, "Gr", "A", "B", "C") 각각은 한 쌍의 "상위, 하위" 코드 비트, 즉 각각 "11", "01", "00" 및 "10"에 의해 표현된다. "LM" 코드는 미국특허 6,657,891에 개시되어져 있고 전하들에 큰 변화를 요구하는 프로그램 동작을 피함으로써 이웃한 플로팅 게이트 간에 전계 효과 결합을 감소시키는데 잇점이 있다. 코딩은 2 코드 비트인 "하위" 및 "상위" 비트가 개별적으로 프로그램되고 판독될 수 있게 설계된다. 하위 비트를 프로그램할 때, 셀의 임계 레벨은 "소거된" 영역에 있거나 임계 윈도우의 "하위 중앙" 영역으로 이동된다. 상위 비트를 프로그램할 때, 이들 두 영역 중 어느 하나에 있는 셀의 임계 레벨은 임계 윈도우의 "하위 중간" 영역 내 약간 더 높은 레벨까지 더욱 높아진다.

도 8(1)은 예시적 8-상태 메모리 어레이의 임계 전압 분포를 도시한 것이다. 각 메모리 셀의 가능한 임계 전압은 8개의 가능한 메모리 상태, "Gr", "A", "B", "C", "D", "E", "F" 및 "G"을 구분하기 위해 8개의 영역으로 분할되는 임계 윈도우에 걸쳐 있다. "Gr"은 접지 상태이고, 이는 조밀해진 분포 내의 소거된 상태이고 "A" 내지 "G"은 7개의 점진적으로 프로그램된 상태들이다. 판독 동안에, 8개의 상태는 8개의 구분 구획점(D_A 내지 D_G)에 의해 구분된다.

도 8(2)은 도 8(1)에 도시된 8개의 가능한 메모리 상태를 나타내기 위한 바람직한 3-비트 LM 코딩을 도시한 것이다. 8개의 메모리 상태 각각은 3가지 "상위, 중위, 하위" 비트들, 즉 각각 "111", "011", "001", "101", "100", "000", "010" 및 "110"로 나타낸다. 코딩은 3 코드 비트들인 "하위", "중위" 및 "상위" 비트들이 개별적으로 프로그램되고 판독될 수 있게 설계된다. 이에 따라, 첫 회에, 하위 페이지 프로그래밍은 하위 비트가 "1"이라면 셀을 "소거된" 또는 "Gr" 상태에 있게 하고 혹은 하위 비트가 "0"이라면 "하위 중간" 상태로 프로그램되게 한다. 기본적으로, "Gr" 또는 "접지" 상태는 깊게 소거된 상태들을 협 범위의 임계 값들 이내로 프로그램되게 함으로써 조밀한 분포를 갖는 "소거된" 상태이다. "하위 중간" 상태는 메모리 상태 "B"와 "D" 사이를 아우르는 넓은 분포의 임계 전압을 가질 수 있다. 프로그램 동안에, "하위 중간" 상태는 D_B와 같은 넓은 구획점 임계 레벨에 관하여 검증될 수 있다. 중위의 비트를 프로그램할 때, 셀의 임계 레벨은 하위 페이지 프로그래밍으로부터 비롯된 두 영역 중 하나로부터 시작하여 4개의 가능한 영역 중 하나로 이동할 것이다. 상위 비트를 프로그램할 때, 셀의 임계 레벨은 중위 페이지 프로그래밍으로부터 비롯된 4개의 가능한 영역중 하나로부터 시작하여 8개의 가능한 메모리 상태 중 하나로 이동할 것이다.

감지회로 및 기술

도 9는 도 1에 도시된 판독/기입 회로들(270A, 270B)을 도시한 것으로, 메모리 셀 어레이에 대해 한 뱅크의 p개의 감지모듈들을 내포한다. 병렬로 동작하는 전체 한 뱅크의 p 감지모듈(480)은 한 행을 따른 한 블록(또는 페이지)의 p 셀들(10)이 병렬로 판독 또는 프로그램될 수 있게 한다. 근본적으로, 감지모듈1은 셀1에 전류(I₁)을 감지할 것이며, 감지모듈2는 셀2에 전류(I₂)을 감지할 것이며,...,감지모듈 p는 셀p에 전류(I_p)를 감지할 것이며, 등등이 행해진다. 소스 라인(34)에서 결집 노드(CLSRC)로 그리고 이로부터 접지로 흘러나가는 페이지에 대한 총 셀 전류(i_TOT)는 p 셀들 내 모든 전류들의 합이 될 것이다. 종래의 메모리 아키텍처에서, 한 공통의 워드라인을 가진 한 행의 메모리 셀들은 2 이상의 페이지들을 형성하는데, 여기서 한 페이지 내 메모리 셀들이 병렬로 판독 및 프로그램된다. 2개의 페이지들을 가진 한 행의 경우, 한 페이지는 우수 비트라인들에 의해 액세스되고 다른 한 페이지는 기수 비트라인들에 의해 액세스된다. 한 페이지의 감지회로들은 언제든 우수 비트라인들에 결합되거나 아니면 기수 비트라인들에 결합된다.이 경우, 각각 개개의 페이지들에 판독/기입 회로들(270A, 270B)을 멀티플렉스하기 위해 페이지 멀티플렉서들(250A, 250B)이 제공된다.

56nm 기술에 기반한 현재 생산되는 칩들에서는 p > 64000이고 43nm 32 G비트 x 4 칩에서는 p > 150000이다. 바람직한 실시예에서, 블록은 연속한 전체 한 행의 셀들이다. 이것이, 페이지가 각각 인접 비트라인들에 결합된 한 행의 인접 메모리 셀들로부터 구성되는 소위 "전(all) 비트라인" 아키텍처이다. 또 다른 실시예에서, 블록은 행 내 셀들의 일부이다. 예를 들면, 일부 셀들은 전체 행의 반 혹은 전체 행의 1/4일 수도 있을 것이다. 일부 셀들은 연속한 인접 셀들일 수도 있고 혹은 하나 걸러 한 셀, 혹은 소정 수의 셀을 걸러 한 셀들일 수도 있을 것이다. 각각의 감지모듈은 비트라인을 통해 메모리 셀에 결합되며 메모리 셀의 도통전류를 감지하기 위한 감지 증폭기를 포함한다. 일반적으로, 판독/기입 회로들이 메모리 어레이의 서로 대향한 양측 상에 분포된다면, 한 뱅크의 p개의 감지모듈들은 2세트의 판독/기입 회로들(270A, 270B) 사이에 분포될 것이다.

도 10은 도 9에 도시된 감지모듈들의 바람직한 구성을 개략적으로 도시한 것이다. p 감지모듈들을 내장하는 판독/기입 회로들(270A, 270B)은 한 뱅크의 판독/기입 스택들(400)로 그룹화된다.

도 11은 도 10에 도시된 판독/기입 스택들을 상세히 도시한 것이다. 각각의 판독/기입 스택(400)은 한 그룹의 k개의 비트라인에 병렬로 동작한다. 한 페이지가 p = r*k 비트라인을 갖고 있다면, r개의 판독/기입 스택(400-1,..., 400-r)이 있게 될 것이다. 근본적으로, 아키텍처는 각 스택의 k 감지모듈들을 공간 절약을 위해 한 공통의 프로세서(500)가 담당하게 하는 아키텍처이다. 공통 프로세서(500)는 감지모듈(480)에 그리고 데이터 래치(430)에 위치된 래치 내 저장될 업데이트된 데이터를 이들 래치 내 현재값과 상태머신(112)으로부터의 제어에 기초하여 계산한다. 공통 프로세서의 상세한 설명은 전체 개시된 바를 참조로 여기 포함시키는 2006년 6월 29일 미국특허출원공개번호 US-2006-0140007-A1에 기술되어 있다.

병렬로 동작하는 분할된 판독/기입 스택들(400)을 전체 한 뱅크로 함으로써 한 행을 따른 한 블록(혹은 페이지)의 p 셀들이 병렬로 판독 혹은 프로그램될 수 있게 된다. 이에 따라, 전체 한 행의 셀들에 대해 p개의 판독/기입 모듈들이 있게 될 것이다. 각 스택이 k 메모리 셀들을 맡고 있으므로, 뱅크 내 판독/기입 스택들의 총 수는 r = p/k로 주어진다. 예를 들어, 뱅크에 스택 수가 r개이면, p = r*k가 된다. 일예의 메모리 어레이는 p = 150000, k = 8을 가질 수 있고 따라서 r = 18750이다.

400-1과 같은 각각의 판독/기입 스택은 근본적으로 병렬로 한 부분의 k 메모리 셀들을 맡는 한 스택의 감지모듈들(480-1 내지 480-k)을 내포한다. 페이지 제어기(410)는 라인(411)을 통해 제어 및 타이밍 신호들을 판독/기입회로(370)에 제공한다. 페이지 제어기 자체는 라인들(311)을 통해 메모리 제어기(310)에 의존한다. 각각의 판독/기입 스택(400) 간에 통신들은 상호연결 스택 버스(431)에 의해 행해지고 페이지 제어기(410)에 의해 제어된다. 제어 라인들(411)은 페이지 제어기(410)로부터 제어 및 클럭신호들을 판독/기입 스택들(400-1)의 구성성분들에 제공한다.

바람직한 배열에서, 스택 버스는 공통 프로세서(500)와 한 스택의 감지모듈(480) 간에 통신을 위한 SABus(422)와, 프로세서와 한 스택의 데이터 래치(430) 간에 통신을 위한 DBus(423)으로 분할된다.

한 스택의 데이터 래치(430)은 스택에 연관된 각 메모리 셀에 하나씩 데이터 래치들(430-1 내지 430-k)을 포함한다. I/O 모듈(440)은 데이터 래치들이 데이터를 I/O 버스(231)를 통해 외부와 교환할 수 있게 한다.

또한, 공통 프로세서는 오류상태와 같은 메모리 동작의 상태를 나타내는 상태신호를 출력하기 위한 출력(507)을 포함한다. 상태신호는 Or-결선 구성으로 FLAG 버스(509)에 연결된 n-트랜지스터(550)의 게이트를 구동하기 위해 사용된다. FLAG 버스는 바람직하게는 제어기(310)에 의해 프리차지되고 판독/기입 스택들 중 어느 것에 의해 상태신호가 발현되었을 때 풀-다운 될 것이다.

감지모듈(480)에 관하여, 다수의 배열이 가능하며 다음 단락은 한 특정한 한 세트의 실시예를 상세히 나타낸다. 또한, 위에 주어진 배열에 이익이 ㄷ도되게 탑재될 수 있는 감지모듈에 대한 여러 실시예는 미국특허 7,593,265 및 7,957,197에 전개되어 있다. 로우 서플라이 전압에서 동작할 수 있는 저 노이즈 감지 회로를 가진 비휘발성 메모리 장치를 개시하는 미국특허 7,046,568와, 접지 루프에 기인한 소스 바이어스 오류의 문제를 완화시키기 위해 페이지 내 각 메모리 셀의 소스에 가까운 워드라인 전압을 참조하는 방법을 개시하는 미국특허 7,173,854와, 페이지를 따른 각 메모리 셀의 소스를 소정의 페이지 소스 전압으로 규제하기 위한 메모리 장치 및 방법을 개시하는 미국특허 7,447,079를 참조한다.

콤팩트한 감지 증폭기

이 단락은 앞에 단락들에 제시된 판독/기입 회로에서 사용하기 위한 감지모듈(480-i)에 대한 특정한 배열을 고찰한다. 도 12는 이러한 콤팩트하고 다목적의 감지 증폭기를 나타낸 것으로, 이의 동작의 여러 측면들이 도 13 내지 도 18에 관하여 도시되었다. 논의되는 바와 같이, 이의 다른 특징들 중에서도이 감지 증폭기 배열은 데이터 스캔을 행하면서 비트라인을 선-충전하는 방법을 제공한다. 또 다른 특징은 감지 증폭기 회로가 동적 래치를 사용하여 신속 패스 기입(QPW) 기술에서 사용되는 3개의 서로 다른 비트라인 레벨들을 설정하는 방법을 제공할 수 있는 것으로, 신속 패스 기입은 프로그램하기 위해 선택된 한 주어진 워드라인을 따른 셀이 프로그램 동안 활성화, 금지, 또는 부분적으로 금지될 수 있는 기술이다. (신속 패스 기입의 더 자세한 것은 미국특허 7,345,928을 참조한다). 또한, 이것은 셀 전류를 측정하는 통상적인 방법을 제공할 수 있다.

도 12를 더 상세히 고찰하면, 이것은 BL에서 비트라인에(아래 좌측에비트라인 선택 스위치 BLS(623) 밑에) 그리고 SBUS에서 버스에(요소 FLAG(601) 밑에 SEL(609)의 좌측에) 연결될 수 있는 감지 증폭기 회로를 도시한다. 수신되는 (아래 중간) 입력 신호(CLK)는 커패시터 CSA(631)의 하측 플레이트에 공급될 수 있다. 이때, 감지 증폭기는 하이 전압 서플라이 레벨(VDDSA) 및 접지에 연결된다.

래치 회로 FLAG(601)는 노드(FLG)를 가진 제 1 레그 및 노드(INV)를 가진 제 2 레그를 갖고 있고, 이들 레그 각각은 다른 레그에 한 쌍의 직렬 연결된 트랜지스터의 게이트에 교차 결합된 자신들의 노드를 갖는다. 또한, 제 1 레그 및 제 2 레그 각각은 603에 대해 STF에 의해 그리고 605에 대해 FRB에 의해 각각 PMOS에 의해 형성된 스위치를 포함하며, 그럼으로써 레그 각각은 노드 위에서 이에 의해 오프할 수 있다. 이어, 노드(FLG) 상에 레벨은 제어 신호(SEL)로 스위치(609)를 통해 SBUS에서 버스에 연결될 수 있다. 래치는 607에 신호(RST)를 통해 리셋될 수 있고 INV이 접지에 설정될 수 있게 한다.

비트라인(BL)은 비트라인 선택 스위치 BLS(623) 및 비트라인 클램프BLC(621)를 사용하여 노드(COM)에 선택적으로 연결될 수 있다. 노드(COM)는 또한 스위치 BLX(625)에 의해 하이 서플라이 레벨에 직접 연결될 수 있다. 비트라인 선택 회로와 래치 FLAG(601) 사이에는 감지 증폭기의 중간 회로가 있다. 노드(COM) 외에 스위치 BLY(627)을 사용하여 COM 노드에 연결될 수 있는 노드(MUX)가 있다. 또한, 노드(MUX)는, MUX와 VDDSA 사이에 FLA(615)와 직렬로 연결되는 PMOS(613)의 게이트에 FLG이 연결될 때 FLG 상에 레벨에 따라, FLA에 의해 PMOS(615) 제어기의 사용에 의해 하이 서플라이 레벨에 연결될 수 있다.

내부 노드(SEN)는 H00 장치(639)에 의해 MUX 노드, 그리고 XXO 장치(633)에 의해 COM 노드에 연결되거나, 혹은 이로부터 분리될 수 있다. 또한, 커패시터 CSA(631)의 탑 플레이스는 감지 증폭기의 내부 SEN 노드에 연결된다. CSA(631)의 하부 플레이트에 연결되는 것 외에도, CLK 신호는 또한, 독립적으로 제어가능한 장치 STRO(637)과 직렬로 연결된 트랜지스터(635) -이의 게이트는 SEN 노드에 연결되어 있다- 에 의해 MUX 노드에 연결된다. 스위치 FCO(611)는 노드(MUX)가 래치(601)의 FLG 노드 상에 레벨에 연결되거나, 이로부터 분리될 수 있게 한다.

도 12에 요소들의 배열은 데이터 전송과 동시에 비트라인을 선-충전하는 능력을 포함하여, 다수의 유용한 특성을 갖는다. 비트라인 선택 스위치들을 통한 비트라인 선-충전 동안에, MUX 노드는 파워 서플라이 전압 레벨에 머무를 필요가 있다. 데이터 스캔(데이터 전송이라고도 함) 동안에, FLG 노드로부터의 데이터 정보는 SBUS 노드에 보내질 필요가 있다. 결국, SBUS 노드는 토글한다. 장치 FCO(611)는 MUX 노드를 SBUS 노드로부터 격리시킬 수 있기 때문에, MUX 노드는 데이터 전송 동안 방해받지 않을 것이다. 이렇게 하여, 비트라인은 데이터 전송이 일어남과 동시에 선-충전될 수 있다. 따라서, 메모리 회로의 수행은 이들 동작 둘 다를 동시에 행할 수 있음에 의해 개선될 수 있다.

도 12의 배열의 또 다른 유용한 특성은 이것이 신속 패스 기입(QPW)의 3개의 비트라인 값(허용, 금지, 부분적 금지)이 동적 래치 배열을 사용하여 강제될 수 있게 한다는 것이다. 이러한 "3 BL QPW" 동안에, 금지된 비트라인 경우에 대해, MUX 노드는, 스캔 동작 동안에, 확고히 VDDSA 레벨에 유지될 수 있다. 스위치들의 배열은 SEN 노드가 누설되는 것을 방지하며, 따라서 SEN 노드의 전압이 유지될 수 있다. CLK 노드는 전압을 금지된 비트라인에 공급한다. 금지된 비트라인의 SEN 노드는 하이 레벨까지 선-충전하고, CLK 전압 레벨을 CLK-SEN-STRO-BLY-BLC-BLS 경로를 통해, 금지된 BL에 보낸다.

또한, 도 12의 배열은 용이하게 셀 전류 측정을 할 수 있게 한다. 선택된 비트라인의 전압은 SBUS-SEL-FLG-FCO-MUX-BLY-COM-BLC-BLS 경로를 통해 칩의 외부 패드로부터 공급될 수 있다. 이것은 대응하는 FLG 노드가 아날로그 전압 레벨에 있을 필요가 있음을 의미하는데, STF 장치를 턴 오프하는 것 외에도, INV 노드는 RST 장치에 의해 접지로 끌어내린다. RST 노드 논리 하이 레벨에 바이어스하는 것은 INV 노드를 접지에 끌어내려 유지할 수 있다.

도 12의 감지 증폭기를 위한 동작의 서로 다른 모드들 중 일부가 도 13 내지 도 18을 참조하여 논의된다.

비-록아웃 판독/프로그램 검증 동작

제 1 예로서, 동작의 비-록아웃 판독 또는 프로그램 검증 모드가 도 13에 관하여 도시되었다. 초기에, (1)에 의해 도시된 바와 같이, H00(639) 장치 및 FCO(611) 장치가 턴 온되어, FLG가 초기에 접지에 있을 때 SEN 노드를 FLG 노드를 통해 방전한다. 이어 비트라인은 (2)에 의해 도시된 바와 같이, BLS(623)-BLC(621)-BLX(625) 장치들을 통해 선-충전한다. 다음에, (3)에 도시된 바와 같이, SEN 노드는 H00(639) 장치 및 FLA(615) 장치를 통해 어떤 전압 레벨까지 선-충전한다. 이어 CLK에 레벨은 상승하고 이어 XX0(633) 장치가 턴 온된다, (4). 이어, SEN 노드가 전개(develop)하게 될 것이며, 메모리 셀이 도통된다면, SEN 노드는 방전될 것이며, 그렇지 않다면 SEN 노드는 거의 방전하지 않을 것이다.

SEN 노드가 전개한 후에, 장치는 CLK 노드를 접지에 끌어내린다. 다음에, FRB(605) 장치는 턴 오프되고, RST(607) 장치는 턴 온되어((6)에서) FLG 노드를 하이 VDDSA 전압 레벨에 리셋한다. 이어, FRB(605) 장치가 턴 온되고 RST(607) 장치가 턴 오프된다. 이어, FCO(611) 장치가 턴 온되어 MUX 노드를 FLG 노드로부터 선-충전한다. 다음에, 메모리는 STF(603) 장치를 턴 오프시키고, 이어 (8)에 도시된 바와 같이, STRO(637) 장치를 턴 온시켜 FLG 노드를 전개한다. 이전에 SEN에 레벨은 장치(635)가 온하여 있는지 여부를 판정할 것이고, 이어 레벨이 FLG 노드 상에서 전개하게 될 것인지를 판정할 것이다. 일단 FLG 노드가 전개를 마치면, STRO(637) 장치는 턴 오프된다.

이에 따라, 비트라인(BL)을 따른 선택된 셀의 상태는 노드(SEN) 상에 값을 설정하기 위해 사용되고, 이로부터 FLG 노드에 전송된다. 이 시점에서, SEL(609) 장치는 턴 온되어 FLG의 값을 SBUS로 전송할 수 있다. 또한, 일단 결과가 SEN 노드에서 FLG 노드로 전송되어진 것이면, 장치 FCO(611)는 감지 증폭기 회로의 나머지를 래치(601)로부터 격리시키기 위해 사용될 수 있고 그러면서도 여전히 FLG 노드 상에 래치된 값이 SEL(609)을 통해 전송되게 함에 유의한다. 결국, FLG 노드 상에 래치된 데이터는 다음 프로세스가 래치 FLAG(601)을 요구한다면 감지 증폭기가 다음 프로세스로 이동함과 동시에 스캔될 수 있다.

록아웃 판독/프로그램 검증 동작

제 2 동작 모드는 록아웃 판독/프로그램 검증 모드이다. 더 일반적인 비-록아웃 판독보다 다소 더 복잡한 프로세스가 일단 한 셀이 양(positive)의 판독 결과(FLG 하이)을 발생할 때 전류를 덜 인출하게 될지라도, 이것은 차후의 감지로부터 제거된다. 이것은 프로그래밍 록아웃과는 반대로, 일련의 감지 동작에서 추가의 감지로부터의 록아웃인 것에 유의한다. 예를 들면, 복수-상태 메모리에서 감지 동작은 데이터 판독을 위한 것이든, 프로그램-검증을 위한 것이든, 아니면 이외 다른 이유이든 간에, 종종 일련의 감지 동작을 포함할 것이다. 이것을 예시적 실시예의 맥락에 놓았을 때, 일련의 감지 동작은, 이 예에선, 셀의 비트라인을 선-충전하고, 감지 전압을 워드라인에 인가하고, 비트라인이 셀을 통해 방전하는지를 살펴봄으로써, 다수의 기준 파라미터에 대해 메모리 셀의 상태를 체크하는 것을 포함할 것이다. 이것은 상이한 상태들에 대응하는 일련의 증가하는 감지 전압들에 대해 행해진다. 그러나, 셀이 예를 들어 제 2 감지 전압에서 비트라인을 방전시키기에 충분히 도통한다면, 제 3의 더 높은 감지 전압에서 다시 프로세스를 반복하는 것은 추가의 정보를 공급하지 않을 것이며, 이를 위해서 그리고 후속 감지를 위해 사용되는 전류를 낭비하게 작용할 뿐이고, 따라서 판독은 록아웃한다.

제 1 판독 사이클 동안, 록아웃을 위한 동작은 도 13에서 (2)에 경우에 비트라인이 BLS-BLC-BLX 경로를 통해 선-충전되고, 이제 BL이 BLS-BLC-BLY-FLA 경로를 통해 선-충전하는 것을 제외하고, 도 13에 관하여 지금 논의된 비-록아웃 동작과 유사하다. 결국, 제 1 판독 패스의 끝에서, FLG 노드 상에 레벨은 바로 전 단락에서 기술된 바와 같이, VDDSA 또는 접지가 될 것이다. 제 2 및 후속 판독 사이클들에 대한 프로세스가 도 14에 관하여 예시된다. 제 2 패스(및 임의의 후속되는 패스들)는 다시 (1)에 도시된 바와 같이, H00(639) 및 FCO(611) 장치가 턴 온하여 FLG의 전압(VDDSA이거나 접지)을 SEN 노드에 보내는 것으로 시작한다.

한 세트의 부-프로세스는 (2)로서 표시되고, 여기에서 음의 감지가 수행되고 있다면, CLK는 어떤 레벨(예를 들면, 이것은 실제 구현예에서 0.6V 내지 1.7V일 수도 있을 것이다)까지 선-충전할 것이고, 반면 양의 감지라면, CLK는 접지에 머무를 것이다. 동시에, BLY(627) 및 STRO(637) 장치들은 턴 온하여 비트라인(BL)을 선-충전한다. FLG에서 외부 데이터 래치(이를테면 430-i, 도 11)로 데이터를 스캔하는 것은 동시에 일어날 수 있다(또한 (2)로서 도시되었다). 이것은 FLG 노드를 MUX 노드로부터 격리시킬 수 있는 스위치 FCO(611)에 기인한다. 노드(FLG) 상에 레벨이 FLA(615) 위에 장치(613)를 제어함에 유의한다. 원 FLG 데이터가 로우이라면, 비트라인은 613이 온하였을 때 BLS-BLC-BLY-FLA 경로를 통해 회복한다. 그렇지 않다면, 비트라인은 SEN-STRO-BLY-BLC-BLS 경로를 통해 CLK 레벨에 유지된다.

BL이 회복한 후에, STRO(637) 장치는 턴 오프되고, 이어 CLK은 접지에 끌어내린다. (4)에서, SEN 노드는 H00(639)-FLA(615) 장치들을 통해 선-충전된다. 이어, CLK 레벨은 상승하고,이 후에 XXO(633) 장치가 턴 온된다. SEN 노드는 (5)에 도시된 바와 같이 전개할 것이다. 메모리 셀이 도통한다면, SEN 노드는 방전될 것이고, 그렇지 않다면 SEN 노드는 거의 방전하지 않을 것이다. SEN 노드가 전개한 후에, 메모리는 CLK 노드를 접지로 끌어내린다. BLY(627) 장치는 턴 오프된다. 이어, FRB(605) 장치는 턴 오프되고 RST(607) 장치가 턴 온되어 FLG 노드를 VDDSA 전압 레벨에 리셋한다, (8). 이어, FRB(605) 장치는 턴 온되고 RST(607) 장치가 턴 오프된다. 이어, MUX 노드는 FCO(611) 장치를 턴 온함으로써 FLG 노드로부터 선-충전된다. (10)에 나타낸 바와 같이, STF(603) 장치는 턴 오프되고, 이어 STRO(637) 장치가 턴 온되어 FLG 노드를 635의 제어 게이트에 연결된 SEN에 값에 기초하여 전개한다. 이후에, 메모리는 STRO(637) 장치를 턴 오프하고 이어 STF(603) 장치를 턴 온한다. 일단 FLG 레벨이 전개되면, 이것은 이어 SEL(609)을 통해 SBUS로 스캔될 수 있다.

신속 패스 기입, 2개의 강제된 비트라인 값

프로그램 동작 동안, 셀을 프로그램하기 위해서 비트라인은 로우 전압(전형적으로 접지)에 바이어스되고, 반면 프로그램되지않을 혹은 검증된 셀은 이들의 비트라인을 하이에 바이어스되게 하여 추가의 프로그래밍으로부터 록아웃될 필요가 있다. 신속 패스 기입(QPW) 배열에서, 이들의 목표 레벨에 다가가고 있는 프로그래밍을 위해 선택된 셀은 이드르이 비트라인 레벨을 중간 값까지 상승시킴으로써 더 나은 정확도를 위해 프로그래밍 프로세스를 늦추기 위해서 부분적으로 금지된다. 이들 비트라인 값은 몇가기 방법으로 설정될 수 있다. 이 단락에서 이들 비트라인 값들 중 두 개가 강제되는 경우(또는 "2BL 강제"), 프로그램 활성화 값(0V) 및 QPW 부분적 금지 값(~0.7V) 둘 다 강제되고, 반면 프로그램 금지 경우에 비트라인은 초기에 하이로 설정된 된 후에 플로팅되게 놔둔다. 하이인 프로그램 금지 값 또한 강제되는(또는 "3BL 강제") 대안적 배열이 다음 단락에서 고찰된다.

도 15에 도시된 바와 같은 프로세스를 고찰하면, (1)에서 데이터는 SEL 장치(609)에 의해 SBUS로부터 FLG 노드 상에 설정된다. 비트라인이 금지된다면, 대응하는 FLG=VDDSA가 설정되고 반면 아니라면 FLG=접지이다. 이어 FLG 노드 상에 레벨은 (2)에서 비트라인 값을 설정하기 위해 사용되는데, BLS(623), BLC(621), BLY(627) 및 FCO(611) 노드는 하이 전압까지 상승된다. 이어, 비트라인은 이의 FLG 데이터에 따라, VDDSA 레벨까지 선-충전하거나 접지에 머무를 것이다. (3)에서, BLC(621)/BLY(627)/FCO(611) 장치들은 턴 오프되고 데이터는 다시 FLG 노드 상에 설정된다. 비트라인이 금지/QPW된다면, 대응하는 FLG 값은 VDDSA이 되고, 그렇지 않다면 FLG=접지이다.

(4)에서, BLC(621)/BLY(627) 노드들은 이어 다시 하이 전압까지 상승된다. 메모리는 -0.7V의 레벨을 BL 상에 설정하기 위해 예를 들면, QPW BL의 전압 레벨, 예를 들면 -0.7V(-2.5V의 VDDSA에 대해)을 제어하기 위해 사용될 전압 레벨까지 FCO(611) 장치의 게이트 노드를 상승시킬 것이다. 금지된 비트라인은 프로그래밍을 금지하기에 충분히 높은 레벨에서 플로팅할 것이다. QPW BL은 FCO-BLY-BLC-BLS 경로를 통해 선-충전되고, 프로그램된 BL은 동일 경로를 공유하지만 이의 FLG 노드에 의해 접지에 바이어스된다. 일단 비트라인이 적합한 레벨에서 안정하게 되면, 프로그래밍은 행해질 수 있다.

신속 패스 기입, 3개의 강제된 비트라인 값

지금 언급된 바와 같이, "2BL-강제" 배열에 있어서, 금지된 비트라인은 플로팅할 것이다. 이 단락은 금지 값이 "3BL-강제" 배열에서 하이 서플라이 레벨에 또한 강제되어, 모든 3개의 값이 단일 래치에 의해 설정될 수 있게 하는 모드를 고찰한다. 도 16에 관하여 예시된 바와 같이, 프로세스는 (1)에 보인 바와 같이, SEL(609)에 의해 SBUS로부터 FLG 노드상에 데이터를 설정하여 다시 시작한다. 비트라인이 금지된다면, 대응하는 FLG=VDDSA이고, 그렇지 않다면 FLG=접지이다. (2)에서, H00(639) 및 FCO(611) 게이트 노드들은 하이 전압까지 상승되어 FLG의 전압 레벨을 SEN 노드에 보낸다. 이어, H00(639) 장치는 턴 오프된다.

다음에, 경로 (3)으로 나타낸 바와 같이, 메모리는 BLS(623), BLC(621) 및 BLY(627) 게이트 노드들을 하이 전압까지 상승시킨다. FCO(611) 게이트 노드는 이전의 부-동작 (2)로부터 여전히 하이 레벨에 유지된다. 이들 레벨에 기초하여, BL 노드는 이의 FLG 데이터에 따라 하이 VDDSA 레벨까지 선-충전하거나 접지에 머무를 것이다. H00(639) 게이트 노드는 금지되지 않을 BL에 대해 H00(639) 장치를 약하게 온하여 유지할 임계 전압에 바이어스되고, 금지된 BL에 대해서, H00(639) 장치는 MUX 노드가 VDDSA 레벨에 있을 때 여전히 오프이다. 동시에 CLK 노드는 VDDSA 레벨까지 충전된다. 이어, 금지된 BL은 FCO-BLY-BLC-BLS 경로를 통해 선-충전된다. 또한, 다른 BL들은 이 경로를 공유하나 FLG 노드에 의해 접지에 유지된다.

얼마 후에, STRO(637) 장치가 턴 온된다. SEN 노드는 금지된 비트라인에 대해 여전히 하이 레벨이 것이며 반면 이것은 다른 경우에 있어선 접지에 있다. 결국, 장치(635)는 금지된 경우엔 온될 것이다. 결국, 경로 (4)로 나타낸 바와 같이, 금지된 BL에 대해서, 이의 MUX 노드는 하이 CLK 값에 의해 VDDSA에 확고히 유지된다. 결국, 내부 노드(SEN)는 다시 전압 레벨이 보관될 수 있는 내부 동적 래치로서 사용되고 있다.

이어, BLC(621)/BLY(627)/FCO(611) 장치는 턴 오프되고 메모리는 다시, (5)에 나타낸 바와 같이, FLG 노드 상에 데이터를 설정한다. BL이 금지/QPW되면, 대응ㅎ아는 FLG=VDDSA이고, 아니라면 FLG=접지이다. 이어 BLC(621)/BLY(627) 노드들은 다시 하이 전압까지 상승된다. FCO(611) 장치의 노드에 대해서, 이것은 QPW BL의 전압 레벨을 제어하기 위해 사용될 전압 레벨까지 상승된다. 금지된 BL은 CLK-SEN-STRO-BLY-BLC-BLS 레벨을 통해 VDDSA 레벨에 유지된다. QPW BL은 FCO-BLY-BLC-BLS 경로를 통해 선-충전된다. 두 경로는 (6)으로 표시되었다. 프로그램된 BL은 동일 경로를 공유하나 이의 FLG 노드에 의해 접지에 바이어스된다. 비트라인을 안정화되게 한 후에, 대응하는 선택된 워드라인이 프로그램될 수 있다.

플로팅 신속 패스 기입

이 단락에서 논의되는 모드는 신속 패스 기입 기술, 플로팅 신속 패스 기입(FQPW) 또는 나카무라 동작에 대한 또 다른 변형예이다. 도 12의 감지 증폭기 회로를 사용하여 단일 래치만으로 한 주어진 비트라인에 대해 이 동작을 수행하는 능력이 도 17에 관련하여 논의될 것이다. 신속 패스 기입 구현에 대한 이 변형예에서, 비트라인은 다시 3개의 그룹으로서 금지될 제 1 그룹, 프로그램될 제 2 그룹, 및 서서히 프로그램될 제 3 그룹을 갖는다. 제 1 단계에서, 제 1 그룹은 하이 레벨에 얼마간 미만으로 오프셋된 값, VDDSA-AV에 취해지는데, 오프셋은 설정가능한 파라미터일 수 있다. 예를 들면, VDDSA=~2.5V 및 AV가 -0.7V이면, 이것은 -1.8V이 될 것이다. 제 2 그룹은 선-충전되고, 이어 0V에 플로팅되게 놔둔다. 제 3 그룹은 로우 값, 예를 들면 -0.7V에 설정되고, 이어 플로팅되게 놔둔다. 제 2 단계(이하 (6) 참조)에서, 제 1 그룹은 하이 레벨에 취해지고, 반면 그룹 2 및 그룹 3의 비트라인들은 비트라인이 그룹 1의 비트라인에 인접하다면 결합하게 될 것이다.

이제 도 17을 참조하면, (1)에 도시된 바와 같이, 메모리는 데이터를 FLG 노드 상에 설정하는데, BL이 금지라면 대응하는 FLG 값은 VDDSA이고, 아니라면 FLG=접지이다. 다음에, (2)에 나타낸 바와 같이, H00(639) 및 FCO(611) 노드들은 하이 전압까지 상승되어 FLG의 전압 레벨을 SEN 노드에 보낸다. BLS(623) 장치는 이 때에 턴 온할 수도 있을 것이다. (3)에서, H00(639) 노드의 전압은 금지되지 않은 BL에 대해 H00(639) NMOS을 약하게 유지하기 위해 임계 전압 거의 약간 위에 있게 하기 위해 낮아지는데, 금지된 BL에 대해서, MUX 노드가 VDDSA 레벨에 있기 때문에 H00(639) 장치는 여전히 오프이다. CLK 노드는 바로 전의 단락에서 기술된 그룹 1, 단계 1에 대응하는 것으로, 어떤 량(VDDSA-DELTA) 만큼 VDDSA보다 낮은 레벨까지 상승된다. 얼마 후에, 메모리는 H00(639) 및 FCO(611) 장치들을 완전히 턴 오프한다. 이 때에 금지된 BL 경우에 대한 SEN 노드는 바로 하이 레벨에 있게 될 것이고 반면 이것은 다른 BL 경우에 대해선 접지에 있는 것에 유의한다.

일단 BLC(621)/BLY(627)/FCO(611) 장치가 오프되면, 메모리는 다시 (4)에서 데이터를 FLG 노드 상에 설정한다. BL이 금지/QPW된다면, 대응하는 FLG 레벨은 VDDSA이고, 그렇지 않다면 FLG=접지이다. 일단 데이터가 다시 설정되면, BLC(621)/BLY(627)/STRO(637) 노드들은 하이 전압까지 상승된다. 메모리는 FCO 615 장치의 게이트 노드를 QPW BL의 전압 레벨을 제어하기 위해 사용될 전압 레벨까지 상승시킬 것이다. 금지된 BL는 CLK-SEN-STRO-BLY-BLC-BLS 경로를 통해 충전되고, 반면 QPW BL는 FCO-BLY-BLC-BLS 경로를 통해 선-충전되고, 프로그램된 BL는 동일 경로를 공유하나 이의 FLG 노드에 의해 접지에 바이어스된다. 이들 경로는 (5)로 도시되었다. 얼마 후에, 메모리는, (6)에 나타낸 바와 같이, FCO(611) 장치를 턴 오프하고 CLK를 VDDSA 레벨까지 상승시킨다. 비트라인이 안정화된 후에, 대응하는 워드라인이 프로그램될 수 있다.

외부 바이어스 전압을 사용한 셀 전류의 측정

마지막 예는 셀의 전류가 외부 바이어스 전압을 사용하여 측정될 수 있게 하는 모드이다. 이것이 도 18에 관련하여 도시되었다. 먼저 다시 도 12를 참조하면, FLAG 리셋 스위치 RST(607)의 배열은 INV 노드가 접지에 유지되게 한다. SBUS 노드에 연결될 수 있는 메모리 칩의 패드 상에 외부 전압을 둠으로써, 이것은 비트라인에 의해 인출된 전류량이 측정될 수 있게 한다. 이것은, 예를 들면, 장치 특징을 분석하기 위한 테스트 모드의 부분으로서 사용될 수 있다. 셀 전류를 측정할 때, 예를 들면, 비트라인들 중 절반이 선택될 수 있을 것이며 다른 절반은 선택되지 않을 것이다. (다음에서, 비선택된 BL 또한 바이어스된 것으로 가정한다).

선택된 BL에 대해서, RST(607) 장치는, (1)에 나타낸 바와 같이, 이의 INV 노드를 접지에 끌어내리기 위해서 항시 온이고, 이의 STF(603)/FLA(615) 장치는 오프이고, 이의 FCO(611) 장치는 온이다. 비선택된 BL에 대해서, 이의 RST(607) 장치는 오프이고, 반면 이의 STF(603)/FLA(615) 장치는 온이고, 이의 FCO(611) 장치는 오프이다. 비선택된 BL에 대해서, 이의 FLG 노드는 접지에 있게 초기화된다. 이때 선택된 BL의 FLG 노드는 현재 이때에 플로팅하여 있는 FLAG 래치에 의해 이제부터는 제어되지 않음에 유의한다.

다음에, SEL/BLY(627)/BLC(621)/BLS(623) 장치들이 턴 온된다. BLY(627) 및 BLS(623)은 하이 전압에 있다. 선택된 BL에 대해서, 이의 BLC(621) 노드는 바로 하이 전압에 있어 외부 핀으로부터 바이어스 전압을 SBUS-SEL-FCO-BLY-BLC-BLS 경로를 통해 BL에 전달한다. 비선택된 BL에대해서, 이의 BLC(621) 노드는 BL의 전압을 제어하기 위한 레벨에 바이어스되고, 비선택된 BL은 FLA-BLY-BLC-BLS 경로를 통해 선-충전된다. 이들은 둘 다 (2)에 나타내었다. 이때, 인출되는 전류량이 이어 측정될 수 있다.

제 2 실시예

미국특허 출원번호 13/277,915 및 13/277,966에 더욱 전개된, 앞에 논의는 도 12의 회로에 기초하였다. 이 단락은 도 12의 회로의 변형예이고 유사하게 참조번호가 매겨진(즉, 도 19의 701은 도 12의 601에 대응한다) 도 19에 도시된 또 다른 실시예를 제시한다.

도 12의 회로에 관하여, 도 19의 실시예는 이제 래치(701)의 INV 노드와 MUX 노드 사이에 연결된 트랜지스터 ICO(791)를 포함한다. 이것은 동적 래치 동작을 위한 필요성을 제거할 수 있다. INV는 프로그램 또는 검증 동작의 극성을 가지며, 이하 논의되는 바와 같이, 2진 (SLC) 프로그램 동안, ICO(791)은 비트라인을 따른 한 선택된 셀의 소거 또는 검증 패스를 위해 VDDSA 레벨을 비트라인(BL)에 보내고 셀을 프로그램하기 위해 VSS를 BL에 보낼 수 있다.

또한, 도 19의 회로는 H00(739)의 드레인측이 이제 MUX이 아니라 하이 전압 레벨에 연결되고 따라서 SEN 선-충전이 더 이상 FLG에 관계되지 않도록 한 점에서 도 12의 회로와 다르다. 이하 논의되는 바와 같이, 이것은 SEN이 선-충전됨과 동시에 XXO(733) 원조가 행해질 수 있게 한다. 또한, FLG은 SEN 선충전과 병렬로 VDDSA에 리셋될 수 있다. 이들 수정예로, SLC 및 MLC 동작 둘 다에 대한 프로그래밍 시간은 몇 퍼센트만큼 개선될 수 있다.

2진, 또는 SLC 프로그램 동작 동안 도 19의 회로의 동작이 도 20a 및 도 20b에 관련하여 도시될 수 있는데, 도 20a은 도 12의 회로에 대한 동작을 나타내고 도 20b는 도 10에 대해 동일한 경우를 나타낸다. "고속 SLC" 프로그램 동작의 경우를 고찰하면, 601 또는 701에서 FLG 값은 이것과 감지 증폭기 밖에 래치간에 데이터를 전송함으로써 리셋되지 않아 그럼으로써 프로그래밍을 고속화하고 추가의 래치를 더여 원 프로그램 데이터를 유지할 수 있다. 제 1 프로그램 펄스 전에, 메모리는 데이터를 감지 증폭기 내로 전송한다. 위에 더 상세히 논의된 바와 같이, 프로그램 셀을 위해 FLG=VDD이고 소거 셀을 위해 FLG=VDD이다. 검증 동안, FLG는 검증을 패스하는 셀에 대해 STRO(637) 및 SEN(635) 경로(스트로브 동안 CLK=VSS)을 통해 VDD에서 VSS로 반전된다.

도 12의 회로에 대해서, 셀을 프로그래밍으로부터 금지하기 위해서, 회로는 나중 단계들에서 부스팅을 준비하기 위해 비트라인(BL)을 VDD 레벨에 바이어스한다. 소거 셀 또는 검증 패스 셀에 대한 FLG=VSS이기 때문에, FLA(615) 경로는 VDDSA을 전달하기 위해 사용된다. 메모리가 셀을 프로그램할 때, BL을 VSS 레벨에 유지할 것이다. 이렇게 하기 위해서, FLG 레벨은 먼저 SEN 노드(프로그램 셀에 대해 SEN=VDD, 소거 또는 검증 패스 셀에 대해 VSS)에 전송되고, 이어 BL을 VSS(CLK=VSS)에 방전시키기 위해 STRO(637) 경로가 사용된다. 도 20a는 이 동작의 타이밍도인데, 초기에 H00 및 FCO은 값을 SEN 상에 설정하기 위해 값을 전달하기 위해서 하이에 취해지고, 이후에 STRO 값은 하이가 된다. (더 상세한 것은 앞에 단락들에 논의를 참조한다).

이 동작을 고속화하기 위해서, 도 19의 회로의 실시예는 래치 회로 FLAG(701)의 INV 노드와 MUX 노드 간에 경로를 제공하기 위해 트랜지스터 ICO(791)를 추가한다. 이것은 도 20a의 시작에서 도 12의 회로의 "동적 래치" 동작을 메모리가 생략할 수 있게 하며(즉, FLG에서 SEN로 전송을 제거한다), 그럼으로써 동작을 고속화한다. 도 19의 대응하는 동작이 도 20b의 파형에 의해 도시되었다. 도 20a과는 대조적으로, 도 20b에서 H00 및 FCO 레벨 둘 다는 로우에 머무르고, 그럼으로써 이들 값을 상승시키는 시간을 절약하고 FLG에서 SEN으로의 전송을 수행하고, 이들 값들을 다시 낮게 취한다. 도 20b에서, STRO 값은 SEN 값이 더 이상 BL로 시프트될 필요가 없기 때문에 로우에 머무를 수 있고, 이것은 ICO 경로에 의해 행해질 수 있기 때문이다.

도 19의 설계는 도 12의 것에 관하여 검증 동작이 개선될 수 있게 한다. 도 21a 및 도 21b는 각각 도 12 및 도 19의 회로를 사용하여 SLC 프로그램 검증 동작을 위한 파형을 도시한 것이다.

먼저 도 21a를 고찰하면, 이것은 위에 대응하는 단락에서 더욱 기술된 바와 같이, 도 12의 회로에 있어 SLC 프로그램 검증에 대한 파형을 도시한 것이다.이 프로세스는 FLG 값에 기초하여 SEN 노드가 선-충전되게 하고, 이에 위해 H00(639) 및 FCO(611)은 하이이다. SEN 선-충전 동안, 메모리는 VDD (BLX(625)) -> COM (XX0633) -> SEN (H00(639)) -> MUX (FLG=VSS)로부터 직접 경로 전류를 피하기 위해 XX0(633)을 비활성화해야 한다. 결국, 도 21a에 도시된 바와 같이, XXO 값은 어떠한 중첩도 없이, H00이 하이인 동안 로우에 머무를 필요가 있다. (도 21a 및 도 21b에서, XXO가 이의 최대 값에 취해질 때까지 로우로 유지하는 것과는 반대로, XXO가 완전히 하이로 가기 전에 이의 중간 값은 선택적인 변형이다).

도 19에서, H00(739)가 이제 MUX가 아니라 SEN와 VDD 사이에 연결되기 때문에, SEN 노드는 필요할 때 VDD에 직접 연결될 수 있고, 이것이 H00(739) 및 XXO(733)에 의해 MUX와 COM 간에 경로를 절단하기 때문에, 하이 H00 및 XXO 값은 중첩할 수 있다. 이것이 도 21b에 도시되었고, 여기에서 H00 내 험프는 XX0가 상승될 수 있기 전에 로우 전압으로 더 이상 되돌아갈 필요가 없고, 그럼으로써 동작을 고속화할 수 있다. 도 20b 및 도 21b의 결합된 변경은 SLC 프로그래밍 수행을 대략 5 내지 10 퍼센트 증가되게 할 수 있다.

도 12에서 H00(639)에 관하여 도 19에서 H00(739)의 연결에서 변경은복수-상태 프로그래밍 수행을 개선하기 위해 사용될 수 있다. 도 22a 및 도 22b는 도 12 및 도 19의 회로에 대한 MLC 프로그램 검증 동작을 각각 도시한 것이다. 도 12을 사용한 MLC 프로그램 검증에서, 도 22a에 도시된 바와 같이(및 위에 더 상세히 기술된 바와 같이), FLA(615) 경로는 SEN 노드를 선-충전하기 위해 사용된다. 또한, 메모리는 스트로브 전에 FLG를 VSS에서 VDD로 리셋할 필요가 있을 것이며, 이것은 SEN의 선-충전이 행해질 때까진 행해질 수 없다. (도 22a 및 도 22b에서 RST 신호의 4개의 범프는 셀당 2-비트 실시예에서 4 상태에 대응한다).

도 19의 실시예에서, H00(739)는 SEN 노드를 VDDSA에 연결하기 위해 사용될 수 있다. 이것은 FLA(715) 경로를 사용함이 없이 SEN 노드가 선-충전될 수 있게 하며, 이에 따라 FLG 레벨을 리셋함과 동시에 SEN 선-충전이 행해질 수 있게 한다. 도 22b에서, XXO, H00, 및 CLK 선들은 전처럼 SEN을 선-충전하기 전만큼 있다. 그러나, 이제 FLG을 리셋하기 위한 RST 파형은 앞쪽으로 이동되어 FRB과 함께, SEN의 선-충전과 중첩할 수 있고 FLA의 상승, 및 FCO의 상승 모두는 더 먼저 시프트된다. 이것은 MLC 검증이 고속화되게 하여, 몇 퍼센트만큼 MLC 프로그래밍 수행을 개선한다.

제 3 실시예

도 23은 더 작은 레이아웃 면적 및 더 적은 파워 소비를 갖고 더 빠른 액세스 시간을 달성할 수 있는 감지 증폭 회로의 제 3 실시예이다. 도 23에서, 대응하는 요소들은 도 12 및 도 19의 실시예와 유사하게 참조번호가 매겨졌다. (즉, FCO는 대응하는 도면에서 611, 711 및 811이다). 도 19의 실시예에 관하여, FLAG(801), ICO(891), 및 FCO(811)의 요소들은 반대가 된다.

첫 번째 차이는 감지 증폭기의 파워 서플라이 연결에 관한 것이다. 파워 소비를 감소시키기 위해서, 이 단락의 실시예는 래치(801)의 파워 서플라이 레벨과 비트라인을 구동하기 위해 사용되는 파워 서플라이 레벨을 분리시킨다. 판독 및 검증 모드에 있을 때, 감지는 비트라인을 구동하기 위해서, 이를테면 2.5V 이상의 하나의 서플라이 레벨을 사용한다. 그러나, 일반적으로 데이터 저장 및 프로그램 금지 동작을 위해 이러한 하이 전압을 사용할 이유는 없다. 예를 들면, 비트라인(BL)에 대한 전형적인 프로그램 금지 레벨 요건은 대략 1.8V 내지 2.0V로 더 낮다. 이 실시예에서, 이 기능을 위해 또 다른 별도의 파워 서플라이가 사용되어, 프로그램 동안 전하 소비를 더 낮아지게 한다. 또한, 래치 서플라이 레벨이 감소되고 있기 때문에, 스캔 동작 및 스트로브 동작을 위해 인출되는 평균 전류가 감소된다.

이것은 도 23에 도시되었고, 이들 기능은 감지 증폭기를 2개의 서로 다른 서플라이 레벨들에 연결되게 함으로써 분할된다. 프로그램 금지를 위해 사용되는 레벨 VDD은 도 19에서와 같이 VDDSA 레벨이 아니라, 래치 FLAG(801)에 서플라이 레벨에 사용된다. 래치 밖에서, 더 높은 VDDSA 레벨은 감지 동작을 위해 비트라인을 선-충전하는데 사용하기 위한 BLX(825) 및 HLL(839)을 통해 여전히 연결된다. 예시적 실시예에서, VDD은 여러 주변 회로 요소들에 의해 사용되기 때문에 칩 상에서 가용하고, VDDSA 레벨은 충전 펌프를 사용하여 규제된 레벨로서 제공될 수 있다.

도 19의 실시예와의 또 다른 차이는 도 23이 PMOS 트랜지스터(713) 및 FLA(715)에 대응하는 요소들이 없어 회로가 면적을 더 요구한다는 것이다. 프로그램 금지 레벨 비트라인 레벨은 INV 래치 레벨로부터 직접 선-충전될 수 있다. 도 23에 도시된 바와 같이, 유일한 PMOS 트랜지스터는 래치 회로의 RSTF(803) 및 RSTI(805)이며, 이들은 VDD에만 연결된다. VDD는 장치 상에 다른 주변 로직 회로에서 사용되는 공통 서플라이 레벨이기 때문에, 하나는 VDD를 위한 것이고 하나는 VDDSA를 위한 것인 2개의 개별적인 NWELL에 대한 필요성이 더 이상 없다. 이것은 주변 회로에 레이아웃 면적 및 로컬 버퍼 면적을 최소하는데 도움을 줄 수 있다. 래치에 더 낮은 VDD 레벨의 사용은 또한 FLAG 래치(801)가 동작에서 전류량, 따라서 소비되는 전력을 감소시키는데 도움을 줄 수 있다.

도 19와 도 23 간에 또 다른 차이는 리셋 트랜지스터 RST(707)가 도 23에서 빠져 있다는 것이며, 이것은 대신에 스위치 MTG(893)을 추가하였다. MTG(893)는 래치 노드(INV)을 방전하며(ICO(891)을 통해) 또한 래치 노드(FLG)을 방전(FCO(811)을 통해)시킬 수 있다. MTG 트랜지스터(893)는 또한 래치 정보를 사용함이 없이 비트라인을 방전시킬 수 있다.이 배열은 회로가 병렬 동작을 수행할 수 있게 하여, 감지 결과를 다른 래치들에 전송할 때 동시에 비트라인을 방전시킨다.

도 23의 실시예는 이의 "스트로브" 경로, 즉 STRO(837)을 통해 CLK 노드에서 래치(801)의 FLG 노드로의 경로로 연결된 점에서 앞에 실시예와 더욱 다르다. 도 23에서 이 경로는 도 19에서처럼 MUX 노드에 연결되지 않고, FCO(811) 위에 X로 표시된 노드에서 직접 래치 노드(FLG)에 연결된다. 이 직접 연결은 SEN 노드 상에 아날로그 전압이 FLG에서 디지털 값(VDDSA 또는 접지/VSS)으로 변환될 때, 스트로브 동안 전하 공유를 피하기 위해서 MUX 노드의 선-충전 시퀀스에 대한 필요성을 제거한다.

결어

본 발명의 다양한 측면들이 어떤 실시예들에 관하여 기술되었으나, 발명은 첨부한 청구항의 전체 범위 내에서 보호되게 한 것임을 알 것이다.

Claims (27)

1. 메모리 회로를 위한 감지 증폭기에 있어서,
   래치(latch)된 값이 유지되어 있는 제1 래치 노드를 포함하는, 래치 회로;
   하나 이상의 비트라인들에 선택적으로 연결되는 제 1 노드 및 상기 래치 회로에 연결되는 제 2 노드를 포함하는, 중간 회로,
   상기 제 1 노드에 연결된 비트라인 선택 회로 - 상기 비트라인 선택 회로에 의해, 상기 제 1 노드가 상기 하나 이상의 비트라인들에 선택적으로 연결됨 - ;
   상기 래치 회로 및 상기 제 2 노드에 연결된 제 1 스위치 - 상기 제 1 스위치에 의해, 상기 제1 스위치가 온 되었을 때 상기 제1 래치 노드가 상기 제 2 노드에 연결되고, 상기 제1 스위치가 오프되었을 때 상기 래치 회로를 상기 제 2 노드로부터 분리시킴 - ;
   제 2 스위치 - 상기 제 2 스위치에 의해, 상기 래치 회로가 데이터 버스에 연결됨 - ;
   제 3 스위치 - 상기 제 3 스위치에 의해, 상기 제 2 노드가 상기 래치 회로 내에 유지된 상기 값의 역을 유지하는 상기 래치 회로의 제2 래치 노드에 연결됨 - ; 및
   제4 스위치 - 상기 제 4 스위치에 의해, 상기 제 2 노드가 접지에 직접적으로 연결됨 -
   를 포함하는 감지 증폭기.
2. 제 1 항에 있어서, 상기 중간 회로는 상기 제 1 노드에 연결되는 내부 노드를 더 포함하고, 상기 감지 증폭기는 상기 내부 노드를 전압 서플라이 레벨에 선택적으로 연결되게 하는 내부 노드 전압 서플라이 스위치를 더 포함하는, 감지 증폭기.
3. 제 2 항에 있어서, 상기 내부 노드와 제 3 노드 사이에 연결된 커패시터를 더 포함하는, 감지 증폭기.
4. 제 3 항에 있어서, 상기 제 3 노드와 상기 제 2 노드 사이에 직렬로 연결된 제 1 트랜지스터 및 제 5 스위치를 더 포함하고, 상기 제 1 트랜지스터의 제어 게이트는 상기 내부 노드에 연결된, 감지 증폭기.
5. 제 1 항에 있어서, 상기 제 1 스위치, 상기 제 2 스위치, 상기 제 3 스위치, 및 상기 제 4 스위치 중 하나 이상은 NMOS 유형 트랜지스터들을 포함하는, 감지 증폭기.
6. 제 1 항에 있어서, 상기 중간 회로는 상기 제 1 노드에 연결되는 내부 노드를 더 포함하고, 상기 감지 증폭기는 상기 제1 노드를 상기 내부 노드에 선택적으로 연결되게 하는 내부 노드 스위치를 더 포함하는, 감지 증폭기.
7. 제 1 항에 있어서, 상기 제1 노드를 상기 제 2 노드에 선택적으로 연결되게 하는 제 2 노드 스위치를 더 포함하는, 감지 증폭기.
8. 제 1 항에 있어서, 상기 래치 회로에 유지된 값에 무관하게 상기 제1 노드를 전압 서플라이 레벨에 선택적으로 연결되게 하는 제 1 노드 전압 서플라이 스위치를 더 포함하는, 감지 증폭기.
9. 제1항에 있어서,
   상기 중간 회로는 상기 제1 노드에 연결되는 내부 노드를 더 포함하고, 상기 래치 회로의 제 1 래치 노드는 제 1 전압 서플라이 레벨과 접지 사이에 연결되며, 상기 감지 증폭기는:
   내부 노드 전압 서플라이 스위치 - 상기 내부 노드 전압 서플라이 스위치에 의해, 상기 내부 노드가 제 2 전압 서플라이 레벨에 선택적으로 연결되고, 상기 제 1 및 제 2 전압 서플라이 레벨들은 서로 다른 온-칩 서플라이 레벨들로부터 공급됨 - 를 더 포함하는, 감지 증폭기.
10. 제 1 항에 있어서, 상기 중간 회로는 상기 제1 노드에 연결되는 내부 노드를 더 포함하며, 상기 감지 증폭기는:
    직렬로 연결된 제1 트랜지스터 및 제5 스위치를 더 포함하고, 상기 직렬로 연결된 제1 트랜지스터 및 상기 제5 스위치를 통해 제3 노드와 상기 제1 래치 노드가 상기 제2 노드와 무관하게 연결되고, 상기 제1 트랜지스터의 제어 게이트는 상기 내부 노드에 연결되는, 감지 증폭기.
11. 비휘발성 메모리 회로에 있어서,
    복수의 비트 라인을 따라 형성된 비휘발성 메모리 셀들의 어레이; 및
    감지 증폭기
    를 포함하고, 상기 감지 증폭기는:
    래치(latch)된 값이 유지되어 있는 제1 래치 노드를 포함하는, 래치 회로;
    하나 이상의 비트라인들에 선택적으로 연결되는 제 1 노드 및 상기 래치 회로에 연결되는 제 2 노드를 포함하는, 중간 회로,
    상기 제 1 노드에 연결된 비트라인 선택 회로 - 상기 비트라인 선택 회로에 의해, 상기 제 1 노드가 하나 이상의 비트라인들에 선택적으로 연결됨 - ;
    상기 래치 회로 및 상기 제 2 노드에 연결된 제 1 스위치 - 상기 제 1 스위치에 의해, 상기 제1 스위치가 온 되었을 때 상기 제1 래치 노드가 상기 제 2 노드에 연결되고, 상기 제1 스위치가 오프되었을 때 상기 래치 회로를 상기 제 2 노드로부터 분리시킴 - ;
    제 2 스위치 - 상기 제 2 스위치에 의해, 상기 래치 회로가 데이터 버스에 연결됨 - ;
    제 3 스위치 - 상기 제 3 스위치에 의해, 상기 제 2 노드가 상기 래치 회로 내에 유지된 상기 값의 역을 유지하는 상기 래치 회로의 제2 래치 노드에 연결됨 - ; 및
    제4 스위치 - 상기 제 4 스위치에 의해, 상기 제 2 노드가 접지에 직접적으로 연결됨 -
    를 포함하는 비휘발성 메모리 회로.
12. 제 11 항에 있어서, 상기 중간 회로는 상기 제 1 노드에 연결되는 내부 노드를 더 포함하고, 상기 감지 증폭기는 상기 내부 노드를 전압 서플라이 레벨에 선택적으로 연결되게 하는 내부 노드 전압 서플라이 스위치를 더 포함하는, 비휘발성 메모리 회로.
13. 제 12 항에 있어서,
    상기 감지 증폭기는 상기 내부 노드와 제 3 노드 사이에 연결된 커패시터를 더 포함하는, 비휘발성 메모리 회로.
14. 제 13 항에 있어서,
    상기 감지 증폭기는 상기 제 3 노드와 상기 제 2 노드 사이에 직렬로 연결된 제 1 트랜지스터 및 제 5 스위치를 더 포함하고, 상기 제 1 트랜지스터의 제어 게이트는 상기 내부 노드에 연결된, 비휘발성 메모리 회로.
15. 제 11 항에 있어서,
    상기 감지 증폭기의 상기 제 1 스위치, 상기 제 2 스위치, 상기 제 3 스위치, 및 상기 제 4 스위치 중 하나 이상은 NMOS 트랜지스터들을 포함하는, 비휘발성 메모리 회로.
16. 제 11 항에 있어서,
    상기 중간 회로는 상기 제 1 노드에 연결되는 내부 노드를 더 포함하고, 상기 감지 증폭기는 상기 제1 노드를 상기 내부 노드에 선택적으로 연결되게 하는 내부 노드 스위치를 더 포함하는, 비휘발성 메모리 회로.
17. 제 11 항에 있어서,
    상기 감지 증폭기는 상기 제1 노드를 상기 제 2 노드에 선택적으로 연결되게 하는 제 2 노드 스위치를 더 포함하는, 비휘발성 메모리 회로.
18. 제 11 항에 있어서,
    상기 감지 증폭기는 상기 래치 회로에 유지된 값에 무관하게 상기 제1 노드를 전압 서플라이 레벨에 선택적으로 연결되게 하는 제1 노드 전압 서플라이 스위치를 더 포함하는, 비휘발성 메모리 회로.
19. 제 11 항에 있어서,
    상기 중간 회로는 상기 제1 노드에 연결되는 내부 노드를 더 포함하고, 상기 래치 회로의 제 1 래치 노드는 제 1 전압 서플라이 레벨과 접지 사이에 연결되며, 상기 감지 증폭기는:
    내부 노드 전압 서플라이 스위치 - 상기 내부 노드 전압 서플라이 스위치에 의해, 상기 내부 노드가 제 2 전압 서플라이 레벨에 선택적으로 연결되고, 상기 제 1 및 제 2 전압 서플라이 레벨들은 서로 다른 온-칩 서플라이 레벨들로부터 공급됨 - 를 더 포함하는, 비휘발성 메모리 회로.
20. 제 11 항에 있어서,
    상기 중간 회로는 상기 제1 노드에 연결되는 내부 노드를 더 포함하며, 상기 감지 증폭기는:
    직렬로 연결된 제1 트랜지스터 및 제5 스위치를 더 포함하고, 상기 제1 트랜지스터 및 상기 제5 스위치를 통해 제3 노드와 상기 제1 래치 노드가 상기 제2 노드와 무관하게 연결되고, 상기 제1 트랜지스터의 제어 게이트는 상기 내부 노드에 연결되는, 비휘발성 메모리 회로.
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