CN104160449B - 在nand快闪存储器的写入操作期间通过均衡和调整源极、阱和位线的电荷循环 - Google Patents

在nand快闪存储器的写入操作期间通过均衡和调整源极、阱和位线的电荷循环 Download PDF

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Abstract

在非易失性存储器装置中，通常，写入由交替的一组脉冲操作和验证操作组成。在脉冲结束时，为了准确的验证，装置必须被适当偏置，在验证之后，装置为下一脉冲而被再次偏置。在脉冲阶段与验证阶段之间的间隔被考虑。对于脉冲之后但在建立验证条件之前的间隔，源极、位线以及可选择地，阱可被均衡然后被调整在所需的DC电平处。在验证阶段之后但在为下一脉冲而将偏置施加至存储器之前，源极和位线可被均衡在DC电平处。在一些情形中，非易失性存储器由交替的一组脉冲编程，但是对于至少一些脉冲而言没有任何中间验证操作。在一个脉冲之后但在为下一脉冲偏置存储器之前没有中间验证，源极电平和位线电平可被留下进行浮动。

Description

在NAND快闪存储器的写入操作期间通过均衡和调整源极、阱 和位线的电荷循环
技术领域
本发明通常涉及诸如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的半导体存储器电路，尤其涉及用于将数据写入这些装置的技术。
背景技术
近来，能够非易失性地存储电荷的、特别是以被封装为小外形因素(form factor)卡的EEPROM和快闪EEPROM的形状的固态存储器已经成为在多种移动装置和手持装置、特别是信息设备和消费电子产品中选择的存储装置。与也是固态存储器的RAM(随机访问存储器)不同，快闪存储器是非易失性的，并且即使在电源关断之后仍保持其所存储的数据。尽管成本较高，但是快闪存储器仍然越来越多地应用于大容量存储应用(mass storageapplication)中。基于诸如硬盘驱动器和软盘驱动器的旋转磁介质的传统大容量存储装置不适于移动和手持环境。这是因为磁盘驱动器往往体积大，易于出现机械故障并且具有高等待时间(latency)和高功率要求(power requirement)。这些不希望的属性使基于磁盘的存储装置在大多数移动应用和便携应用中不实用。另一方面，由于快闪存储器的小大小、低功率要求、高速度以及高可靠性的特点，内嵌且以可移除卡的形式的快闪存储器理想地适合于移动和手持环境。
EEPROM和电可编程只读存储器(EPROM)是一种非易失性存储器，其可被擦除并使新数据写入或“编程”在它们的存储器单元中。两者均利用在源极区域与漏极区域之间的、位于半导体衬底中的沟道区域之上的、场效应晶体管结构中的浮动(非连接)导电栅极。然后，控制栅极被提供在浮动栅极之上。晶体管的阈值电压特性由保留在浮动栅极上的电荷的量来控制。也就是说，对于浮动栅极上的给定水平的电荷，存在在晶体管变为“导通”之前必须被施加至控制栅极以使其源极区域与漏极区域之间导电的相应的电压(阈值)。
浮动栅极可保持一个范围的电荷，因此浮动栅极可被编程为阈值电压窗中的任何阈值电压电平。阈值电压窗的大小由装置的最小阈值电平和最大阈值电平来确定，该大小转而对应可被编程在浮动栅极上的电荷的范围。阈值窗通常依据存储器装置的特性、操作状态和历史。原则上，窗中的每个不同的、可解析的阈值电压电平范围可被用于指定单元的明确的存储器状态。当阈值电压被分区成两个不同区域时，每个存储器单元将能够存储一位(bit)数据。相似地，当阈值电压窗被分区成多于两个的不同区域时，每个存储器单元将能够存储多于一位的数据。
在常见的两状态EEPROM单元中，建立至少一个电流断点(current breakpoint)电平以便将导电窗分区为两个区域。当通过施加预定的、固定电压来读取单元时，通过与断点电平(或基准电流IREF)比较，该单元的源极/漏极电流被解析为存储器状态。如果读取的电流高于断点电平的电流，则单元被确定为处于一个逻辑状态(例如，“0”状态)。另一方面，如果电流小于断点电平的电流，则单元被确定为处于另一逻辑状态(例如，“1”状态)。因此，这种两状态单元存储一位数字信息。可外部进行编程的基准电流源通常被提供为用以生成断点电平电流的存储器系统的一部分。
为了增大存储器容量，随着半导体技术的状态的发展，快闪EEPROM装置被制成具有越来越高的密度。用于增大存储容量的另一方法是使每个存储器单元存储多于两个的状态。
对于多状态或多电平EEPROM存储器单元，导电窗由多于一个的断点分区为多于两个的区域，使得每个单元能够存储多于一位的数据。由此，给定的EEPROM阵列可存储的信息随着每个单元可存储的状态的数量而增大。在美国专利No.5,172,338中已经描述了具有多状态或多电平存储器单元的EEPROM或快闪EEPROM。
用作存储器单元的晶体管通常由两种机制中的一种来编程为“已编程”状态。在“热电子注入(hot electron injection)”中，施加至漏极的高电压将沟道区域的电子加速穿过衬底。同时，施加至控制栅极的高电压将热电子通过薄栅极电介质拉到浮动栅极上。在“隧穿注入(tunneling injection)”中，高电压被施加至相对于衬底的控制栅极。通过这种方式，将电子从衬底拉至中间浮动栅极(invervening floating gate)。
存储装置可由一些机制擦除。对于EPROM，存储器是可通过由紫外线照射从浮动栅极去除电荷而擦除的大容量存储器。对于EEPROM，存储器单元是电可擦除的存储器单元，可通过将高电压施加至相对于控制栅极的衬底从而将浮动栅极中的电子通过薄氧化物引导至隧道直到衬底沟道区域(即福勒-诺德海姆隧穿(Fowler-Nordheim Tunneling))。通常，EEPROM可逐字节擦除。对于快闪EEPROM，存储器可全部立刻电擦除或者可一次一个块或多个块地电擦除，其中块可由512个字节或更多字节的存储器组成。
通常，存储器装置包括一个或多个可被安装在卡上的存储器芯片。每个存储器芯片包括由诸如解码器以及擦除电路、写入电路和读取电路的外围电路所支持的存储器单元的阵列。更复杂的存储器装置通过执行智能且更高级别的存储器操作以及接口连接(interfacing)的外部存储器控制器来操作。
如今有很多商业上取得成功的非易失性固态存储器装置正在应用。这些存储器装置可以是快闪EEPROM或者可采用其它类型的非易失性存储器单元。美国专利no.5,070,032、5,095,344、5,315,541、5,343,063以及5,661,053、5,313,421以及6,222,762给出了快闪存储器和系统以及制造该快闪存储器和该系统的方法的实例。特别地，美国专利no.5,570,315、5,903,495、6,046,935描述了具有NAND串结构的快闪存储器装置。此外，非易失性存储器装置还由具有用于存储电荷的介电层的存储器单元来制造。使用介电层，而不是前面描述的导电浮动栅极元件。这些利用介电存储元件的存储器装置已经由Eitan等人的“NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell”,IEEE ElectronDevice Letters,vol.21,no.11,2000年11月，第543-545页进行了描述。ONO介电层延伸穿过源极扩散(source diffusion)与漏极扩散之间的沟道。一个数据位的电荷被停留在与漏极相邻的介电层中，并且其它数据位的电荷被停留在与源极相邻的介电层中。例如，美国专利no.5,768,192和6,011,725公开了一种具有夹在两个二氧化硅层之间的俘获电介质(trapping dielectric)的非易失性存储器单元。通过分别读取电介质中的在空间上被分离的电荷存储区域的二进制状态来实现多状态数据存储。
一直在进行努力以提高这些存储器的性能。将数据编程至非易失性存储器中是多次操作、电流操作以及电力消耗操作中的一种。通常，写入操作由交替的一系列编程操作和验证操作组成，在编程操作中，已选择的存储器单元接收高电压编程脉冲，在验证操作中，已脉冲的单元被分别检查以确定它们是否已经到达它们的目标数据状态。因此，无论对于脉冲阶段还是对于验证阶段而言均需要提高写入操作的速度和效率。
发明内容
根据第一组方面，提出了一种对非易失性存储器电路进行编程的方法，所述非易失性存储器电路具有根据NAND型结构沿多条位线和多条字线形成的非易失性存储器单元。沿已选择的字线对所述存储器单元执行交替的多个脉冲操作和验证操作。脉冲操作包括：分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平；将用于所述位线的公共源极线偏置在第一非零电压电平处；以及在所述位线和所述公共源极线被如此偏置的同时，将编程脉冲施加至所述已选择的字线。验证操作包括：将所述位线偏置在验证电平处；以及同时地将所述公共源极线偏置在第二非零电压电平处。在所述脉冲操作之后并且在随后的所述验证操作之前，将所述位线和所述公共源极线均衡在非零电压电平处。
其它方面包括一种非易失性存储器电路。所述非易失性存储器电路包括非易失性存储器单元的阵列以及编程和感测电路，所述阵列根据NAND型结构沿多条位线和多条字线形成，所述编程和感测电路与所述阵列连接，从而执行包括交替的一系列脉冲操作和验证操作的写入操作。所述存储器电路还具有调整电路和控制电路。所述调整电路包括：比较器，所述比较器具有被连接用以接收基准电压的第一输入以及被连接用以接收来自所述比较器的输出端的反馈的第二输入；第一开关，所述第一开关被连接用以响应于被赋值(asserted)的控制信号将所述比较器的输出提供给所述位线；以及第二开关，所述第二开关被连接用以响应于被赋值的所述控制信号将所述比较器的输出提供给所述阵列的公共源极线。所述控制电路与所述编程和感测电路以及所述调整电路连接，其中在写入操作期间，所述控制电路在从脉冲操作向随后的所述验证操作转换期间为所述控制信号赋值。
在另一组方面中，提出了一种对非易失性存储器电路进行编程的方法，所述非易失性存储器电路具有根据NAND型结构沿多条位线和多条字线形成的非易失性存储器单元。沿已选择的字线对所述存储器单元执行交替的多个脉冲操作和验证操作。脉冲操作包括：分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平；将用于所述位线的公共源极线偏置在第一非零电压电平处；以及在所述位线和所述公共源极线被如此偏置的同时，将编程脉冲施加至所述已选择的字线。验证操作包括：将所述位线偏置在验证电平处；以及同时地将所述公共源极线偏置在第二非零电压电平处。在所述验证操作之后并且在随后的所述脉冲操作之前，将所述位线和所述公共源极线均衡在非零电压电平处。
另外的方面涉及一种非易失性存储器电路。所述电路包括非易失性存储器单元的阵列，所述阵列根据NAND型结构沿多条位线和多条字线形成。所述电路还包括读写电路，所述读写电路与所述阵列连接，从而对沿已选择的字线的所述存储器单元执行交替的多个脉冲操作和验证操作。脉冲操作包括：分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平；将用于所述位线的公共源极线偏置在第一非零电压电平处；以及在所述位线和所述公共源极线被如此偏置的同时，将编程脉冲施加至所述已选择的字线。验证操作包括：将所述位线偏置在验证电平处；以及同时地将所述公共源极线偏置在第二非零电压电平处。在所述验证操作之后并且在随后的所述脉冲操作之前，所述读写电路将所述位线和所述公共源极线均衡在非零电压电平处。
其它方面涉及一种在具有根据NAND型结构沿多条位线和多条字线形成的非易失性存储器单元的非易失性存储器电路中对沿已选择的字线的所述存储器单元进行编程的方法。将所述位线分别偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平。将用于所述位线的公共源极线偏置在第一非零电压电平处。在所述位线和所述公共源极线被如此偏置的同时，将多个编程脉冲的系列施加至所述已选择的字线，其中所述编程脉冲的系列被施加而没有中间验证操作。在所述编程脉冲的系列的各个脉冲之间，所述公共源极线保持在所述第一非零电压电平，并且在所述编程脉冲的系列的各个脉冲之间，被偏置成所述编程禁止电平的位线保持在所述编程禁止电平。
再其它方面涉及一种非易失性存储器电路，包括非易失性存储器单元的阵列，所述阵列根据NAND型结构沿多条位线和多条字线形成。所述存储器电路还包括偏置电路，所述偏置电路能够与所述位线连接，用以分别将所述位线偏置在所述多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平，并且所述偏置电路能够与用于所述位线的公共源极线连接，用以将所述公共源极线偏置在第一非零电压电平处。编程电路能够与已选择的字线连接，用以将多个编程脉冲的系列施加至所述已选择的字线，同时所述位线被分别偏置所述位线为多个值中的已选择的一个值，并且所述公共源极线被偏置在所述第一非零电压电平处。所述编程脉冲的系列被施加而没有中间验证操作，其中在所述编程脉冲的系列的各个脉冲之间，所述公共源极线被保持在所述第一非零电压电平，并且其中在所述编程脉冲的系列的各个脉冲之间，被偏置成所述编程禁止电平的位线保持在所述编程禁止电平。
本发明的各个方面、优点、特征和实施例包含在下文的其示例性实例的描述中，所述描述应与附图结合。出于所有目的，将本文所引用的所有专利、专利申请、文章、其它出版物、文献等通过引用它们全文的方式并入本文。对于在所并入的出版物、文献等的任意两者之间的术语的定义或使用中出现的任何矛盾或分歧，都将以本申请的术语为准。
附图说明
图1示意性示出了其中可实现本发明的非易失性存储器芯片的功能性框图。
图2示意性示出了非易失性存储器单元。
图3示出了浮动栅极可在任何一个时间选择性地存储的四个不同的电荷Q1至Q4的源极-漏极电流ID与控制栅极电压VCG之间的关系。
图4示出了存储器单元的NOR阵列的实例。
图5A示意性示出了被构造成NAND串的一串存储器单元。
图5B示出了由诸如图5A中所示的NAND串的NAND串50所构成的存储器单元的NAND阵列200的实例。
图6示出了图1中所示的读/写电路270A和270B，该读/写电路270A和270B包含遍及存储器单元的阵列的p个感测模块的一个区块。
图7示意性示出了图6中示出的感测模块的优选构造。
图8更加详细地示出了图7中所示的读/写堆叠。
图9(0)至图9(2)示出了对全体4状态存储器单元进行编程的实例。
图10(0)至图10(2)示出了对全体8状态存储器单元进行编程的实例。
图11示出了用于将4状态存储器单元编程为目标存储器状态的传统技术。
图12示出了在写入操作的编程阶段与验证阶段之间的间隔的位线电平、源极电平和阱电平的现有技术的布置以及示例性实施例。
图13示意性表示用于实现示例性实施例的一些元件。
图14A和图14B示出了当背靠背编程脉冲被使用而没有中间验证时，在编程脉冲之间的间隔的位线电平与源极电平的现有技术的布置以及示例性实施例。
具体实施方式
存储器系统
图1至图11示出了其中可实现本发明的各个方面的示例性存储器系统。
图1示意性示出了其中可实现本发明的非易失性存储器芯片的功能性框图。存储器芯片100包括存储器单元的二维阵列200、控制电路210以及诸如解码器、读/写电路和多路复用器的外围电路。
存储器阵列200可通过行解码器230(分成230A、230B)由字线以及通过列解码器260(分成260A、260B)由位线来寻址(还见图4和图5)。读/写电路270(分成270A、270B)使一页存储器单元并行地被读取或被编程。数据I/O总线231与读/写电路270耦接。
在优选实施例中，页由共享同一字线的一行毗邻的存储器单元构成。在另一实施例中，一行存储器被分区在多个页中，提供块多路复用器250(分成250A和250B)以将读/写电路270多路复用至各个页。例如，分别由奇数列的存储器单元和偶数列的存储器单元形成的两个页被多路复用至读/写电路。
图1示出了优选的布置，其中，通过各种外围电路对存储器阵列200的访问在该阵列的相对侧以对称方式来实现，使得每侧上的访问线和电路的密度减半。由此，行解码器被分为行解码器230A和230B，并且列解码器被分为列解码器260A和260B。在其中一行存储器单元被分区在多个页中的实施例中，页多路复用器250被分为页多路复用器250A和250B。相似地，读/写电路270被分为与从底部开始的位线连接的读/写电路270A以及与从阵列200的顶部开始的位线连接的读/写电路270B。通过这种方式，读/写模块的密度以及由此感测模块380的密度基本上被减半。
控制电路110是片上(on-chip)控制器，与读/写电路270合作来在存储器阵列200上执行存储器操作。通常，控制电路110包括状态机(state machine)112以及诸如片上地址解码器和电源控制模块(未明确示出)的其它电路。状态机112提供存储器操作的芯片级别控制。控制电路通过外部存储器控制器与主机通信。
通常，存储器阵列200被构造成以行和列排列的存储器单元的二维阵列，并且可由字线和位线寻址。该阵列可根据NOR型或NAND型结构来形成。
图2示意性示出了非易失性存储器单元。存储器单元10可由具有诸如浮动栅极或介电层的电荷存储单元20的场效应晶体管来实现。存储器单元10还包括源极14、漏极16以及控制栅极30。
如今有很多商业上取得成功的非易失性固态存储器装置正在应用。这些存储器装置可采用不同类型的存储器单元，每种类型均具有一个或多个电荷存储元件。
典型的非易失性存储器单元包括EEPROM和快闪EEPROM。美国专利no.5,595,924给出了EEPROM单元及其制造方法的实例。美国专利no.5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421以及6,222,762给出了快闪EEPROM单元、快闪EEPROM单元在存储器系统中的应用以及制造快闪EEPROM单元的方法的实例。特别地，美国专利no.5,570,315、5,903,495、6,046,935描述了具有NAND单元结构的存储器装置的实例。此外，利用介电存储元件的存储器装置已经由Eitan等人“NROM:A Novel Localized Trapping,2-BitNonvolatile Memory Cell”,IEEE Electron Device Letters,vol.21,no.11,2000年11月，第543-545页，以及美国专利no.5,768,192和6,011,725进行了描述。
在实践中，通常通过在基准电压被施加至控制栅极时感测穿过单元的源极和漏极的导电电流来读取单元的存储器状态。因此，对于在单元的浮动栅极上的每个给定电荷而言，可相对于固定的基准控制栅极电压来检测相应的导电电流。相似地，可编程至浮动栅极的电荷的范围定义了相应的阈值电压窗或相应的导电电流窗。
可选择地，可在控制栅极处在测试条件下为给定的存储器状态设置阈值电压并检测导电电流是低于还是高于阈值电流，而不是在已分区的电流窗中检测导电电流。在一个实施例中，通过检查导电电流通过位线的电容放电的速率来实现对导电电流相对于阈值电流的检测。
图3示出了浮动栅极可在任何一个时间选择性地存储的四个不同的电荷Q1至Q4的源极-漏极电流ID与控制栅极电压VCG之间的关系。ID与VCG的比值的4条实心曲线表示可被编程在存储器单元的浮动栅极上的四个可能的电荷水平。作为实例，全体单元(a populationof cells)的阈值电压窗的范围可从0.5V至3.5V。可通过将阈值窗分区为每个0.5V间隔的五个区域来为分别表示一个已擦除状态和六个已编程状态的七个可能的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”分界。例如，由于被编程有Q1的单元的曲线在由VCG＝0.5V和1.0V所分界的阈值窗的区域中与IREF交叉，所以如果如所示地使用基准电流即2μA的IREF，则被编程有Q1的单元可被考虑处于存储器状态“1”。相似地，Q4处于存储器状态“5”。
由于从上文的描述可以看出，使存储器单元存储越多的状态，存储器单元的阈值窗被划分得就越细。例如，存储器装置可具有拥有范围从-1.5V至5V的阈值窗的存储器单元。这提供了6.5V的最大宽度。如果存储器单元将要存储16个状态，则每个状态可在阈值窗中占用200mV至300mV。这将需要在编程操作和读取操作中更高的精度，以便能够实现所需的分辨率。
图4示出了存储器单元的NOR阵列的实例。在存储器阵列200中，每行存储器单元以连串(daisy-chain)方式通过它们的源极14和漏极16相连。有时，这种设计称为虚拟场景设计(virtual ground design)。排列成行的单元10使它们的控制栅极30与诸如字线42的字线连接。排列成列的单元使它们的源极和漏极分别与诸如位线34和36的已选择的位线连接。
图5A示意性示出了被构造成NAND串的一串存储器单元。NAND串50包括一系列由源极和漏极所连串的存储器晶体管M1、M2、…、Mn(例如，n＝4、8、16或更大)。一对选择晶体管S1、S2分别通过NAND串的源极端子54和漏极端子56来控制存储器晶体管链与外部的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子与源极线耦接(见图5B)。相似地，当漏极选择晶体管S2导通时，NAND串的漏极端子与存储器阵列的位线耦接。在链中每个存储器晶体管10起到存储器单元的作用。存储器晶体管10具有用以存储给定量的电荷以便表示所预期的存储器状态的电荷存储元件20。每个存储器晶体管的控制栅极30允许对读取操作和写入操作进行控制。如将从图5B中所看到的，一行NAND串的相应存储器晶体管的控制栅极30均与同一字线连接。相似地，选择晶体管S1、S2中的每个的控制栅极32分别通过该晶体管的源极端子54和漏极端子56来提供对NAND串的控制访问。同样地，一行NAND串的相应选择晶体管的控制栅极32均与同一选择线连接。
当在编程期间在NAND串中的已寻址的存储器晶体管10被读取或被验证时，该存储器晶体管的控制栅极30被提供有适当的电压。同时，通过将充足的电压施加到这些存储器晶体管的控制栅极上，NAND串50中的其它未寻址的存储器晶体管被完全导通。通过这种方式，从各个存储器晶体管的源极至NAND串的源极端子54并且相似地从各个存储器晶体管的漏极至单元的漏极端子56有效地建立导电路径。美国专利no.5,570,315、5,903,495、6,046,935描述了具有这种NAND串结构的存储器装置。
图5B示出了由诸如图5A中所示的NAND串的NAND串50所构成的、存储器单元的NAND阵列200的实例。诸如位线36的位线沿每列NAND串与每个NAND串的漏极端子56耦接。诸如源极线34的源极线沿每个区块的NAND串与每个NAND串的源极端子54耦接。此外，沿一个区块的NAND串的一行存储器单元的控制栅极与诸如字线42的字线连接。沿一个区块的NAND串的一行选择晶体管的控制栅极与诸如选择线44的选择线连接。在一个区块的NAND串中的整行存储器单元可由该区块的NAND串的字线和选择线上的适当的电压来寻址。当NAND串中的存储器晶体管被读取时，该串中的剩余存储器晶体管通过它们相关联的字线而被硬(hard)导通，使得流过该串的电流基本上依赖于在被读取的单元中所存储的电荷的水平。
感测电路及技术
图6示出了图1中所示的读/写电路270A和270B，该读写电路270A和270B包含遍及存储器单元的阵列的p个感测模块的一个区块。并行操作的p个感测模块480的整个区块使沿一行的p个单元10的一个区块(或页)被并行地读取或编程。基本上，感测模块1将感测单元1中的电流I1，感测模块2将感测单元2中的电流I2，…，感测模块p将感测单元p中的电流Ip，等。从源极线34流出至聚集节点(aggregate node)CLSRC并且从该聚集节点流至地的一页的总单元电流iTOT将是p个单元中的全部电流的总和。在传统的存储器结构中，具有公共字线的一行存储器单元形成两个或更多个页，在所述两个或更多个页中，页中的存储器单元被并行地读取和编程。在具有两个页的一行的情形中，一个页由偶数位线访问，另一页由奇数位线访问。一页的感测电路在任何时候均要么与偶数位线耦接要么与奇数位线耦接。在那种情形中，提供页多路复用器250A和250B从而分别将读/写电路270A和270B多路复用至各个页。
在基于56nm技术所生产的当前芯片中，p＞64000，而在43nm 32G位×4的芯片中，p＞150000。在优选实施例中，块是一系列整行单元。这就是所谓的“全位线(all bit-line)”结构，在该结构中，页由分别与毗邻的位线耦接的一行毗邻的存储器单元构成。在另一实施例中，区块是以行排列的子组单元。例如，单元的子组可以是整个行的一半或者整个行的四分之一。子组单元可以是一系列毗邻单元或每隔一个单元的单元，或每隔预定数量的单元的单元。每个感测模块通过位线与存储器单元耦接，并且包括用于感测存储器单元的导电电流的感测放大器。通常，如果读/写电路分布在存储器阵列的相对侧上，则p个感测模块的区块(bank)将分布在两组读/写电路270A和270B之间。
图7示意性示出了图6中所示的感测模块的优选构造。包含p个感测模块的读/写电路270A和270B被分组为一个区块的读/写堆叠400。
图8更详细地示出了图7中所示的读/写堆叠。每个读/写堆叠400均根据一组k条位线并行地操作。如果一页具有p＝r*k条位线，则将具有读/写堆叠400-1、…、400-r。基本上，该结构是这样的：k个感测模块的每个堆叠由公共处理器500来服务以便节省空间。公共处理器500基于数据锁存器和位于感测模块480处的锁存器中的当前值并且基于来自状态机112的控制来对所要存储在所述锁存器中的已更新数据进行计算。在2006年6月29的美国专利申请公开号：US-2006-0140007-A1中已经对该公共处理器进行了详细描述，通过援引的方式将该专利申请的全部内容并入本文。
并行操作的整个区块的已分区的读/写堆叠400允许沿着行的p个单元的一个区块(或页)被并行地读取或编程。由此，对于整行单元而言将具有p个读/写模块。由于每个堆叠均服务k个存储器单元，所以区块中的读/写堆叠的总数因而由r＝p/k来给出。例如，如果r是区块中的堆叠的数量，则p＝r*k。一个示例性存储器阵列可具有p＝150000，k＝8，因而r＝18750。
每个读/写堆叠，例如400-1，基本上都包含并行地服务k个存储器单元的片段的感测模块480-1至480-k的堆叠。页控制器410通过线411将控制信号和时序信号提供给读/写电路370。页控制器自身通过线311依赖于存储器控制器310。在每个读/写堆叠400之间的通信由堆叠互连总线431实现并受页控制器410控制。控制线411将控制信号和时钟信号从页控制器410提供给读/写堆叠400-1的组件。
在优选实施例中，堆叠总线被分区为用于在公共处理器500与感测模块480的堆叠之间通信的SA总线422以及用于在该处理器与数据锁存器430的堆叠之间通信的D总线423。
数据锁存器430的堆叠包括数据锁存器430-1至430-k，所述数据锁存器430-1至430-k中的每个均对应于与堆叠相关联的每个存储器单元。I/O模块440使数据锁存器能够通过I/O总线231与外界交换数据。
公共处理器还包括输出507，该输出507用于输出指示诸如错误情形(errorcondition)的存储器操作的状态的状态信号。该状态信号用于驱动n型晶体管550的栅极，所述n型晶体管550以被布线为或(Wired-Or)的配置绑定到标记总线(FLAG BUS)509。优选地，标记总线由控制器310预充电并且当由任意读/写堆叠赋值状态信号时所述标记总线将被下拉。
多状态存储器分区的实例
已经结合图3对其中每个存储器单元均存储多位数据的非易失性存储器进行了说明。一个具体的实例是由场效应晶体管的阵列所形成的存储器，每个场效应晶体管在其沟道区域与其控制栅极之间均具有电荷存储层。电荷存储层或单元可存储一个范围的电荷，为每个场效应晶体管形成一个范围的阈值电压。该范围的可能的阈值电压跨越阈值窗。当阈值窗被分区为阈值电压的多个子范围或区域时，每个可解析的区域被用于表示存储器单元的不同的存储器状态。多个存储器状态可由一个或多个二进制位来编码。例如，被分区为四个区域的存储器单元可支持可被编码为2位数据的四个状态。相似地，被分区为八个区域的存储器单元可支持可被编码为3位数据的八个存储器状态，等等。
图9(0)至图9(2)示出了对全体4状态存储器单元进行编程的实例。图9(0)示出了可编程为分别表示存储器状态“0”、“1”、“2”和“3”的四个不同分布的阈值电压的全体存储器单元。图9(1)示出了已擦除的存储器的“已擦除”的阈值电压的初始分布。图9(2)示出了在很多存储器单元已被编程之后的存储器的实例。基本上，单元最初具有“已擦除”的阈值电压，并且编程将使所述“已擦除”的阈值电压移向更高的值至由V1、V2和V3分界的三个区域中的一个。通过这种方式，每个存储器单元可被编程为三个已编程状态“1”、“2”和“3”中的一个，或者可在“已擦除”状态中保持未编程(un-programmed)。随着存储器得到更多的编程，如图9(1)中所示的“已擦除”的状态的初始分布将变得更窄并且已擦除的状态由“0”状态表示。
具有低位和高位的2位码可被用于表示四个存储器状态中的每个状态。例如，状态“0”、“1”“2”和“3”分别由“11”、“01”、“00”和“10”表示。2位数据可通过以“全序列”模式来感测而从存储器读取，在所述“全序列”模式中，通过分别在三个子遍(sub-pass)中相对于读取分界阈值(read demarcation threshold value)V1、V2和V3来感测而一起感测两个位。
图10(0)至图10(2)示出了对全体8状态存储器单元进行编程的实例。图10(0)示出了可编程为分别表示存储器状态“0”至“7”的八个不同分布的阈值电压的全体存储器单元。图10(1)示出了已擦除的存储器的“已擦除”的阈值电压的初始分布。图10(2)示出了在很多存储器单元已被编程之后的存储器的实例。基本上，单元最初具有“已擦除”的阈值电压，并且编程将使所述“已擦除”的阈值电压移向更高的值至由V1至V7分界的三个区域中的一个。通过这种方式，每个存储器单元可被编程为七个已编程状态“1”至“7”中的一个，或者可在“已擦除”状态中保持未编程。随着存储器得到更多的编程，如图10(1)中所示的“已擦除”的状态的初始分布将变得更窄并且已擦除的状态由“0”状态表示。
具有低位和高位的3位码可被用于表示四个存储器状态中的每个状态。例如，状态“0”、“1”“2”、“3”、“4”、“5”、“6”和“7”分别由“111”、“011”、“001”、“101”、“100”、“000”、“010”和“110”表示。3位数据可通过以“全序列”模式来感测而从存储器读取，在所述“全序列”模式中，通过分别在七个子遍中相对于读取分界阈值V1至V7来感测而一起感测三个位。
页或字线编程以及验证
对页进行编程的一种方法是全序列编程。页的全部单元最初处于已擦除的状态。因此，页的全部单元被并行地从已擦除的状态向它们的目标状态编程。那些具有“1”状态为目标状态的存储器单元一旦它们的状态已被编程为“1”状态则将被阻止进一步编程，而具有“2”或更高的目标状态的其它存储器单元将被进行进一步编程。最终，具有“2”作为目标状态的存储器单元也将被锁定以避免进一步编程。相似地，通过渐进的编程脉冲，得到并锁定具有目标状态“3”至“7”的单元。
由于验证发生在编程脉冲之后并且每个验证可相对于一些验证电平，所以已经实现了各种“智能”验证方案从而减少验证操作的总数。例如，由于通过脉冲编程增大的脉冲将全体单元向着越来越高的阈值电平编程，所以相对于更高的验证电平的验证不需开始，直到一定的脉冲。在2007年7月10日授权的Gongwer等人的美国专利No.7,243,275“多状态存储器的智能验证”中公开了具有智能验证的编程技术的实例，该美国专利被转让给与本申请相同的受让人。通过援引的方式将US7,243,275的全部公开内容并入本文。
图11示出了用于将4状态存储器单元编程为目标存储器状态的传统技术。通常，编程电路将一系列编程脉冲施加至已选择的字线。通过这种方式，其中控制栅极与字线耦接的一页存储器单元可被一起编程。所使用的编程脉冲队列(train)可具有逐渐增大的时间段或幅度，以便抵消被编程至存储单元的电荷存储单位中的逐渐积累的电子。在编程期间，编程电压VPGM被施加至页的字线。编程电压VPGM是以从初始电压电平VPGM0开始的阶梯波形的形式的一系列编程电压脉冲。在编程期间，通过在每次脉冲时尝试将递增电荷(incremental charge)加入到单元的电荷存储元件中，页中的每个单元经受这一系列编程电压脉冲。在编程脉冲之间，单元被回读(read back)从而确定该单元的阈值电压。回读过程可包括一个或多个感测操作。当单元的阈值电压已被验证落入与目标状态相对应的阈值电压区域中时，对于该单元停止编程。每当存储器单元已被编程为该存储器单元的目标状态，则该存储器单元被禁止编程，而其它单元继续经历编程直至页的全部单元均已被验证编程为止。
在写入操作期间通过均衡和调整源极电平、阱电平和位线电平来进行电荷循环。
正如刚刚关于图11所论述的，通常，编程操作被分成两个部分或交替阶段，即编程脉冲和随后的验证。在高电压编程脉冲VPGM之后，紧接验证操作以便通过验证来检查每个单元遍是否被编程至它们相应的目标状态。基本上，验证操作是感测操作，用以通过被设置为各种验证电压电平的已选择的字线电压来检查各个单元的阈值电压Vt，所述各种验证电压电平例如4状态实施例的图11中所示的三个电平。除了字线上的电压电平以外，阵列的位线电平、源极电平以及阱电平必须为了脉冲和验证而全部被适当偏置。本节考虑在脉冲之后验证操作之前的间隔期间、在验证阶段之后下一脉冲之前的间隔期间、以及对于没有脉冲间的验证的情形而言在脉冲间的间隔期间的阵列或平面的源极、位线和阱上的电压电平。(在脉冲与验证之间的字线上的电平在2010年9月29日递交的美国专利申请第12/893,611号中被考虑，该专利申请也将在下文的实施例中采用。)由于通常写入操作包含一些重复脉冲、验证过程，所以降低所述中间阶段时间可改善装置性能。相似地，降低功耗和所使用的电流的量(峰值和均值二者)也是重要的考虑因素。首先，考虑脉冲之后但在验证之前的时间段。
从编程向验证的转换
在从编程脉冲向随后的编程验证操作的转换期间，通常，过程为：将源极、阱和位线放电至地电平(或者，更一般地称为VSS)，然后重新建立用于验证操作即感测操作所需的偏置条件。这由图12中的上面一组从左侧开始的波形示出。在准备编程脉冲期间，如最上面(BL)的路线所示，位线被设置为要么促进编程(地电平或VSS)要么阻止编程(VDDSA)。这里的示例性实施例还包括诸如在美国专利第7,158,421中进一步描述的、在中间电平(VQPW)的快速遍写入(Quick Pass Write,QPW)类型中部分禁止编程的可能性。如图SRC路线中所示，源极电平还被升高至高于VSS(至值Vtn或还被称为SDDSA)，并且如底部路线中所示，阱处于地电平(或VSS)。这里，阱被偏置在Vss处。一旦偏置电平被建立，则编程脉冲沿已选择的字线施加。在典型的现有技术的布置中，在为验证阶段设置偏置电平之前，位线、阱和源极在被充电回至所要施加至字线的验证电平之前被放电为VSS。阴影区域示出了所述复位阶段，其中验证偏置电平被设置在垂直虚线之间。
将这些电平放电为VSS然后为验证阶段再次预充电的复位过程浪费时间和电荷。为了避免如此，不是将源极、位线和阱放电，而是在编程脉冲结束时，将源极、位线和阱一起均衡在某一DC电平处，在所述均衡之后，存储器系统在源极、位线和阱为随后的操作而被设置之前将它们调整至所需电平(例如，诸如V_SRC＝1.5V)。在图12的底部组的路线中对此进行了显示。
在图12的底部部分中，直到脉冲被施加之后为止，电平均与以前相同。在随后的复位期间，如阴影区域中所示，位线和源极电平然后被均衡(在某种短暂的行为之后)，然后如阴影区域中所示被调整在所需的电平处。关于阱电平，根据实施例，在验证期间该阱电平可能要么处于地电平要么处于某个非零电平，例如图12中所示的源极验证电平V_SRC，这取决于在随后的验证期间为阱所使用何种电平。如果在验证阶段期间阱被升高，则所述阱也被均衡然后被调整在相同的电平处，否则，所述阱可被保持为地电平。
进入验证阶段，源极线已经处于V_SRC并且刚好被保持在V_SRC。在示例性实施例中，然后位线由用于感测操作的偏移Delta_BL预充电至略微高一些的电平V_SRC。取决于用于感测所使用的实施例，阱要么处于VSS，在转换期间该VSS一直被保持，要么处于不同的电平。在替代的示例性实施例中，阱在验证期间被设置为V_SRC，在脉冲至验证转换期间已被均衡然后被调整在该电平处。
图13示意性示出了可被用于这种均衡和调整的布置的类型。这里，BL603表示在本过程中一起被偏置的位线。在示例性实施例中，BL603将是给定平面或阵列的与已选择的位线交叉的全部的全局位线，但是也可使用其它布置。然后，当任一端(605、607)的晶体管导通时，该晶体管被用于将位线连接至与源极相同的电平，其中到605、607的控制栅极的高电平需要足以通过电压。如果使用该选择的话，开关609还使阱被设置并被调整在SRC电平处。然后，调整通过运算放大器(op-amp)601来完成，所述运算放大器601在一个输入端具有基准电压(VREF_SRC)并且在另一输入端具有来自SRC电平的反馈。回到图12，在底部所示是在该晶体管605、607处于关断(Tr＝OFF)和导通(ON)时，在其下面所示是调整为导通和关断时。
一旦复位完成，则用于验证的偏置电平被设置成如两条垂直虚线之间的区域中所示。由于位线、源极以及阱已经处于所需电平或接近所需电平，所需偏置更容易获得。尽管图12将复位(阴影区)和偏置(水平虚线之间)示出为在两组波形中相同以便它们可更易于进行比较，但是实际上它们并非按比例，因为在此处的布置中，复位和随后的偏置可更快地完成，所以在每次脉冲/验证循环中节省时间。
在上文所述过程中，存储器可为下一验证波形提前回收电荷并调整电平。这具有几个优点。第一个优点是：由于电荷的循环，所以节省被吸入的电流的平均量。另一个优点是：通过减少编程脉冲的结束时的放电时间以及验证脉冲开始时的预充电时间来提高性能。当位线和源极(以及阱，如果想要的话)已经处于SRC电平时，这还减少了在位线预充电期间被吸入的峰值电流。此外，由于位线已经处于在验证感测操作期间所使用的偏置电平(SRC)，所以当为验证预充电时，通过感测放大器很大程度地消除了漏电的可能。此外，在编程脉冲结束时，将使负位线即在已初始的位线与未初始的位线之间耦接的位线最小化。结果，通过减少在脉冲之后放电时间以及位线电平、源极电平和阱电平的验证之前的预充电时间而提高了性能。由于存储器装置缩小，所以当减少峰值电流吸入(draw)和平均电流吸入时，这种性能变得更加重要。
晶体管605、607以及调整的介绍在装置的每个平面中帮助将位线放电次数减少几个百分点。当实现上述模式时，存储器可从之前的操作循环电荷并将该电荷用于将来的操作，减少被吸入的电流的平均量。所节省的电流的具体量将取决于数据模型。因为用于为位线和源极预充电的开始点已经处于接近最终电平的DC电平而非VSS，所以峰值电流也被降低。通过这种所实现的模式，当从位线至位线的负耦接被最小化时，减少了正向偏置结的可能。
从验证至编程的转换
接下来，考虑从验证操作开始的转换间隔；并且，尽管这将再次参照示出验证之前的时间段(如上所述)以及验证之后的时间段的图12进行论述，但是这两个方面可单独使用。返回图12的顶部组的波形，在验证操作之后，电平被再次复位，然后为下一脉冲准备(除非全部单元均锁定或没有随后的脉冲)。在从验证至编程的所述转换时间段期间，在为下一脉冲将它们充电回至偏置电平之前，典型的过程是将位线电平、阱电平以及源极电平放电回至地电平/VSS。放电和随后的再次预充电的所述过程浪费时间和电荷。
在这里所述的各方面中，示例性实施例不是将BL和SRC放电至地电平，而是将源极电平和位线电平一起均衡为某个DC电平。然后，在用以为编程脉冲准备的预充电时间期间，系统然后适当地将位线充电至高或VSS之一(或者充电至中间快速遍写入电平)。源极电平还与所需电平连接。通过这样做，系统为下一编程脉冲提前回收电荷。
如图12中所示，在底部组的波形中，由于验证阶段终止，所以位线电平是V_SRC+Delta_BL，并且源极电平是V_SRC。然后，这些电平被均衡。这里，所示的电平位于来自验证阶段的两个电平值之间，典型地，当阱已经处于地电平时。对于当在验证期间阱被升高(例如升高至V_SRC)的情形，由于公共BL/SRC与阱耦接，所以当在复位期间阱被带至地电平时，这会将公共BL/SRC电平稍微拉低一些，靠近或甚至低于V_SRC电平。在该均衡之后，然后为下一脉冲准备电平。(假定：这处于其中具有下一脉冲的写入过程的点)
此外，这种布置通过电荷循环节省了平均电流。还通过减少在验证波形结束时的放电时间提高了性能。当在编程至验证的复位时间段中，出于比较的目的，将所述转换时间段示出为相同的时长，但是此外在实际执行中，所述转换时间段可能更短。
在背靠背(back to back)的编程脉冲之间的转换
现在，本子节例如考虑如下情形：诸如美国专利第7,643,348号和US7,800,945中所述的，背靠背的编程脉冲被使用而没有中间验证操作(“减少验证”模式或“预测编程”模式)。正如在这些引文中进一步说明的，在本模式中，存储器预测所需的脉冲的数量并且因而略去了脉冲间的验证操作。由于多状态存储器可具有需要不同量的阈值移位的不同单元，所以不同的位线可基于相应的单元目标状态在区分已脉冲的数量之后被从编程使能切换至编程禁止。所述预测模式可与普通的脉冲/验证类型的写入相结合，已减少的验证模式出现作为写入操作的子阶段，具有在“减少验证”节之前或在“减少验证”节之后或二者所使用的标准的交替脉冲/验证。
在示例性实施例中，当启用“减少验证”模式时，背靠背的脉冲情形通常发生在编程序列的结束时。在每个编程脉冲结束时，之前的布置在脉冲间的间隔期间将位线和源极放电至地电平/VSS。图14A对此进行了图示。当字线被脉冲时，顶部路线(编程脉冲)为高位，而当位线和源极在位线偏置和源极偏置被重新建立之前被放电时，锁定时钟被用于定义脉冲间的间隔。如在位线(BL)波形中所示，由于脉冲，已禁止的位线被偏置为高位，而那些将要被编程的位线为低位。脉冲之后，在使位线的偏置被存储之前，位线被放电，所述位线可包括从编程切换至禁止的位线。由于脉冲，源电平被带至其高电平(SRC)，然后由于下一脉冲，源电平在被带回至SRC之前还在脉冲之间被放电。结果，存储器浪费电力对位线和源极电平进行放电，所述位线和源极电平随后将为下一编程脉冲而被再次重新充电。
在这里所述的各个方面中，如果已知下一操作为另一编程脉冲，则示例性实施例反而在编程脉冲结束时浮动位线和源极。图14B对此进行了图示。现在，位线被留下以进行浮动，使得已禁止的位线保持高位，而那些将要被编程的位线保持低位。对于从编程切换至禁止的那些位线而言，所述切换可在脉冲间的时间段结束时完成。对于源极线而言，一旦源极线升高，则可将源极线留下在脉冲之间浮动。尽管出于比较的目的，通过排除对位线和源极的脉冲间的放电来将脉冲间的时间段示出为在图14A和图14B中相同的长度，但是间隙可被缩短很多。尽管图14A和图14B中并未示出阱电平，但是阱电平可以处于编程期间的典型的电平，正如图12的地电平。
由于图14B的布置排除了位线和源极电平的放电并且排除了为下一脉冲将位线和源极电平预充电，所以图14B的布置考虑到节省平均电流。通过在脉冲之间减少放电-预充电的时间来提高性能。位线电平的升高和降低的量的减少还可减少位线至位线耦接的负面影响。
结论
为了图示和说明的目的已经呈现了本发明的上述详细说明。上述详细说明并不意在详尽列举，而且并不意在将本发明限定在所公开的精确的形式。根据上述教导，很多修改和变化都是可能的。选择上述实施例是为了更好地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施例中最好地利用本发明，并且各种修改适于所预期的具体应用。本发明的范围由所附权利要求来限定。

Claims (42)

1.一种对非易失性存储器电路进行编程的方法，所述非易失性存储器电路具有根据NAND型结构沿多条位线和多条字线形成的非易失性存储器单元，所述方法包括：
对沿已选择的字线的所述存储器单元执行交替的多个脉冲操作和验证操作，其中脉冲操作包括：
分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平；
将用于所述位线的公共源极线偏置在第一非零电压电平处；以及
在所述位线和所述公共源极线被如此偏置的同时，将编程脉冲施加至所述已选择的字线；
并且其中验证操作包括：
将所述位线偏置在验证电平处；以及
同时地将所述公共源极线偏置在第二非零电压电平处；以及
在所述脉冲操作之后并且在随后的所述验证操作之前，将所述位线和所述公共源极线均衡在非零电压电平处。
2.根据权利要求1所述的方法，还包括：
在将所述位线和所述公共源极线均衡之后并且在随后的所述验证操作之前，将所述位线和所述公共源极线调整在公共的、非零电压电平处。
3.根据权利要求2所述的方法，其中所述存储器单元根据阱结构形成，并且所述验证操作还包括将所述阱结构设置为地电平。
4.根据权利要求2所述的方法，其中所述存储器单元根据阱结构形成并且所述验证操作还包括同时将所述阱结构偏置在第三非零电压电平处，并且其中所述方法还包括：
在所述脉冲操作之后并且在随后的验证操作之前，将所述阱结构均衡在与所述位线和所述公共源极线相同的电压电平处；以及
在对所述阱结构、所述位线和所述公共源极线均衡之后并且在随后的所述验证操作之前，将所述阱结构调整在与所述位线和所述公共源极线相同的公共电压电平处。
5.根据权利要求4所述的方法，其中所述第三非零电压电平与所述第二非零电压电平相同。
6.根据权利要求2所述的方法，其中所述位线和所述公共源极线被调整成的所述公共非零电压电平是所述第二非零电压电平。
7.根据权利要求6所述的方法，其中在随后的所述验证操作期间，所述公共源极线被调整在所述第二非零电压电平处。
8.根据权利要求6所述的方法，其中所述验证电平高于所述第二非零电压电平。
9.根据权利要求2所述的方法，其中在所述脉冲操作期间所述位线被偏置成的所述多个值包括部分禁止电平。
10.根据权利要求2所述的方法，其中所述第一非零电压电平高于所述第二非零电压电平。
11.根据权利要求2所述的方法，还包括：
在所述验证操作之后并且在随后的所述脉冲操作之前，将所述位线和所述公共源极线均衡在非零电压电平处。
12.一种非易失性存储器电路，包括：
非易失性存储器单元的阵列，所述阵列根据NAND型结构沿多条位线和多条字线形成；
编程和感测电路，所述编程和感测电路能够与所述阵列连接，从而执行包括交替的一系列脉冲操作和验证操作的写入操作；
调整电路，包括：
比较器，所述比较器具有被连接用以接收基准电压的第一输入以及被连接用以接收来自所述比较器的输出端的反馈的第二输入；
第一开关，所述第一开关被连接用以响应于被赋值的控制信号将所述比较器的输出提供给所述位线；以及
第二开关，所述第二开关被连接用以响应于被赋值的所述控制信号将所述比较器的输出提供给所述阵列的公共源极线；以及
控制电路，所述控制电路与所述编程和感测电路以及所述调整电路连接，其中在写入操作期间，所述控制电路在从脉冲操作向随后的所述验证操作转换期间为所述控制信号赋值。
13.根据权利要求12所述的非易失性存储器电路，其中在验证操作期间所述比较器的输出被调整在用于公共源极线的所述公共非零电压电平处。
14.根据权利要求12所述的非易失性存储器电路，其中所述阵列根据阱结构形成，并且所述调整电路还包括：
第三开关，所述第三开关被连接用以响应于被赋值的所述控制信号将所述比较器的输出提供给所述阱结构。
15.一种对非易失性存储器电路进行编程的方法，所述非易失性存储器电路具有根据NAND型结构沿多条位线和多条字线形成的非易失性存储器单元，所述方法包括：
对沿已选择的字线的所述存储器单元执行交替的多个脉冲操作和验证操作，其中脉冲操作包括：
分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平；
将用于所述位线的公共源极线偏置在第一非零电压电平处；以及
在所述位线和所述公共源极线被如此偏置的同时，将编程脉冲施加至所述已选择的字线；
并且其中验证操作包括：
将所述位线偏置在验证电平处；以及
同时地将所述公共源极线偏置在第二非零电压电平处；以及
在所述验证操作之后并且在随后的所述脉冲操作之前，将所述位线和所述公共源极线均衡在非零电压电平处。
16.根据权利要求15所述的方法，其中所述位线和所述公共源极线被均衡在所述验证电平与所述第二非零电压电平之间的电平处。
17.根据权利要求15所述的方法，其中所述存储器单元根据阱结构形成，并且所述验证操作还包括将所述阱结构设置为地电平。
18.根据权利要求15所述的方法，其中所述存储器单元根据阱结构形成，并且所述验证操作还包括同时地将所述阱结构偏置在第三非零电压处。
19.根据权利要求18所述的方法，其中所述验证电平高于所述第二非零电压电平。
20.根据权利要求15所述的方法，其中在所述脉冲操作期间所述位线被偏置成的所述多个值包括部分禁止电平。
21.根据权利要求15所述的方法，其中所述第一非零电压电平高于所述第二非零电压电平。
22.根据权利要求15所述的方法，还包括：
在所述脉冲操作之后并且在随后的所述验证操作之前，将所述位线和所述公共源极线均衡在非零电压电平处。
23.根据权利要求22所述的方法，还包括：
在将所述位线和所述公共源极线均衡之后并且在随后的所述验证操作之前，将所述位线和所述公共源极线调整在公共的、非零电压电平处。
24.一种非易失性存储器电路，包括：
非易失性存储器单元的阵列，所述阵列根据NAND型结构沿多条位线和多条字线形成；以及
读写电路，所述读写电路能够与所述阵列连接，从而对沿已选择的字线的所述存储器单元执行交替的多个脉冲操作和验证操作，其中脉冲操作包括：分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平；将用于所述位线的公共源极线偏置在第一非零电压电平处；以及在所述位线和所述公共源极线被如此偏置的同时，将编程脉冲施加至所述已选择的字线；并且其中验证操作包括：将所述位线偏置在验证电平处；以及同时地将所述公共源极线偏置在第二非零电压电平处，其中在所述验证操作之后并且在随后的所述脉冲操作之前，所述读写电路将所述位线和所述公共源极线均衡在非零电压电平处。
25.根据权利要求24所述的非易失性存储器电路，其中所述位线和所述公共源极线被均衡在所述验证电平与所述第二非零电压电平之间的电平处。
26.根据权利要求24所述的非易失性存储器电路，其中所述存储器单元的阵列根据阱结构形成，并且所述验证操作还包括将所述阱结构设置为地电平。
27.根据权利要求24所述的非易失性存储器电路，其中所述存储器单元的阵列根据阱结构形成，并且所述验证操作还包括同时地将所述阱结构偏置在第三非零电压处。
28.根据权利要求27所述的非易失性存储器电路，其中所述验证电平高于所述第二非零电压电平。
29.根据权利要求24所述的非易失性存储器电路，其中在所述脉冲操作期间所述位线被偏置成的所述多个值包括部分禁止电平。
30.根据权利要求24所述的非易失性存储器电路，其中所述第一非零电压电平高于所述第二非零电压电平。
31.根据权利要求24所述的非易失性存储器电路，其中在所述脉冲操作之后并且在随后的所述验证操作之前，所述读写电路将所述位线和所述公共源极线均衡在非零电压电平处。
32.根据权利要求31所述的非易失性存储器电路，其中在将所述位线和所述公共源极线均衡之后并且在随后的所述验证操作之前，所述读写电路将所述位线和所述公共源极线调整在公共的、非零电压电平处。
33.在具有根据NAND型结构沿多条位线和多条字线形成的非易失性存储器单元的非易失性存储器电路中，一种对沿已选择的字线的所述存储器单元进行编程的方法，包括：
分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平；
将用于所述位线的公共源极线偏置在第一非零电压电平处；以及
在所述位线和所述公共源极线被如此偏置的同时，将多个编程脉冲的系列施加至所述已选择的字线，其中所述编程脉冲的系列被施加而没有中间验证操作，其中在所述编程脉冲的系列的各个脉冲之间，所述公共源极线保持在所述第一非零电压电平，并且其中在所述编程脉冲的系列的各个脉冲之间，被偏置成所述编程禁止电平的位线保持在所述编程禁止电平，
其中，如果已知下一操作为另一编程脉冲，所述位线和所述公共源极线在编程脉冲结束时浮动。
34.根据权利要求33所述的方法，还包括：
在所述系列的第一个脉冲之后并且在所述第一个脉冲之后的脉冲之前，将一条或多条所述位线上的偏置从所述编程使能电平变为所述编程禁止电平。
35.根据权利要求34所述的方法，其中在所述系列的第一个脉冲被施加至所述已选择的字线之前确定：一条或多条所述位线中的哪条位线具有从所述编程使能电平变为所述编程禁止电平的所述偏置电平以及在哪个脉冲之后相应的一个或多个偏置电平被如此改变。
36.根据权利要求33所述的方法，其中所述存储器单元根据阱结构形成，并且当施加所述多个编程脉冲的系列时所述阱结构被偏置在地电平处。
37.根据权利要求33所述的方法，其中在施加所述多个编程脉冲的系列而没有中间验证操作之后，将一个或多个编程脉冲施加至所述已选择的字线，同时执行中间验证操作。
38.一种非易失性存储器电路，包括：
非易失性存储器单元的阵列，根据NAND型结构沿多条位线和多条字线形成；
偏置电路，所述偏置电路能够与所述位线连接，用以分别将所述位线偏置在多个值中的一个值处，所述多个值包括编程禁止电平和编程使能电平，并且所述偏置电路能够与用于所述位线的公共源极线连接，用以将所述公共源极线偏置在第一非零电压电平处；以及
编程电路，所述编程电路能够与已选择的字线连接，用以将多个编程脉冲的系列施加至所述已选择的字线，同时所述位线被分别偏置所述位线为多个值中的已选择的一个值，并且所述公共源极线被偏置在所述第一非零电压电平处，
其中所述编程脉冲的系列被施加而没有中间验证操作，其中在所述编程脉冲的系列的各个脉冲之间，所述公共源极线被保持在所述第一非零电压电平，并且其中在所述编程脉冲的系列的各个脉冲之间，被偏置成所述编程禁止电平的位线保持在所述编程禁止电平，
其中，如果已知下一操作为另一编程脉冲，所述位线和所述公共源极线在编程脉冲结束时浮动。
39.根据权利要求38所述的非易失性存储器电路，其中在所述系列的第一个脉冲之后并且在所述第一个脉冲之后的脉冲之前，一条或多条所述位线上的偏置从所述编程使能电平变为所述编程禁止电平。
40.根据权利要求39所述的非易失性存储器电路，其中在所述系列的第一个脉冲被施加至所述已选择的字线之前确定：一条或多条所述位线中的哪条位线具有从所述编程使能电平变为所述编程禁止电平的所述偏置电平以及在哪个脉冲之后相应的一个或多个偏置电平被如此改变。
41.根据权利要求38所述的非易失性存储器电路，其中所述存储器单元根据阱结构形成，并且当施加所述多个编程脉冲的系列时所述阱结构被偏置在地电平处。
42.根据权利要求38所述的非易失性存储器电路，其中在施加所述多个编程脉冲的系列而没有中间验证操作之后，将一个或多个编程脉冲施加至所述已选择的字线，同时使用所述非易失性存储器电路的感测电路来执行中间验证操作。
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