CN101320595B - 非易失性存储器器件及其驱动方法 - Google Patents

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Abstract

所提供的是一种非易失性存储器器件及其驱动方法。在驱动非易失性存储器器件的方法中，确定要被驱动的存储器单元的结构形状和位置，然后利用确定结果根据存储器单元的分配而利用优化了的操作条件来驱动所述存储器单元。

Description

非易失性存储器器件及其驱动方法
该专利申请要求于2007年2月27日提交的韩国专利申请No.10-2007-0019772和于2007年9月6日提交的韩国专利申请No.10-2007-0090617的优先权，其全部内容通过引用结合于此。
技术领域
在此公开的本发明总体上涉及一种非易失性存储器器件，且更具体地，但不限于，涉及一种驱动非易失性存储器器件的方法。
背景技术
即使不提供电源，非易失性存储器器件也保留存储在单元中的数据。闪存器件是非易失性存储器的一种。由于闪存器件每次电擦除一块数据单元，所以闪存器件被广泛地用于计算机存储卡等。
这种闪存器件被分为NOR闪存和NAND闪存。NOR闪存与NAND闪存之间的一个区别与存储器单元如何与位线相连有关。通常，NOR闪存器件有利于高速性能，然而由于其高电流消耗而不利于高度集成。NAND闪存器件因为其比NOR闪存器件消耗更小的电流量，所以有利于高度集成。
图1是使用双构图技术(DPT)的存储器单元阵列110的电路图。通常，DPT是克服光刻设备的限制的构图技术。根据DPT，存储器单元阵列以这样一种方式形成：首先形成偶数编号的图案然后形成奇数编号的图案。
图2A至2C是图1中的字线和位线的形状和构造的图示视图。具体地，图2A是示出存储器单元的沟道的剖视图，其是沿图1的线A-A′而提取的。参见图2A，字线的沟道宽度根据字线是偶数编号的一条还是奇数编号的一条而不同。在此，偶数编号的字线具有沟道宽度Lg1，其小于奇数编号的字线的沟道宽度Lg2。图2B是示出存储器单元的有源区的宽度的剖视图，其是沿图1的线B-B′而提取的。参见图2B，偶数编号的存储器单元的有源区具有宽度AW1，其小于奇数编号的存储器单元的有源区的宽度AW2。图2C示出了奇数编号和偶数编号的位线的金属宽度。参见图2C，偶数编号的位线具有宽度BW1，其小于奇数编号的位线的宽度BW2。
图3是根据DPT制造的存储器单元的阈值电压分配的图解说明。参见图3，根据存储器单元是偶数编号的单元还是奇数编号的单元，在阈值电压分配中存在不同。在此，偶数编号的存储器单元意指与所述偶数编号的字线相连接的存储器单元，且奇数编号的存储器单元意指与奇数编号的字线相连接的存储器单元。然而，在根据增阶脉冲编程(ISPP)方法执行编程操作的一般非易失性存储器器件中，不考虑所述存储器单元是奇数编号的单元还是偶数编号的单元，而根据总分配确定编程操作条件，例如，编程开始电压(Vo)、ISPP增量电平(ΔISPP)和编程停止电压(Vm)。这里，编程操作条件满足下列等式1和2：
Vm＝V0+mΔISPP...(等式1)
ΔVw＝Vm-V0...(等式2)
其中m是用于达到编程停止电压(Vm)的程序循环的迭代数目。
如图3中所示，总分配比偶数编号的存储器单元和奇数编号的存储器单元的分配相对较宽。因此，由于所述编程操作条件是根据总阈值电压分配而确定的，所以一般非易失性存储器器件难以具有最优化的编程时间。这是因为编程时间通常与阈值电压分配的宽度成比例。此外，分配的宽度(ΔVw)在ISPP操作中变大，因而程序循环的迭代数目(m)相应增加。这导致存储器单元的应力增加，最后导致存储器单元的可靠性退化。
图4是用于传统位线结构和感测方法的等效电路图和相关联的电压-时间曲线。所述位线的宽度根据所述位线是奇数编号的位线还是偶数编号的位线而不同，如图2C中所示。参见图4，因此，寄生电阻和寄生电容也根据所述位线是奇数编号的位线还是偶数编号的位线而不同。也就是说，偶数编号的位线的寄生电阻Re大于奇数编号的位线的寄生电阻Ro，且偶数编号的位线的寄生电容Ce小于奇数编号的位线的寄生电容Co。这归因于偶数编号的位线的宽度BW1小于奇数编号的位线的宽度BW2这一事实。这可致使RC时间常数根据所述位线是奇数编号的位线还是偶数编号的位线而不同。为在描述中方便起见，假设偶数编号的位线的RC时间常数(ReCe)大于奇数编号的位线的RC时间常数(RoCo)。
因此感测操作条件(例如，预充电时间、发展时间(developmenttime))将根据所述位线是偶数编号的位线还是奇数编号的位线而不同。在此，预充电时间指的是位线电压上升到预充电电压(例如电源电压)所花的时间。发展时间指的是位线电压从预充电电压下降到脱扣电压(trip voltage)Vtrip所花的时间。如果位线是偶数编号的位线，那么预充电时间比奇数编号的位线的预充电时间短，并且发展时间长于奇数编号的位线的发展时间。相反地，如果位线是奇数编号的位线，那么预充电时间比偶数编号的位线的预充电时间长，并且发展时间短于偶数编号的位线的发展时间。然而，通常的非易失性存储器器件利用相同的感测操作条件来操作，而不考虑所述位线是偶数编号的位线还是奇数编号的位线。
也就是说，在通常的非易失性存储器器件的感测操作条件下，感测时间Ts被确定成使得其包括奇数编号的位线的预充电时间Tpc和偶数编号的位线的发展时间Td，其中，所述奇数编号的位线的预充电时间Tpc相对长于偶数编号的位线的预充电时间，所述偶数编号的位线的发展时间Td相对长于奇数编号的位线的发展时间。如图4中所示，等待时间Tw1和Tw2分别发生在偶数编号和奇数编号的位线中。也就是说，通常的非易失性存储器器件不能优化感测时间。
再次参见图4，在偶数编号的位线BLe的预充电操作中，对偶数编号的位线BLe预充电比对奇数编号的位线BLo预充电更快。然而，预充电时间Tpc受奇数编号的位线BLo的预充电时间限制。在奇数编号的位线BLo的发展操作中，奇数编号的位线BLo的发展比偶数编号的位线BLe的发展更快。然而，在此情况下，单元电流发展时间Td受偶数编号的位线BLe的发展时间限制。这导致非易失性存储器器件的读取/验证特性的退化。因此，需要改进的非易失性存储器器件结构。
发明内容
本发明的实施例提供一种非易失性存储器器件和基于在阈值电压分配中的不同而优化性能的方法。
本发明的实施例提供了一种驱动非易失性存储器器件的方法，该方法包括：确定将被驱动的存储器单元的结构位置；以及根据使用确定结果的存储器单元的阈值电压分配，利用操作条件驱动所述存储器单元。
本发明的另一实施例提供一种非易失性存储器器件。所述非易失性存储器器件包括：存储器单元阵列，包括多个存储器单元，多个存储器单元中的每个位于多条字线和多条位线的交叉点；行译码器，连接到所述存储器单元阵列，并被配置以选择多条字线中的一条；以及字线电压产生器，连接到所述行译码器，并被配置以输出字线电压，所述字线电压具有根据与多个存储器单元中的被选中的一个相关联的阈值电压分配的操作条件。
附图说明
附图被包括以提供本发明的进一步理解，并被结合在本说明书中且构成该说明书的一部分。所述附图示出了本发明的示例性实施例并且与所述描述一起用来解释本发明的原理。在图中：
图1是使用双构图技术(DPT)的存储器单元阵列的电路图；
图2A至2C是图1中的字线和位线的形状及构造的图示说明，其中，图2A示出了沿图1的线A-A′提取的存储器单元的沟道的剖视图，图2B示出了沿图1的线B-B′提取的存储器单元的有源区的宽度的剖视图，以及图2C示出了奇数编号和偶数编号的位线的金属宽度；
图3是根据DPT制造的存储器单元的阈值电压分配的图解说明；
图4是用于传统位线结构和感测方法的等效电路图和相关联的电压-时间曲线；
图5是根据本发明第一实施例的非易失性存储器器件的功能性框图；
图6A至6C是图5的非易失性存储器器件的电压的图解说明，其中，图6A示出了根据存储器单元是偶数编号的还是奇数编号的存储器单元的阈值电压分配特性，图6B示出了在偶数编号的存储器单元上的编程操作，以及图6C示出了在奇数编号的存储器单元上的编程操作；
图7是根据本发明实施例的非易失性存储器器件的读取电压的图解说明；
图8A和8B是用于在根据本发明实施例的非易失性存储器器件中的位线感测的电压-时间曲线的图解说明；
图9是示出了根据本发明实施例的非易失性存储器器件的编程方法的流程图；
图10是示出了根据本发明实施例的非易失性存储器器件的位线感测方法的流程图；
图11是示出了根据本发明实施例的非易失性存储器器件的三维存储器阵列的剖视图；
图12是根据本发明第二实施例的非易失性存储器器件的功能性框图；
图13A至13C是图12中的非易失性存储器器件的编程方法的图解说明，其中，图13A示出了根据存储器单元是属于第一层还是属于第二层的阈值电压分配，图13B示出了第一层的存储器单元上的编程操作，以及图13C示出了第二层的存储器单元上的编程操作；
图14A和14B是图12中的非易失性存储器器件的读取/验证电压的图解说明；
图15是根据本发明第三实施例的非易失性存储器器件的功能性框图；
图16是根据本发明实施例的存储器系统的功能性框图；以及
图17是具有根据本发明实施例的非易失性存储器器件的嵌入式存储器系统的功能性框图。
具体实施方式
下面将参考附图更详细地描述本发明的优选实施例。然而，本发明可具体化为不同形式，并且不应该被解释为限于这里所提出的实施例。相反，提供这些实施例使得本公开将全面而完整，并且将本发明的范围完全传达给本领域技术人员。
根据本发明实施例的非易失性存储器器件确定将被驱动的存储器单元的结构形状和位置，并因此根据所述确定结果，用适合于将被驱动的存储器单元的分配特性的操作条件来工作。其中，所述结构形状和位置包括字线的宽度、有源区的宽度和高度以及两相邻的字线之间的距离。因此，能够改善阈值电压分配的特性和由所述存储器单元的结构形状及位置引起的性能的降低。其中，所述操作条件包括字线电压、位线电压、阱电压以及它们的时间。
根据存储器单元是偶数编号的单元还是奇数编号的单元，可以适合于存储器单元的分配特性的单独的方式来驱动根据第一实施例的非易失性存储器器件。此处，存储器单元的偶数编号或奇数编号是根据存储器单元是与偶数编号的字线还是与奇数编号的字线相连而确定的。也就是说，在下文中，与偶数编号的字线相连的存储器单元将被称为偶数编号的存储器单元，而与奇数编号的字线相连的存储器单元将被称为奇数编号的存储器单元。
图5是根据本发明第一实施例的非易失性存储器器件100的功能性框图。图5的非易失性存储器器件100是NAND闪存器件。然而，对本领域技术人员而言，明显的是，本发明既适用于NAND闪存器件，也适用于其它存储器器件(例如，掩模只读存储器(MROM)、可编程只读存储器(PROM)、铁电随机存取存储器(FRAM)、NOR闪存等)。
参见图5，非易失性存储器器件100包括存储器单元阵列110、行译码器120、字线电压产生器130、页缓冲器140以及控制逻辑150。本发明的存储器单元阵列110是通过双构图技术(DPT)而制备的。非易失性存储器器件100根据存储器单元是偶数编号的单元还是奇数编号的单元而以不同的方式工作。为此目的，本发明的字线电压产生器130在编程/读取操作期间提供适合于奇数编号和偶数编号的存储器单元的阈值电压分配的各个编程/读取操作条件。控制逻辑150在读取/验证操作期间提供适合于奇数编号和偶数编号的位线的各个感测操作条件。这里，验证操作是编程操作的一部分。
存储器单元阵列110包括多个存储器单元，并具有与图1的存储器单元阵列基本相同的结构。包括在存储器单元阵列110中的多个存储器单元被布置在其中多条字线WL0～WL31与多条位线BLe0～BLen-1和BLo0～BLon-1的区域中。每个存储器单元存储1位数据或n位数据，其中n是大于或等于2的整数。
所述多条字线WL0～WL31被分成偶数编号的字线WL0、WL2……WL30和奇数编号的字线WL1、WL3……WL31。由于存储器单元阵列110是利用DPT制备的，所以偶数编号的字线WL0、WL2……WL30的宽度不同于奇数编号的字线WL1、WL3……WL31的宽度。下面，为了描述方便，假设偶数编号的位线BLe0～BLen-1的行宽比奇数编号的位线BLo0～BLon-1的行宽要窄。因此，存储器单元阵列110的存储器单元被主要分为偶数编号的存储器单元和奇数编号的存储器单元。
存储器单元阵列110的每个单元串(也称为NAND串)包括多个浮栅晶体管M0～M31。所述多个浮栅晶体管M0～M31串联连接在串选择晶体管SST与设置在相同串中的接地选择晶体管GST之间。多条字线WL0～WL31被设置成穿过单元串，即，NAND串。字线WL0～WL31分别与对应于每个NAND串的浮栅晶体管M0～M31的控制栅相连。通过所述字线WL0～WL31施加编程/读取电压，从而将数据编程到对应的浮栅晶体管M0～M31/从对应的浮栅晶体管M0～M31读取数据。非易失性存储器器件还包括页缓冲器140以将数据编程到存储器单元阵列110/从存储器单元阵列110读取数据。
行译码器120对从行地址缓冲器(未示出)提供的行地址解码以选择多条字线WL0～WL31中的至少一条。然后字线电压被施加到所选字线。这里，从字线电压产生器130提供字线电压。行地址对应于被选中的字线的位置数据。具体来讲，行地址包含表明被选中的字线是偶数编号的一条还是奇数编号的一条的位置数据。
字线电压产生器130产生将要提供给被选中的字线的字线电压。这里，字线电压在编程操作期间可以是编程电压和验证电压，在读取操作期间可以是读取电压，以及在擦除操作期间可以是擦除电压。具体地，本发明的字线电压产生器130包括偶数电压修整电路132和奇数电压修整电路134。
当所选字线是偶数编号的一条的时候，偶数电压修整电路132调整字线电压以便提供第一编程电压、第一验证电压或第一读取电压到所选字线。这里，第一编程电压、第一验证电压和第一读取电压适合于所述偶数编号的存储器单元的阈值电压分配特性，将参考下面图6更充分地对其进行描述。
当所选字线是奇数编号的一条的时候，奇数电压修整电路134调整字线电压以便提供第二编程电压、第二验证电压或第二读取电压到所选字线。这里，第二编程电压、第二验证电压和第二读取电压适合于所述奇数编号的存储器单元的阈值电压分配特性，将参考下面图6更充分地对其进行描述。
根据存储器单元是偶数编号的存储器还是奇数编号的存储器单元，本发明的字线电压产生器130提供适合于对应的存储器单元的各自的阈值电压分配特性的编程电压、验证电压或读取电压到被选中的字线。
页缓冲器140在读取/验证操作期间通过对应的位线从存储器单元读取数据。所述页缓冲器140在控制逻辑150的控制下驱动位线。在读取操作期间所读取的数据被通过输入/输出电路(未示出)输出到外面。在验证操作期间所读取的数据被输出到通过/故障检测电路(未示出)。通过/故障检测电路确定在编程操作期间从页缓冲器140输出的数据是否等于传递数据。通过/故障检测电路输出通过/故障信号，编程操作的检测结果，到控制逻辑150。
控制逻辑150在编程/读取/擦除操作期间控制字线电压产生器130和页缓冲器140。控制逻辑150根据输入地址启动字线电压产生器130的偶数和奇数电压修整电路132和134的其中一个。具体地，本发明的控制逻辑150包括具有不同位线感测操作条件的偶数时间修整电路152和奇数时间修整电路154。下面将参考预充电时间和单元电流发展时间来描述这种不同位线感测操作条件。
偶数时间修整电路152控制页缓冲器140以便利用第一预充电时间和第一单元电流发展时间来感测偶数编号的位线BLe0～BLen-1。同样地，奇数时间修整电路154控制页缓冲器140以便利用第二预充电时间和第二单元电流发展时间来感测奇数编号的位线BLo0～BLon-1。将参考图7更充分地对这进行描述。
根据所述位线是偶数编号的位线还是奇数编号的位线，控制逻辑150控制页缓冲器140以便利用适当的预充电时间和单元电流发展时间来感测相应的位线。也就是说，根据所述位线是偶数编号的一条还是奇数编号的一条，控制逻辑150控制页缓冲器140以便利用不同位线感测操作条件来驱动位线。
因而，非易失性存储器器件100优化了用于偶数编号和奇数编号的存储器单元的操作。具体地，在非易失性存储器器件100中，字线可以用编程电压、验证电压或读取电压来驱动，根据所述字线是偶数编号的字线还是奇数编号的字线来对于阈值电压分配优化读取电压，以及所述位线可以用预充电时间和单元电流发展时间来驱动，根据所述位线是偶数编号的位线还是奇数编号的位线来优化所述预充电时间和单元电流发展时间。
即使存储器单元根据其是偶数编号的一个还是奇数编号的一个而具有不同的阈值电压分配特性，非易失性存储器器件100也使偶数编号或奇数编号的存储器单元的阈值电压分配的操作适合(tailor)，从而提高了编程/读取/擦除性能。下面参考图6-8的论述提供了关于如何提高非易失性存储器器件100中的编程/读取/擦除性能的进一步细节。
图6A至6C是图5的非易失性存储器器件100的电压调整方法的图解说明。图6A示出了根据存储器单元是偶数编号还是奇数编号的存储器单元的阈值电压分配特性。参见图6A，奇数编号的存储器单元的阈值电压分配相对高于奇数编号的存储器单元的阈值电压分配。虽然图6A示出了奇数编号的存储器单元的阈值电压分配高于偶数编号的存储器单元的阈值电压分配，但本发明不限于这种情况。
非易失性存储器器件100可在被分别根据偶数编号的存储器单元的分配和奇数编号的存储器单元的分配而优化了的编程操作条件下工作。非易失性存储器器件100可以通过增阶脉冲编程(ISPP)方法被编程。根据所述ISPP方法，编程电压Vpgm在编程周期的重复期间，按照具有预先确定脉冲宽度的增量电压从编程开始电压逐阶地逐渐增加到编程停止电压。这种ISPP方法在标题为“A 3.3V 32Mb NAND FlashMemory with Incremental Step Pulse Programming Scheme”I(EEEJournal of Solid-State Circuits，1995年11月，第30卷，第11号，第1149-1156页，Sun、Kang-Deog等人)的文件中被公开，并通过引用结合于此。
首先将描述奇数编号的存储器单元的编程方法。图6B示出了根据偶数编号的存储器单元的阈值电压分配的编程操作条件。在此，编程操作条件包括编程开始电压Ve0、ISPP增量电平ΔISPPe、编程停止电压Vem和第一验证电压Vvfe。程序循环的最大次数可以是m。偶数编号的存储器单元的阈值电压分配满足下列等式3和4：
Vem＝Ve0+mΔISPPe…(等式3)
ΔVwe＝Vem-Ve0…(等式4)
参见图6B，利用第一编程操作条件对偶数编号的存储器单元编程。这里，第一编程操作条件包括第一编程开始电压Ve0、第一ISPP增量电平ΔISPPe、第一编程停止电压Vem和第一验证电压Vvfe。这种第一编程操作条件可以被设计成对于偶数编号的存储器单元的阈值电压分配是优化的。可以是从偶数的电压修整电路132提供第一编程操作条件。在对偶数编号的存储器单元的编程操作期间，将具有顺序地增加第一ISPP增量电平ΔISPPe的电压电平的编程电压Vpgm提供给相应的字线。
图6C示出了根据奇数编号的存储器单元的阈值电压分配的编程操作条件。在此，编程操作条件包括第二编程开始电压Vo0、第二ISPP增量电平ΔISPPo、第二编程停止电压Von和第二验证电压Vvfo。程序循环的最大次数可以是n。第二编程开始电压Vo0高于第一编程开始电压Ve0。然而，就第二编程开始电压Vo0而言不必高于第一编程开始电压Ve0。奇数编号的存储器单元的阈值电压分配满足下列等式5和6：
Von＝Vo0+nΔISPPo…(等式5)
ΔVwo＝Von-Vo0…(等式6)
参见图6C，利用第二编程操作条件来对奇数编号的存储器单元编程。这里，所述第二编程操作条件包括第二编程开始电压Vo0、第二ISPP增量电平ΔISPPo、第二编程停止电压Von和第二验证电压Vvfo。这种第二编程操作条件可以被设计成对于奇数编号的存储器单元的阈值电压分配是优化的。可以从奇数电压修整电路134提供第二编程操作条件。在对偶数编号的存储器单元的编程操作期间，将具有顺序地增加第二ISPP增量电平ΔISPPo的电压电平的编程电压Vpgm提供给相应的字线。
参见图6A和6B，在由奇数编号和偶数编号的存储器单元的阈值电压分配而定的各编程操作条件下执行非易失性存储器器件100的编程操作。也就是说，编程开始电压Ve0和Vo0、ISPP增量电平ΔISPPe和ΔISPPo、编程停止电压Vem和Von以及程序循环的最大数目m和n根据存储器单元是由奇数编号的还是由偶数编号的存储器单元驱动而不同。
在图3所示的传统非易失性存储器器件中，基于编程操作中的总阈值电压的宽度ΔVw而确定编程操作条件。然而，在本发明的实施例中，在适合于将被驱动的存储器单元的阈值电压分配特性的编程操作条件下执行非易失性存储器器件100的编程操作。具体地，基于偶数编号的存储器单元的阈值电压分配的宽度ΔVwe和奇数编号的存储器单元的阈值电压分配的宽度ΔVwo而分别确定编程操作条件。因此，本发明的非易失性存储器器件100的编程时间比其中基于总阈值电压分配的宽度ΔVw而确定编程操作条件的传统非易失性存储器器件的编程时间短。此外，在本发明的实施例中，程序循环的数目可以小于传统非易失性存储器器件的程序循环的数目。因此，能够提高存储器单元的可靠性。
图7是根据本发明实施例的非易失性存储器器件100的读取电压的图解说明。参见图7，存储器单元的阈值电压分配主要地被分成偶数编号的存储器单元的阈值电压分配和奇数编号的存储器单元的阈值电压分配。如图7中所示，奇数编号的存储器单元的阈值电压分配相对高于偶数编号的存储器单元的阈值电压分配。因此，在本发明的非易失性存储器器件中，用于数据判决的读取电压根据存储器单元是偶数还是奇数编号的一个而不同。例如，奇数存储器单元的读取电压Vro高于偶数编号的存储器单元的读取电压Vre。在此，可以分别从字线电压产生器130的电压修整电路134和132提供读取电压Vro和Vre。
在非易失性存储器器件100中，根据存储器单元是奇数编号的还是偶数编号的存储器单元，将要提供给所述字线的读取电压是彼此不同的。同时，非易失性存储器器件100可以被实现为使得擦除电压根据存储器单元是奇数编号的还是偶数编号的存储器单元而彼此不同。
图8A和8B是用于在根据本发明实施例的非易失性存储器器件100中的位线感测的电压-时间曲线的图解说明。不考虑所述位线是偶数编号的还是奇数编号的位线而同等地应用如图4中所示的位线感测的传统时间修整方法。然而，参见图8A和8B，在位线感测操作条件(例如，预充电时间、发展时间和感测时间)下执行用于位线感测的本发明的时间修整方法，所述位线感测操作条件根据所述位线是偶数编号的位线还是奇数编号的位线而不同。
通常，在非易失性存储器器件100的读取/验证操作期间，执行位线感测操作以从存储器单元读取数据。位线感测操作主要被分成位线预充电部分、位线发展部分和数据感测部分。位线在位线预充电部分期间被预充电到预定电压电平。在位线发展部分期间，位线电压根据与位线相连的存储器单元是截止单元还是导通单元而变化。
例如，如果存储器单元是导通单元，那么位线中所累积的电荷通过存储器单元放电，从而所述位线电压降低。相反，如果存储器单元是截止单元，那么位线被维持在预定电压。在数据感测部分期间，通过感测所发展的位线的电压来确定连接到位线的存储器单元是导通单元还是截止单元。
具体地，图8A示出了用于感测偶数编号的位线的时间修整方法。参见图5和8B，用于感测偶数编号的位线的时间修整方法如下。偶数时间修整电路152利用第一感测操作条件工作。第一感测操作条件包括第一预充电时间Tpce和第一单元电流发展时间Tde。第一感测时间Tse等于第一预充电时间Tpce与第一单元电流发展时间Tde的总和。第一单元电流发展时间Tde等于如图4中所示的传统非易失性存储器器件的单元电流发展时间Td。因此，由于在非易失性存储器器件100中不需要图4中所示的等待时间(Tw1)，所以总感测时间Tse比图4中所示的传统非易失性存储器器件的感测时间(Ts)短。
图8B示出了用于感测奇数编号的位线的时间修整方法。参见图5和8B，用于感测奇数编号的位线的时间修整方法如下。奇数时间修整电路154利用第二感测操作条件工作。第二感测操作条件包括第二预充电时间Tpco和第二单元电流发展时间Tdo。第二感测时间Tso等于第二预充电时间Tpco和第二单元电流发展时间Tdo的总和。第二预充电时间Tpco等于如图4中所示的一般的非易失性存储器器件的预充电时间Tpc。第二单元电流发展时间Tdo比图4中所示的一般的单元电流发展时间(Td)短。因此，由于不需要图4中所示的等待时间(Tw2)，所以第二感测时间Tso比图4中所示的传统非易失性存储器器件的感测时间(Ts)短。
如上所述，偶数时间修整电路152提供第一预充电时间Tpce和第一单元电流发展时间Tde，所述第一预充电时间Tpce和第一单元电流发展时间Tde被优化用于感测偶数编号的位线。奇数时间修整电路154提供第二预充电时间Tpco和第二单元电流发展时间Tdo，所述第二预充电时间Tpco和第二单元电流发展时间Tdo被优化用于感测奇数编号的位线。因此，与传统非易失性存储器器件的总位线感测时间相比，非易失性存储器器件100可以降低总位线感测时间。
由于偶数编号的位线BLe0～BLen-1具有比奇数编号的位线BLo0～BLon-1小的宽度，所以对前者预充电比对后者快。此外，因为偶数编号的位线BLe0～BLen-1的单元电流比奇数编号的位线BLo0～BLon-1的小，所以前者需要相对长于后者的持续期间以执行发展。因此，第一预充电时间Tse比第二预充电时间Tso短。另一方面，第一单元电流发展时间Tde长于第二单元电流发展时间Tdo。因此，在总感测时间中没有大的不同。也就是说，在持续期间中偶数的感测时间Tse与奇数感测时间Tso相似。
在非易失性存储器器件100中，在根据位线是偶数编号的位线还是奇数编号的位线而优化了的感测操作条件下执行感测操作。因此，感测位线所需的总感测时间减少，从而减少了将要在非易失性存储器器件100中执行的读取/验证操作所花的实际时间。
图9是示出了根据本发明的实施例的非易失性存储器器件100的编程方法的流程图。参见图5和9，非易失性存储器器件100的编程方法如下。在操作S110中，行译码器120对行地址解码来选择与其相对应的字线。同时，行地址也被传送到字线电压产生器130。在操作S120中，字线电压产生器130利用所传送的行地址来确定所选的字线是奇数编号还是偶数编号的字线。在操作S130中，如果被选中的字线是偶数编号的一条，那么在从偶数的电压修整电路132提供的第一编程操作条件下执行编程操作。在操作S140中，如果被选中的字线是奇数编号的一条，那么在从奇数电压修整电路134提供的第二编程操作条件下执行编程操作。
图10是示出了根据本发明实施例的非易失性存储器器件100的位线感测方法的流程图。参见图5和10，非易失性存储器器件100的位线感测方法如下。在操作S210中，控制逻辑150从外面接收数据读取/验证命令。在操作S220中，控制逻辑150的偶数时间修整电路152控制页缓冲器140以便利用第一感测操作条件来感测偶数编号的位线，控制逻辑150的奇数时间修整电路154控制所述页缓冲器140以便利用第二感测操作条件来感测奇数编号的位线。
根据上述的本发明的第一实施例，非易失性存储器器件根据存储器单元是偶数编号的存储器单元还是奇数编号的存储器单元而以各自的方式工作。具体地，在根据本发明实施例的非易失性存储器器件100中，在编程/读取/验证/擦除操作条件下驱动字线，所述编程/读取/验证/擦除操作条件是针对根据存储器单元是偶数编号的存储器单元还是奇数编号的存储器单元的阈值电压分配而优化了的。在感测操作条件下驱动位线，所述感测操作条件是根据位线是偶数编号的位线还是奇数编号的位线而优化了的。因此，能够改善存储器单元的阈值电压分配以及由存储器单元的结构位置不同而引起的性能降低。
本发明的实施例也适用于具有三维存储器阵列结构的非易失性存储器器件。在这种设备里，存储器阵列的各个层可以具有不同阈值电压分配以及工作特性。这种三维阵列结构已经分别在题为“THREE-DIMENSIONAL READ-ONLY MEMORY”的美国专利No.5,835,396(1998年12月7日)、题为“VERTICALLY STACKED FIELDPROGRAMMABLE NONVOLATILE MEMORY AND METHOD OFFABRICATION”的美国专利No.6,034,882(2000年3月7日)以及题为“WORDLINE ARRANGEMENT HAVING SEGMENTEDWORDLINES”的美国专利No.7,002,825(2006年2月21日)中被公开，其将通过引用结合于此。在本发明的实施例中，非易失性存储器器件可以被构造来根据所述存储器阵列的每个层以不同的方式工作。
图11是示出了根据本发明实施例的三维(3-D)存储器阵列210的剖视图。3-D存储器阵列210可以是闪存阵列、只读存储器(ROM)阵列，静态随机存取存储器(SRAM)阵列、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器阵列等。参见图11，虽然3-D存储器阵列210具有第一层212和第二层214，但是本发明不必限于两层存储器阵列结构。
存储器阵列210包括由硅等形成的衬底202。一个或多个存储器材料层204(示出了一个)被提供在存储器阵列210的不同层。具体地，所述存储器材料层204被堆叠在所述衬底202之上。诸如氧化层的绝缘层206被配置在多个存储器材料层204的每个之间以便分离存储器材料层204。绝缘层206可包括体介质层，例如，硼硅玻璃(BSG)、磷硅玻璃(PSG)和硼磷硅玻璃(BPSG)。
参见图11，第一层212的第一存储器阵列的存储器单元被配置在衬底202上，第二层214的第二存储器阵列的存储器单元被配置在材料层204上。因此，属于第一存储器阵列的存储器单元的阈值电压分配不同于属于第二存储器阵列的存储器单元的阈值电压分配。非易失性存储器器件可以被构造以利用对于多层存储器阵列210的每个层优化了的操作条件来工作。
图12是根据本发明第二实施例的非易失性存储器器件200的功能性框图。参见图12，非易失性存储器器件200包括3-D存储器阵列210、译码器220、页缓冲器230以及控制逻辑240。3-D存储器阵列210是如上参考图11所述的。非易失性存储器器件200包括控制逻辑240，所述控制逻辑240被构造以根据对应于地址ADD的存储器单元是属于存储器阵列210的第一层212还是属于存储器阵列210的第二层214来控制存储器单元。具体地，控制逻辑240包括第一层控制逻辑242和第二层控制逻辑244，所述第一层控制逻辑242被构造以控制属于第一层212的存储器单元，而第二层控制逻辑244被构造以控制属于第二层214的存储器单元。
图13A-13C是图12的非易失性存储器器件200的编程方法的图解说明。具体地，图13A是属于第一层212和第二层214的存储器单元的阈值电压分配的图解说明。通常，配置在材料层204上的存储器单元具有比配置在衬底202上的存储器单元的阈值电压特性更差的阈值电压特性。因此，在第一层212里的存储器单元的阈值电压可以高于在第二层214里的存储器单元的阈值电压。
图13B是根据所述存储器阵列210的第一层212的存储器单元的阈值电压分配的编程操作条件的图解说明。编程操作条件包括编程开始电压V10、ISPP增量电平ΔISPP1、编程停止电压V1m和第一验证电压Vvf1。程序循环的最大次数可以是m。第一层中的存储器单元的阈值电压分配满足下列等式7和8：
V1m＝V10+mΔISPP1…(等式7)
ΔVw1＝V1m-V10…(等式8)
参见图13B，利用第一编程操作条件来对第一层212的存储器单元编程。这里，第一编程操作条件包括第一编程开始电压V10、第一ISPP增量电平ΔISPP1、第一编程停止电压V1m和第一验证电压Vvf1。可以针对第一层212中的存储器单元的阈值电压分配而优化这种第一编程操作条件。可以从第一层控制逻辑242提供第一编程操作条件。当在第一层212中的存储器单元上编程时，可以将具有顺序地增加第一ISPP增量电平ΔISPP1的电压电平的编程电压Vpgm提供给相应的字线。
图13C是根据所述存储器阵列210的第二层214的存储器单元的阈值电压分配的编程操作条件的图解说明。这里，编程操作条件包括第二编程开始电压V20、第二ISPP增量电平ΔISPP2、第二编程停止电压V2n和第二验证电压Vvf2。程序循环的最大次数可以是n。第二层中的存储器单元的阈值电压分配满足下列等式9和10：
V2n＝V20+nΔISPP2…(等式9)
ΔVw2＝V2n-V20…(等式10)
参见图13C，利用第二编程操作条件对第二层214的存储器单元编程。这里，第二编程操作条件包括第二编程开始电压V20、第二ISPP增量电平ΔISPP2、第二编程停止电压V2n和第二验证电压Vvf2。可以针对第二层214中的存储器单元的阈值电压分配而优化这种第二编程操作条件。可以从第二层控制逻辑244提供第二编程操作条件。当在第二层214中的存储器单元上编程时，可以将具有顺序地增加第二ISPP增量电平ΔISPP2的电压电平的编程电压Vpgm提供给相应的字线。
非易失性存储器器件200被构造以确定被寻址的存储器单元是属于第一层212还是属于第二层214。基于所述存储器阵列210的标识层(identified layer)而利用不同编程操作条件来对存储器单元编程。因此，非易失性存储器器件200优化用于第一层212和第二层214中的存储器单元的阈值电压分配的编程操作条件。
图14A和14B是图12的非易失性存储器器件200的读取/验证电压的图解说明。参见图14A和14B，本发明的非易失性存储器器件200中的存储器单元的阈值电压主要被分成第一层212中的存储器单元的阈值电压和第二层214中的存储器单元的阈值电压。如图14A和14B所示，第二层214中的存储器单元的阈值电压分配比第一层212中的存储器单元的阈值电压分配较高。在所示出的示例中，每个存储器单元存储2位数据。
在非易失性存储器器件200中，读取电压根据存储器单元是属于第一层212还是属于第二层214而不同。例如，第二层214中的存储器单元具有比第一层212中的存储器单元的读取/验证电压高的读取/验证电压。
具体地，第二层214中的存储器单元的读取/验证电压Vr1-2、Vr2-2、Vr3-2、Vvf1-2、Vvf2-2和Vvf3-2大于第一层212中的存储器单元的读取/验证电压Vr1-1、Vr2-1、Vr3-1、Vvf1-1、Vvf2-1和Vvf3-1。用于第一层212中的存储器单元的读取电压Vr1-1、Vr2-1和Vr3-1和验证电压Vvf1-1、Vvf2-1和Vvf3-1由第一层控制逻辑242控制。用于第二层214中的存储器单元的读取电压Vr1-2、Vr2-2和Vr3-2和验证电压Vvf1-2、Vvf2-2和Vvf3-2由第二层控制逻辑244控制。
在非易失性存储器器件200中，提供给所述字线的读取/验证电压可以根据存储器单元是被设置在多层存储器阵列210的第一层212中还是被设置在第二层214中而变化。同样，非易失性存储器器件200的擦除电压也可以根据存储器单元是被设置在第一层212中还是被设置在第二层214中而变化。
此外，在非易失性存储器器件200中，利用根据存储器单元是属于第一层212还是属于第二层214的各个读取电压来执行读取操作。因此，与传统非易失性存储器器件(其中，不考虑存储器单元是被设置在第一层212还是第二层214中，而利用相同的读取电压来执行读取操作)相比，非易失性存储器器件200可以提高读取余量。
如上所述，非易失性存储器器件可以被构造以根据存储器单元的结构差别和位置来优化操作条件。本发明可被应用于具有根据例如在存储块(memory block)之间、在微合金晶体管(mat)之间和在存储体(bank)之间的结构位置而不同的阈值电压分配特性和性能特性的其它区域。例如，所述非易失性存储器器件可被构造以在邻近于译码器的存储块和远离于译码器的存储块之间改变操作条件。此外，非易失性存储器器件可被构造以在用于特定目的存储块和通用的存储块之间改变操作条件。
图12中所示出的非易失性存储器器件200的控制逻辑240包括用于控制属于第一层212的存储器单元的第一层控制逻辑242和用于控制属于第二层214的存储器单元的第二层控制逻辑244。然而，本发明的非易失性存储器器件不应限于上述结构。如图15中所示，非易失性存储器器件300包括控制逻辑340，所述控制逻辑340被构造以控制行译码器320和页缓冲器330。修整信息电路350控制所述控制逻辑340的操作条件。控制逻辑340被构造以利用默认操作条件来工作，并可根据从修整信息电路350传送的调节信息而利用不同操作条件来工作。
修整信息电路350包括第一层修整信息寄存器352，所述第一层修整信息寄存器352具有用于调节控制逻辑340的默认操作条件以便最优化地驱动第一层212的第一调节信息。修整信息电路350还包括第二层修整信息寄存器354，所述第二层修整信息寄存器354具有用于调节控制逻辑340的默认操作条件以便最优化地驱动第二层214的第二调节信息。修整信息电路350响应输入地址ADD以确定是传送第一层修整信息寄存器352的第一调节信息还是传送第二层修整信息寄存器354的第二调节信息到控制逻辑340。虽然图15示出了修整信息电路350包括两个修整信息寄存器352和354，但是本发明不限于两个修整信息寄存器。可选地，修整信息电路350可包括存储与三层或更多层相关联的调节信息的多于两个的修整信息寄存器。
图16是根据本发明实施例的存储器系统10的框图。参见图16，存储器系统10包括连接到被配置以控制非易失性存储器器件12的存储器控制器14的非易失性存储器器件12。非易失性存储器器件12可以是例如图5中的非易失性存储器器件100、图12中的非易失性存储器器件200或图15中的非易失性存储器器件300。
即使移除电源，所述非易失性存储器器件12也能够保留所存储的数据。随着诸如蜂窝式电话、个人数字助理(PDA)、便携式游戏控制台、运动图象专家组(MPEG)音频层3(MP3)播放器的移动装置的增加，闪存器件被越来越多地用于代码和数据存储。而且，非易失性存储器器件可被用于家用电器，例如，高清晰电视(HDTV)、数字式视频光盘(DVD)、路由器和全球定位系统(GPS)装置。
根据本发明实施例的非易失性存储器器件适用于嵌入式系统。所述嵌入式系统是内建于另一设备中的计算系统，并执行适合于特定目的的计算操作。所述嵌入式系统可以包括中央处理单元(CPU)和操作系统。所述嵌入系统的操作系统可执行应用程序以执行特定操作。所述嵌入系统可以被内建到诸如军用设备、工业设备、通信设备、机顶盒或家用电器(例如，数字电视(DTV)或数字相机)的设备中。
图17是具有根据本发明实施例的非易失性存储器器件的嵌入式存储器系统20的功能性框图。参见图17，嵌入式存储器系统20包括电连接到总线21的中央处理单元(CPU)22、SRAM 24、存储器控制器26和非易失性存储器器件28。非易失性存储器器件28可具有与参考图5、12或15所描述的构造基本相同的构造。非易失性存储器器件28可存储通过存储器控制器26由CPU 22处理的或将要处理的N-位数据(N是正整数)。
虽然没有示出，但根据应用需求，所述嵌入式存储系统20还可以包括应用程序芯片组、相机图象处理器(CIS)、移动DRAM或其它装置。存储器控制器26和非易失性存储器器件28可以利用例如使用非易失性存储器器件28存储数据的固态驱动/磁盘(SSD)来构造。
所述非易失性存储器器件28和/或存储器控制器26可以根据设计选择以各种方式封装。例如，所述非易失性存储器器件28和/或存储器控制器26可以层叠封装(PoP)、球栅阵列(BGA)封装、芯片规模封装(CSP)、塑料引线芯片载体封装(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件封装(die in waffle pack)、晶圆形式封装(diein wafer form)、板上芯片封装(COB)、陶瓷双列直插式封装(CERDIP)、米制四边扁平封装(MQFP)、薄四边扁平封装(TQFP)、小外形集成电路封装(SOIC)、缩小型小外形封装(SSOP)、薄型小尺寸封装(TSOP)、单列直插式封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级堆叠封装(WSP)形式来安装。
根据非易失性存储器器件的实施例，因为非易失性存储器器件根据存储器单元的结构位置以不同的方式工作，因此能够改善高阈值电压分配和性能。
公开的上述主题将被认为是例证性的，而不是限制性的，权利要求书意在涵盖落入本发明的正确精神和范围内的所有这种修改、改进以及其它实施例。因此，对于法律允许的最大范围，本发明的范围将由权利要求和它们的等价的最宽可允许的解释限定，而不应该由前述的详细说明约束或限制。

Claims (12)

1.一种驱动非易失性存储器器件的方法，该方法包括：
确定要被驱动的存储器单元的结构形状和位置；以及
基于确定结果利用优化的操作条件来驱动所述存储器单元，
其中，阈值电压分配根据要被驱动的存储器单元是偶数编号的存储器单元还是奇数编号的存储器单元而不同，并且连接到所述偶数编号的存储器单元的偶数编号的字线的宽度不同于连接到所述奇数编号的存储器单元的奇数编号的字线的宽度，
其中，所述操作条件根据连接到要被驱动的存储器单元的位线是偶数编号的位线还是奇数编号的位线而不同。
2.如权利要求1所述的方法，其中，所述操作条件包括字线电压、位线电压、阱电压以及它们的时间。
3.如权利要求1所述的方法，所述操作条件包括编程/读取/擦除条件。
4.如权利要求1所述的方法，其中，所述操作条件是编程操作条件，根据连接到要被驱动的存储器单元的字线是偶数编号的存储器单元还是奇数编号的存储器单元，利用第一编程操作条件和第二编程操作条件中的一个来对所述存储器单元编程，所述第一编程操作条件与所述第二编程操作条件彼此不同。
5.如权利要求4所述的方法，其中，驱动所述存储器单元包括执行增阶脉冲编程(ISPP)方法，并且所述第一和第二编程操作条件中的每个均包括编程开始电压、ISPP增量电平以及编程停止电压。
6.如权利要求1所述的方法，其中所述操作条件是位线感测操作条件，并且驱动所述存储器单元包括：根据所述位线是偶数编号的位线还是奇数编号的位线，利用第一感测操作条件和第二感测操作条件中的一个来执行所述感测操作条件，所述第一和第二感测操作条件彼此不同。
7.一种非易失性存储器器件，包括：
至少两个存储器单元，所述存储器单元具有随结构形状和位置而变化的分配特征；以及
控制电路，其被配置为控制用于各个所述存储器单元的优化的操作条件，
其中，所述结构形状和位置包括字线的宽度、有源区的宽度和高度以及两条相邻字线之间的距离，
其中，所述控制电路根据要被驱动的存储器单元是偶数编号的存储器单元还是奇数编号的存储器单元而分配不同的阈值电压，并且连接到所述偶数编号的存储器单元的偶数编号的字线的宽度不同于连接到所述奇数编号的存储器单元的奇数编号的字线的宽度，
其中，所述操作条件根据连接到要被驱动的存储器单元的位线是偶数编号的位线还是奇数编号的位线而不同。
8.一种非易失性存储器器件，包括：
存储器单元阵列，包括多个存储器单元，所述多个存储器单元中的每个都位于多条字线与多条位线的交叉点处；
行译码器，连接到所述存储器单元阵列，并被配置为选择所述多条字线中的一条；以及
字线电压产生器，连接到所述行译码器，并被配置为输出字线电压，所述字线电压具有根据与所述多个存储器单元中被选中的一个相关联的阈值电压分配的操作条件，
其中，所述阈值电压分配根据所述多个存储器单元中被选中的一个是偶数编号的存储器单元还是奇数编号的存储器单元而不同，并且连接到所述偶数编号的存储器单元的偶数编号的字线的宽度不同于连接到所述奇数编号的存储器单元的奇数编号的字线的宽度，
其中，所述操作条件根据连接到被选中的存储器单元的位线是偶数编号的位线还是奇数编号的位线而不同。
9.如权利要求8所述的非易失性存储器器件，其中，所述字线电压产生器包括：
偶数电压修整电路，其被配置为当所述多个存储器单元中被选中的一个是偶数编号的存储器单元时输出具有第一编程操作条件的字线电压；以及
奇数电压修整电路，其被配置为当所述多个存储器单元中被选中的一个是奇数编号的存储器单元时输出具有第二编程操作条件的字线电压。
10.如权利要求9所述的非易失性存储器器件，其中，在读取/验证操作期间，所述偶数电压修整电路被配置为产生具有第一读取/验证条件的字线电压，而所述奇数电压修整电路被配置为产生具有第二读取/验证条件的字线电压，所述第一和第二读取/验证条件彼此不同。
11.如权利要求8所述的非易失性存储器器件，其中，所述非易失性存储器器件包括：
页缓冲器，连接到存储器单元阵列，并被配置为通过与所述多个存储器单元中被选中的一个相关联的位线来读取与所述多个存储器单元中被选中的一个相关联的数据；以及
控制逻辑，连接到所述页缓冲器，并被配置为根据所述多个存储器单元中被选中的一个是偶数编号的存储器单元还是奇数编号的存储器单元来感测与所述多个存储器单元中被选中的一个相关联的位线。
12.如权利要求11所述的非易失性存储器器件，其中，所述控制逻辑包括：
偶数时间修整电路，其被配置为当所述多个存储器单元中被选中的一个是所述偶数编号的单元时，对与所述多个存储器单元中被选中的一个相关联的位线预充电第一预充电时间，并且发展与所述多个存储器单元中被选中的一个相关联的位线第一单元电流发展时间；以及
奇数时间修整电路，其被配置为当所述多个存储器单元中被选中的一个是所述奇数编号的单元时，对与所述多个存储器单元中被选中的一个相关联的位线预充电第二预充电时间，并且发展与所述多个存储器单元中被选中的一个相关联的位线第二单元电流发展时间。
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