CN107910330B - 动态随机存取存储器阵列及其版图结构、制作方法 - Google Patents

动态随机存取存储器阵列及其版图结构、制作方法 Download PDF

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Abstract

本发明提供了一种动态随机存取存储器阵列及其版图结构、制作方法，有源区呈阵列式排布，同一列的相邻有源区的宽度不相同，且列方向与有源区的延伸方向相交，因此降低了制备难度，并且为后续模块的制备提供了基础，能改善开启电压较高、导通电阻较大等问题。

Description

动态随机存取存储器阵列及其版图结构、制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种动态随机存取存储器阵列及其版图结构、制作方法。
背景技术
集成电路已经从单一的芯片上集成数十个器件发展为集成数百万器件。传统的集成电路的性能和复杂性已经远远超过了最初的想象。为了实现在复杂性和电路密度(在一定芯片面积上所能容纳的器件的数量)方面的提高，器件的特征尺寸，也称为“几何尺寸(geometry)”，随着每一代的集成电路已经越变越小。提高集成电路密度不仅可以提高集成电路的复杂性和性能，而且对于消费者来说也能降低消费。使器件更小是有挑战性的，因为在集成电路制造的每一道工艺都有极限，也就是说，一定的工艺如果要在小于特征尺寸的条件下进行，需要更换该工艺或者器件布置；另外，由于越来越快的器件设计需求，传统的工艺和材料存在工艺限制。
DRAM(Dynamic Random Access Memory)，即动态随机存取存储器是最为常见的系统内存；该DRAM存储器为一种半导体器件，其性能已经取得很大的发展，但仍有进一步发展的需求。存储器按比例缩小是一项富有挑战性的任务，这是因为在不降低每一存储单元面积的存储能力情况下，并不能按比例缩小存储单元的尺寸，这阻碍了高密度存储器的发展。按比例缩小器件主要是应用于存储单元，存储单元阵列结构在决定芯片尺寸方面通常扮演着关键的角色。
现有使用的DRAM仍然存在诸多问题，例如开启电压较高、导通电阻较大等问题，对DRAM性能造成了制约。
发明内容
本发明的一个目的在于提供一种动态随机存取存储器阵列及其版图结构、制作方法，降低制备难度。
本发明的另一个目的在于提供一种动态随机存取存储器阵列及其版图结构、制作方法，提高动态随机存取存储器阵列的性能。
为解决上述技术问题，本发明提供一种动态随机存取存储器阵列版图结构，包括配置在半导体衬底中的隔离结构和多个有源区，所述有源区的长度向中心轴在延伸方向延伸；
所述隔离结构配置在所述多个有源区之间；
所述有源区呈阵列式排布并包括多个第一有源区以及多个第二有源区，沿一有源区长度向延伸方向排布的多个所述第一有源区与沿另一有源区长度向延伸方向排布的多个所述第二有源区相平行邻近，并且所述第一有源区与所述第二有源区在同一字线向列区域中呈现交错排布，所述第一有源区的第一宽度小于所述第二有源区的第二宽度。
可选的，对于所述的动态随机存取存储器阵列版图结构，所述第二宽度比所述第一宽度大20％～70％。
可选的，对于所述的动态随机存取存储器阵列版图结构，还包括多条字线，配置在所述半导体衬底中，在同一列所述有源区中，两条所述字线分别与所述第一有源区和所述第二有源区相交并穿越所述第一有源区和所述第二有源区。
本发明还提供一种动态随机存取存储器阵列，包括：
半导体衬底，在所述半导体衬底中通过隔离结构定义有多个有源区，所述有源区的长度向中心轴在延伸方向延伸，所述有源区呈阵列式排布并包括多个第一有源区以及多个第二有源区，沿一有源区长度向延伸方向排布的多个所述第一有源区与沿另一有源区长度向延伸方向排布的多个所述第二有源区相平行邻近，并且所述第一有源区与所述第二有源区在同一字线向列区域中呈现交错排布，所述第一有源区的第一宽度小于所述第二有源区的第二宽度；及，
多条位线，所述位线包括第一位线和第二位线，皆形成于所述半导体衬底的所述有源区上，并且在同一字线向列区域中，所述第一位线在高度方向上的投影与所述第一有源区相交，所述第二位线在高度方向上的投影与所述第二有源区相交。
可选的，对于所述的动态随机存取存储器阵列，所述第二宽度比所述第一宽度大20％～70％。
可选的，对于所述的动态随机存取存储器阵列，还包括多条字线，形成在所述半导体衬底中，在同一字线向列区域中，两条所述字线分别与所述第一有源区和所述第二有源区相交并穿越所述第一有源区和所述第二有源区。
可选的，对于所述的动态随机存取存储器阵列，还包括：多个接触端，形成于所述半导体衬底的所述有源区上并位于所述位线的两侧。
可选的，对于所述的动态随机存取存储器阵列，还包括：多个电容，每个所述电容位于一个所述接触端上。
可选的，对于所述的动态随机存取存储器阵列，相邻列中相邻近的两个所述有源区沿着所述有源区的长度向延伸方向共线排布，且在同一条共线上的多个所述有源区的宽度相同，且在相邻条共线之间的多个所述有源区具有不同宽度，使所述位线在高度方向上的投影与所述有源区的中心点相交并且所述位线具有直线延伸的形状。
本发明还提供一种动态随机存取存储器阵列的制作方法，包括：
提供半导体衬底；
形成隔离结构在所述半导体衬底中以定义出多个有源区，所述有源区的长度向中心轴在延伸方向延伸，所述有源区呈阵列式排布并包括多个第一有源区以及多个第二有源区，沿一有源区长度向延伸方向排布的多个所述第一有源区与沿另一有源区长度向延伸方向排布的多个所述第二有源区相平行邻近，并且所述第一有源区与所述第二有源区在同一字线向列区域中呈现交错排布，所述第一有源区的第一宽度小于所述第二有源区的第二宽度；以及，
形成多条位线在所述半导体衬底的所述有源区上，所述多条位线包括第一位线和第二位线，在同一字线向列区域中，所述第一位线在高度方向上的投影与所述第一有源区相交，所述第二位线在高度方向上的投影与所述第二有源区相交。
可选的，对于所述的动态随机存取存储器阵列的制作方法，形成隔离结构在所述半导体衬底中以定义出多个有源区的过程包括：
形成具有多个凸起的第一介质层在所述半导体衬底上，所述第一介质层的所述凸起在所述半导体衬底上的正投影图形为矩形；
形成第二介质层在所述第一介质层上，所述第二介质层沿着所述第一介质层的所述凸起的形貌至少覆盖所述凸起的侧壁；
利用刻蚀剂以偏离所述凸起的高度方向而朝向所述凸起的一侧倾斜刻蚀所述第二介质层，以暴露出部分所述第一介质层，并在所述凸起的相对的两个侧壁上保留部分所述第二介质层，且在一个侧壁上保留的所述第二介质层的宽度与在另一个侧壁上保留的所述第二介质层的宽度不同；
以被保留的第二介质层为掩膜依次刻蚀所述第一介质层和所述半导体衬底，并刻蚀停止于所述半导体衬底中，以形成隔离沟槽在所述半导体衬底中，所述隔离沟槽在所述半导体衬底中围绕出多个呈阵列式排布的有源区图形，在每一列的多个所述有源区图形中包括交替排布的具有第一宽度的第一有源区图形和具有第二宽度的第二有源区图形；
去除剩余的第一介质层和剩余的第二介质层；
填充隔离材料在所述半导体衬底的所述隔离沟槽中，以形成所述隔离结构；以及，
对所述有源区图形进行掺杂，以形成具有所述第一宽度的第一有源区和具有所述第二宽度的第二有源区。
可选的，对于所述的动态随机存取存储器阵列的制作方法，所述第二宽度比所述第一宽度大20％～70％。
可选的，对于所述的动态随机存取存储器阵列的制作方法，所述倾斜刻蚀的方向与所述半导体衬底上表面法向的夹角介于10°～40°。
可选的，对于所述的动态随机存取存储器阵列的制作方法，在形成多条所述位线之后，还包括：
形成多个接触端在所述半导体衬底的所述有源区上，且所述多个接触端位于所述位线的两侧；以及
形成多个电容在所述多个接触端上，且每个所述电容形成在一个对应的所述接触端上。
在本发明提供的动态随机存取存储器阵列及其版图结构、制作方法中，有源区呈阵列式排布，同一列的相邻有源区的宽度不相同，且列方向与有源区的延伸方向相交，因此降低了制备难度，并且为后续模块的制备提供了更好的基础，能改善开启电压较高、导通电阻较大等问题。
进一步的，在此基础上形成电容，借助于不同宽度的有源区具有不同的电荷存储能力，可以具有不同的电容容量，由此获得多个级别的存储能力，有助于提高器件的性能。
附图说明
图1为本发明一实施例的动态随机存取存储器阵列版图结构的示意图；
图2为本发明一实施例的动态随机存取存储器阵列制作方法的流程示意图；
图3为本发明一实施例的动态随机存取存储器阵列在制作过程中提供半导体衬底的俯视示意图；
图4为沿图3中A-A'的剖面示意图；
图5为本发明一实施例的动态随机存取存储器阵列在制作过程中形成第一介质层和第二介质层的沿图3中A-A'的剖面示意图；
图6为本发明一实施例的动态随机存取存储器阵列在制作过程中第二介质层刻蚀后的沿图3中A-A'的剖面示意图；
图7为本发明一实施例的动态随机存取存储器阵列在制作过程中刻蚀第一介质层的沿图3中A-A'的剖面示意图；
图8为本发明一实施例的动态随机存取存储器阵列在制作过程中刻蚀半导体衬底的沿图3中A-A'的剖面示意图；
图9为本发明一实施例的动态随机存取存储器阵列在制作过程中形成隔离结构的沿图3中A-A'的剖面示意图；
图10为本发明一实施例的动态随机存取存储器阵列在制作过程中形成字线的俯视示意图；
图11为图10中B-B'和C-C'的剖面示意图；
图12为本发明一实施例的动态随机存取存储器阵列在制作过程中形成位线和接触端后的俯视示意图；
图13为本发明一实施例的动态随机存取存储器阵列在制作过程中形成位线的沿图12中B-B'和C-C'的剖面示意图；
图14为本发明一实施例的动态随机存取存储器阵列在制作过程中形成接触端的沿图12中B-B'的剖面示意图；
图15为本发明一实施例的动态随机存取存储器阵列在制作过程中形成电容的沿图12中B-B'的剖面示意图；
其中，附图标记如下：
100-半导体衬底；
111、112-有源区；
101-一列区域；
104-隔离结构；
1101-接触端区域；
1102-位线接触区域；
140-位线；
121、121'-第一介质层；
122-第二介质层；
1221、1222-保留的第二介质层；
123-等离子体刻蚀；
180-接触端；
130-字线；
131-第一导电层；
132-第三介质层；
140-位线；
140a-绝缘层；
141-功函数层；
142-第二导电层；
143-第四介质层；
150-保护层；
160-第一隔离层；
170-接触窗；
180-接触端；
200-第二隔离层；
210-电容开口；
220-电容。
具体实施方式
下面将结合示意图对本发明的动态随机存取存储器阵列及其版图结构、制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域、焊盘和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
一种动态随机存取存储器阵列包括半导体衬底，有源区，位线和接触端。但是，随着器件尺寸的不断缩小，有源区相互之间关键尺寸的均匀性成为了影响DRAM性能的关键因素之一，例如开启电压VT、导通电阻RON等，都会受到影响。
基于此，请参考图1，发明人研究后认为，可以使得每一列区域101中的相邻有源区111、112宽度不同，而不是追求相同，则不同宽度的有源区具有不同的电荷存储能力，进而在这一基础上，不仅上述问题能够得到改善，还可以大大提高了DRAM的性能。
下面结合附图对本发明进行详细说明。
请继续参考图1，图1为本发明一实施例的动态随机存取存储器阵列版图结构的示意图，该动态随机存取存储器阵列版图结构包括：
包括配置在半导体衬底100中的隔离结构104和多个有源区111、112，所述有源区111、112的长度向中心轴在延伸方向L1、L2延伸；
所述隔离结构104配置在所述多个有源区111、112之间；
多个所述有源区111、112呈阵列式排布并包括多个第一有源区111以及多个第二有源区112，沿一有源区长度向延伸方向L1排布的多个所述第一有源区111与沿另一有源区长度向延伸方向L2排布的多个所述第二有源区112相平行邻近，并且所述第一有源区111与所述第二有源区112在同一字线向列区域101中呈现交错排布，所述第一有源区111的第一宽度小于所述第二有源区112的第二宽度。
在一个实施例中，在每一列区域101的多个所述有源区111、112中包括交替排布的具有第一宽度的第一有源区111和具有第二宽度的第二有源区112，所述第二宽度比所述第一宽度大20％～70％。
在一个实施例中，相邻列中相邻近的两个所述有源区111、112沿着所述有源区111、112的延伸方向共线排布，且在同一条共线上的多个所述有源区111、112的所述宽度相同。
例如图1中所示，相邻列中的第一有源区111的延伸方向共线L1，相邻列中的第二有源区112的延伸方向共线L2。这样可以使得具有相同宽度的有源区111、112配置位线(将在下文描述)时更便利。
在相邻的两列区域101中，其内的有源区111、112延伸方向相同(即平行)。具体的，每个有源区111、112呈长条状。在一列区域101中，每个有源区111、112延伸方向相同(即平行)。可以理解的是，由于工艺问题，每个有源区111、112之间可能存在一定的偏差，这一偏差在实际工艺生产过程中并不会导致产品脱离本发明的核心思想，即每个有源区111、112之间大致平行也是允许的。
还包括多条字线130(请参见图10)，配置在所述半导体衬底100中，在同一列所述有源区111、112中，两条所述字线130分别与所述第一有源区111和所述第二有源区112相交并穿越所述第一有源区111和所述第二有源区112。
进一步的，在每一列区域101中，所述有源区111、112之间的间距相同，即在相同列区域101中的所述有源区111、112为平行排列且具有相同间距，由此实现均匀分布。
由上述版图结构可见，有源区并非宽度一致，而是宽度不同，具体是同一列中相邻有源区的宽度不同，从而避免了刻意追求相同宽度而导致制备较难的缺陷。
此外，借助于上述版图结构中不同宽度的有源区，进行器件制备时，不仅仅制备简单，还可以克服诸多缺陷，例如对于较宽的有源区，能够降低接触端的接触电阻，从而降低导通电阻，例如借助于不同宽度的有源区具有不同的电荷存储能力，形成的电容也可以具备不同的电容容量，能够大大提高器件性能。这些优势将在下文中进行具体描述。
下面请结合图2-图15，对本发明的动态随机存取存储器阵列及其制作方法进行更详细的描述。借助于动态随机存取存储器阵列的俯视示意图及剖面示意图，更有助于理解本发明的动态随机存取存储器阵列版图结构。
应当说明的是，为便于更好的理解本实施例的技术方案，附图中俯视图中省略了某些膜层，而剖视图相比俯视图更为全面。
如图3所示，本发明还提供一种动态随机存取存储器阵列的制作方法，包括：
步骤S11，提供半导体衬底；
步骤S12，形成隔离结构在所述半导体衬底中以定义出多个有源区，所述有源区的长度向中心轴在延伸方向延伸，所述有源区呈阵列式排布并包括多个第一有源区以及多个第二有源区，沿一有源区长度向延伸方向排布的多个所述第一有源区与沿另一有源区长度向延伸方向排布的多个所述第二有源区相平行邻近，并且所述第一有源区与所述第二有源区在同一字线向列区域中呈现交错排布，所述第一有源区的第一宽度小于所述第二有源区的第二宽度；以及，
步骤S13，形成多条位线在所述半导体衬底的所述有源区上，所述多条位线包括第一位线和第二位线，在同一字线向列区域中，所述第一位线在高度方向上的投影与所述第一有源区相交，所述第二位线在高度方向上的投影与所述第二有源区相交。
请参考图3，对于步骤S11，提供半导体衬底100。所述半导体衬底100的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，或者本领域技术人员已知的其他材料，在所述半导体衬底100中还可以形成掺杂区或者其它半导体结构，本发明对此不做限定。
请继续参考图1并结合图5-图9，对于步骤S12，形成隔离结构104在所述半导体衬底100中以定义出多个有源区111、112，所述有源区111、112的长度向中心轴在延伸方向L1、L2延伸，所述有源区111、112呈阵列式排布并包括多个第一有源区111以及多个第二有源区112，沿一有源区长度向延伸方向L1排布的多个所述第一有源区111与沿另一有源区长度向延伸方向L2排布的多个所述第二有源区112相平行邻近，并且所述第一有源区111与所述第二有源区112在同一字线向列区域101中呈现交错排布，所述第一有源区111的第一宽度小于所述第二有源区112的第二宽度。
在一个实施例中，所述有源区111、112按照如下方法获得：
形成具有多个凸起的第一介质层121在所述半导体衬底100上，所述第一介质层121的所述凸起在所述半导体衬底100上的正投影图形为矩形。即，所述凸起为矩形块，进一步的，所述凸起为阵列式的，可以理解的是，这里凸起的阵列式排布可以不同于本发明中最终获得的有源区的阵列式排布，例如，所述凸起的阵列式可以是大小相同且排布均匀的阵列式。
在一个实施例中，所述第一介质层121可以选择为氮化硅，其上的凸起可以经过第一介质层121形成后进一步刻蚀获得。
接着，形成第二介质层122在所述第一介质层121上，所述第二介质层122沿着所述第一介质层121的所述凸起的形貌至少覆盖所述凸起的侧壁。可以理解的是，所述第二介质层122可以是覆盖整个第一介质层121，且随形于第一介质层121，例如图5中所示的第二介质层122的剖面为蛇形。
在一个实施例中，所述第二介质层122的厚度D小于所述凸起的高度，并且小于相邻两个凸起之间的间距。
在一个实施例中，所述第二介质层122可以选择为氧化硅，由于所述凸起的存在，会使得所述第二介质层122呈蛇形。
可以理解的是，所述第一介质层121和第二介质层122的材质并非限于举例，还可以是其他选择，例如第二介质层122还可以是光刻胶等。
请参考图5和图6，利用刻蚀剂以偏离所述凸起的高度方向而朝向所述凸起的一侧倾斜刻蚀所述第二介质层122，以暴露出部分所述第一介质层121，并在所述凸起的相对的两个侧壁上保留部分所述第二介质层122，且在一个侧壁上保留的所述第二介质层1221的宽度与在另一个侧壁上保留的所述第二介质层1222的宽度不同。
在一个实施例中，以第一方向对所述第二介质层122进行等离子体刻蚀，使得在所述凸起两侧形成了具有第一宽度的第二介质层1221和具有第二宽度的第二介质层1222。
在一个实施例中，所述第一方向与所述衬底上表面法向的夹角介于10°～40°。
在一个实施例中，所述第二宽度比所述第一宽度大20％～70％。而对于具体大小，可以结合实际需求以及进行第二介质层122的刻蚀时，调整第一方向来决定。
之后，请参考图7和图8，以被保留的第二介质层1221、1222为掩膜依次刻蚀所述第一介质层121和所述半导体衬底100，并刻蚀停止于所述半导体衬底100中，以形成隔离沟槽在所述半导体衬底100中，所述隔离沟槽在所述半导体衬底中围绕出多个呈阵列式排布的有源区图形111'、112'，在每一列的多个所述有源区图形111'、112'中包括交替排布的具有第一宽度的第一有源区图形111'和具有第二宽度的第二有源区图形112'。
去除剩余的第一介质层(即刻蚀后的第一介质层121')和剩余的第二介质层(即保留的第二介质层1221、1222)。
在一个实施例中，可以是刻蚀至半导体衬底100后再进行第一介质层和第二介质层的去除。
在一个实施例中，如图7所示，以保留的第二介质层1221、1222为掩膜刻蚀所述第一介质层121后，即可去除所述保留的第二介质层1221、1222，然后再以刻蚀后的第一介质层121'为掩膜执行对半导体衬底100的刻蚀。
可以理解的是，对半导体衬底100的刻蚀深度可以超过要形成的有源区的厚度，使得后续的隔离结构能够更好的实现对有源区111、112的隔离。
如图8所示，经过上述步骤，将倾斜刻蚀后获得的宽度不同的第二介质层122的图案转移至了半导体衬底100中，半导体衬底100中具有不同宽度的有源区图形111'、112'将在离子注入后成为所需的有源区。
之后，请参考图9，填充隔离材料在所述半导体衬底100的所述隔离沟槽中，以形成所述隔离结构104；以及，对所述有源区图形进行掺杂，以形成具有所述第一宽度的第一有源区111和具有所述第二宽度的第二有源区112。
其中离子注入过程可以按照现有技术完成，并依据实际需求设定注入离子的剂量、种类。
所述隔离结构104例如可以是氧化硅等，可以按照现有技术完成，本发明对此不作限制。
可以理解的是，隔离材料层在填充后可能需要执行平坦化操作，使得隔离结构104的上表面与所述半导体衬底100的上表面齐平。
至此，包括了第一宽度的有源区111和第二宽度的有源区112制备完成，由上述过程可见，有源区并非宽度一致，而是宽度不同，具体是同一列中相邻有源区的宽度不同，从而避免了刻意追求相同宽度而导致制备较难的缺陷。
制备的有源区的俯视图可参考图1，可知，所述隔离结构配置在所述多个有源区111、112之间；多个所述有源区111、112呈阵列式排布并包括多个第一有源区111以及多个第二有源区112，沿一有源区长度向延伸方向L1排布的多个所述第一有源区111与沿另一有源区长度向延伸方向L2排布的多个所述第二有源区112相邻近，并且所述第一有源区111与所述第二有源区112在同一字线向列区域101中呈现交错排布，所述第一有源区111的第一宽度小于所述第二有源区112的第二宽度。
在一个实施例中，在每一列区域101的多个所述有源区111、112中包括交替排布的具有第一宽度的第一有源区111和具有第二宽度的第二有源区112，所述第二宽度比所述第一宽度大20％～70％。
在一个实施例中，相邻列中相邻近的两个所述有源区111、112沿着所述有源区111、112的长度向延伸方向共线排布，且在同一条共线上的多个所述有源区111、112的宽度相同，且在相邻条共线之间的多个所述有源区111、112具有不同宽度，使所述位线140在高度方向上的投影与所述有源区111、112的中心点相交并且所述位线140具有直线延伸的形状。
例如图1中所示，相邻列中的第一有源区111的延伸方向共线L1，相邻列中的第二有源区112的延伸方向共线L2。这样可以使得具有相同宽度的有源区111、112配置位线(将在下文描述)时更便利。
在相邻的两列区域101中，其内的有源区111、112延伸方向相同(即平行)。具体的，每个有源区111、112呈长条状。在一列区域101中，每个有源区111、112延伸方向相同(即平行)。可以理解的是，由于工艺问题，每个有源区111、112之间可能存在一定的偏差，这一偏差在实际工艺生产过程中并不会导致产品脱离本发明的核心思想，即每个有源区111、112之间大致平行也是允许的。
进一步的，在每一列区域101中，所述有源区111、112之间的间距相同，即在相同列区域101中的所述有源区111、112为平行排列且具有相同间距，由此实现均匀分布。
请参考图10和图11，在有源区111、112形成后，本发明的动态随机存取存储器阵列的制作方法还包括：
形成字线130。
所述有源区111、112可以划分出有位线接触区域1102和位于所述位线接触区域1102两侧的接触端区域1101。所述字线130可以位于所述位线接触区域1102和接触端区域1101之间。
则可以进行光刻刻蚀，在所述半导体衬底100中开出字线沟槽，作为形成字线130的位置。
在一个实施例中，所述字线沟槽每两条为一组穿过一列有源区111、112。将所述有源区111、112皆分割为三部分。
之后在所述字线沟槽中形成字线即可。
在一个实施例中，所述字线130与对应的所述有源区111、112相交，从而可与形成在有源区111、112中的栅极结构接触。本实施例中，所述字线130沿每一列中所述有源区111、112的列方向延伸，因此，每排区域101的有源区111、112的栅极结构均连接至同一字线130上。具体的，所述字线130可以为掩埋字线，即，所述字线130形成在所述半导体衬底100中。
在一个实施例中，形成在有源区110中的栅极结构同时也构成了所述字线130的一部分，以及对应字线130位置的隔离结构中也形成有字线材料，位于隔离结构中的字线材料与栅极结构连接，从而共同构成了所述字线130。
由图11还看见，所述字线130包括一第一导电层131和一第三介质层132。并且，位于有源区111、112中的第一导电层131构成栅极结构，并与隔离结构104中的第一导电层131连接，所述第三介质层132覆盖所述第一导电层131，以避免所述第一导电层131与其他导线电性连接。
在图11的CC'部分可见，所述字线130的厚度未超过所述隔离结构104，由此隔离结构104可以起到较好的隔离作用。
请参考图12和图13，在字线130形成后，本发明的动态随机存取存储器阵列的制作方法还包括：
步骤S13，形成多条位线140在所述半导体衬底100的所述有源区111、112上，所述多条位线140包括第一位线和第二位线，所述第一位线在高度方向上的投影与所述第一有源区111相交，所述第二位线在高度方向上的投影与所述第二有源区112相交；
可以理解的是，所述位线140与所述有源区111、112在所述位线接触区域1102相接触。
在一个实施例中，所述位线140不仅用于实现其自身传导信息的作用；同时，还可使位于同一排区域中同一个有源区111、112上的接触端区域1101分别位于相应位线140的两侧，从而在后续形成接触端180时，所述位线140可作为相邻的接触端180之间的隔离屏障，避免相邻的接触端180相互桥接的问题。
在一个实施例中，所述位线140可以是直线状结构，可以理解的是，曲线状、折线状也都是可行的。
在一个实施例中，在所述位线接触区域1102上还可进一步形成一位线接触(图中未示出)，所述位线接触区域1102通过所述位线接触连接至对应的位线140上。所述位线接触和所述位线140可以在同一步骤中形成，也可以在不同的步骤中形成。当所述位线接触和所述位线140同时形成时，例如可在位线接触区111上和对应位线的区域上同时形成位线材料；当两者在不同的步骤中形成时，例如为首先在位线接触区111上形成位线接触，接着再形成位线并使所形成的位线与位线接触连接。下面以分别形成位线接触和位线为例，解释说明本实施例中的位线接触和位线的形成方法，具体包括：
步骤一，形成一绝缘层140a在所述半导体衬底100上，所述绝缘层140a覆盖整个半导体衬底100，所述绝缘层140a可用于避免非位线接触区域与后续所形成的位线140电性连接；
步骤二，执行光刻工艺，以在绝缘层140a上形成一第一掩膜层，所述第一掩膜层暴露出位于位线接触区域1102上方的绝缘层140a；
步骤三，执行刻蚀工艺，去除暴露出的绝缘层140a以形成一接触孔，通过所述接触孔使位线接触区域1102暴露出；
步骤四，填充位线接触材料在所述接触孔中，以形成位线接触；
步骤五，形成一位线材料在所述绝缘层140a上，所述位线材料具体可包括一功函数层141、一第二导电层142和一第四介质层143；即，所述功函数层141、第二导电层142和第四介质层143依次形成在所述绝缘层140a上；
步骤六，执行光刻工艺，以在位线材料上形成一第二掩膜层，所述第二掩膜层定义出需形成的位线的图形；
步骤七，执行刻蚀工艺，以形成位线140，此时，位于位线接触区上位线140与位线接触连接，以及，位于非位线接触区上的位线140和半导体衬底100之间通过所述绝缘层140a实现电隔离。
在形成所述位线140之后，还可进一步包括，去除暴露出的绝缘层140a，即，仅保留位于位线140下方的绝缘层140a。
进一步的，在可选的方案中，还可接着在所述位线140的侧壁上形成一侧墙，一方面可对位线140进行保护，另一方面可避免位线140与其他的膜层电连接。具体的，所述侧墙的形成方法例如为：首先，在半导体衬底100上沉积一绝缘材料层，所述绝缘材料层覆盖暴露出的半导体衬底表面、位线140的侧壁和顶部；接着，执行回刻蚀工艺，以至少去除半导体衬底表面上的绝缘材料层，并使位线140侧壁上的绝缘材料层被保留而形成所述侧墙。
如图13所示，在形成位线140之后，所述位线140高于半导体衬底100，这相当于在半导体衬底100的表面上形成多个隔离屏障。在后续制备接触端的过程中，可充分利用所述隔离屏障，自对准的定义出接触端的边界。
如图14所示，在形成所述位线140之后，还可在所述衬底100上覆盖一保护层150，所述保护层150至少覆盖位线140的侧壁，从而在后续的工艺过程中，利用所述位线140作为一隔离屏障时，能够利用保护层150对所述位线140进行保护或者作为一消耗层，避免位线140受到损伤。
在一个实施例中，保护层150还覆盖半导体衬底100的表面和位线140的顶部。进一步的，所述保护层150可以为单层结构或者叠层结构，例如所述保护层150可以为氧化层、氮化层或其组合等。
请继续参考图12和14，形成多个接触端180在所述半导体衬底100的所述有源区111、112上，且所述多个接触端180位于所述位线140的两侧。本步骤包括：
形成一第一隔离层160在所述半导体衬底100上，所述第一隔离层160填充相邻的所述位线140之间的间隔，并且所述第一隔离层160高于所述位线140，即覆盖所述位线140。
在一个实施例中，所述第一隔离层160可以为氧化层、氮化层或其组合等。
然后，在所述第一隔离层160中形成一接触窗170，所述接触窗170至少暴露出同一列区域101中有源区111、112的接触端区域1101。
之后，在所述接触窗170中填充导电材料层，所述导电材料层与所述有源区111、112的接触端区域1101电性连接，在填充导电材料层时，隔离层160上不可避免的也会形成，可以采用CMP等工艺去除，由此在接触窗中形成了接触端180。
在一个实施例中，所述接触端180还可以是层叠式，此处不进行详细介绍。
之后，请参考图15，形成多个电容220在所述多个接触端180上，且每个所述电容220形成在一个对应的所述接触端180上。
本步骤可以包括：首先，可以在所述接触端180上形成一外延层(图中未示出)，以降低阻值。然后，在第一隔离层160上形成第二隔离层200，具体的，所述第二隔离层200可以是先形成一层氧化硅层和一层氮化硅层，再沉积厚度1μm以上的氧化层作为后续电容制作用。利用氮化硅层作为控制层，定义出电容开口210，所述电容开口210贯穿整个第二隔离层200，然后在电容开口210中形成与接触端180电性连接的多个电容220，其中电容220例如由两层导体层夹一层介电层所构成。譬如用于60nm以下的DRAM的话，与电接触端180接触的导体层可用TiN、介电层可用选自ZrO2、Al2O3、HfO2所组成的群组的介电材料、最外层的导体层可用TiN再加上一层降低应力的SiGe层，然本发明并不限于此。
由于具有不同宽度的有源区，则对于较宽的有源区112，能够降低接触端180的接触电阻，从而降低导通电阻。并且连接较宽的有源区112的电容可以具有更大的电容容量，相比连接较窄的有源区111的电容，具有更高存储级别，例如，对于连接较窄的有源区111的电容，其存储满电荷时，可以为级别“1”，释放电荷后，可以为级别“0”；那么对于连接较宽的有源区112的电容，其存储满电荷时，可以为级别“2”，存储部分电荷时，可以为级别“1”，释放电荷后，可以为级别“0”。则可以组合多个级别的存储能力，例如对于分别连接到有源区111、112的双位电容，可以具有(2，1)、(2，0)、(1，1)、(1，0)、(0，1)及(0，0)6个级别。
可以理解的是，上述动态随机存取存储器阵列的制作方法只是一种可选方案，本领域技术人员在本发明的动态随机存取存储器阵列版图结构的基础上，还可以采用其他任意方法进行动态随机存取存储器阵列的制备，只要通过对有源区的特别设计，达到在确保原型布局配置相同操作功能的前提下，改善了有效字线之间的间距，从而有助于提高器件的性能，都在本发明的思想涵盖之内。
由上述过程，本发明可以获得一种动态随机存取存储器阵列，包括：
半导体衬底10；
在所述半导体衬底100中通过隔离结构104定义有多个有源区111、112，所述有源区111、112的长度向中心轴在延伸方向L1、L2延伸，所述有源区111、112呈阵列式排布并包括多个第一有源区111以及多个第二有源区112，沿一有源区长度向延伸方向L1排布的多个所述第一有源区111与沿另一有源区长度向延伸方向L2排布的多个所述第二有源区112平行相邻近，并且所述第一有源区111与所述第二有源区112在同一字线向列区域101中呈现交错排布，所述第一有源区111的第一宽度小于所述第二有源区112的第二宽度；以及
多条位线140，所述多条位线140包括第一位线和第二位线，皆形成于所述半导体衬底100的所述有源区111、112上，并且在同一字线向列区域101中，所述第一位线在高度方向上的投影与所述第一有源区111相交，所述第二位线在高度方向上的投影与所述第二有源区112相交。
在一个实施例中，所述第二宽度比所述第一宽度大20％～70％。
在一个实施例中，所述每个有源区111、112呈长条状，相邻排区域中相同宽度的有源区111、112沿长度方向共线。
所述动态随机存取存储器阵列还包括多条字线130，形成在所述半导体衬底100中，在同一字线向列区域101中，两条所述字线130分别与所述第一有源区111和所述第二有源区112相交并穿越所述第一有源区111和所述第二有源区112，可与形成在有源区111、112中的栅极结构接触。本实施例中，所述字线130沿每排区域101中所述有源区111、112的排布方向延伸，因此，每排区域101的有源区111、112的栅极结构均连接至同一字线130上。具体的，所述字线130可以为掩埋字线，即，所述字线130形成在所述半导体衬底100中。
所述的动态随机存取存储器阵列还包括多个接触端180，形成于所述半导体衬底100的所述有源区111、112上并位于所述位线140的两侧。
所述的动态随机存取存储器阵列还包括多个电容220，每个所述电容220位于一个对应的所述接触端180上。
综上所述，在本发明提供的动态随机存取存储器阵列及其版图结构、制作方法中，有源区呈阵列式排布，同一列的相邻有源区的宽度不相同，且列方向与所述有源区的延伸方向相交，因此降低了制备难度，并且为后续模块的制备提供了更好的基础，能改善开启电压较高、导通电阻较大等问题。
进一步的，在此基础上形成电容，借助于不同宽度的有源区具有不同的电荷存储能力，可以具有不同的电容容量，由此获得多个级别的存储能力，有助于提高器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (14)

1.一种动态随机存取存储器阵列版图结构，其特征在于，包括配置在半导体衬底中的隔离结构和多个有源区，所述有源区的长度向中心轴在延伸方向延伸；
所述隔离结构配置在所述多个有源区之间；
所述有源区呈阵列式排布并包括多个第一有源区以及多个第二有源区，沿一有源区长度向延伸方向排布的多个所述第一有源区与沿另一有源区长度向延伸方向排布的多个所述第二有源区相平行邻近，并且所述第一有源区与所述第二有源区在同一字线向列区域中呈现交错排布，所述第一有源区的第一宽度小于所述第二有源区的第二宽度。
2.如权利要求1所述的动态随机存取存储器阵列版图结构，其特征在于，所述第二宽度比所述第一宽度大20％～70％。
3.如权利要求1所述的动态随机存取存储器阵列版图结构，其特征在于，还包括多条字线，配置在所述半导体衬底中，在同一列所述有源区中，两条所述字线分别与所述第一有源区和所述第二有源区相交并穿越所述第一有源区和所述第二有源区。
4.一种动态随机存取存储器阵列，其特征在于，包括：
半导体衬底，在所述半导体衬底中通过隔离结构定义有多个有源区，所述有源区的长度向中心轴在延伸方向延伸，所述有源区呈阵列式排布并包括多个第一有源区以及多个第二有源区，沿一有源区长度向延伸方向排布的多个所述第一有源区与沿另一有源区长度向延伸方向排布的多个所述第二有源区相平行邻近，并且所述第一有源区与所述第二有源区在同一字线向列区域中呈现交错排布，所述第一有源区的第一宽度小于所述第二有源区的第二宽度；及，
多条位线，所述位线包括第一位线和第二位线，皆形成于所述半导体衬底的所述有源区上，并且在同一字线向列区域中，所述第一位线在高度方向上的投影与所述第一有源区相交，所述第二位线在高度方向上的投影与所述第二有源区相交。
5.如权利要求4所述的动态随机存取存储器阵列，其特征在于，所述第二宽度比所述第一宽度大20％～70％。
6.如权利要求4所述的动态随机存取存储器阵列，其特征在于，还包括多条字线，形成在所述半导体衬底中，在同一字线向列区域中，两条所述字线分别与所述第一有源区和所述第二有源区相交并穿越所述第一有源区和所述第二有源区。
7.如权利要求4所述的动态随机存取存储器阵列，其特征在于，还包括：多个接触端，形成于所述半导体衬底的所述有源区上并位于所述位线的两侧。
8.如权利要求7所述的动态随机存取存储器阵列，其特征在于，还包括：多个电容，每个所述电容位于一个所述接触端上。
9.如权利要求4所述的动态随机存取存储器阵列，其特征在于，相邻列中相邻近的两个所述有源区沿着所述有源区的长度向延伸方向共线排布，且在同一条共线上的多个所述有源区的宽度相同，且在相邻条共线之间的多个所述有源区具有不同宽度，使所述位线在高度方向上的投影与所述有源区的中心点相交并且所述位线具有直线延伸的形状。
10.一种动态随机存取存储器阵列的制作方法，其特征在于，包括：
提供半导体衬底；
形成隔离结构在所述半导体衬底中以定义出多个有源区，所述有源区的长度向中心轴在延伸方向延伸，所述有源区呈阵列式排布并包括多个第一有源区以及多个第二有源区，沿一有源区长度向延伸方向排布的多个所述第一有源区与沿另一有源区长度向延伸方向排布的多个所述第二有源区相平行邻近，并且所述第一有源区与所述第二有源区在同一字线向列区域中呈现交错排布，所述第一有源区的第一宽度小于所述第二有源区的第二宽度；以及，
形成多条位线在所述半导体衬底的所述有源区上，所述多条位线包括第一位线和第二位线，在同一字线向列区域中，所述第一位线在高度方向上的投影与所述第一有源区相交，所述第二位线在高度方向上的投影与所述第二有源区相交。
11.如权利要求10所述的动态随机存取存储器阵列的制作方法，其特征在于，形成隔离结构在所述半导体衬底中以定义出多个有源区的过程包括：
形成具有多个凸起的第一介质层在所述半导体衬底上，所述第一介质层的所述凸起在所述半导体衬底上的正投影图形为矩形；
形成第二介质层在所述第一介质层上，所述第二介质层沿着所述第一介质层的所述凸起的形貌至少覆盖所述凸起的侧壁；
利用刻蚀剂以偏离所述凸起的高度方向而朝向所述凸起的一侧倾斜刻蚀所述第二介质层，以暴露出部分所述第一介质层，并在所述凸起的相对的两个侧壁上保留部分所述第二介质层，且在一个侧壁上保留的所述第二介质层的宽度与在另一个侧壁上保留的所述第二介质层的宽度不同；
以被保留的第二介质层为掩膜依次刻蚀所述第一介质层和所述半导体衬底，并刻蚀停止于所述半导体衬底中，以形成隔离沟槽在所述半导体衬底中，所述隔离沟槽在所述半导体衬底中围绕出多个呈阵列式排布的有源区图形，在每一列的多个所述有源区图形中包括交替排布的具有第一宽度的第一有源区图形和具有第二宽度的第二有源区图形；
去除剩余的第一介质层和剩余的第二介质层；
填充隔离材料在所述半导体衬底的所述隔离沟槽中，以形成所述隔离结构；以及，
对所述有源区图形进行掺杂，以形成具有所述第一宽度的第一有源区和具有所述第二宽度的第二有源区。
12.如权利要求11所述的动态随机存取存储器阵列的制作方法，其特征在于，所述第二宽度比所述第一宽度大20％～70％。
13.如权利要求11所述的动态随机存取存储器阵列的制作方法，其特征在于，所述倾斜刻蚀的方向与所述半导体衬底上表面法向的夹角介于10°～40°。
14.如权利要求11所述的动态随机存取存储器阵列的制作方法，其特征在于，在形成多条所述位线之后，还包括：
形成多个接触端在所述半导体衬底的所述有源区上，且所述多个接触端位于所述位线的两侧；以及
形成多个电容在所述多个接触端上，且每个所述电容形成在一个对应的所述接触端上。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107910330B (zh) * 2017-11-29 2023-09-19 长鑫存储技术有限公司 动态随机存取存储器阵列及其版图结构、制作方法
CN113539837B (zh) * 2020-04-17 2023-06-23 长鑫存储技术有限公司 半导体结构引线的制备方法及半导体结构
CN111785720B (zh) * 2020-06-02 2023-03-24 中国科学院微电子研究所 半导体存储器、其制作方法及电子设备
CN113903708B (zh) * 2020-06-22 2024-06-21 长鑫存储技术有限公司 存储器的形成方法及存储器
CN114156193A (zh) * 2020-09-04 2022-03-08 长鑫存储技术有限公司 半导体结构
US20230389296A1 (en) * 2022-05-26 2023-11-30 Nanya Technology Corporation Method of manufacturing semiconductor device with programmable feature
WO2024005806A1 (en) * 2022-06-29 2024-01-04 Intel Corporation Memory arrays with backside components and angled transistors

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252437A (ja) * 1999-03-03 2000-09-14 Toshiba Corp 半導体記憶装置及びその製造方法
KR20060031429A (ko) * 2004-10-08 2006-04-12 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
JP2013074040A (ja) * 2011-09-27 2013-04-22 Elpida Memory Inc 半導体装置およびその製造方法
JP2014216327A (ja) * 2013-04-22 2014-11-17 マイクロン テクノロジー，インク． 半導体装置及びその製造方法
CN104347634A (zh) * 2013-07-30 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种闪存存储单元阵列
CN107342263A (zh) * 2017-07-07 2017-11-10 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN207503976U (zh) * 2017-11-29 2018-06-15 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004894A (ja) * 2006-06-26 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
KR100929628B1 (ko) * 2006-11-16 2009-12-03 주식회사 하이닉스반도체 상변환 기억 소자
KR101371522B1 (ko) * 2007-02-27 2014-03-12 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
US7675783B2 (en) 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
KR101532012B1 (ko) * 2008-12-24 2015-06-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101077302B1 (ko) * 2009-04-10 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2011018692A (ja) * 2009-07-07 2011-01-27 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
CN102054526B (zh) * 2009-11-10 2012-10-31 中芯国际集成电路制造(上海)有限公司 一种dram存储器
KR20130037551A (ko) * 2011-10-06 2013-04-16 삼성전자주식회사 반도체 장치의 형성 방법 및 그에 의해 형성되는 반도체 장치
CN107910330B (zh) * 2017-11-29 2023-09-19 长鑫存储技术有限公司 动态随机存取存储器阵列及其版图结构、制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252437A (ja) * 1999-03-03 2000-09-14 Toshiba Corp 半導体記憶装置及びその製造方法
KR20060031429A (ko) * 2004-10-08 2006-04-12 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
CN1779978A (zh) * 2004-10-08 2006-05-31 三星电子株式会社 包括偏移有源区的半导体存储器件
JP2013074040A (ja) * 2011-09-27 2013-04-22 Elpida Memory Inc 半導体装置およびその製造方法
JP2014216327A (ja) * 2013-04-22 2014-11-17 マイクロン テクノロジー，インク． 半導体装置及びその製造方法
CN104347634A (zh) * 2013-07-30 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种闪存存储单元阵列
CN107342263A (zh) * 2017-07-07 2017-11-10 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN207503976U (zh) * 2017-11-29 2018-06-15 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构

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